CN116229904A - 栅极驱动器及包括该栅极驱动器的显示装置 - Google Patents

Abstract

本申请涉及栅极驱动器及包括该栅极驱动器的显示装置。栅极驱动器包括级，级连接到时钟信号所施加到的时钟信号线和第一栅极电力电压所施加到的第一栅极电力线，并且响应于时钟信号输出第一栅极电力电压作为栅极信号。在第一周期中，时钟信号具有第一频率，并且第一栅极电力电压具有第一电压电平。在第二周期中，时钟信号具有低于第一频率的第二频率，并且第一栅极电力电压具有第二电压电平。第一电压电平和第二电压电平中的一个是使晶体管导通的栅极导通电压电平，并且第一电压电平和第二电压电平中的另一个是使晶体管截止的栅极截止电压电平。

Description

栅极驱动器及包括该栅极驱动器的显示装置

相关申请的交叉引用

本申请要求于2021年12月2日提交的第10-2021-0171274号韩国专利申请的优先权以及由该韩国专利申请产生的所有权益，该韩国专利申请的内容通过引用以其整体并入本文中。

技术领域

本公开涉及栅极驱动器及包括该栅极驱动器的显示装置。

背景技术

显示装置包括数据驱动器、栅极驱动器和像素。数据驱动器通过数据线向像素提供数据信号。栅极驱动器使用栅极电力和从外部提供的时钟信号产生栅极信号，并且通过栅极线向像素顺序地提供栅极信号。例如，栅极驱动器响应于时钟信号输出栅极电力作为栅极导通电压电平的栅极信号。像素中的每个可以响应于栅极信号写入相应的数据信号并且响应于数据信号发光。

发明内容

显示装置可以使用栅极驱动器的驱动频率变化的可变频率驱动方法来显示图像。

本公开的目的是提供栅极驱动器及包括该栅极驱动器的显示装置，该栅极驱动器和显示装置能够防止显示质量的降低，同时降低低频驱动期间的功耗。

本公开的目的不限于以上描述的目的，并且本领域技术人员将从以下描述清楚地理解未描述的其它技术目的。

根据本公开的实施方式，栅极驱动器包括级，该级连接到时钟信号所施加到的时钟信号线和第一栅极电力电压所施加到的第一栅极电力线，并且响应于时钟信号输出第一栅极电力电压作为栅极信号。在第一周期中，时钟信号具有第一频率，并且第一栅极电力电压具有第一电压电平。在第二周期中，时钟信号具有低于第一频率的第二频率，并且第一栅极电力电压具有第二电压电平。第一电压电平和第二电压电平中的一个是使晶体管导通的栅极导通电压电平，并且第一电压电平和第二电压电平中的另一个是使晶体管截止的栅极截止电压电平。

第二电压电平可以低于第一电压电平。

具有第一电压电平的栅极信号可以在第一周期中顺序地输出，以及栅极信号可以在第二周期期间保持为第二电压电平。

级可以连接到具有第二电压电平的参考栅极电力电压所施加到的参考栅极电力线，以及级中的第一级可以包括至少一个晶体管，并且响应于时钟信号和从先前级提供的先前栅极信号将第一级的输出端子连接到第一栅极电力线或参考栅极电力线，以通过输出端子输出栅极信号。

时钟信号可以在第二周期期间保持为第一电压电平。

在时钟信号保持为第一电压电平的状态中，第一栅极电力电压可以从第一电压电平下降到第二电压电平。

时钟信号可以在第二周期的大部分期间保持为第二电压电平。

第一栅极电力电压在第二周期的起始时间点处可以从第一电压电平下降到第二电压电平，以及时钟信号在起始时间点之后可以从第一电压电平下降到第二电压电平。

第一栅极电力电压在第二周期的结束时间点处可以从第二电压电平上升到第一电压电平，以及时钟信号在结束时间点之前可以从第二电压电平上升到第一电压电平。

级可以连接到第二栅极电力电压所施加到的第二栅极电力线，并且第一级可以包括：节点控制电路，配置为响应于时钟信号和先前栅极信号控制第一控制节点的电压，以及输出电路，响应于第一控制节点的电压将第一栅极电力线连接到输出端子。

第二栅极电力电压在第一周期中可以具有第一电压电平并且在第二周期中可以具有第二电压电平。

第一栅极电力电压在第二周期的第一时间点处可以从第一电压电平下降到第二电压电平，第二栅极电力电压在第二周期的第二时间点处可以从第一电压电平下降到第二电压电平，以及第二时间点可以晚于第一时间点。

第一栅极电力电压和第二栅极电力电压在第二周期的第三时间点处可以同时从第二电压电平上升到第一电压电平，以及第三时间点可以晚于第二时间点。

时钟信号在第二周期的第四时间点处可以从第一电压电平下降到第二电压电平，以及第四时间点可以晚于第二时间点。

时钟信号在第二周期的第五时间点处可以从第二电压电平上升到第一电压电平，第一栅极电力电压在第二周期的结束时间点处可以从第二电压电平上升到第一电压电平，以及第五时间点可以比结束时间点早。

输出电路可以包括：上拉晶体管，包括连接到第一栅极电力线的第一电极、连接到输出端子的第二电极、以及连接到第一控制节点的栅电极；以及下拉晶体管，包括连接到输出端子的第一电极、连接到参考栅极电力线的第二电极、以及连接到第二控制节点的栅电极。

时钟信号线可以包括第一时钟信号线和第二时钟信号线，以及节点控制电路可以包括：第一晶体管，包括连接到输入端子的第一电极、第二电极和连接到第一时钟信号线的栅电极；第二晶体管，包括连接到第二栅极电力线的第一电极、第二电极和栅电极；第三晶体管，包括连接到第二晶体管的第二电极的第一电极、连接到第二时钟信号线的第二电极、以及连接到第二控制节点的栅电极；第四晶体管，包括连接到第二晶体管的栅电极的第一电极、连接到第一时钟信号线的第二电极、以及连接到第一晶体管的第二电极的栅电极；第五晶体管，包括连接到第四晶体管的第一电极的第一电极、连接到参考栅极电力线的第二电极、以及连接到第一时钟信号线的栅电极；第一联接晶体管，包括连接到第五晶体管的第一电极的第一电极、第二电极、以及连接到参考栅极电力线的栅电极；联接电容器，包括连接到第一联接晶体管的第二电极的第一电极、以及第二电极；第六晶体管，包括连接到第一控制节点的第一电极、连接到联接电容器的第二电极的第二电极、以及连接到第二时钟信号线的栅电极；以及第七晶体管，包括连接到联接电容器的第二电极的第一电极、连接到第二时钟信号线的第二电极、以及连接到联接电容器的第一电极的栅电极。

节点控制电路还可以包括：电容器，包括连接到第二晶体管的第二电极的第一电极和连接到第三晶体管的栅电极的第二电极；以及第二联接晶体管，包括连接到第一晶体管的第二电极的第一电极、连接到第二控制节点的第二电极、以及连接到参考栅极电力线的栅电极。

第一级还可以包括第八晶体管，第八晶体管包括连接到第一栅极电力线的第一电极、连接到第一控制节点的第二电极、以及连接到第一晶体管的第二电极的栅电极。

第一级还可以包括第一电容器，第一电容器包括连接到第二栅极电力线的第一电极以及连接到第一控制节点的第二电极。

第一级还可以包括第一电容器，该第一电容器包括连接到第一栅极电力线的第一电极和连接到第一控制节点的第二电极。

第一级还可以包括复位晶体管，该复位晶体管包括连接到第一栅极电力线的第一电极、连接到第一晶体管的第二电极的第二电极、以及连接到复位端子的栅电极。

第一级还可以包括复位晶体管，该复位晶体管包括连接到第二栅极电力线的第一电极、连接到第四晶体管的栅电极的第二电极、以及连接到复位端子的栅电极。

节点控制电路可以包括：第一辅助晶体管，包括连接到第三晶体管的栅电极的第一电极、连接到第二控制节点的第二电极、以及连接到第三晶体管的栅电极的栅电极；第二辅助晶体管，包括连接到输入端子的第一电极、第二电极、以及连接到第一时钟信号线的栅电极；以及第三辅助晶体管，包括连接到第二辅助晶体管的第二电极的第一电极、连接到第三晶体管的栅电极的第二电极、以及连接到参考栅极电力线的栅电极。

时钟信号线可以包括第一时钟信号线和第二时钟信号线，并且节点控制电路可以包括：第一晶体管，包括连接到输入端子的第一电极、第二电极、以及连接到第一时钟信号线的栅电极；第二晶体管，包括连接到第二栅极电力线的第一电极、第二电极、以及栅电极；第三晶体管，包括连接到第二晶体管的第二电极的第一电极、连接到第一晶体管的第二电极的第二电极、以及连接到第二时钟信号线的栅电极；第四晶体管，包括连接到第二晶体管的栅电极的第一电极、连接到第一时钟信号线的第二电极、以及连接到第一晶体管的第二电极的栅电极；第五晶体管，包括连接到第四晶体管的第一电极的第一电极、连接到参考栅极电力线的第二电极、以及连接到第一时钟信号线的栅电极；第一联接晶体管，包括连接到第五晶体管的第一电极的第一电极、第二电极、以及连接到参考栅极电力线的栅电极；联接电容器，包括连接到第一联接晶体管的第二电极的第一电极、以及第二电极；第六晶体管，包括连接到第一控制节点的第一电极、连接到联接电容器的第二电极的第二电极、以及连接到第二时钟信号线的栅电极；以及第七晶体管，包括连接到联接电容器的第二电极的第一电极、连接到第二时钟信号线的第二电极、以及连接到联接电容器的第一电极的栅电极。

节点控制电路还可以包括：电容器，包括连接到第二控制节点的第二电极和连接到第二时钟信号线的第一电极；以及第二联接晶体管，包括连接到第一晶体管的第二电极的第一电极、连接到第二控制节点的第二电极、以及连接到参考栅极电力线的栅电极。

第一级还可以包括第一电容器，该第一电容器包括连接到第二栅极电力线的第一电极和连接到第一控制节点的第二电极。

第一级还可以包括第一电容器，该第一电容器包括连接到第一栅极电力线的第一电极以及连接到第一控制节点的第二电极。

时钟信号线可以包括第一时钟信号线和第二时钟信号线，以及节点控制电路可以包括：第一晶体管，包括连接到输入端子的第一电极、第二电极和连接到第一时钟信号线的栅电极；第二晶体管，包括连接到第二栅极电力线的第一电极、第二电极、以及栅电极；第三晶体管，包括连接到第二晶体管的第二电极的第一电极、连接到第二时钟信号线的第二电极、以及连接到第二控制节点的栅电极；第四晶体管，包括连接到第二晶体管的栅电极的第一电极、连接到进位输入端子的第二电极、以及连接到第一时钟信号线的栅电极；第一联接晶体管，包括连接到第四晶体管的第一电极的第一电极、第二电极、以及连接到参考栅极电力线的栅电极；联接电容器，包括连接到第一联接晶体管的第二电极的第一电极以及连接到进位输出端子的第二电极；第六晶体管，包括连接到第一控制节点的第一电极、连接到联接电容器的第二电极的第二电极、以及连接到第二时钟信号线的栅电极；以及第七晶体管，包括连接到联接电容器的第二电极的第一电极、连接到第二时钟信号线的第二电极、以及连接到联接电容器的第一电极的栅电极，以及级中的第二级的进位输入端子可以连接到第一级的进位输出端子。

第一级还可以包括复位晶体管，该复位晶体管包括连接到复位端子的第一电极、连接到第一控制节点的第二电极、以及连接到复位端子的栅电极。

根据本公开的实施方式，显示装置包括：显示面板，包括栅极线和连接到栅极线的像素；栅极驱动器，包括向栅极线输出栅极信号的级；时序控制器，配置为向栅极驱动器提供时钟信号；以及电源，配置为向栅极驱动器提供栅极电力电压和参考栅极电力电压。级中的每个响应于时钟信号和从先前级提供的先前栅极信号输出栅极电力电压或参考栅极电力电压作为栅极信号。电源在第一周期中向栅极驱动器提供具有第一电压电平的栅极电力电压。时序控制器将时钟信号恒定地保持为第一电压电平和比第一电压电平低的第二电压电平中的一个，并且电源在第二周期期间向栅极驱动器提供具有第二电压电平的栅极电力电压。

时钟信号在第二周期期间可以保持为第一电压电平。

时钟信号在第二周期的大部分期间可以保持为第二电压电平。

栅极电力电压在第二周期的第一时间点处可以从第一电压电平下降到第二电压电平，时钟信号在第二周期的第二时间点处可以从第一电压电平下降到第二电压电平，以及第二时间点可以晚于第一时间点。

时钟信号在第二周期的第三时间点处可以从第二电压电平上升到第一电压电平，栅极电力电压在第二周期的第四时间点处可以从第二电压电平上升到第一电压电平，第三时间点可以晚于第二时间点，以及第四时间点可以晚于第三时间点。

其它实施方式的细节包括在具体实施方式和附图中。

根据本公开的实施方式的栅极驱动器和显示装置可以通过在第二周期(例如，栅极信号在其中保持为第二电压电平的保持周期)期间降低时钟信号的频率来降低功耗。

另外，栅极驱动器和显示装置可以在第二周期期间将第一栅极电力电压保持为第二电压电平(例如，低电平)，从而防止栅极信号的变化以及由于栅极信号的变化导致显示质量降低。

此外，栅极驱动器和显示装置在第二周期中可以将时钟信号保持为第二电压电平(例如，低电平)，并且因此栅极信号可以更稳健地保持为第二电压电平。

根据实施方式的效果不受以上例示的内容的限制，并且更多不同的效果包括在本说明书中。

附图说明

通过参考附图更详细地描述本公开的实施方式，本公开的以上和其它特征将变得更加清楚，在附图中：

图1是示出根据本公开的实施方式的显示装置的框图；

图2是示出包括在图1的显示装置中的像素的实施方式的电路图；

图3是示出图2的像素的操作的时序图；

图4是示出包括在图1的显示装置中的栅极驱动器的实施方式的图；

图5是示出包括在图4的栅极驱动器中的第一级的实施方式的电路图；

图6是示出图5的第一级的操作的波形图；

图7是示出图4的栅极驱动器在第一模式中的操作的图；

图8和图9是示出图4的栅极驱动器在第二模式中的操作的比较实施方式的图；

图10是示出包括在图4的栅极驱动器中的第一级的另一个实施方式的电路图；

图11是示出图4的栅极驱动器在第二模式中的操作的实施方式的图；

图12和图13是示出图4的栅极驱动器在第二模式中的操作的另一个实施方式的图；

图14、图15、图16和图17是示出包括在图4的栅极驱动器中的第一级的各个实施方式的电路图；

图18和图19是示出包括在图4的栅极驱动器中的第一级的另一个实施方式的电路图；

图20、图21和图22是示出图4的栅极驱动器在第二模式中的操作的另一个实施方式的图；

图23是示出包括在图4的栅极驱动器中的第一级的另一个实施方式的电路图；以及

图24是示出包括在图4的栅极驱动器中的级的实施方式的电路图。

具体实施方式

本公开可以以各种方式修改并且可以具有各种形式，并且将在附图中示出并且在本文中详细描述具体实施方式。在以下描述中，除非上下文明确地包括单数，否则单数形式还包括复数形式。

在附图中关于功能块、单元和/或模块描述了一些实施方式。本领域的技术人员将理解，这样的块、单元和/或模块是由逻辑电路、单独的组件、微处理器、硬布线电路、存储器元件、线连接器和其它电子电路来物理地实施。这可以使用基于半导体的制造技术或其它制造技术来形成。由微处理器或其它类似的硬件实施的块、单元和/或模块可以使用软件进行编程和控制以执行本文中讨论的各种功能，可选地可以由固件和/或软件来驱动。另外，每个块、单元和/或模块可以由专用硬件或执行一些功能的专用硬件和执行与专用硬件的功能不同的功能的处理器(例如，一个或多个编程的微处理器和相关电路)的组合来实现。另外，在一些实施方式中，在不脱离本发明构思的范围的情况下，块、单元和/或模块可以物理地分离成两个或更多个交互的单独的块、单元和/或模块。另外，在一些实施方式中，在不脱离本发明构思的范围的情况下，块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。

同时，本公开不限于下面公开的实施方式，并且可以以各种形式修改并且可以实施。另外，下面公开的实施方式中的每个可以单独实施或与其它实施方式中的至少一个组合实施。

在附图中，可以省略与本公开的特征不直接相关的一些组件，以清楚地表示本公开。另外，附图中的一些组件可以以稍微夸大的尺寸、比例等示出。在所有附图中，即使相同或类似的组件在不同的附图中示出，但是相同或类似的组件将尽可能由相同的附图标号和符号给出，并且将省略重复的描述。

图1是示出根据本公开的实施方式的显示装置的框图。

参照图1，显示装置DD可以包括时序控制器TC、数据驱动器DDV、栅极驱动器GDV(或扫描驱动器/发射驱动器)和显示面板DP。另外，显示装置DD还可以包括电源PS。

时序控制器TC可以从外部处理器接收外部输入信号。外部输入信号可以包括垂直同步信号、水平同步信号、数据使能信号、RGB数据和时钟信号。

垂直同步信号可以包括多个脉冲。与脉冲中的每个产生的时间点同步地可以结束先前的帧周期并且可以起始当前的帧周期。垂直同步信号的脉冲中的相邻脉冲之间的间隔可以与一个帧周期对应。水平同步信号可以包括多个脉冲。与脉冲中的每个产生的时间点同步地可以结束先前的水平周期并且可以起始新的水平周期。水平同步信号的脉冲中的相邻脉冲之间的间隔可以与一个水平周期对应。数据使能信号可以指示在水平周期内供应RGB数据。例如，RGB数据可以响应于数据使能信号在水平周期内供应至连接到同一写入栅极线的像素。

时序控制器TC可以基于RGB数据产生灰度值以与显示装置DD的规格对应。例如，灰度值可以意指响应于显示面板DP的分辨率等而重新布置的RGB数据。

另外，时序控制器TC可以基于外部输入信号产生用于数据驱动器DDV和栅极驱动器GDV的控制信号，以与显示装置DD的规格对应。

数据驱动器DDV可以使用灰度值和从时序控制器TC接收的控制信号来产生数据电压(或数据信号)，并且向数据线DL1、DL2和DLm提供数据电压。这里，m可以是正整数。例如，数据驱动器DDV可以使用时钟信号对灰度值进行采样，产生与灰度值对应的数据电压，并且将数据电压一次一个像素行地供应至数据线DL1、DL2和DLm。

栅极驱动器GDV可以从时序控制器TC接收控制信号，响应于控制信号产生栅极信号，并且向栅极线GWL1、GCL1、GBL1、GIL1、EML1、GWLn、GCLn、GBLn、GILn和EMLn提供栅极信号。这里，n可以是正整数。

在实施方式中，栅极驱动器GDV可以通过栅极电力线VGHL从电源PS接收栅极电力电压，并且向栅极线GWL1、GCL1、GBL1、GIL1、EML1、GWLn、GCLn、GBLn、GILn和EMLn提供具有与栅极电力电压对应的电压电平的栅极信号。例如，栅极电力电压可以在第一周期期间具有高电平，并且可以在第二周期期间具有低电平。第一周期和第二周期可以包括在一个帧周期中，并且例如，在低频驱动期间，第一周期可以是在其中执行扫描操作的周期(例如，驱动周期或驱动时间)，并且第二周期可以是在其中不执行扫描操作的周期(例如，保持周期或保持时间)。

稍后参考图4描述栅极驱动器的详细配置。

显示面板DP可以包括像素PXLnm。例如，像素PXLnm可以连接到相应的数据线DLm、写入栅极线GWLn、补偿栅极线GCLn、旁路栅极线GBLn、初始化栅极线GILn和发射栅极线EMLn。

电源PS可以通过栅极电力线VGHL向栅极驱动器GDV提供栅极电力电压。

电源PS可以实现为独立的集成电路(例如，PMIC)，但不限于此。例如，电源PS可以与数据驱动器DDV一起实现为一个集成电路。即，栅极电力电压可以从数据驱动器DDV提供至栅极驱动器GDV。

图2是示出包括在图1的显示装置中的像素的实施方式的电路图。为便于描述，图2示出定位在第n水平线(或第n像素行)上并且连接到第m数据线DLm的像素PXLnm。

参照图1和图2，像素PXLnm可以包括薄膜晶体管M1至M7、存储电容器Cst和发光元件LD。

第一薄膜晶体管M1的第一电极可以连接到第二节点N2，第一薄膜晶体管M1的第二电极可以连接到第三节点N3，并且第一薄膜晶体管M1的栅电极可以连接到第一节点N1。第一薄膜晶体管M1可以被称为驱动晶体管。

第一薄膜晶体管M1可以响应于第一节点N1的电压来控制从第一电源线VDD经由发光元件LD流到第二电源线VSS的电流量。

第二薄膜晶体管M2的第一电极可以连接到数据线DLm，第二薄膜晶体管M2的第二电极可以连接到第一薄膜晶体管M1的第一电极(或第二节点N2)，并且第二薄膜晶体管M2的栅电极可以连接到写入栅极线GWLn。第二薄膜晶体管M2可以被称为开关晶体管。

当写入栅极信号供应至写入栅极线GWLn时，第二薄膜晶体管M2可以导通以将数据线DLm和第一薄膜晶体管M1的第一电极电连接。

第三薄膜晶体管M3的第一电极可以连接到第一薄膜晶体管M1的栅电极(或第一节点N1)，第三薄膜晶体管M3的第二电极可以连接到第一薄膜晶体管M1的第二电极(或第三节点N3)，并且第三薄膜晶体管M3的栅电极可以连接到补偿栅极线GCLn。第三薄膜晶体管M3可以被称为补偿晶体管。

当补偿栅极信号供应至补偿栅极线GCLn时，第三薄膜晶体管M3可以导通以电连接第一节点N1和第三节点N3。因此，当第三薄膜晶体管M3导通时，第一薄膜晶体管M1可以是二极管连接的。

第四薄膜晶体管M4的第一电极可以连接到第一薄膜晶体管M1的栅电极(或第一节点N1)，第四薄膜晶体管M4的第二电极可以连接到第一初始化线VINTL1(或第三电力线)，并且第四薄膜晶体管M4的栅电极可以连接到初始化栅极线GILn。第四薄膜晶体管M4可以被称为初始化晶体管。

当初始化栅极信号供应至初始化栅极线GILn时，第四薄膜晶体管M4可以导通以将第一节点N1连接到第一初始化线VINTL1。

第五薄膜晶体管M5的第一电极可以连接到第一电源线VDD，第五薄膜晶体管M5的第二电极可以连接到第一薄膜晶体管M1的第一电极(或第二节点N2)，并且第五薄膜晶体管M5的栅电极可以连接到发射栅极线EMLn。第五薄膜晶体管M5可以被称为第一发射晶体管。

第六薄膜晶体管M6的第一电极可以连接到第一薄膜晶体管M1的第二电极(或第三节点N3)，第六薄膜晶体管M6的第二电极可以连接到发光元件LD的第一电极(或阳极)，并且第六薄膜晶体管M6的栅电极可以连接到发射栅极线EMLn。第六薄膜晶体管M6可以被称为第二发射晶体管。

当截止电平的发射栅极信号供应至发射栅极线EMLn时，第五薄膜晶体管M5和第六薄膜晶体管M6可以截止，并且当导通电平的发射栅极信号供应至发射栅极线EMLn时，第五薄膜晶体管M5和第六薄膜晶体管M6可以导通。

第七薄膜晶体管M7的第一电极可以连接到发光元件LD的第一电极，第七薄膜晶体管M7的第二电极可以连接到第二初始化线VINTL2(或第四电力线)，并且第七薄膜晶体管M7的栅电极可以连接到旁路栅极线GBLn。第七薄膜晶体管M7可以被称为旁路晶体管。

当旁路栅极信号供应至旁路栅极线GBLn时，第七薄膜晶体管M7可以导通以将发光元件LD的第一电极连接到第二初始化线VINTL2。

存储电容器Cst可以形成或连接在第一电源线VDD和第一薄膜晶体管M1的栅电极(或第一节点N1)之间。例如，存储电容器Cst的第一电极可以连接到第一电源线VDD，并且存储电容器Cst的第二电极可以连接到第一薄膜晶体管M1的栅电极。存储电容器Cst可以存储数据电压和与第一薄膜晶体管M1的阈值电压对应的电压(例如，第一薄膜晶体管M1的阈值电压通过其反映在数据电压中的电压)。

发光元件LD的第一电极可以连接到第六薄膜晶体管M6的第二电极，并且发光元件LD的第二电极(或阴极电极)可以连接到第二电源线VSS。发光元件LD可以响应于从第一薄膜晶体管M1提供的电流而产生预定亮度的光。

发光元件LD可以由诸如微型发光二极管(LED)或量子点发光二极管的无机发光二极管或有机发光二极管配置。另外，发光元件LD可以是有机材料和无机材料在其中结合的发光元件。在图2中，像素PXLnm包括单个发光元件LD，但是在另一个实施方式中，像素PXLnm可以包括多个发光元件LD，并且多个发光元件LD可以彼此串联连接、并联连接或串并联连接。

施加到第一电源线VDD的电压可以设定为高于施加到第一初始化线VINTL1、第二初始化线VINTL2和第二电源线VSS的电压。

第一薄膜晶体管M1、第二薄膜晶体管M2、第五薄膜晶体管M5、第六薄膜晶体管M6和第七薄膜晶体管M7可以是P型晶体管。第一薄膜晶体管M1、第二薄膜晶体管M2、第五薄膜晶体管M5、第六薄膜晶体管M6和第七薄膜晶体管M7的沟道可以由多晶硅形成。多晶硅晶体管可以是低温多晶硅(LTPS)晶体管。多晶硅晶体管具有高电子迁移率，并且因此具有快速驱动特性。

第三薄膜晶体管M3和第四薄膜晶体管M4可以是N型晶体管。第三薄膜晶体管M3和第四薄膜晶体管M4的沟道可以由氧化物半导体形成。与多晶硅晶体管相比，氧化物半导体晶体管具有低电荷迁移率。因此，在氧化物半导体晶体管的截止状态中产生的漏电流量小于在多晶硅晶体管的截止状态中产生的漏电流量。

图3是示出图2的像素的操作的时序图。

参考图1至图3，像素PXLnm可以在非发射周期NEP中接收用于图像显示的信号，并且在发射周期EP中基于该信号发射光。

供应至连接到作为N型晶体管的第三薄膜晶体管M3的补偿栅极线GCLn的补偿栅极信号GC[n]的栅极导通电压是高电平。供应至连接到作为N型晶体管的第四薄膜晶体管M4的初始化栅极线GILn的初始化栅极信号GI[n]的栅极导通电压是高电平。供应至连接到作为P型晶体管的第二薄膜晶体管M2的写入栅极线GWLn的写入栅极信号GW[n]的栅极导通电压是低电平。供应至连接到作为P型晶体管的第七薄膜晶体管M7的旁路栅极线GBLn的旁路栅极信号GB[n]的栅极导通电压是低电平。供应至连接到作为P型晶体管的第五薄膜晶体管M5和第六薄膜晶体管M6的发射栅极线EMLn的发射栅极信号EM[n]的栅极导通电压是低电平。

首先，发射栅极信号EM[n]供应至发射栅极线EMLn。在这种情况下，第五薄膜晶体管M5和第六薄膜晶体管M6截止，并且像素PXLnm被设定为非发射状态。

此后，初始化栅极信号GI[n]供应至初始化栅极线GILn。在这种情况下，第四薄膜晶体管M4导通，并且第一初始化线VINTL1的电压供应至第一节点N1。

此后，补偿栅极信号GC[n]供应至补偿栅极线GCLn。在这种情况下，第三薄膜晶体管M3可以导通，第一薄膜晶体管M1可以以二极管形式连接，并且可以补偿第一薄膜晶体管M1的阈值电压。

当写入栅极信号GW[n]供应至写入栅极线GWLn时，第二薄膜晶体管M2导通，并且来自数据线DLm的数据信号供应至第二节点N2。此时，由于第一节点N1被初始化到第一初始化线VINTL1的低于数据信号的电压(例如，被初始化到导通偏置状态)，所以第一薄膜晶体管M1导通。

当第一薄膜晶体管M1导通时，供应至第二节点N2的数据信号经由以二极管形式连接的第一薄膜晶体管M1供应至第一节点N1。然后，与数据信号和第一薄膜晶体管M1的阈值电压对应的电压施加到第一节点N1。此时，存储电容器Cst存储第一节点N1和第一电源线VDD之间的电压差。

另外，旁路栅极信号GB[n]供应至旁路栅极线GBLn。在这种情况下，第七薄膜晶体管M7导通，并且第二初始化线VINTL2的电压供应至发光元件LD的第一电极。因此，可以对发光元件LD的寄生电容器中剩余的残余电压进行放电。

此后，停止向发射栅极线EMLn供应发射栅极信号EM[n]。在这种情况下，第五薄膜晶体管M5和第六薄膜晶体管M6导通。第一薄膜晶体管M1响应于第一节点N1的电压控制流向发光元件LD的驱动电流。然后，发光元件LD产生与该驱动电流的电流量对应的亮度的光。

图4是示出包括在图1的显示装置中的栅极驱动器的实施方式的图。

参照图1至图4，栅极驱动器GDV可以包括多个级ST1、ST2和STn。

级ST1、ST2和STn可以分别向栅极线GL1、GL2和GLn提供栅极信号。这里，栅极线GL1、GL2和GLn可以与参考图1和图2描述的补偿栅极线GCLn、初始化栅极线GILn或发射栅极线EMLn对应，并且栅极信号可以与参考图1至图3描述的补偿栅极信号GC[n]、初始化栅极信号GI[n]或发射栅极信号EM[n]对应。

级ST1、ST2和STn中的每个可以包括输入端子IN0、第一电力输入端子IN1、第二电力输入端子IN2、第三电力输入端子IN3、第一时钟输入端子CIN1、第二时钟输入端子CIN2、复位端子RST和输出端子OUT。如稍后将参考图5描述的，级ST1、ST2和STn的内部电路配置可以彼此基本上相同。

级ST1、ST2和STn中的每个可以连接到第一栅极电力线VGHL1、第二栅极电力线VGHL2、参考栅极电力线VGLL、第一时钟信号线CLKL1和第二时钟信号线CLKL2以及复位信号线RSTL。这里，参考栅极电力电压可以从电源PS(参照图1)施加到参考栅极电力线VGLL，并且参考栅极电力电压可以具有比施加到第一栅极电力线VGHL1和第二栅极电力线VGHL2的栅极电力电压(例如，高电平)低的电压电平(例如，低电平)。时钟信号可以从时序控制器TC(参照图1)施加到第一时钟信号线CLKL1和第二时钟信号线CLKL2。如稍后将参考图6描述，施加到第二时钟信号线CLKL2的第二时钟信号可以具有从施加到第一时钟信号线CLKL1的第一时钟信号延迟的相位。例如，第二时钟信号可以具有从第一时钟信号延迟180度的相位(或与第一时钟信号相反的相位)。当显示装置DD(参照图1)通电和/或断电时，复位信号可以从时序控制器TC(参照图1)施加到复位信号线RSTL。同时，起始信号(或起始脉冲)可以从时序控制器TC(参照图1)施加到起始信号线STPL。

例如，在级ST1、ST2和STn中的每个中，第一电力输入端子IN1可以连接到第一栅极电力线VGHL1，第二电力输入端子IN2可以连接到第二栅极电力线VGHL2，第三电力输入端子IN3可以连接到参考栅极电力线VGLL，并且复位端子RST可以连接到复位信号线RSTL。

例如，在第一级ST1(或奇数级)中，第一时钟输入端子CIN1可以连接到第一时钟信号线CLKL1，并且第二时钟输入端子CIN2可以连接到第二时钟信号线CLKL2。在第二级ST2(或偶数级)中，第一时钟输入端子CIN1可以连接到第二时钟信号线CLKL2，并且第二时钟输入端子CIN2可以连接到第一时钟信号线CLKL1。

在实施方式中，在级ST1、ST2和STn中的每个中，施加到第二电力输入端子IN2的栅极电力电压可以用于控制内部节点的电压，并且施加到第一电力输入端子IN1的栅极电力电压可以用于输出栅极信号(或作为栅极信号)。即，用于控制内部节点的电压的栅极电力电压和用于产生栅极信号的栅极电力电压可以独立地供应至级ST1、ST2和STn中的每个。然而，本公开不限于此，并且第一电力输入端子IN1和第二电力输入端子IN2可以集成到一个端子中，或相同的栅极电力电压可以施加到第一电力输入端子IN1和第二电力输入端子IN2。

级ST1、ST2和STn中的每个可以连接到起始信号线STPL或先前级的输出端子OUT，并且可以响应于通过起始信号线STPL提供的起始信号或先前级的先前栅极信号产生栅极信号。

例如，第一级ST1的输入端子IN0可以连接到起始信号线STPL。第一级ST1可以响应于施加到起始信号线STPL的起始信号(例如，在其中起始信号被延迟时钟信号的半个周期的第一栅极信号)产生第一栅极信号。例如，第二级ST2的输入端子IN0可以连接到第一级ST1的输出端子OUT(或第一栅极线GL1)。类似地，第n级STn的输入端子IN0可以连接到第(n-1)级的输出端子(或第(n-1)栅极线GLn-1)。

即，级ST1、ST2和STn可以响应于起始信号或先前级的先前栅极信号而顺序地产生栅极信号。

图5是示出包括在图4的栅极驱动器中的第一级的实施方式的电路图。

参照图4和图5，在第一级ST1中，第一电力输入端子IN1可以连接到第一栅极电力线VGHL1，第二电力输入端子IN2可以连接到第二栅极电力线VGHL2，第三电力输入端子IN3可以连接到参考栅极电力线VGLL，第一时钟输入端子CIN1可以连接到第一时钟信号线CLKL1，并且第二时钟输入端子CIN2可以连接到第二时钟信号线CLKL2。栅极电力电压VGH(或高电平电压)可以施加到第一栅极电力线VGHL1和第二栅极电力线VGHL2(以及第一电力输入端子IN1和第二电力输入端子IN2)，参考栅极电力电压VGL可以施加到参考栅极电力线VGLL(以及第三电力输入端子IN3)，第一时钟信号CLK1可以施加到第一时钟信号线CLKL1(以及第一时钟输入端子CIN1)，并且第二时钟信号CLK2可以施加到第二时钟信号线CLKL2(以及第二时钟输入端子CIN2)。输入端子IN0可以连接到起始信号线STPL。例如，栅极电力电压VGH可以具有在约4V和约10V之间的值，并且参考栅极电力电压VGL可以具有在约-4V和约-10V之间的值。

第一级ST1可以包括节点控制电路SST1、输出电路SST2(或缓冲器电路)和节点保持电路SST3。

首先，输出电路SST2可以连接在第一电力输入端子IN1和第三电力输入端子IN3之间。输出电路SST2可以根据第二控制节点Q_F的电压和第一控制节点QB的电压将栅极电力电压VGH或参考栅极电力电压VGL输出到输出端子OUT作为第一栅极信号。

输出电路SST2可以包括第九晶体管T9(或上拉晶体管)和第十晶体管T10(或下拉晶体管)。

第九晶体管T9可以包括连接到第一电力输入端子IN1(或第二电力输入端子IN2)的第一电极、连接到输出端子OUT的第二电极、以及连接到第一控制节点QB的栅电极。

第十晶体管T10可以包括连接到输出端子OUT的第一电极、连接到第三电力输入端子IN3的第二电极、以及连接到第二控制节点Q_F的栅电极。

节点控制电路SST1可以连接到输入端子IN0、第二电力输入端子IN2(或第一电力输入端子IN1)、第三电力输入端子IN3、第一时钟输入端子CIN1和第二时钟输入端子CIN2。节点控制电路SST1可以响应于通过输入端子IN0提供的起始信号(或先前栅极信号)和栅极电力电压VGH来控制第一控制节点QB的电压和第二控制节点Q_F的电压。

节点控制电路SST1可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第十一晶体管T11和第十二晶体管T12、第二电容器C2(或联接电容器)和第三电容器C3。

第一晶体管T1可以包括连接到输入端子IN0的第一电极、连接到第三控制节点Q(或第十二晶体管T12的第一电极)的第二电极、以及连接到第一时钟输入端子CIN1的栅电极。

第二晶体管T2可以包括连接到第二电力输入端子IN2(或第一电力输入端子IN1)的第一电极、连接到第三晶体管T3的第一电极的第二电极、以及连接到第十一晶体管T11的第一电极的栅电极。

第三晶体管T3可以包括连接到第二晶体管T2的第二电极的第一电极、连接到第二时钟输入端子CIN2的第二电极、以及连接到第二控制节点Q_F的栅电极。

第三电容器C3可以形成在第二晶体管T2的第二电极和第二控制节点Q_F之间，并且可以包括连接到第二晶体管T2的第二电极的第一电极和连接到第二控制节点Q_F的第二电极。

第四晶体管T4可以包括连接到第二晶体管T2的栅电极的第一电极、连接到第一时钟输入端子CIN1的第二电极、以及连接到第三控制节点Q的栅电极。

第五晶体管T5可以包括连接到第二晶体管T2的栅电极的第一电极、连接到第三电力输入端子IN3的第二电极、以及连接到第一时钟输入端子CIN1的栅电极。

第六晶体管T6可以包括连接到第一控制节点QB的第一电极、连接到第七晶体管T7的第一电极的第二电极、以及连接到第二时钟输入端子CIN2的栅电极。

第七晶体管T7可以包括连接到第六晶体管T6的第二电极的第一电极、连接到第二时钟输入端子CIN2的第二电极、以及连接到第十一晶体管T11的第二电极的栅电极。

第二电容器C2(或联接电容器)可以形成在第十一晶体管T11的第二电极和第六晶体管T6的第二电极之间，并且可以包括连接到第十一晶体管T11的第二电极的第一电极和连接到第六晶体管T6的第二电极的第二电极。

第十一晶体管T11(或第一联接晶体管)可以包括连接到第二晶体管T2的栅电极的第一电极、连接到第二电容器C2的第一电极的第二电极、以及连接到第三电力输入端子IN3的栅电极。

第十二晶体管T12(或第二联接晶体管)可以包括连接到第三控制节点Q(或第一晶体管T1的第二电极)的第一电极、连接到第二控制节点Q_F的第二电极、以及连接到第三电力输入端子IN3的栅电极。

节点保持电路SST3可以响应于第三控制节点Q的电压而恒定地保持第一控制节点QB的电压。节点保持电路SST3可以包括第一电容器C1和第八晶体管T8。

第一电容器C1可以形成在第一电力输入端子IN1(或第二电力输入端子IN2)和第一控制节点QB之间，并且可以包括连接到第一电力输入端子IN1的第一电极和连接到第一控制节点QB的第二电极。第一电容器C1可以恒定地保持第一电力输入端子IN1和第一控制节点QB之间的电压差。

第八晶体管T8可以包括连接到第一电力输入端子IN1的第一电极、连接到第一控制节点QB的第二电极、以及连接到第三控制节点Q的栅电极。第八晶体管T8可以响应于第三控制节点Q的电压恒定地保持第一控制节点QB的电压。例如，当第三控制节点Q的电压具有低电平时，第八晶体管T8可以使用栅极电力电压VGH将第一控制节点QB的电压保持为高电平。

第一晶体管T1至第十二晶体管T12中的每个可以是P型晶体管。在图5中，第一晶体管T1至第十二晶体管T12是单栅晶体管，但本公开不限于此。例如，为了提高可靠性，第一晶体管T1至第十二晶体管T12中的至少一个可以被实施为双栅晶体管(即，由彼此串联连接的两个晶体管配置并且具有彼此连接的栅电极的双栅晶体管)。

图6是示出图5的第一级的操作的波形图。

参照图5和图6，施加到第一时钟输入端子CIN1的第一时钟信号CLK1可以在特定周期内具有第一低电平和高电平。这里，第一低电平可以与使P型晶体管导通的栅极导通电压电平(或使N型晶体管截止的栅极截止电压电平)对应，并且可以与参考栅极电力电压VGL的电压电平相同。高电平可以与使P型晶体管截止的栅极截止电压电平(或使N型晶体管导通的栅极导通电压电平)对应，并且可以与栅极电力电压VGH的电压电平相同。例如，第一时钟信号CLK1可以具有第一频率。

施加到第二时钟输入端子CIN2的第二时钟信号CLK2可以具有在其中第一时钟信号CLK1延迟半个周期的波形。

在第一时间点t1处，输入端子IN0的电压(例如，起始信号)可以从第一低电平改变到高电平。例如，输入端子IN0的电压可以在第一时钟信号CLK1的周期的两倍内保持为高电平。

在第一时间点t1处，第三控制节点Q的电压可以具有第一低电平，第二控制节点Q_F的电压可以具有第二低电平VGL+|Vth|，第一控制节点QB的电压可以具有高电平，并且输出端子OUT的电压(即，第一栅极信号)可以具有低电平。这里，第二低电平VGL+|Vth|可以具有与第一低电平的电压电平类似的电压电平，并且例如，第二低电平VGL+|Vth|可以具有比参考栅极电力电压VGL高出晶体管(例如，第十二晶体管T12)的阈值电压的绝对值的电压电平。

在第二时间点t2处，第一时钟信号CLK1可以从高电平下降到第一低电平。

在这种情况下，第一晶体管T1可以响应于第一低电平的第一时钟信号CLK1导通，并且输入端子IN0的电压(即，高电平的电压)可以施加到第三控制节点Q。因此，第三控制节点Q的电压可以改变为具有高电平。由于第十二晶体管T12通过参考栅极电力电压VGL导通，因此第三控制节点Q的电压可以通过第十二晶体管T12施加到第二控制节点Q_F。即，第二控制节点Q_F的电压可以改变为具有高电平。

另外，响应于第一低电平的第一时钟信号CLK1，第五晶体管T5可以导通，并且参考栅极电力电压VGL可以施加到第十一晶体管T11的第一电极。由于第十一晶体管T11通过参考栅极电力电压VGL导通，因此参考栅极电力电压VGL可以施加到第二电容器C2的第一电极。第七晶体管T7可以响应于参考栅极电力电压VGL(即，施加到第二电容器C2的第一电极的参考栅极电力电压VGL)导通，并且高电平的第二时钟信号CLK2可以施加到第二电容器C2的第二电极。因此，与高电平和第一低电平之间的差对应的电压可以被充入第二电容器C2中。

第二晶体管T2可以响应于参考栅极电力电压VGL导通，并且栅极电力电压VGH可以施加到第三电容器C3的第第一电极。由于第三电容器C3的第二电极连接到第二控制节点Q_F并且第二控制节点Q_F的电压具有高电平，因此第三电容器C3可以放电。

在第三时间点t3处，第二时钟信号CLK2可以从高电平下降到第一低电平。

在这种情况下，第六晶体管T6可以响应于第一低电平的第二时钟信号CLK2导通。第一低电平的第二时钟信号CLK2可以通过由第二电容器C2导通的第七晶体管T7和导通的第六晶体管T6施加到第一控制节点QB。即，第一控制节点QB的电压可以改变为具有第一低电平。

第九晶体管T9可以响应于第一控制节点QB的电压(即，第一低电平)导通，并且栅极电力电压VGH可以通过第九晶体管T9从第一电力输入端子IN1施加到输出端子OUT。即，在输出端子OUT处的电压(即，栅极信号)可以改变为具有高电平。

此后，即使第一控制节点QB由于第一时钟信号CLK1和第二时钟信号CLK2的改变而处于浮置状态(floating state)，第一控制节点QB的电压也可以由第一电容器C1保持为第一低电平，并且在输出端子OUT处的电压(即，栅极信号)可以保持为高电平。

在第四时间点t4处，输入端子IN0的电压(例如，起始信号)可以从高电平改变到第一低电平。

在第五时间点t5处，第一时钟信号CLK1可以从高电平下降到第一低电平。

在这种情况下，第一晶体管T1可以响应于第一低电平的第一时钟信号CLK1导通，并且输入端子IN0的电压(即，第一低电平的电压)可以施加到第三控制节点Q。因此，第三控制节点Q的电压可以改变为具有第一低电平。由于第十二晶体管T12通过参考栅极电力电压VGL导通，因此第三控制节点Q的电压可以通过第十二晶体管T12施加到第二控制节点Q_F。第二控制节点Q_F的电压可以因第十二晶体管T12的阈值电压改变为具有第二低电平VGL+|Vth|。

第十晶体管T10可以响应于第二控制节点Q_F的电压导通，并且参考栅极电力电压VGL可以施加到输出端子OUT。在输出端子OUT处的电压可以由第二控制节点Q_F的电压和第十晶体管T10的阈值电压改变为具有第三低电平VGL+2|Vth|(即，比第二低电平VGL+|Vth|高出晶体管(例如，第十晶体管T10)的阈值电压的绝对值的电压电平)。

同时，第四晶体管T4可以由通过第一晶体管T1提供的输入端子IN0的电压导通。另外，响应于第一低电平的第一时钟信号CLK1，第五晶体管T5可以导通，并且参考栅极电力电压VGL(和第一时钟信号CLK1)可以施加到第二晶体管T2的栅电极。

第二晶体管T2可以响应于参考栅极电力电压VGL导通，并且栅极电力电压VGH可以施加到第三电容器C3的第一电极。由于第三电容器C3的第二电极连接到第二控制节点Q_F，因此第二控制节点Q_F的第二低电平VGL+|Vth|可以施加到第三电容器C3的第二电极。由于在第三电容器C3的两端之间出现电压差，因此第三电容器C3可以由通过第二晶体管T2提供的栅极电力电压VGH充电。

同时，第八晶体管T8可以通过输入端子IN0的电压导通，并且栅极电力电压VGH可以施加到第一控制节点QB。即，第一控制节点QB可以改变为具有高电平。

在第六时间点t6处，第二时钟信号CLK2可以从高电平下降到第一低电平。

由于第三晶体管T3通过第二控制节点Q_F的电压导通，因此第一低电平的第二时钟信号CLK2可以施加到第三电容器C3的第一电极。第二控制节点Q_F的电压可以由第三电容器C3升压，并且第二控制节点Q_F的电压可以改变为具有第四低电平2VGL+|Vth|。另外，输出端子OUT可以响应于第二控制节点Q_F的电压改变为具有第一低电平。这里，第四低电平2VGL+|Vth|可以具有比第一低电平的电压电平低的电压电平。例如，第四低电平2VGL+|Vth|可以具有比第二低电平VGL+|Vth|低参考栅极电力电压VGL的绝对值的电压电平。

在第七时间点t7处，第二时钟信号CLK2可以从第一低电平上升到高电平。

在这种情况下，高电平的第二时钟信号CLK2可以通过第三晶体管T3施加到第三电容器C3的第一电极。第二控制节点Q_F的电压可以通过第三电容器C3改变为具有第二低电平VGL+|Vth|。

如参考图5和图6所描述的，响应于在其中输入端子IN0的电压(例如，起始信号)延迟第二时钟信号CLK2的半个周期的波形，第一级ST1可以通过输出端子OUT输出栅极电力电压VGH作为第一栅极信号。

图7是示出图4的栅极驱动器在第一模式中的操作的图。图8和图9是示出图4的栅极驱动器在第二模式中的操作的比较实施方式的图。

首先，参考图4至图7，栅极驱动器GDV或显示装置DD(参照图1)可以在第一模式或第二模式中驱动。例如，第一模式和第二模式可以具有栅极驱动器GDV的不同驱动频率。这里，驱动频率可以是在特定时间期间栅极信号以该频率输出的频率。驱动频率可以与显示装置DD的扫描速率或屏幕刷新速率对应。例如，显示装置DD可以响应于1Hz到120Hz的各种驱动频率来显示图像，栅极驱动器GDV可以在第一模式中以最大驱动频率(例如，120Hz)操作，并且可以在第二模式中以低于最大驱动频率的频率(例如，60Hz、30Hz或1Hz)操作。

一个帧时间可以包括一个驱动时间DT。在一个驱动时间DT中，栅极驱动器GDV可以输出栅极信号(例如，高电平的栅极信号)。在第一模式中，一个帧时间可以与一个驱动时间DT相同。

起始信号STP可以提供至起始信号线STPL，并且可以与在图6的输入端子IN0处的信号基本上相同。由于参考图6描述了在第一时钟信号CLK1、第二时钟信号CLK2、第三控制节点Q、第二控制节点Q_F和第一控制节点QB处的电压，因此不重复重叠的描述。第一输出电压OUT[1]可以与在图6的输出端子OUT处的电压相同。第二输出电压OUT[2]可以是在图4的第二级ST2的输出端子OUT处的电压，并且第二输出电压OUT[2]可以具有在第一输出电压OUT[1]根据第二级ST2的操作以该波形偏移第一时钟信号CLK1的半个周期的波形。类似地，第n输出电压OUT[n]可以是在图4的第n级STn的输出端子OUT处的电压，并且第n输出电压OUT[n]可以具有第一输出电压OUT[1]根据第n级STn的操作以该波形偏移特定时间的波形。

如图7中所示，在第一模式中，栅极驱动器GDV可以在每个驱动时间DT(例如，约8.3ms)中顺序地输出与输出电压OUT[1]、OUT[2]和OUT[n]对应的栅极信号。

参照图8和图9，一个帧时间可以包括一个驱动时间DT(例如，第一周期)和一个保持时间HT(例如，第二周期)。在保持时间HT中，栅极驱动器GDV可不输出栅极信号(例如，高电平的栅极信号)。通过改变包括在一个帧时间中的保持时间HT的数量或时间宽度，可以以各种频率驱动栅极驱动器GDV。

如图8和图9中所示，在保持时间HT中，起始信号STP可以保持为低电平。即，高电平的起始信号STP在保持时间HT中可不提供至栅极驱动器GDV。在保持时间HT中，输出电压OUT[1]、OUT[2]和OUT[n]响应于低电平的起始信号STP可以具有低电平。

如图8所示，第一时钟信号CLK1和第二时钟信号CLK2可以具有第一频率，并且可以在高电平和低电平之间切换。在级ST1、ST2和STn中的第一电容器C1、第二电容器C2和第三电容器C3(参考图5)可以通过第一时钟信号CLK1和第二时钟信号CLK2的上升和下降来充电和放电，并且因此功耗可能变高。在保持时间HT中，即使栅极驱动器GDV不输出高电平的栅极信号，第一时钟信号CLK1和第二时钟信号CLK2的上升和下降也可能消耗电力。

因此，为了减少在保持时间HT中的功耗，第一时钟信号CLK1和第二时钟信号CLK2可以在保持时间HT中具有比第一频率低的第二频率。例如，在保持时间HT期间，第一时钟信号CLK1和第二时钟信号CLK2可以具有基本上接近0的频率。

如图9所示，在保持时间HT中，第一时钟信号CLK1和第二时钟信号CLK2可以保持为高电平。这是因为当第一时钟信号CLK1和第二时钟信号CLK2被保持为低电平时，第一控制节点QB被图5的第六晶体管T6和第七晶体管T7保持为低电平，第九晶体管T9导通，并且因此高电平的栅极电力电压VGH传输到输出端子OUT。即，当第一时钟信号CLK1和第二时钟信号CLK2保持为低电平时，可以输出栅极信号。因此，第一时钟信号CLK1和第二时钟信号CLK2可以保持为高电平，从而在保持时间HT中不输出栅极信号。

同时，当第一时钟信号CLK1和第二时钟信号CLK2在保持时间HT中保持为高电平时，第二控制节点Q_F的电压可以保持为第二低电平VGL+|Vth|而不是第一低电平(即，VGL)(参照图6的第七时间点t7)，并且图5的第十晶体管T10可能不会完全保持导通状态。另外，由于在保持时间HT中通过图5的第九晶体管T9出现泄漏，因此输出端子OUT的电压可能增加。如图9中所示，输出电压OUT[1]、OUT[2]和OUT[n]可以在保持时间HT期间逐渐增加。此后，在保持时间HT结束时，输出电压OUT[1]、OUT[2]和OUT[n]可以通过第二低电平VGL+|Vth|的第二时钟信号CLK2(参照图6的第六时间点t6)再次改变为低电平。由于输出电压OUT[1]、OUT[2]和OUT[n]在保持时间HT中改变，在显示装置DD中可能出现闪烁。

图10是示出包括在图4的栅极驱动器中的第一级的另一个实施方式的电路图。

参照图4、图5和图10，除了第一电力输入端子IN1和第二电力输入端子IN2是分开的，图10的第一级ST1可以与图5的第一级ST1基本上相同或类似。因此，不重复重叠的描述。

第一电力输入端子IN1可以连接到第一栅极电力线VGHL1，并且第二电力输入端子IN2可以连接到第二栅极电力线VGHL2。第一栅极电力电压BVGH可以施加到第一栅极电力线VGHL1(和第一电力输入端子IN1)，并且第二栅极电力电压CVGH可以施加到第二栅极电力线VGHL2(和第二电力输入端子IN2)。如稍后将参考图11至图13描述的，第一栅极电力电压BVGH和第二栅极电力电压CVGH可以在驱动时间DT中具有高电平，并且通常可以在保持时间HT中具有低电平。

控制/保持第一控制节点QB和第二控制节点Q_F的电压的节点控制电路SST1和节点保持电路SST3可以连接到第二电力输入端子IN2，并且响应于第一控制节点QB和第二控制节点Q_F的电压输出信号的输出电路SST2可以连接到第一电力输入端子IN1。

在节点控制电路SST1中，第二晶体管T2的第一电极可以连接到第二电力输入端子IN2。

在节点保持电路SST3中，第八晶体管T8的第一电极可以连接到第一电力输入端子IN1。第一电容器C1可以形成在第二电力输入端子IN2和第一控制节点QB之间，并且可以包括连接到第二电力输入端子IN2的第一电极和连接到第一控制节点QB的第二电极。

在输出电路SST2中，第九晶体管T9的第一电极可以连接到第一电力输入端子IN1。

在实施方式中，第一级ST1还可以包括第十三晶体管T13。第十三晶体管T13可以包括在节点保持电路SST3或节点控制电路SST1中。

第十三晶体管T13(或复位晶体管)可以包括连接到第二电力输入端子IN2的第一电极、连接到第三控制节点Q(或第一晶体管T1的第二电极)的第二电极、以及连接到复位端子RST的栅电极。这里，复位端子RST可以连接到复位信号线RSTL(参照图4)。当显示装置DD(参照图1)导通或截止时，低电平的复位信号可以施加到复位端子RST，第十三晶体管T13可以响应于低电平的复位信号导通，并且可以执行复位操作，使得在第一晶体管T1的第二电极(和第三控制节点Q)处的电压具有第二栅极电力电压CVGH(例如，高电平)。

第十三晶体管T13可以是P型晶体管。第十三晶体管T13可以实施为如参考图5描述的单栅晶体管或双栅晶体管。

图11是示出图4的栅极驱动器在第二模式中的操作的实施方式的图。图11的实施方式可以应用于包括图10的第一级ST1的栅极驱动器GDV。

参照图4、图9、图10和图11，由于除了第一栅极电力电压BVGH和第二栅极电力电压CVGH以及第一控制节点QB的电压之外，图11的实施方式与图9的实施方式基本上相同或类似，因此不重复相同的描述。

在驱动时间DT中，第一栅极电力电压BVGH和第二栅极电力电压CVGH可以具有高电平(例如，栅极电力电压VGH)。在这种情况下，图10的第一级ST1可以与图5的第一级ST1相同地操作。即，在驱动时间DT中，包括图10的第一级ST1的栅极驱动器GDV可以顺序地输出栅极信号(或输出电压OUT[1]、OUT[2]和OUT[n])。

在第八时间点t8处，第一时钟信号CLK1和第二时钟信号CLK2可以保持为高电平。第八时间点t8可以是保持时间HT的起始时间点。图10的第一级ST1在第八时间点t8处的状态可以与第一级ST1在图6的第七时间点t7处的状态基本上相同或类似。

在第八时间点t8处(或紧接在第八时间点t8之后)，第一栅极电力电压BVGH可以从高电平(例如，栅极电力电压VGH)下降到第一低电平(例如，参考栅极电力电压VGL)。

在这种情况下，第一低电平的第一栅极电力电压BVGH可以通过导通的第八晶体管T8施加到第一控制节点QB，并且第一控制节点QB的电压可以具有第一低电平。另外，第九晶体管T9可以响应于第一控制节点QB的电压导通，并且第一低电平的第一栅极电力电压BVGH可以传输到输出端子OUT。因此，第一输出电压OUT[1]可以保持为第一低电平。

同时，在第八时间点t8处，第二栅极电力电压CVGH(例如，栅极电力电压VGH)和第一控制节点QB的电压(例如，参考栅极电力电压VGL)之间的电压差可以被充电到第一电容器C1中。

此后，在第九时间点t9处，第二栅极电力电压CVGH可以从高电平(例如，栅极电力电压VGH)下降到第一低电平(例如，参考栅极电力电压VGL)。

在这种情况下，第一控制节点QB的电压可以由第一电容器C1升压，并且第一控制节点QB的电压可以改变到第五低电平2VGL(即，参考栅极电力电压VGL的二倍)。响应于第一控制节点QB的电压，第九晶体管T9可以保持导通状态，第一低电平的第一栅极电力电压BVGH可以传输到输出端子OUT，并且第一输出电压OUT[1]可以保持为第一低电平。在保持时间HT期间，由于第一控制节点QB通过第二栅极电力电压CVGH和第一电容器C1保持为第五低电平2VGL，因此第一输出电压OUT[1]可以保持为第一低电平而基本上不改变。类似地，第二输出电压OUT[2]到第n输出电压OUT[n]也可以在保持时间HT期间保持为第一低电平。

同时，在第十时间点t10处，第一栅极电力电压BVGH和第二栅极电力电压CVGH可以从第一低电平上升到高电平。第十时间点t10可以是保持时间HT的结束时间点。

在这种情况下，高电平的第一栅极电力电压BVGH可以通过导通的第八晶体管T8施加到第一控制节点QB，并且第一控制节点QB的电压可以具有高电平。第九晶体管T9可以响应于第一控制节点QB的电压截止。由于第九晶体管T9和第十晶体管T10两者截止，因此第一输出电压OUT[1]可以不改变并且可以保持为第一低电平。类似地，在第十时间点t10处，第二输出电压OUT[2]到第n输出电压OUT[n]可以不改变。

如以上描述的，通过在保持时间HT期间将第一栅极电力电压BVGH保持为第一低电平，可以防止栅极信号(或输出电压OUT[1]、OUT[2]和OUT[n])改变。另外，通过在保持时间HT中将第一栅极电力电压BVGH和第二栅极电力电压CVGH顺序地从高电平转换到第一低电平，第一控制节点QB的电压可以保持为第五低电平2VGL，第九晶体管T9可以在保持时间HT期间更稳定地保持导通状态，并且可以更有效地防止第一输出电压OUT[1]以及第二输出电压OUT[2]到第n输出电压OUT[n])改变。

同时，在图11中，第一栅极电力电压BVGH和第二栅极电力电压CVGH顺序地从高电平转换到第一低电平，但本公开不限于此。例如，第一栅极电力电压BVGH和第二栅极电力电压CVGH可以同时从高电平转换到第一低电平。在这种情况下，图11的实施方式也可以应用于图5的第一级ST1。稍后参考图13描述第一栅极电力电压BVGH和第二栅极电力电压CVGH同时转换的实施方式。

图12和图13是示出图4的栅极驱动器在第二模式中的操作的另一个实施方式的图。

首先，参照图4和图10至图12，由于除了第一时钟信号CLK1和第二时钟信号CLK2之外，图12的实施方式与图11的实施方式基本上相同或类似，因此不重复相同的描述。

在第十一时间点t11处，第一时钟信号CLK1和第二时钟信号CLK2可以从高电平下降到第一低电平。

在这种情况下，类似于图6的第六时间点t6，第二控制节点Q_F的电压可以通过第三电容器C3升压，并且第二控制节点Q_F的电压可以改变为具有第四低电平2VGL+|Vth|。响应于第二控制节点Q_F的电压，第十晶体管T10可以保持导通状态，第一低电平的参考栅极电力电压VGL可以传输到输出端子OUT，并且第一输出电压OUT[1]可以保持为第一低电平。在保持时间HT期间，第二控制节点Q_F通过第一低电平的第二时钟信号CLK2和第三电容器C3保持为第四低电平2VGL+|Vth|，并且因此第一输出电压OUT[1]可以保持为第一低电平而基本上不改变。由于第一控制节点QB也保持为第五低电平2VGL，因此第一输出电压OUT[1]可以在保持时间HT期间更稳健地保持为第一低电平。

类似地，第二输出电压OUT[2]到第n输出电压OUT[n]也可以在保持时间HT期间更稳健地保持为第一低电平。

同时，第十一时间点t11可以晚于第八时间点t8和第九时间点t9。即，在第一栅极电力电压BVGH和第二栅极电力电压CVGH处于第一低电平的状态中，第一时钟信号CLK1和第二时钟信号CLK2可以从高电平下降到第一低电平。这是因为，如参考图9所描述的，当第一时钟信号CLK1和第二时钟信号CLK2在第一栅极电力电压BVGH和第二栅极电力电压CVGH处于高电平的状态中降到第一低电平时，可能输出高电平的栅极信号。

在第十二时间点t12处，第一时钟信号CLK1和第二时钟信号CLK2可以从第一低电平上升到高电平。第十二时间点t12可以早于第十时间点t10。即，在第一时钟信号CLK1和第二时钟信号CLK2从第一低电平(例如，参考栅极电力电压VGL)上升到高电平(例如，栅极电力电压VGH)之后，第一栅极电力电压BVGH和第二栅极电力电压CVGH可以从第一低电平(例如，参考栅极电力电压VGL)上升到高电平(例如，栅极电力电压VGH)。

由于第一时钟信号CLK1和第二时钟信号CLK2在第十二时间点t12处上升到高电平(例如，栅极电力电压VGH)，第一控制节点QB和第二控制节点Q_F可以返回到第十一时间点t11之前的状态。例如，第一控制节点QB和第二控制节点Q_F在第十二时间点t12处的电压可以变得等于第一控制节点QB和第二控制节点Q_F在第九时间点t9处的电压。

同时，在图12中，第一栅极电力电压BVGH和第二栅极电力电压CVGH顺序地从高电平(例如，栅极电力电压VGH)下降到第一低电平(例如，参考栅极电力电压VGL)，但本公开不限于此。

在实施方式中，在保持时间HT中，第一栅极电力电压BVGH和第二栅极电力电压CVGH可以同时从高电平(例如，栅极电力电压VGH)下降到第一低电平(例如，参考栅极电力电压VGL)。

参照图13，在第九时间点t9处，第一栅极电力电压BVGH和第二栅极电力电压CVGH可以从高电平(例如，栅极电力电压VGH)下降到第一低电平(例如，参考栅极电力电压VGL)。

在这种情况下，第一低电平的第一栅极电力电压BVGH可以通过导通的第八晶体管T8施加到第一控制节点QB，并且第一控制节点QB的电压可以具有第一低电平。另外，第九晶体管T9可以响应于第一控制节点QB的电压导通，并且第一低电平的第一栅极电力电压BVGH可以传输到输出端子OUT。因此，第一输出电压OUT[1]可以保持为第一低电平。

同时，由于第一栅极电力电压BVGH和第二栅极电力电压CVGH同时从高电平转换到第一低电平，因此不会在第一电容器C1中充电附加电压。即，可不出现由第一电容器C1进行的升压操作，并且第一控制节点QB的电压可以在保持时间HT期间保持为第一低电平。

由于第一控制节点QB在保持时间HT期间保持为第一低电平，因此第一输出电压OUT[1]可以通过第一栅极电力电压BVGH保持为第一低电平。类似地，第二输出电压OUT[2]到第n输出电压OUT[n]也可以在保持时间HT期间保持为第一低电平。

如以上描述的，通过在保持时间HT中将第一时钟信号CLK1和第二时钟信号CLK2改变为第一低电平并且保持为第一低电平，第一输出电压OUT[1]以及第二输出电压OUT[2]至第n输出电压OUT[n]可以更稳健地保持为第一低电平状态。

同时，由于在图13中第一栅极电力电压BVGH和第二栅极电力电压CVGH同时从高电平下降到第一低电平，图13的实施方式也可以应用于图5的第一级ST1。

图14至图17是示出包括在图4的栅极驱动器中的第一级的各种实施方式的电路图。

首先，参照图4、图10、图14和图15，除了第一电容器C1和第十三晶体管T13的连接配置之外，图14和图15的第一级ST1可以与图10的第一级ST1基本上相同或类似。因此，不重复重叠的描述。

如图14所示，第一电容器C1可以形成在第一电力输入端子IN1和第一控制节点QB之间。第一电容器C1的第一电极可以连接到第一电力输入端子IN1，并且第一电容器C1的第二电极可以连接到第一控制节点QB。在这种情况下，即使第一栅极电力电压BVGH和第二栅极电力电压CVGH顺序地从高电平下降到第一低电平，也不会出现由第一电容器C1进行的升压操作。因此，包括图14的第一级ST1的栅极驱动器GDV可以根据图11的实施方式或图12的实施方式操作。然而，本公开不限于此，并且例如，包括图14的第一级ST1的栅极驱动器GDV可以根据图13的实施方式操作。

在实施方式中，第十三晶体管T13可以包括连接到第一电力输入端子IN1的第一电极、连接到第三控制节点Q的第二电极、以及连接到复位端子RST的栅电极。即，与图10相比，第十三晶体管T13的第一电极可以连接到第一电力输入端子IN1而不是第二电力输入端子IN2。

如图15所示，第一电容器C1可以形成在第二电力输入端子IN2和第一控制节点QB之间。第一电容器C1的第一电极可以连接到第二电力输入端子IN2，并且第一电容器C1的第二电极可以连接到第一控制节点QB。当第一栅极电力电压BVGH和第二栅极电力电压CVGH顺序地从高电平下降到第一低电平时，第一控制节点QB的电压可能由第一电容器C1升压。因此，包括图15的第一级ST1的栅极驱动器GDV可以根据图13的实施方式操作来操作。然而，本公开不限于此，并且例如，包括图15的第一级ST1的栅极驱动器GDV可以根据图11的实施方式或图12的实施方式操作。

参照图14至图17，除了第三电容器C3和第三晶体管T3的连接配置之外，图17和图16的第一级ST1可以分别与图14和图15的第一级ST1基本上相同或类似。因此，不重复重叠的描述。

如图16和图17中所示，第三晶体管T3可以包括连接到第二晶体管T2的第二电极的第一电极、连接到第三控制节点Q的第二电极、以及连接到第二时钟输入端子CIN2的栅电极。

第三电容器C3可以形成在第二控制节点Q_F和第二时钟输入端子CIN2之间，并且可以包括连接到第二控制节点Q_F的第二电极和连接到第二时钟输入端子CIN2的第一电极。

如参考图6的第六时间点t6所描述的，第三晶体管T3和第三电容器C3可以响应于第二时钟信号CLK2将第二控制节点Q_F的电压升压到第四低电平2VGL+|Vth|。

类似于图15，包括图16的第一级ST1的栅极驱动器GDV可以根据图13的实施方式操作。类似于图14，包括图17的第一级ST1的栅极驱动器GDV可以根据图11的实施方式或图12的实施方式操作。

同时，图16和图17的第一级ST1可以不包括图14和图15中所示的第十三晶体管T13，但不限于此。

如以上描述的，第一级ST1中的一些元件(例如，第一电容器C1、第十三晶体管T13、第三晶体管T3和第三电容器C3)的连接配置可以进行各种修改。

图18和图19是示出包括在图4的栅极驱动器中的第一级的另一个实施方式的电路图。

首先，参照图4、图10和图18，除了附加的晶体管，例如，第十四晶体管T14到第十六晶体管T16，图18的第一级ST1可以与图10的第一级ST1基本上相同或类似。因此，不重复重叠的描述。

第一级ST1还可以包括第十四晶体管T14到第十六晶体管T16。

第十四晶体管T14(或第一辅助晶体管)可以包括连接到第三晶体管T3的栅电极的第一电极、连接到第二控制节点Q_F的第二电极、以及连接到第三晶体管T3的栅电极的栅电极。即，第十四晶体管T14可以是在第三晶体管T3的栅电极和第二控制节点Q_F之间连接的二极管。

作为参考，如参考图5和图6所描述的，图5的第一级ST1的第二控制节点Q_F的电压在第七时间点t7之后可以交替地具有第四低电平2VGL+|Vth|和第二低电平VGL+|Vth|。这是因为第二时钟信号CLK2从第一低电平转换到高电平，并且高电平的第二时钟信号CLK2在第七时间点t7处通过第三晶体管T3施加到第三电容器C3的第一电极。

在第三晶体管T3的栅电极的电压被改变到第四低电平2VGL+|Vth|之后，不管第三晶体管T3的栅电极的电压如何改变，第十四晶体管T14都可以恒定地保持第二控制节点Q_F的电压。因此，在参考图6描述的第七时间点t7之后，图18和图19的第二控制节点Q_F的电压可以保持为第四低电平2VGL+|Vth|，并且通过输出端子OUT输出的输出电压(或栅极信号)可以更稳定地保持为第一低电平(例如，参考栅极电力电压VGL)。另外，由于不存在第二控制节点Q_F的电压的上升和下降，因此可以进一步降低功耗。

第十五晶体管T15(或第二辅助晶体管)可以包括连接到输入端子IN0的第一电极、连接到第十六晶体管T16的第一电极的第二电极、以及连接到第一时钟输入端子CIN1的栅电极。第十六晶体管T16(或第三辅助晶体管)可以包括连接到第十五晶体管T15的第二电极的第一电极、连接到第三晶体管T3的栅电极的第二电极、以及连接到第三电力输入端子IN3的栅电极。

第十五晶体管T15可以响应于通过第一时钟输入端子CIN1提供的第一时钟信号CLK1使用供应至输入端子IN0的起始信号(或先前的补偿栅极信号)来初始化第三晶体管T3的栅电极。这是因为由于添加了第十四晶体管T14，所以第三晶体管T3的栅电极不会被第二控制节点Q_F初始化。

第十六晶体管T16可以减小或分压在输入端子IN0和第三晶体管T3的栅电极之间的施加到第十五晶体管T15的偏置电压。

第十三晶体管T13至第十六晶体管T16中的每个可以是P型晶体管。如参考图5所描述的，第十三晶体管T13至第十六晶体管T16中的每个可以实施为单栅晶体管或双栅晶体管。

如以上描述的，第一级ST1可以使用第十四晶体管T14到第十六晶体管T16消除第二控制节点Q_F的电压的上升和下降，并且因此可以进一步降低功耗。

同时，在图18中，第十三晶体管T13连接在第二电力输入端子IN2和第三控制节点Q之间，但本公开不限于此。例如，如图19中所示，第十三晶体管T13可以连接在第一电力输入端子IN1和第三控制节点Q之间。

图20至图22是示出图4的栅极驱动器在第二模式中的操作的另一个实施方式的图。图20至图22的实施方式可以应用于包括图18和图19的第一级ST1的栅极驱动器GDV。

参照图11至图13和图18至图22，由于除了第二控制节点Q_F的电压之外，图20至图22中所示的信号分别与图11至图13中所示的信号基本上相同，因此不重复重叠的描述。

通过图18的第十四晶体管T14，第二控制节点Q_F的电压通常可以保持为第四低电平2VGL+|Vth|。例如，在保持时间HT和驱动时间DT中，除了在其中产生高电平的栅极信号(例如，第一输出电压OUT[1])的部分周期之外，第二控制节点Q_F的电压可以保持为第四低电平2VGL+|Vth|。

同时，如图20中所示，当第一时钟信号CLK1和第二时钟信号CLK2在保持时间HT中保持为高电平时，第二控制节点Q_F的电压可以通过第十四晶体管T14的泄漏逐渐增加。

如图21中所示，当第一时钟信号CLK1和第二时钟信号CLK2在保持时间HT中保持为第一低电平时，第二控制节点Q_F可以保持为第四低电平2VGL+|Vth|。

在第十一时间点t11和第十二时间点t12之间的周期期间，第二控制节点Q_F可以由第二时钟信号CLK2和第三电容器C3保持为第四低电平2VGL+|Vth|。因此，第一输出电压OUT[1]可以更稳固地保持为第一低电平。

如图22中所示，在保持时间HT中，第一栅极电力电压BVGH和第二栅极电力电压CVGH可以同时从高电平下降到第一低电平。

图23是示出包括在图4的栅极驱动器中的第一级的另一个实施方式的电路图。

参照图4、图19和图23，除了第一电容器C1的连接配置之外，图23的第一级ST1可以与图19的第一级ST1基本上相同或类似。因此，不重复重叠的描述。

第一电容器C1可以形成在第一电力输入端子IN1和第一控制节点QB之间。第一电容器C1的第一电极可以连接到第一电力输入端子IN1，并且第一电容器C1的第二电极可以连接到第一控制节点QB。在这种情况下，即使第一栅极电力电压BVGH和第二栅极电力电压CVGH顺序地从高电平转换到第一低电平，也不会出现由第一电容器C1进行的升压操作。因此，包括图23的第一级ST1的栅极驱动器GDV可以根据图20的实施方式或图21的实施方式操作。然而，本发明不限于此，并且例如，包括图23的第一级ST1的栅极驱动器GDV可以根据图22的实施方式操作。

图24是示出包括在图4的栅极驱动器中的级的实施方式的电路图。图24示出包括在图4的栅极驱动器GDV中的级ST1、ST2和STn中的定位在奇数行中的级ST_ODD的实施方式。

参照图4、图23和图24，由于除了进位输入端子INB0、进位输出端子OUTB、第四晶体管T4'和第十七晶体管T17之外，图24的级ST_ODD可以与图23的第一级ST1基本上相同或类似。因此，不重复重叠的描述。

进位输入端子INB0可以连接到先前级的进位输出端子OUTB，并且进位输出端子OUTB可以连接到后一级的进位输入端子INB0。例如，第一级ST1(参照图4)的进位输出端子OUTB可以连接到第二级ST2的进位输入端子INB0。在实施方式中，第一级ST1(参照图4)可以从虚拟级(例如，设置在根据图23的实施方式的第一级ST1之前的级)接收进位信号。在另一个实施方式中，只有第一级ST1(参照图4)可以实施为先前的实施方式中的一个(例如，根据图23的实施方式的级)。第一级ST1可以包括进位输出端子OUTB，并且可以不包括进位输入端子INB0。分开提供进位输入端子INB0和进位输出端子OUTB，但这是为了便于描述，并且本公开不限于此。例如，进位输入端子INB0和进位输出端子OUTB可以是连接两个相邻级的线。

进位输出端子OUTB可以连接到第六晶体管T6的第二电极、第七晶体管T7的第一电极和第二电容器C2的第二电极。

第六晶体管T6、第七晶体管T7和第二电容器C2响应于第二时钟信号CLK2产生的进位信号(即，通过进位输出端子OUTB输出的进位信号)的操作可以仅在参考图6描述的第三时间点t3和第五时间点t5之间的周期中具有与第二时钟信号CLK2对应的波形，并且可以在剩余的周期中保持为高电平(例如，栅极电力电压VGH)。即，在通过进位输出端子OUTB输出栅极信号的周期期间，第二时钟信号CLK2可以作为进位信号输出。

第四晶体管T4'的第一电极可以连接到第二晶体管T2的栅电极，第四晶体管T4'的第二电极可以连接到进位输入端子INB0，并且第四晶体管T4'的栅电极可以连接到第一时钟输入端子CIN1。

第四晶体管T4'可以响应于第一时钟信号CLK1将先前级的进位信号(即，施加到进位输入端子INB0的进位信号，例如第二时钟信号CLK2)传输到第二晶体管T2的栅电极。第四晶体管T4'可以执行与图23的第四晶体管T4和第五晶体管T5基本上相同的功能。

第十七晶体管T17(或复位晶体管)可以包括连接到复位端子RST的第一电极、连接到第一控制节点QB的第二电极、以及连接到复位端子RST的栅电极。即，第十七晶体管T17可以在复位端子RST和第一控制节点QB之间进行二极管连接。第十七晶体管T17可以响应于逻辑低电平的复位信号导通，并且可以执行复位操作，使得第一控制节点QB具有逻辑低电平。第三控制节点Q可以由第十三晶体管T13复位到逻辑高电平，并且同时第一控制节点QB可以由第十七晶体管T17复位到逻辑低电平。

包括图24的级ST_ODD的栅极驱动器GDV可以与包括图23的第一级ST1的栅极驱动器GDV基本上相同地操作。包括图24的级ST_ODD的栅极驱动器GDV可以根据图22的实施方式操作，但不限于此。例如，包括图24的级ST_ODD的栅极驱动器GDV可以根据图20的实施方式或图21的实施方式操作。

另外，图24的级ST_ODD的结构(例如，第四晶体管T4'、第十七晶体管T17和进位信号传输配置)的至少一部分可以应用于先前实施方式。

尽管已经根据以上描述的实施方式详细描述了本公开的技术精神，但是应当注意，以上描述的实施方式是出于描述的目的而不是出于限制的目的。另外，本领域技术人员可以理解，在本公开的技术精神的范围内可以进行各种修改。

本公开的范围不限于在说明书的具体实施方式中描述的细节，而是应当由权利要求书来限定。另外，应当理解，从权利要求的含义和范围及其等同概念得到的所有改变或修改都包括在本公开的范围内。

Claims (35)

1.一种栅极驱动器，包括：

级，连接到时钟信号所施加到的时钟信号线和第一栅极电力电压所施加到的第一栅极电力线，并且响应于所述时钟信号输出所述第一栅极电力电压作为栅极信号，其中：

在第一周期中，所述时钟信号具有第一频率并且所述第一栅极电力电压具有第一电压电平，

在第二周期中，所述时钟信号具有低于所述第一频率的第二频率，并且所述第一栅极电力电压具有第二电压电平，

所述第一电压电平和所述第二电压电平中的一个是使晶体管导通的栅极导通电压电平，并且所述第一电压电平和所述第二电压电平中的另一个是使所述晶体管截止的栅极截止电压电平。

2.根据权利要求1所述的栅极驱动器，其中，所述第二电压电平低于所述第一电压电平。

3.根据权利要求1所述的栅极驱动器，其中，具有所述第一电压电平的所述栅极信号在所述第一周期中顺序地输出，以及

其中，所述栅极信号在所述第二周期期间保持为所述第二电压电平。

4.根据权利要求1所述的栅极驱动器，其中，所述级连接到具有所述第二电压电平的参考栅极电力电压所施加到的参考栅极电力线，以及

其中，所述级中的第一级包括至少一个晶体管，并且响应于所述时钟信号和从先前级提供的先前栅极信号，将所述第一级的输出端子连接到所述第一栅极电力线或所述参考栅极电力线以通过所述输出端子输出栅极信号。

5.根据权利要求4所述的栅极驱动器，其中，所述时钟信号在所述第二周期期间保持为所述第一电压电平。

6.根据权利要求4所述的栅极驱动器，其中，在所述时钟信号保持为所述第一电压电平的状态中，所述第一栅极电力电压从所述第一电压电平下降到所述第二电压电平。

7.根据权利要求6所述的栅极驱动器，其中，所述时钟信号在所述第二周期的大部分期间保持为所述第二电压电平。

8.根据权利要求7所述的栅极驱动器，其中，所述第一栅极电力电压在所述第二周期的起始时间点处从所述第一电压电平下降到所述第二电压电平，以及

其中，所述时钟信号在所述起始时间点之后从所述第一电压电平下降到所述第二电压电平。

9.根据权利要求8所述的栅极驱动器，其中，所述第一栅极电力电压在所述第二周期的结束时间点处从所述第二电压电平上升到所述第一电压电平，以及

其中，所述时钟信号在所述结束时间点之前从所述第二电压电平上升到所述第一电压电平。

10.根据权利要求4所述的栅极驱动器，其中，所述级连接到第二栅极电力电压所施加到的第二栅极电力线，以及

其中，所述第一级还包括：

节点控制电路，配置为响应于所述时钟信号和所述先前栅极信号控制第一控制节点的电压；以及

输出电路，响应于所述第一控制节点的所述电压将所述第一栅极电力线连接到所述输出端子。

11.根据权利要求10所述的栅极驱动器，其中，所述第二栅极电力电压在所述第一周期中具有所述第一电压电平并且在所述第二周期中具有所述第二电压电平。

12.根据权利要求10所述的栅极驱动器，其中，所述第一栅极电力电压在所述第二周期的第一时间点处从所述第一电压电平下降到所述第二电压电平，

其中，所述第二栅极电力电压在所述第二周期的第二时间点处从所述第一电压电平下降到所述第二电压电平，以及

其中，所述第二时间点晚于所述第一时间点。

13.根据权利要求12所述的栅极驱动器，其中，所述第一栅极电力电压和所述第二栅极电力电压在所述第二周期的第三时间点处同时从所述第二电压电平上升到所述第一电压电平，以及

其中，所述第三时间点晚于所述第二时间点。

14.根据权利要求12所述的栅极驱动器，其中，所述时钟信号在所述第二周期的第四时间点处从所述第一电压电平下降到所述第二电压电平，以及

其中，所述第四时间点晚于所述第二时间点。

15.根据权利要求14所述的栅极驱动器，其中，所述时钟信号在所述第二周期的第五时间点处从所述第二电压电平上升到所述第一电压电平，

其中，所述第一栅极电力电压在所述第二周期的结束时间点处从所述第二电压电平上升到所述第一电压电平，以及

其中，所述第五时间点在所述结束时间点之前。

16.根据权利要求10所述的栅极驱动器，其中，所述输出电路包括：

上拉晶体管，包括连接到所述第一栅极电力线的第一电极、连接到所述输出端子的第二电极、以及连接到所述第一控制节点的栅电极；以及

下拉晶体管，包括连接到所述输出端子的第一电极、连接到所述参考栅极电力线的第二电极、以及连接到第二控制节点的栅电极。

17.根据权利要求16所述的栅极驱动器，其中，所述时钟信号线包括第一时钟信号线和第二时钟信号线，以及

其中，所述节点控制电路包括：

第一晶体管，包括连接到输入端子的第一电极、第二电极和连接到所述第一时钟信号线的栅电极；

第二晶体管，包括连接到所述第二栅极电力线的第一电极、第二电极和栅电极；

第三晶体管，包括连接到所述第二晶体管的所述第二电极的第一电极、连接到所述第二时钟信号线的第二电极、以及连接到所述第二控制节点的栅电极；

第四晶体管，包括连接到所述第二晶体管的所述栅电极的第一电极、连接到所述第一时钟信号线的第二电极、以及连接到所述第一晶体管的所述第二电极的栅电极；

第五晶体管，包括连接到所述第四晶体管的所述第一电极的第一电极、连接到所述参考栅极电力线的第二电极、以及连接到所述第一时钟信号线的栅电极；

第一联接晶体管，包括连接到所述第五晶体管的所述第一电极的第一电极、第二电极、以及连接到所述参考栅极电力线的栅电极；

联接电容器，包括连接到所述第一联接晶体管的所述第二电极的第一电极、以及第二电极；

第六晶体管，包括连接到所述第一控制节点的第一电极、连接到所述联接电容器的所述第二电极的第二电极、以及连接到所述第二时钟信号线的栅电极；以及

第七晶体管，包括连接到所述联接电容器的所述第二电极的第一电极、连接到所述第二时钟信号线的第二电极、以及连接到所述联接电容器的所述第一电极的栅电极。

18.根据权利要求17所述的栅极驱动器，其中，所述节点控制电路还包括：

电容器，包括连接到所述第二晶体管的所述第二电极的第一电极和连接到所述第三晶体管的所述栅电极的第二电极；以及

第二联接晶体管，包括连接到所述第一晶体管的所述第二电极的第一电极、连接到所述第二控制节点的第二电极、以及连接到所述参考栅极电力线的栅电极。

19.根据权利要求17所述的栅极驱动器，其中，所述第一级还包括第八晶体管，所述第八晶体管包括连接到所述第一栅极电力线的第一电极、连接到所述第一控制节点的第二电极、以及连接到所述第一晶体管的所述第二电极的栅电极。

20.根据权利要求19所述的栅极驱动器，其中，所述第一级还包括第一电容器，所述第一电容器包括连接到所述第二栅极电力线的第一电极以及连接到所述第一控制节点的第二电极。

21.根据权利要求20所述的栅极驱动器，其中，所述节点控制电路还包括：

第一辅助晶体管，包括连接到所述第三晶体管的所述栅电极的第一电极、连接到所述第二控制节点的第二电极、以及连接到所述第三晶体管的所述栅电极的栅电极；

第二辅助晶体管，包括连接到所述输入端子的第一电极、第二电极、以及连接到所述第一时钟信号线的栅电极；以及

第三辅助晶体管，包括连接到所述第二辅助晶体管的所述第二电极的第一电极、连接到所述第三晶体管的所述栅电极的第二电极、以及连接到所述参考栅极电力线的栅电极。

22.根据权利要求19所述的栅极驱动器，其中，所述第一级还包括第一电容器，所述第一电容器包括连接到所述第一栅极电力线的第一电极以及连接到所述第一控制节点的第二电极。

23.根据权利要求19所述的栅极驱动器，其中，所述第一级还包括复位晶体管，所述复位晶体管包括连接到所述第一栅极电力线的第一电极、连接到所述第一晶体管的所述第二电极的第二电极、以及连接到复位端子的栅电极。

24.根据权利要求19所述的栅极驱动器，其中，所述第一级还包括复位晶体管，所述复位晶体管包括连接到所述第二栅极电力线的第一电极、连接到所述第四晶体管的所述栅电极的第二电极、以及连接到复位端子的栅电极。

25.根据权利要求16所述的栅极驱动器，其中，所述时钟信号线包括第一时钟信号线和第二时钟信号线，以及，

其中，所述节点控制电路包括：

第一晶体管，包括连接到输入端子的第一电极、第二电极、以及连接到所述第一时钟信号线的栅电极；

第二晶体管，包括连接到所述第二栅极电力线的第一电极、第二电极、以及栅电极；

第三晶体管，包括连接到所述第二晶体管的所述第二电极的第一电极、连接到所述第一晶体管的所述第二电极的第二电极、以及连接到所述第二时钟信号线的栅电极；

第四晶体管，包括连接到所述第二晶体管的所述栅电极的第一电极、连接到所述第一时钟信号线的第二电极、以及连接到所述第一晶体管的所述第二电极的栅电极；

第五晶体管，包括连接到所述第四晶体管的所述第一电极的第一电极、连接到所述参考栅极电力线的第二电极、以及连接到所述第一时钟信号线的栅电极；

第一联接晶体管，包括连接到所述第五晶体管的所述第一电极的第一电极、第二电极、以及连接到所述参考栅极电力线的栅电极；

联接电容器，包括连接到所述第一联接晶体管的所述第二电极的第一电极、以及第二电极；

第六晶体管，包括连接到所述第一控制节点的第一电极、连接到所述联接电容器的所述第二电极的第二电极、以及连接到所述第二时钟信号线的栅电极；以及

第七晶体管，包括连接到所述联接电容器的所述第二电极的第一电极、连接到所述第二时钟信号线的第二电极、以及连接到所述联接电容器的所述第一电极的栅电极。

26.根据权利要求25所述的栅极驱动器，其中，所述节点控制电路还包括：

电容器，包括连接到所述第二控制节点的第二电极和连接到所述第二时钟信号线的第一电极；以及

第二联接晶体管，包括连接到所述第一晶体管的所述第二电极的第一电极、连接到所述第二控制节点的第二电极、以及连接到所述参考栅极电力线的栅电极。

27.根据权利要求26所述的栅极驱动器，其中，所述第一级还包括第一电容器，所述第一电容器包括连接到所述第二栅极电力线的第一电极和连接到所述第一控制节点的第二电极。

28.根据权利要求26所述的栅极驱动器，其中，所述第一级还包括第一电容器，所述第一电容器包括连接到所述第一栅极电力线的第一电极以及连接到所述第一控制节点的第二电极。

29.根据权利要求10所述的栅极驱动器，其中，所述时钟信号线包括第一时钟信号线和第二时钟信号线，以及，

其中，所述节点控制电路包括：

第一晶体管，包括连接到输入端子的第一电极、第二电极和连接到所述第一时钟信号线的栅电极；

第二晶体管，包括连接到所述第二栅极电力线的第一电极、第二电极、以及栅电极；

第三晶体管，包括连接到所述第二晶体管的所述第二电极的第一电极、连接到所述第二时钟信号线的第二电极、以及连接到所述第二控制节点的栅电极；

第四晶体管，包括连接到所述第二晶体管的所述栅电极的第一电极、连接到进位输入端子的第二电极、以及连接到所述第一时钟信号线的栅电极；

第一联接晶体管，包括连接到所述第四晶体管的所述第一电极的第一电极、第二电极、以及连接到所述参考栅极电力线的栅电极；

联接电容器，包括连接到所述第一联接晶体管的所述第二电极的第一电极以及连接到进位输出端子的第二电极；

第六晶体管，包括连接到所述第一控制节点的第一电极、连接到所述联接电容器的所述第二电极的第二电极、以及连接到所述第二时钟信号线的栅电极；以及

第七晶体管，包括连接到所述联接电容器的所述第二电极的第一电极、连接到所述第二时钟信号线的第二电极、以及连接到所述联接电容器的所述第一电极的栅电极，以及

其中，所述级中的第二级的进位输入端子连接到所述第一级的所述进位输出端子。

30.根据权利要求29所述的栅极驱动器，其中，所述第一级还包括复位晶体管，所述复位晶体管包括连接到复位端子的第一电极、连接到所述第一控制节点的第二电极、以及连接到所述复位端子的栅电极。

31.一种显示装置，包括：

显示面板，包括栅极线和连接到所述栅极线的像素；

栅极驱动器，包括向所述栅极线输出栅极信号的级；

时序控制器，配置为向所述栅极驱动器提供时钟信号；以及

电源，配置为向所述栅极驱动器提供栅极电力电压和参考栅极电力电压，

其中，所述级中的每个响应于所述时钟信号和从先前级提供的先前栅极信号输出所述栅极电力电压或所述参考栅极电力电压作为栅极信号，

其中，所述电源在第一周期中向所述栅极驱动器提供具有第一电压电平的所述栅极电力电压，以及

其中，所述时序控制器将所述时钟信号恒定地保持为所述第一电压电平和比所述第一电压电平低的第二电压电平中的一个，并且所述电源在第二周期期间向所述栅极驱动器提供具有所述第二电压电平的所述栅极电力电压。

32.根据权利要求31所述的显示装置，其中，所述时钟信号在所述第二周期期间保持为所述第一电压电平。

33.根据权利要求31所述的显示装置，其中，所述时钟信号在所述第二周期的大部分期间保持为所述第二电压电平。

34.根据权利要求33所述的显示装置，其中，所述栅极电力电压在所述第二周期的第一时间点处从所述第一电压电平下降到所述第二电压电平，

其中，所述时钟信号在所述第二周期的第二时间点处从所述第一电压电平下降到所述第二电压电平，以及

其中，所述第二时间点晚于所述第一时间点。

35.根据权利要求34所述的显示装置，其中，所述时钟信号在所述第二周期的第三时间点处从所述第二电压电平上升到所述第一电压电平，

所述栅极电力电压在所述第二周期的第四时间点处从所述第二电压电平上升到所述第一电压电平，

所述第三时间点晚于所述第二时间点，以及

所述第四时间点晚于所述第三时间点。

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