TWI787075B - 半導體封裝結構及其形成方法 - Google Patents

Abstract

一種半導體封裝結構，包括：導電墊層，形成於基板之上；鈍化層，形成於導電墊層之上；第一導孔結構，形成穿過鈍化層並接觸導電墊層；第一封裝材料，包圍第一導孔結構；以及重分布層結構，形成於第一導孔結構之上，第一導孔結構具有橫向延伸部分，埋藏於第一封裝材料靠近第一導孔結構的頂表面。

Description

半導體封裝結構及其形成方法

本發明實施例係有關於一種半導體裝置的形成方法，且特別有關於一種包括封裝結構的形成方法。

半導體裝置用於各種不同的電子應用，例如個人電腦、行動電話、數位相機、及其他電子設備。半導體裝置通常以依序沉積絕緣或介電層、導電層、及半導體層材料於半導體基板之上，且使用微影圖案化各材料層以形成其上的電路元件及零件製造。許多積體電路通常於單一半導體晶圓上製造，並沿著切割線切割積體電路之間而分割晶圓上的個別的晶粒。個別的晶粒通常在例如多晶片模組中或在其他類型的封裝中分別封裝。

晶片封裝不僅提供半導體裝置保護，使其免於環境汙染，亦提供了封裝在其中的半導體裝置的連接界面。發展出更小的封裝結構，使用更小的面積或更低的高度以封裝半導體裝置。

發展了新的封裝科技以更進一步改善晶粒的密度及功能。這些相對新型的晶粒的封裝科技面對製造的挑戰。

本發明實施例包括一種半導體封裝結構，包括：導電墊層，形成於基板之上；鈍化層，形成於導電墊層之上；第一導孔結構，形成穿過鈍化層並接觸導電墊層；第一封裝材料，包圍第一導孔結構；以及重分布層結構，形成於第一導孔結構之上，第一導孔結構具有橫向延伸部分，埋藏於第一封裝材料靠近第一導孔結構的頂表面。

本發明實施例亦包括一種半導體封裝結構，包括：晶片，包括第一導孔結構於基板之上；第二導孔結構，形成於晶片旁；以及重分布層結構，形成於第一導孔結構及第二導孔之上，第一導孔結構包括頂部及底部，且第一導孔結構的頂部的側壁的斜率與第一導孔結構的底部的側壁的斜率不同。

本發明實施例又包括一種形成半導體封裝結構的方法，包括：形成導電墊層於基板之上；沉積鈍化層於導電墊層之上；圖案化鈍化層以形成開口露出導電墊層；形成第一導孔結構於導電墊層上的開口之中；沉積第一封裝材料包圍第一導孔結構；平坦化第一封裝材料以露出第一導孔結構的頂表面，藉由平坦化第一封裝材料擴大第一導孔結構的頂表面；以及形成重分布層結構電性連接至第一導孔結構。

10a,10b,10c,10d:半導體封裝結構

102:載體基板

104:附著層

106:緩衝層

108:種晶層

110:罩幕層

112:開口

114:導孔結構

114e:橫向延伸部分

116:晶片

118:附著層

120:基板

122:導電墊層

124:鈍化層

126:導孔結構

126e:橫向延伸部分

126T:頂部

126B:底部

128:第一封裝材料

130:第二封裝材料

132:重分布層結構

134:聚合物層

134a:聚合物層

135:凸塊下冶金層

136:電連接器

140:載體

142:開口

144:電連接器

146:頂部封裝

148:封裝基板

150:半導體晶粒

H1,H2:高度

W1,W2:寬度

W3,W4,W5:距離

以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。

第1A-1O圖係根據一些實施例繪示出形成半導體封裝結構之各階段剖面 圖。

第2-1及2-2圖係根據一些實施例繪示出半導體封裝結構的放大剖面圖。

第3A-3C圖係根據一些實施例繪示出形成修改的半導體封裝結構之各階段剖面圖。

第4A-4C圖係根據一些實施例繪示出形成修改的半導體封裝結構之各階段剖面圖。

第5A-5B圖係根據一些實施例繪示出形成修改的半導體封裝結構之各階段剖面圖。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。

此外，其中可能用到與空間相對用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則 其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

描述了一些本發明實施例。貫穿不同的視圖及所述的實施例，相似的標號用以指稱相似的元件。應理解的是，可在這些方法之前、之中、及之後提供額外的操作，且其他方法實施例可取代或消除所述的一些操作。

亦可包括其他部件及製程。例如，可包括測試結構以助於三維封裝或三維積體電路元件的驗證測試。測試結構可包括例如允許三維封裝或三維積體電路元件測試的重分布層結構中或基板上所形成的測試墊層、使用探針及/或探針卡、及其相似物。除了在最終結構上，驗證測試亦可在中繼結構上進行。此外，可使用此處所示的結構及方法與測試方法結合，其包括已知良好晶粒的中間驗證，以增加良率及降低成本。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%、或5%、或3%、或2%、或1%、或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

提供了形成半導體封裝結構的實施例。形成半導體封裝結構可包括在封裝材料中形成較低硬度的延性導孔結構。在後續的平坦化製程中，在導孔結構靠近頂表面處形成延性導孔結構的側向延伸部分。由於擴大了導孔結構的頂表面，可增加重分布層結構的定位(landing)面積。採用延性導孔結構，可良好控制導孔結構輪廓，且可避免電橋缺陷及失效問題。

根據一些實施例，第1A-1O圖繪示出形成半導體封裝結構10a之各階段剖面圖。根據一些實施例，如第1A圖中所繪示，提供載體基板102。載 體基板102可提供後續製造步驟時暫時的機械性及結構性支持。載體基板102可包括玻璃、矽、氧化矽(silicon oxide)、氧化鋁(aluminum oxide)、金屬、其相似物、或上述之組合。載體基板102可包括金屬框架。

接著，根據一些實施例，如第1A圖中所繪示，形成附著層104於載體基板102之上。可以膠或箔製成附著層104。可以光敏材料製成附著層104，透過光照射容易從載體基板102剝離。可以熱敏材料製成附著層104。

之後，根據一些實施例，如第1A圖中所繪示，形成緩衝層106於附著層104之上。緩衝層106可為聚合物基層。緩衝層106可以聚對苯撐苯並雙口惡唑(poly-p-phenylenebenzobisthiazole，PBO)層、聚酰亞胺(polyimide，PI)層、阻焊劑(solder resist，SR)層、味之素增層膜(Ajinomoto buildup film，ABF)、晶片附著膜(die attach film，DAF)、其他可用的材料、或上述之組合製成。可沉積或層壓附著層104和緩衝層106於載體基板102之上。

之後，根據一些實施例，如第1B圖中所繪示，形成種晶層108於緩衝層106之上。種晶層108可以金屬例如銅(copper，Cu)、鈦(titanium，Ti)、銅合金、鈦合金、或上述之組合製成。種晶層108可以沉積製程例如化學氣相沉積製程(chemical vapor deposition process，CVD)、物理氣相沉積製程(physical vapor deposition process，PVD)、其他適合的製程、或上述之組合形成。

根據一些實施例，如第1C圖中所繪示，在形成種晶層108於緩衝層106上之後，形成罩幕層110於種晶層108之上。形成開口112於罩幕層110之中。如第1C圖中所繪示，從開口112露出種晶層108。開口112可定義後續形成的導孔結構的位置。可以光阻材料製成罩幕層110。可以圖案化製程形成開 口112。圖案化製程可包括微影製程及蝕刻製程。微影製程可包括軟烘烤、罩幕對準、曝光、曝光後烘烤、光阻顯影、清洗、及乾燥(例如硬烘烤)。蝕刻製程可為乾蝕刻製程或濕蝕刻製程。

接著，根據一些實施例，如第1D圖中所繪示，形成導孔結構114於罩幕層110之中。填充導孔結構114於開口112之中。導孔結構114可以金屬例如銅(copper，Cu)、鋁(aluminum，Al)、鎢(tungsten，W)、鎳(nickel，Ni)、上述之合金、或上述之組合製成。導孔結構114的上視圖案可為長方形、正方形、圓形、或其相似形狀。導孔結構114的高度可取決於罩幕層110的厚度。可以電鍍製程形成導孔結構114。在一些實施例中，導孔結構114的電鍍化學品包括硫酸銅(copper sulfate)。在一些實施例中，在表面電流密度在約0.5安培/平方分米(ASD，amps/square decimeter)至約20ASD下形成導孔結構114。

之後，根據一些實施例，如第1E圖中所繪示，移除罩幕層110。在移除罩幕層110之後，可露出導孔結構114的側壁及頂表面。可從導孔結構114露出種晶層108。可以灰化製程、其他合適的製程、或上述之組合移除罩幕層110。

之後，根據一些實施例，如第1F圖中所繪示，進行蝕刻製程以移除部分種晶層108。在蝕刻製程時，使用導孔結構114做為罩幕。於是，導孔結構114及餘留的種晶層108可稱為積體扇出穿孔(through InFO vias，TIV)。可以相同材料製成導孔結構114及種晶層108，且因此在它們之間無可區分的界面。

接著，根據一些實施例，如第1G圖中所繪示，晶片116置於導孔結構114之間的緩衝層106之上。可形成晶片116於導孔結構114旁。如第1G圖 中所繪示，藉由附著層118形成晶片116於緩衝層106上。附著層118可為晶片附著膜。導孔結構114的高度可高於晶片116的高度。

可形成其他裝置零件於晶片116之中。裝置零件可包括電晶體(例如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors，MOSFET)、互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極接面電晶體(bipolar junction transistors，BJT)、高壓電晶體、高頻電晶體、p-通道及/或n-通道場效電晶體(PFETs/NFETs)、等等)、二極體、及/或其他可用的零件。可進行不同的製程以形成裝置零件、例如沉積、蝕刻、佈植、微影、退火、及/或其他合適的製程。

根據一些實施例，第2-1及2-2圖繪示出晶片116的放大剖面圖。如第2-1及2-2圖中所繪示，晶片116包括基板120、導電墊層122、鈍化層124、導孔結構126、以及第一封裝材料128。

如第1G、2-1及2-2圖所繪示，形成導電層122於基板120之上。可以金屬材料例如鋁、銅、鎢、金、其他合適的材料、或上述之組合製成導電層122。可以電鍍製程、濺鍍製程、其他可用的製程、或上述之組合沉積導電層122。之後，如第2-1及2-2圖所繪示，可使用多重蝕刻製程圖案化導電層122以形成導電墊層122。

接著，可順應性地形成鈍化層124於導電墊層122及基板120之上。可以聚合物材料例如聚醯亞胺、聚苯並噁唑、苯環丁烯、聚矽氧、丙烯酸酯、矽氧烷、其他合適的材料、或上述之組合製成鈍化層124。鈍化層124亦可包括無機材料例如氧化矽、未摻雜的矽酸鹽玻璃、氮氧化矽、阻焊劑、氮化矽、碳化矽、六甲基二矽氮烷、其他合適的材料、或上述之組合。可以化學氣 相沉積製程或旋轉塗佈製程沉積鈍化層124。

接著，可圖案化鈍化層124以形成開口，露出導電墊122(未繪示)。可以微影及蝕刻製程形成開口。微影製程可包括光阻塗佈(例如旋轉塗佈)、軟烘烤、罩幕對準、圖案曝光、曝光後烘烤、光阻顯影、清洗、及乾燥(例如硬烘烤)、等等。蝕刻製程可包括乾蝕刻製程(例如反應離子蝕刻、非等向性電漿蝕刻方法)、濕蝕刻製程、或上述之組合。

之後，根據一些實施例，如第2-1及2-2圖中所繪示，形成導孔結構126於導電墊層122上方的開口之中。可以圖案化製程及電鍍製程形成導孔結構126。

形成導孔結構126的圖案化製程與形成導孔結構114的圖案化製程相同或相似。為了簡潔起見，於此不重述這些製程。導孔結構126可包括銅、鋁、無電鍍化學鎳金(electroless nickel immersion gold，ENIG)、化學鍍鎳鈀浸金(electroless nickel electroless palladium immersion gold，ENEPIG)、其他合適的材料、或上述之組合。在一些實施例中，以銅製成導孔結構126。在一些實施例中，導孔結構126的電鍍化學品包括硫酸銅。可藉由電鍍製程時的表面電流密度控制導孔結構126的硬度。在一些實施例中，在表面電流密度在約2ASD至約10ASD下形成導孔結構126。在這樣的情況之下，可以延性銅製成導孔結構126，其具有約0.5Gpa至約1.8Gpa的硬度。若表面電流密度太大，導孔結構126的硬度可能太大，且在導孔結構126中可能形成空隙。若表面電流密度太小，導孔結構126的硬度可能太小，且製程時間亦可能太長。

在一些實施例中，形成導孔結構126的表面電流密度低於形成導孔結構114時使用的表面電流密度。因此，導孔結構126的硬度可低於導孔結構 114的硬度。此外，導孔結構126的沉積速率可低於導孔結構114的沉積速率。此外，導孔結構114的頂部的側壁可為直的，且導孔結構114沒有橫向突出部分。

接著，如第2-1及2-2圖中所繪示，填充第一封裝材料128包圍導孔結構126。第一封裝材料128可包括模塑化合物，例如液態環氧樹脂、可變形的凝膠、矽橡膠、或其相似物。第一封裝材料128可提供機械支持以及至導孔結構126的電性隔離，以及保護主動電路免於受環境影響。可以毛細流動製程分配第一封裝材料128於導孔結構126之上。接著，可以熱固化製程、紅外線(infrared，IR)能量固化製程、紫外線固化製程、或上述之組合固化第一封裝材料128。

之後，根據一些實施例，如第1H圖中所繪示，形成第二封裝材料130於晶片116及導孔結構114及126之上。第二封裝材料130覆蓋晶片116，且填充導孔結構114之間的空間以及導孔結構114與晶片116之間的空間。如第1H圖中所繪示，第二封裝材料130的頂表面高於導孔結構114的頂表面以及晶片116的頂表面。

形成第二封裝材料130的製程及材料與形成第一封裝材料128的製程及材料相同或相似。為了簡潔起見，於此不重述這些製程。第一封裝材料128和第二封裝材料130的材料可相同。根據一些實施例，如第1I圖中所繪示，在沉積第二封裝材料130之後，進行平坦化製程以露出晶片116及導孔結構114。在平坦化製程之後，晶片116的頂表面與導孔結構114的頂表面大抵齊平。如第1I圖中所繪示，第一封裝材料128被第二封裝材料130包圍。平坦化製程可包括研磨製程、化學機械研磨(chemical mechanical polishing，CMP)製程、 蝕刻製程、其他合適的製程、或上述之組合。

由於晶片116中的導孔結構126在某個電鍍表面電流密度的範圍下形成，可以延性導電材料製成導孔結構126。此外，第一封裝材料128亦可為可塑的。因此，在剖面圖中導孔結構126的形狀可藉由平坦化製程的作用力改變。在一些實施例中，導孔結構126的頂表面藉由平坦化製程擴大。在一些實施例中，如第2-1及2-2圖中所繪示，導孔結構126具有埋藏於第一封裝材料128之中導孔結構126的頂表面附近的橫向延伸部分126e。如第2-1及2-2圖中所繪示，橫向延伸部分126e位於導孔結構126的頂部。頂表面積越大，越容易定位後續形成重分布層結構。

在一些實施例中，如第2-1圖中所繪示，橫向延伸部分126e具有彎曲的側壁。在一些實施例中，如第2-2圖中所繪示，橫向延伸部分126e具有傾斜的側壁。此外，橫向延伸部分126e側壁的斜率及導孔結構126的底部的側壁的斜率不同。在一些實施例中，橫向延伸部分126e側壁的斜率小於導孔結構126的底部的側壁的斜率。

如第2-1及2-2圖中所繪示，在平坦化製程之後，第一封裝材料128包圍導孔結構126的頂部。因此，以第一封裝材料128分隔鄰近的導孔結構126，提供鄰近的導孔結構126之間的電性隔離。

在一些實施例中，如第2-1及2-2圖中所繪示，由於藉由平坦化製程擴大導孔結構126的頂表面，導孔結構126的頂表面的寬度W1大於導孔結構126的底表面的寬度W2。因此，後續形成的重分布層結構的定位面積較大。在一些實施例中，導孔結構126的頂表面的寬度W1比導孔結構126的底表面的寬度W2大12μm以內。若寬度W1與寬度W2的差異太大，在第一封裝材料128頂 表面處相鄰導孔結構126之間的距離W3可能不足，且可能造成短路。

在一些實施例中，如第2-1及2-2圖中所繪示，導孔結構126的頂表面的寬度W1與導孔結構126的底表面的寬度W2的比例在約1.1至約1.5的範圍內。若寬度W1與寬度W2的比例太大，在第一封裝材料128頂表面處相鄰導孔結構126之間的距離W3可能不足，且可能造成短路。若寬度W1與寬度W2的比例太小，後續形成的重分布層結構的定位面積可能不足。

在一些實施例中，如第2-1及2-2圖中所繪示，第一封裝材料128頂表面處相鄰導孔結構126之間的距離W3在約4μm至約6μm的範圍內。若距離W3太大，後續形成的重分布層結構的定位面積可能不足。若距離W3太小，可能造成短路。

在一些實施例中，導孔結構126的頂表面的寬度W1與第一封裝材料128頂表面處相鄰導孔結構126之間的距離W3的總和小於40μm。如果寬度W1與距離W3的總和太大，可能不需要控制導孔結構126的橫向延伸部分126e的形狀。在一些實施例中，導孔結構126底表面的寬度W2與第一封裝材料128底表面處相鄰導孔結構126之間的距離W4的總和小於40μm。如果寬度W2與距離W4的總和太大，可能不需要控制導孔結構126的橫向延伸部分126e的形狀。

在一些實施例中，如第2-1及2-2圖中所繪示，導孔結構126的橫向延伸部分126e的高度H1與導孔結構126的底部的高度H2的比例在約0.1至約0.5範圍內。如果高度比例太大，相鄰的導孔結構126可能合併且可能電性失效。如果高度比例太小，後續形成的重分布層結構的定位面積可能不足。

在一些實施例中，如第1I圖中所繪示，第一封裝材料128頂表面處相鄰導孔結構126之間的距離W3小於相鄰導孔結構114之間的距離W5。因 此，延性導電材料可僅用於導孔結構126，而非導孔結構114。透過這種方式，可良好控制導孔結構126的輪廓，且可節省製程時間。

接著，根據一些實施例，如第1J圖中所繪示，形成重分布層(redistribution layer，RDL)結構132於導孔結構126及114之上，以及形成聚合物層134於重分布層結構132之上。重分布層結構132可電性連接至導孔結構126及114。

重分布層結構132以金屬例如銅(copper，Cu)、銅合金、鋁(aluminum，Al)、鋁合金、鎢(tungsten，W)、鎢合金、鈦(titanium，Ti)、鈦合金、鉭(tantalum，Ta)、或鉭合金製成。可以電鍍、無電鍍、濺鍍、或化學氣相沉積形成重分布層結構132。在一些實施例中，以相同材料形成重分布層結構132及導孔結構126。在一些實施例中，以銅製成重分布層結構132。

在一些實施例中，可在不同表面電流密度下形成重分布層結構132以及導孔結構126。因此，重分布層結構132及導孔結構126的硬度可能不同。在一些實施例中，形成導孔結構126的表面電流密度低於形成重分布層結構132的表面電流密度。因此，重分布層結構132的硬度大於導孔結構126的硬度。在一些實施例中，重分布層結構132具有硬度在約1.8Gpa至約4GPa的硬度。重分布層結構132的硬度越大，可節省製程時間。

聚合物層134可以聚苯並噁唑(polybenzoxazole，PBO)、苯環丁烯(benzocyclobutene，BCB)、聚矽氧(silicone)、丙烯酸酯(acrylates)、矽氧烷(siloxane)、或上述之組合製成。聚合物層134可以無機材料例如氧化矽、未摻雜的矽酸鹽玻璃、氮氧化矽(silicon oxynitride)、阻焊劑(solder resist，SR)、氮化矽、六甲基二矽氮烷(HMDS，hexamethyldisilazane)製成。

如第2-1及2-2圖中所繪示，形成聚合物層134a於導孔結構126及重分布層結構132之間。由於相鄰的導孔結構126以第一封裝層128分隔，且第一封裝層128包圍導孔結構126，聚合物層134a接觸第一封裝層128。

可首先形成聚合物層134a，且在聚合物層134a中形成開口露出導孔結構126(未繪示)。之後，可順應性地形成重分布層結構132於聚合物層134a以及聚合物層134a中開口的側壁及底表面上。因此，重分布層結構132可與導孔結構126接觸，且電性連接至導孔結構126。之後，形成聚合物層134於開口之中及重分布層結構132之上。

形成聚合物層134a的製程及材料與形成聚合物層134的製程及材料相同或相似。為了簡潔起見，於此不重述這些製程。在一些實施例中，以相同材料製成聚合物層134及聚合物層134a。之後，在聚合物層134中形成開口，且可露出重分布層結構132(未繪示)。根據一些實施例，如第1K圖中所繪示，可順應性地形成凸塊下冶金(under bump metallurgy，UBM)層135於開口之中，且形成電連接器136於凸塊下冶金層135之上。電連接器136可包括焊球、金屬柱、其他可用的連接器、或上述之組合。凸塊下冶金層135可具有可焊金屬表面以作為電連接器136與重分布層結構132之間的界面。凸塊下冶金層135可以金屬例如銅、鎳、鈦、鎢、鋁、其他合適的導電材料、或上述之組合製成。可以鍍覆製程例如電鍍製程或無電鍍製程、其他合適的製程、或上述之組合形成凸塊下冶金層135。

之後，根據一些實施例，如第1L圖中所繪示，移除載體基板102及附著層104，並翻轉第1K圖的結構並附接至載體140。於是，緩衝層106可能面朝上並露出。載體140可包括膠帶，其為光敏的或熱敏的，且易於從電連 接器136分離。

之後，根據一些實施例，如第1M圖中所繪示，移除緩衝層106的一部份以形成開口142。可移除一部分種晶層108，並露出種晶層108。可以雷射鑽孔製程、蝕刻製程、其他適合的製程、或上述之組合形成開口142。

之後，根據一些實施例，如第1N圖中所繪示，從載體140分離如第1M圖中所繪示的半導體封裝結構，且進行切割製程以將半導體封裝結構分離成晶片封裝。

之後，根據一些實施例，如第1O圖中所繪示，填充電連接器144於開口142之中。之後，可接合頂部封裝146至電連接器144。頂部封裝146可包括封裝基板148及半導體晶粒150。半導體晶粒150可包括記憶體晶粒，例如靜態隨機存取記憶體(Static Random Access Memory，SRAM)晶粒、動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)晶粒、或其相似晶粒。

以延性導電材料形成導孔結構126，可藉由平坦化製程擴大導孔結構126的頂表面。因此，可在靠近導孔結構126的頂表面處形成橫向延伸部分126e，且可擴大重分布層結構132的定位面積。此外，可良好控制導孔結構126的輪廓，且可減少電橋缺陷，以及可避免電性失效問題。

可對本發明實施例做許多變化及/或修改。根據一些其他實施例，第3A-3C圖為形成修改的半導體封裝結構10b之各階段剖面圖。一些製程或元件與上述的實施例中的製程或裝置相同或相似，因此於此不重述這些製程及裝置。與上述實施例不同的是，根據一些其他實施例，如第3A圖中所繪示，在與形成導孔結構126相同或相似的表面電流密度下形成導孔結構114。

在一些實施例中，如第3A圖中所繪示，在表面電流密度在約 2ASD至約10ASD下形成導孔結構114。在這樣的情況之下，導孔結構114可以延性銅製成，其具有約0.5Gpa至約1.8Gpa的硬度。若表面電流密度太大，導孔結構114的硬度可能太大，且在導孔結構114中可能形成空隙。若表面電流密度太小，導孔結構114的硬度可能太小，且製程時間亦可能太長。

在一些實施例中，在相同或相似的表面電流密度下形成導孔結構126及導孔結構114。因此，導孔結構126及導孔結構114的硬度可相似或相同。

接著，如第3B圖中所繪示，在導孔結構114及126上形成第二封裝材料130之後，進行平坦化製程並露出導孔結構114及126的頂表面。由於導孔結構114以延性導電材料製成，在平坦化製程之後，形成橫向延伸部分114e。在一些實施例中，藉由平坦化製程擴大導孔結構114的頂表面。

在一些實施例中，如第3B圖中所繪示，橫向延伸部分114e埋藏於第二封裝材料130之中。在一些實施例中，鄰近的導孔結構114以第二封裝材料130分離，避免電性失效問題。

接著，根據一些實施例，如第3C圖中所繪示，形成重分布層結構132於導孔結構114及126之上，且重分布層結構132電性連接至導孔結構114及126。由於擴大了導孔結構114的頂表面，可擴大重分布層結構132的定位面積。較容易形成重分布層結構132於導孔結構114之上。

以延性導電材料形成導孔結構114及126，可藉由平坦化製程擴大導孔結構114及126的頂表面。因此，可在靠近導孔結構114及126的頂表面處分別形成橫向延伸部分114e及126e，且可擴大重分布層結構132的定位面積。此外，可良好控制導孔結構114及126的輪廓，且可減少電橋缺陷，以及可避免電 性失效問題。

可對本發明實施例做許多變化及/或修改。根據一些其他實施例，第4A-4C圖為形成修改的半導體封裝結構10c之各階段剖面圖。一些製程或元件與上述的實施例中的製程或裝置相同或相似，因此於此不重述這些製程及裝置。與上述實施例不同的是，根據一些其他實施例，如第4A圖中所繪示，以兩步驟形成導孔結構126。

如第4A圖中所繪示，在不同的表面電流密度下形成底部126B及頂部126T。在一些實施例中，在表面電流密度約0.5ASD至約20ASD的範圍內形成導孔結構126的底部126B。在一些實施例中，在表面電流密度約2ASD至約10ASD的範圍內形成導孔結構126的頂部126T。在一些實施例中，形成導孔結構126的底部126B的表面電流密度大於形成導孔結構126的頂部126T的表面電流密度。在一些實施例中，在不同的沉積速率下形成底部126B和頂部126T。在一些實施例中，以相較於頂部126T較高的沉積速率形成底部126B。在一些實施例中，導孔結構126的底部126B及頂部126T的硬度不同。在一些實施例中底部126B的硬度大於頂部126T的硬度。

接著，根據一些實施例，如第4B圖中所繪示，在沉積第二封裝材料130之後，進行平坦化製程以露出晶片116及導孔結構114。由於導孔結構126的頂部126T以延性導電材料製成，在平坦化製程之後，形成頂部126T的橫向延伸部分126e。在一些實施例中，藉由平坦化製程擴大導孔結構126的頂部126T的頂表面。

接著，根據一些實施例，如第4C圖中所繪示，形成重分布層結構132於導孔結構126之上，且重分布層結構132電性連接至導孔結構126。由於 擴大了導孔結構126的頂部126T的頂表面，可擴大重分布層結構132的定位面積。較容易形成重分布層結構132於導孔結構126之上。此外，可以較快的沉積速率形成底部126B以節省製造時間。

以延性導電材料形成導孔結構126，可藉由平坦化製程擴大導孔結構126的頂表面。因此，可在靠近導孔結構126的頂表面處形成橫向延伸部分126e，且可擴大重分布層結構132的定位面積。此外，可良好控制導孔結構126的輪廓，且可減少電橋缺陷，以及可避免電性失效問題。可在不同表面電流密度下形成導孔結構126的底部126B及頂部126T。因此，可節省製造時間，且同時可擴大重分布層結構132的定位面積。

可對本發明實施例做許多變化及/或修改。根據一些其他實施例，第5A-5B圖為形成修改的半導體封裝結構10d之各階段剖面圖。一些製程或元件與上述的實施例中的製程或裝置相同或相似，因此於此不重述這些製程及裝置。與上述實施例不同的是，根據一些其他實施例，如第5A圖中所繪示，在與形成導孔結構126相同或相似的表面電流密度下形成重分布層結構132。

在一些實施例中，如第5A圖中所繪示，在表面電流密度在約2ASD至約10ASD下形成重分布層結構132。在這樣的情況之下，重分布層結構132可以延性銅製成，其具有約0.5Gpa至約1.8Gpa的硬度。若表面電流密度太大，重分布層結構132的硬度可能太大，且在重分布層結構132中可能形成空隙。若表面電流密度太小，重分布層結構132的硬度可能太小，且製程時間亦可能太長。

在一些實施例中，在相同或相似的表面電流密度下形成導孔結構126及重分布層結構132。因此，導孔結構126及重分布層結構132的硬度可相 似或相同。如此一來，可以延性導電材料製成重分布層結構132。

由於平坦化第二封裝材料130在平坦化重分布層結構132之前進行，在後續製程中重分布層結構132的頂表面面積可維持相同。採用延性重分布層結構132，可改善定位製程裕度，且可降低電阻。

以延性導電材料形成導孔結構126，可藉由平坦化製程擴大導孔結構126的頂表面。因此，可在靠近導孔結構126的頂表面處形成橫向延伸部分126e，且可擴大重分布層結構132的定位面積。此外，可良好控制導孔結構126的輪廓，且可減少電橋缺陷，以及可避免電性失效問題。藉由以延性導電材料形成重分布層結構132，可改善定位製程裕度，且可降低電阻。

如上所述，以延性導電材料形成導孔結構126可在平坦化製程之後擴大導孔結構126的頂表面。可較容易定位重分布層結構132。藉由延性導電材料，可良好控制導孔結構126的輪廓，且當導孔結構之間距離小的時候，可減少電橋缺陷，以及可避免電性失效問題。在一些實施例中，如第3A-3C圖中所繪示，晶片116旁的導孔結構114亦以延性導電材料製成，且在平坦化製程之後亦擴大了晶片116旁的導孔結構114的頂表面。可較容易定位重分布層結構132於晶片116旁的導孔結構114之上。在一些實施例中，如第4A-4C圖中所繪示，導孔結構126的頂部以延性導電材料製成，且導孔結構126的頂部的硬度低於導孔結構126的底部。可較容易定位重分布層結構132且可節省製造時間。在一些實施例中，如第5A-5B圖中所繪示，重分布層結構132以較低硬度的延性導電材料製成。可改善定位製程裕度，且可降低電阻。

提供了半導體封裝結構及其形成方法。半導體封裝結構可包括以較低硬度的導電材料製成的導孔結構。較容易定位重分布層結構於導孔結構 之上，且可良好控制導孔結構的輪廓。此外，可減少電橋缺陷，以及可避免電性失效問題。

在一些實施例中，提供了一種半導體封裝結構。半導體封裝結構包括導電墊層形成於基板之上。半導體封裝結構亦包括鈍化層形成於導電墊層之上。半導體封裝結構亦包括第一導孔結構形成穿過鈍化層並接觸導電墊層。半導體封裝結構亦包括第一封裝材料包圍第一導孔結構。半導體封裝結構亦包括重分布層結構形成於第一導孔結構之上。第一導孔結構具有橫向延伸部分埋藏於第一封裝材料靠近第一導孔結構的頂表面。在一些實施例中，橫向延伸部分具有彎曲的側壁。在一些實施例中，第一導孔結構的硬度與重分布層結構的硬度不同。在一些實施例中，第一導孔結構的硬度在約0.5Gpa至約1.8Gpa的範圍。在一些實施例中，第一導孔結構以銅、鋁、或上述之組合製成。在一些實施例中，半導體封裝結構更包括：第二導孔結構形成於基板旁，第二導孔結構電性連接至重分布層結構，且第二導孔結構具有橫向延伸部分在包圍第一封裝材料的第二封裝材料中。在一些實施例中，第一導孔結構具有底部與導電墊層接觸，以及頂部與重分布層結構接觸，第一導孔結構的底部的硬度大於第一導孔結構的頂部的硬度。

在一些實施例中，提供了一種半導體封裝結構。半導體封裝結構包括晶片包括第一導孔結構於基板之上。半導體封裝結構亦包括第二導孔結構形成於晶片旁。半導體封裝結構亦包括重分布層結構形成於第一導孔結構及第二導孔結構之上。第一導孔結構包括頂部及底部。第一導孔結構的頂部的側壁的斜率與第一導孔結構的底部的側壁的斜率不同。在一些實施例中，第一導孔結構的頂部的側壁的斜率小於第一導孔結構的底部的側壁的斜率。在一些實 施例中，第一導孔結構的頂部的高度與第一導孔結構的底部的高度的比例在約0.1至約0.5的範圍內。在一些實施例中，第一導孔結構的硬度與重分布層結構的硬度相同。在一些實施例中，半導體封裝結構更包括：第一聚合物層形成於第一導孔結構及重分布層結構之間；第二聚合物層，形成於重分布層結構之上；以及封裝層，形成包圍第一導孔結構，封裝層與第一聚合物層接觸。在一些實施例中，第一導孔結構的頂表面的寬度與第一導孔結構的底表面的寬度的比例在約1.1至約1.5的範圍內。

在一些實施例中，提供了一種半導體封裝結構的形成方法。半導體封裝結構的形成方法包括形成導電墊層於基板之上。半導體封裝結構的形成方法亦包括沉積鈍化層於導電墊層之上。半導體封裝結構的形成方法亦包括圖案化鈍化層以形成開口露出導電墊層。半導體封裝結構的形成方法亦包括形成第一導孔結構於導電墊層上的開口之中。半導體封裝結構的形成方法亦包括沉積第一封裝材料包圍第一導孔結構。半導體封裝結構的形成方法亦包括平坦化第一封裝材料以露出第一導孔結構導電電層的頂表面。藉由平坦化第一封裝材料擴大第一導孔結構的頂表面。半導體封裝結構的形成方法亦包括形成重分布層結構電性連接至第一導孔結構。在一些實施例中，在第一表面電流密度下形成第一導孔結構，且在第二表面電流密度下形成重分布層結構，第一表面電流密度小於第二表面電流密度。在一些實施例中，第一表面電流密度在約2ASD至約10ASD的範圍內。在一些實施例中，半導體封裝結構的形成方法更包括：形成第二導孔結構於載體基板之上；接合基板於載體基板之上；填充第二封裝材料於第一導孔結構及第二導孔結構之上；當平坦化第一封裝材料時平坦化第二封裝材料及第二導孔結構；以及形成聚合物層於重分布層結構之上。 在一些實施例中，半導體封裝結構的形成方法更包括：藉由平坦化第二封裝材料形成第二導孔結構的橫向突出部分於第二封裝材料之中。在一些實施例中，第一導孔結構包括底部及頂部，以不同沉積速率形成底部及頂部。在一些實施例中，在平坦化第一封裝材料之後，第一導孔結構的頂部被第一封裝材料包圍。

前述內文概述了許多實施例的特徵部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，且並非所有優點都已於此詳加說明。

10a:半導體封裝結構

106:緩衝層

108:種晶層

114:導孔結構

118:附著層

120:基板

122:導電墊層

124:鈍化層

126:導孔結構

128:第一封裝材料

130:第二封裝材料

132:重分布層結構

134:聚合物層

135:凸塊下冶金層

136:電連接器

144:電連接器

146:頂部封裝

148:封裝基板

150:半導體晶粒

Claims (9)

1. 一種半導體封裝結構，包括：一導電墊層，形成於一基板之上；一鈍化層，形成於該導電墊層之上；一第一導孔結構，形成穿過該鈍化層並接觸該導電墊層；一第一封裝材料，包圍該第一導孔結構；以及一重分布層結構，形成於該第一導孔結構之上，其中該第一導孔結構具有一橫向延伸部分，埋藏於該第一封裝材料靠近該第一導孔結構的一頂表面，其中該重分布層結構的一硬度大於該第一導孔結構的一硬度。
2. 如請求項1之半導體封裝結構，其中該橫向延伸部分具有一彎曲的側壁。
3. 如請求項1之半導體封裝結構，其中該第一導孔結構具有一底部與該導電墊層接觸，以及一頂部與該重分布層結構接觸，其中該第一導孔結構的該底部的一硬度大於該第一導孔結構的該頂部的一硬度。
4. 一種半導體封裝結構，包括：一晶片，包括第一導孔結構於一基板之上；第二導孔結構，形成於該晶片旁；以及一重分布層結構，形成於該些第一導孔結構及該些第二導孔結構之上，其中該些第一導孔結構包括一頂部及一底部，且該些第一導孔結構的該頂部的一側壁的一斜率與該些第一導孔結構的該底部的一側壁的一斜率不同，其 中該些第一導孔結構的一硬度與該重分布層結構的一硬度相同。
5. 如請求項4之半導體封裝結構，其中該些第一導孔結構的該頂部的該側壁的該斜率小於該些第一導孔結構的該底部的該側壁的該斜率。
6. 一種半導體封裝結構的形成方法，包括：形成一導電墊層於一基板之上；沉積一鈍化層於該導電墊層之上；圖案化該鈍化層以形成一開口露出該導電墊層；形成一第一導孔結構於該導電墊層上的該開口之中；沉積一第一封裝材料包圍該第一導孔結構；平坦化該第一封裝材料以露出該第一導孔結構的一頂表面，其中藉由平坦化該第一封裝材料擴大該第一導孔結構的一頂表面；以及形成一重分布層結構電性連接至該第一導孔結構。
7. 如請求項6之半導體封裝結構的形成方法，其中在一第一表面電流密度下形成該第一導孔結構，且在一第二表面電流密度下形成該重分布層結構，其中該第一表面電流密度小於該第二表面電流密度。
8. 如請求項6之半導體封裝結構的形成方法，更包括：形成一第二導孔結構於一載體基板之上；接合該基板於該載體基板之上；填充一第二封裝材料於該第一導孔結構及該第二導孔結構之上；當平坦化該第一封裝材料時平坦化該第二封裝材料及該第二導孔結構；形成一聚合物層於該重分布層結構之上；以及藉由平坦化該第二封裝材料形成該第二導孔結構的一橫向突出部分於該第 二封裝材料之中。
9. 如請求項6-8中任一項之半導體封裝結構的形成方法，其中在平坦化該第一封裝材料之後，該第一導孔結構的一頂部被該第一封裝材料包圍。

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