TWI786855B - 反熔絲結構 - Google Patents
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Abstract
一種反熔絲結構，包括基底、導電層、反熔絲材料層、介電層與多個第一接觸窗。導電層設置在基底上。反熔絲材料層設置在導電層上。介電層設置在反熔絲材料層上。多個第一接觸窗設置在介電層中。反熔絲材料層位在多個第一接觸窗與導電層之間。
Description
本發明實施例是有關於一種半導體結構，且特別是有關於一種反熔絲結構。
目前發展出一種反熔絲元件，其具有反熔絲材料層。在初始狀態，反熔絲材料層具有高阻值，且反熔絲元件處於斷路狀態。在對反熔絲元件進行操作時，反熔絲材料層會產生崩潰(breakdown)而形成導電路徑，且反熔絲元件處於短路狀態。然而，如何縮小反熔絲元件的面積以及提升反熔絲元件在設計與應用上的彈性為目前持續努力的目標。
本發明提供一種反熔絲結構，其可具有較小的元件面積且在設計與應用上可更具有彈性。
本發明提出一種反熔絲結構，包括基底、導電層、反熔絲材料層、介電層與多個第一接觸窗。導電層設置在基底上。反熔絲材料層設置在導電層上。介電層設置在反熔絲材料層上。多個第一接觸窗設置在介電層中。反熔絲材料層位在多個第一接觸窗與導電層之間。
依照本發明的一實施例所述，在上述反熔絲結構中，更可包括第二接觸窗。第二接觸窗設置在介電層中，且電性連接至導電層。
依照本發明的一實施例所述，在上述反熔絲結構中，第二接觸窗可穿過反熔絲材料層。
依照本發明的一實施例所述，在上述反熔絲結構中，更可包括導線。導線電性連接至第二接觸窗。
依照本發明的一實施例所述，在上述反熔絲結構中，導電層可為摻雜區、金屬矽化物層、虛擬閘極或導線。
依照本發明的一實施例所述，在上述反熔絲結構中，反熔絲結構可為一次可程式(one time programmable，OTP)記憶體或物理不可複製功能(physically unclonable function，PUF)產生器。
依照本發明的一實施例所述，在上述反熔絲結構中，反熔絲結構可為物理不可複製功能產生器，且反熔絲結構可包括多個接觸窗組。每個接觸窗組可包括多個第一接觸窗中的任意兩個第一接觸窗。
依照本發明的一實施例所述，在上述反熔絲結構中，多個接觸窗組不共用同一個第一接觸窗。
依照本發明的一實施例所述，在上述反熔絲結構中，反熔絲材料層的材料例如是氮化矽(SiN)、氮氧化矽(SiON)或氮碳化矽(SiCN)。
依照本發明的一實施例所述，在上述反熔絲結構中，更可包括多個導線。導線電性連接至第一接觸窗。
基於上述，由於本發明所提出的反熔絲結構是藉由對第一接觸窗與導電層施加電壓來進行操作，因此反熔絲結構可具有較小的元件面積，進而可提升元件密度。此外，反熔絲材料層位在多個第一接觸窗與同一個導電層之間，藉此可形成多個OTP記憶胞，且在反熔絲結構的設計與應用上可更具有彈性。此外，反熔絲結構的製程可與其他半導體製程進行整合，因此可降低製程複雜度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1F為根據本發明一實施例反熔絲結構的製造流程剖面圖。
請參照圖1A，提供基底100。基底100可為半導體基底，如矽基底。在一些實施例中，基底100可具有第一導電型(如，P型)。在本文中，第一導電型與第二導電型為不同導電型。亦即，第一導電型與第二導電型可分別為P型導電型與N型導電型中的一者與另一者。在本實施例中，第一導電型是以P型導電型為例，且第二導電型是以N型導電型為例，但本發明並不以此為限。在另一些實施例中，第一導電型可為N型導電型，且第二導電型可為P型導電型。
此外，可在基底100中形成隔離結構102。隔離結構102可為淺溝渠隔離(shallow trench isolation，STI)結構。隔離結構102的材料例如是氧化矽。在一些實施例中，可在基底100中形成井區104。井區104可具有第二導電型(如，N型)。接著，在基底100中形成導電層106。導電層106可位在井區104中。在本實施例中，導電層106可為摻雜區，且摻雜區可具有第二導電型(如，N型)。
另外，可在基底100上形成電晶體108。導電層106可位在隔離結構102的一側，且電晶體108可位在隔離結構102的另一側。在一些實施例中，電晶體108可為金屬氧化物半導體電晶體(metal oxide semiconductor (MOS) transistor)。舉例來說，電晶體108可包括閘極110、閘介電層112、摻雜區114與摻雜區116。閘極110位在基底100上。閘介電層112位在閘極110與基底100之間。摻雜區114與摻雜區116位在閘極110兩側的基底100中。摻雜區114與摻雜區116可具有第二導電型(如，N型)。此外，導電層106、摻雜區114與摻雜區116與可藉由相同製程(如，離子植入製程)同時形成。在一些實施例中，電晶體108更可包括間隙壁118。間隙壁118位在閘極110的側壁上。
請參照圖1B，在導電層106上形成反熔絲材料層120。在一些實施例中，反熔絲材料層120可共形地形成在導電層106上。此外，反熔絲材料層120可覆蓋電晶體108。反熔絲材料層120可為蝕刻終止層。反熔絲材料層120的材料例如是氮化矽、氮氧化矽、氮碳化矽或其組合，但本發明並不以此為限。反熔絲材料層120的形成方法例如是化學氣相沉積法。
接著，在反熔絲材料層120上形成介電層122。介電層122的材料例如是氧化矽，但本發明並不以此為限。只要介電層122的材料與反熔絲材料層120的材料在蝕刻製程中具有高蝕刻選擇比，即屬於本發明所涵蓋的範圍。介電層122的形成方法例如是化學氣相沉積法、物理氣相沉積法或旋轉塗佈法等。
請參照圖1C，可在介電層122上形成圖案化光阻層124。圖案化光阻層124可藉由微影製程來形成。接著，可使用圖案化光阻層124作為罩幕，移除部分介電層122。藉此，可在介電層122中形成多個開口OP1。開口OP1可暴露出部分反熔絲材料層120。部分介電層122的移除方法例如是乾式蝕刻法。
請參照圖1D，可移除圖案化光阻層124。圖案化光阻層124的移除方法例如是乾式剝離法(dry stripping)或濕式剝離法(wet stripping)。
接著，可在介電層122上形成圖案化光阻層126。圖案化光阻層126可填入開口OP1中。圖案化光阻層124可藉由微影製程來形成。然後，可使用圖案化光阻層126作為罩幕，移除部分介電層122與部分反熔絲材料層120。藉此，可在介電層122中形成開口OP2~開口OP5。開口OP2可暴露出部分導電層106。在本實施例中，開口OP2的數量是以一個為例，但本發明並不以此為限。在另一些實施例中，開口OP2的數量可為多個。開口OP3可暴露出部分閘極110。開口OP4可暴露出部分摻雜區114。開口OP4可暴露出部分摻雜區116。部分介電層122與部分反熔絲材料層120的移除方法例如是乾式蝕刻法。
請參照圖1E，可移除圖案化光阻層126。圖案化光阻層126的移除方法例如是乾式剝離法或濕式剝離法。在本實施例中，先形成開口OP1，再形成開口OP2~開口OP5，但本發明並不以此為限。在另一些實施例中，可先形成開口OP2~開口OP5，再形成開口OP1。
接著，可分別在開口OP1~開口OP5中形成接觸窗CT1~接觸窗CT5。藉此，可在介電層122中形成接觸窗CT1~接觸窗CT5。接觸窗CT1可直接接觸反熔絲材料層120。接觸窗CT1的數量為多個。此外，一個接觸窗CT1、反熔絲材料層120與導電層106可形成一個OTP記憶胞。接觸窗CT2可穿過反熔絲材料層120，且可電性連接至導電層106。接觸窗CT2可直接接觸導電層106。在本實施例中，接觸窗CT2的數量是以一個為例，但本發明並不以此為限。在另一些實施例中，接觸窗CT2的數量可為多個。接觸窗CT3可穿過反熔絲材料層120，且可電性連接至閘極110。接觸窗CT3可直接接觸閘極110。接觸窗CT4可穿過反熔絲材料層120，且可電性連接至摻雜區114。接觸窗CT4可直接接觸摻雜區114。接觸窗CT5可穿過反熔絲材料層120，且可電性連接至摻雜區116。接觸窗CT5可直接接觸摻雜區116。
接觸窗CT1~接觸窗CT5可分別為單層結構或多層結構。在本實施例中，接觸窗CT1~接觸窗CT5是以多層結構為例。舉例來說，接觸窗CT1可包括導電層128a與阻障層130a。導電層128a位在介電層122中。阻障層130a位在導電層128a與反熔絲材料層120之間以及導電層128a與介電層122之間。接觸窗CT2可包括導電層128b與阻障層130b。導電層128b位在介電層122中。阻障層130b位在導電層128b與導電層106之間以及導電層128b與介電層122之間。接觸窗CT3可包括導電層128c與阻障層130c。導電層128c位在介電層122中。阻障層130c位在導電層128c與閘極110之間以及導電層128c與介電層122之間。接觸窗CT4可包括導電層128d與阻障層130d。導電層128d位在介電層122中。阻障層130d位在導電層128d與摻雜區114之間以及導電層128d與介電層122之間。接觸窗CT5可包括導電層128e與阻障層130e。導電層128e位在介電層122中。阻障層130e位在導電層128e與摻雜區116之間以及導電層128e與介電層122之間。導電層128a~導電層128e的材料例如是鎢等金屬。阻障層130a~阻障層130e的材料例如是鈦、氮化鈦或其組合。
在本實施例中，接觸窗CT1~接觸窗CT5可藉由相同製程同時形成，但本發明並不以此為限。舉例來說，可在開口OP1~開口OP5中依序形成導電材料層(未示出)與阻障材料層(未示出)，再藉由化學機械研磨製程移除位在開口OP1~開口OP5的外部的導電材料層與阻障材料層，而形成接觸窗CT1~接觸窗CT5。在另一些實施例中，可先形成開口OP1與接觸窗CT1，再形成開口OP2~開口OP5與接觸窗CT2~接觸窗CT5。在另一些實施例中，可先形成開口OP2~開口OP5與接觸窗CT2~接觸窗CT5，再形成開口OP1與接觸窗CT1。
請參照圖1F，可形成導線L1~導線L5。導線L1~導線L5可分別電性連接至接觸窗CT1~接觸窗CT5。導線L1~導線L5的材料例如是鋁等金屬。導線L1~導線L5可藉由沉積製程與圖案化製程來形成。
以下，藉由圖1F來說明本實施例的反熔絲結構10。此外，雖然反熔絲元件10的形成方法是以上述方法為例來進行說明，但本發明並不以此為限。
請參照圖1F，反熔絲結構10包括基底100、導電層106、反熔絲材料層120、介電層122與多個接觸窗CT1。在一些實施例中，反熔絲結構可為OTP記憶體或PUF產生器。導電層106設置在基底100上。詳細而言，由於部分基底100位在導電層106下方，因此導電層106可視為設置在基底100上。反熔絲材料層120設置在導電層106上。介電層122設置在反熔絲材料層120上。多個接觸窗CT1設置在介電層122中。反熔絲材料層120位在多個接觸窗CT1與導電層106之間。此外，反熔絲結構10更可包括接觸窗CT2、導線L1、導線L2中的至少一者。接觸窗CT2設置在介電層122中，且電性連接至導電層106。接觸窗CT2可穿過反熔絲材料層120。導線L1電性連接至接觸窗CT1。導線L1的數量可為多個。導線L2電性連接至接觸窗CT2。
此外，電晶體結構12可包括電晶體108、接觸窗CT3~接觸窗CT5與導線L3~導線L5。接觸窗CT3位在導線L3與閘極110之間。接觸窗CT4位在導線L4與摻雜區114之間。接觸窗CT5位在導線L5與摻雜區116之間。
另外，反熔絲結構10與電晶體結構12中的各構件的材料、設置方式與形成方法等已於上述實施例進行詳盡地說明，於此不再說明。
在一些實施例中，反熔絲結構10可為OTP記憶體，且OTP記憶體的程式化方法說明如下。舉例來說，對選定的接觸窗CT1施加高電壓，且將導電層106接地，藉此所產生的電流可使得位在選定的接觸窗CT1與導電層106之間的反熔絲材料層120產生崩潰(breakdown)。如此一來，反熔絲材料層120的產生崩潰的部分可由高電阻狀態(視為資料“0”)變成低電阻狀態(視為資料“1”)，藉此可對選定的OTP記憶胞進行程式化。在一些實施例中，可藉由選定的接觸窗CT1所對應的導線L1將高電壓施加至選定的接觸窗CT1。在一些實施例中，導電層106可藉由導線L2與接觸窗CT2進行接地。
在一些實施例中，反熔絲結構10可為PUF產生器，且反熔絲結構10可包括多個接觸窗組CG。每個接觸窗組CG可包括多個接觸窗CT1中的任意兩個接觸窗CT1。在本實施例中，接觸窗組CG中的兩個接觸窗CT1為彼此相鄰的兩個CT1，但本發明並不以此為限。在另一些實施例中，接觸窗組CG中的兩個接觸窗CT1可為不相鄰的兩個接觸窗CT1，亦即在接觸窗組CG中的兩個接觸窗CT1之間存在其他接觸窗CT1。此外，多個接觸窗組CG不共用同一個接觸窗CT1。
在反熔絲結構10為PUF產生器的情況下，PUF產生器的操作方法說明如下。舉例來說，對選定的接觸窗組CG中的兩個接觸窗CT1電性相連地施加高電壓，且將導電層106接地，藉此所產生的電流可使得上述兩個接觸窗CT1中隨機的一者與導電層106之間的反熔絲材料層120產生崩潰。如此一來，反熔絲材料層120的產生崩潰的部分可由高電阻狀態(視為資料“0”)變成低電阻狀態(視為資料“1”)，藉此可隨機地對上述兩個接觸窗CT1所對應的兩個OTP記憶胞中的一者進行程式化。亦即，在進行上述操作之後，上述兩個接觸窗CT1所對應的兩個OTP記憶胞中被程式化的一者可視為儲存資料“1”，且上述兩個接觸窗CT1所對應的兩個OTP記憶胞中未被程式化的一者可視為儲存資料“0”。在另一些實施例中，上述操作也可能同時對上述兩個接觸窗CT1所對應的兩個OTP記憶胞進行程式化。因此，在對全部的接觸窗組CG進行上述操作之後，可產生一組隨機的數位指紋(digital fingerprint)。在一些實施例中，可藉由上述兩個接觸窗CT1所對應的兩條導線L1將高電壓電性相連地施加至上述兩個接觸窗CT1。在一些實施例中，導電層106可藉由導線L2與接觸窗CT2進行接地。
基於上述實施例可知，由於反熔絲結構10是藉由對接觸窗CT1與導電層106施加電壓來進行操作，因此反熔絲結構10可具有較小的元件面積，進而可提升元件密度。此外，反熔絲材料層120位在多個接觸窗CT1與同一個導電層106之間，藉此可形成多個OTP記憶胞，且在反熔絲結構10的設計與應用上可更具有彈性。此外，反熔絲結構10的製程可與電晶體結構12的製程進行整合，因此可降低製程複雜度。
圖2為根據本發明另一實施例反熔絲結構的剖面圖。
請參照圖1F與圖2，圖2的反熔絲結構20與圖1F的反熔絲結構10的差異如下。反熔絲結構20更包括導電層200。導電層200設置在基底100上。在本實施例中，導電層200可設置在導電層106上。導電層200可為金屬矽化物層。導電層200的材料例如是矽化鎢、矽化鈷或矽化鎳。反熔絲材料層120設置在導電層200上。反熔絲材料層120位在多個接觸窗CT1與導電層200之間。接觸窗CT2電性連接至導電層200。
此外，圖2的電晶體結構22與圖1F的電晶體結構12的差異如下。電晶體208更可包括金屬矽化物層202、金屬矽化物層204與金屬矽化物層206。金屬矽化物層202、金屬矽化物層204與金屬矽化物層206分別設置在閘極110、摻雜區114與摻雜區116上。金屬矽化物層202位在接觸窗CT3與閘極110之間。金屬矽化物層204位在接觸窗CT4與摻雜區114之間。金屬矽化物層206位在接觸窗CT5與摻雜區116之間。此外，導電層200、金屬矽化物層202、金屬矽化物層204與金屬矽化物層206可藉由相同製程同時形成。
另外，圖2與圖1F中的相同或相似的構件使用相同或相似的符號表示，且圖2的反熔絲結構20與圖1F的反熔絲結構10中相似的內容可參考上述實施例對反熔絲結構10的說明，於此不再說明。
基於上述實施例可知，由於反熔絲結構20是藉由對接觸窗CT1與導電層200施加電壓來進行操作，因此反熔絲結構20可具有較小的元件面積，進而可提升元件密度。此外，反熔絲材料層120位在多個接觸窗CT1與同一個導電層200之間，藉此可形成多個OTP記憶胞，且在反熔絲結構20的設計與應用上可更具有彈性。此外，反熔絲結構20的製程可與電晶體結構22的製程進行整合，因此可降低製程複雜度。
圖3為根據本發明另一實施例反熔絲結構的剖面圖。
請參照圖1F與圖3，圖3的反熔絲結構30與圖1F的反熔絲結構10的差異如下。在反熔絲結構30中，導電層306為虛擬閘極。亦即，在圖3中，以虛擬閘極型態的導電層306取代圖1F中的摻雜區型態的導電層106。虛擬閘極的材料例如是摻雜多晶矽。在本實施例中，導電層306可位在隔離結構102的正上方，但本發明並不以此為限。在另一些實施例中，導電層306可位在主動區的正上方。在一些實施例中，導電層306與閘極110可藉由相同製程同時形成。此外，反熔絲結構30更可包括閘介電層312與間隙壁318。閘介電層312位在導電層306與基底100之間。在本實施例中，閘介電層312可位在導電層306與隔離結構102之間。在一些實施例中，閘介電層312與閘介電層112可藉由相同製程同時形成。間隙壁318位在導電層306的側壁上。在一些實施例中，間隙壁318與間隙壁118可藉由相同製程同時形成。另外，在反熔絲結構30中，可省略圖1F中的井區104。
此外，圖3與圖1F中的相同或相似的構件使用相同或相似的符號表示，且圖3的反熔絲結構30與圖1F的反熔絲結構10中相似的內容可參考上述實施例對反熔絲結構10的說明，於此不再說明。
基於上述實施例可知，由於反熔絲結構30是藉由對接觸窗CT1與導電層306施加電壓來進行操作，因此反熔絲結構30可具有較小的元件面積，進而可提升元件密度。此外，反熔絲材料層120位在多個接觸窗CT1與同一個導電層306之間，藉此可形成多個OTP記憶胞，且在反熔絲結構30的設計與應用上可更具有彈性。此外，反熔絲結構30的製程可與電晶體結構12的製程進行整合，因此可降低製程複雜度。
圖4為根據本發明另一實施例反熔絲結構的剖面圖。
請參照圖3與圖4，圖4的反熔絲結構40與圖3的反熔絲結構30的差異如下。反熔絲結構40更包括導電層400。導電層400可為金屬矽化物層。導電層400的材料例如是矽化鎢、矽化鈷或矽化鎳。導電層400設置在基底100上。在本實施例中，導電層400可設置在導電層306上。反熔絲材料層120設置在導電層400上。反熔絲材料層120位在多個接觸窗CT1與導電層400之間。接觸窗CT2電性連接至導電層400。
此外，圖4的電晶體結構42與圖3的電晶體結構12的差異如下。電晶體408更可包括金屬矽化物層402、金屬矽化物層404與金屬矽化物層406。金屬矽化物層402、金屬矽化物層404與金屬矽化物層406分別設置在閘極110、摻雜區114與摻雜區116上。金屬矽化物層402位在接觸窗CT3與閘極110之間。金屬矽化物層404位在接觸窗CT4與摻雜區114之間。金屬矽化物層406位在接觸窗CT5與摻雜區116之間。此外，導電層400、金屬矽化物層402、金屬矽化物層404與金屬矽化物層406可藉由相同製程同時形成。
另外，圖4與圖3中的相同或相似的構件使用相同或相似的符號表示，且圖4的反熔絲結構40與圖3的反熔絲結構30中相似的內容可參考上述實施例對反熔絲結構30的說明，於此不再說明。
基於上述實施例可知，由於反熔絲結構40是藉由對接觸窗CT1與導電層400施加電壓來進行操作，因此反熔絲結構40可具有較小的元件面積，進而可提升元件密度。此外，反熔絲材料層120位在多個接觸窗CT1與同一個導電層400之間，藉此可形成多個OTP記憶胞，且在反熔絲結構40的設計與應用上可更具有彈性。此外，反熔絲結構40的製程可與電晶體結構42的製程進行整合，因此可降低製程複雜度。
圖5為根據本發明另一實施例反熔絲結構的剖面圖。
在圖5中雖未示出，但在基底500中可具有摻雜區及或隔離結構等所需的構件，且在基底500上可具有主動元件、被動元件、介電層與內連線結構等所需的構件，於此省略其說明。導電層506設置在基底500上。
請參照圖1F與圖5，圖5的反熔絲結構50與圖1F的反熔絲結構10的差異如下。圖1的反熔絲結構10是與電晶體結構12進行整合，而圖5的反熔絲結構50是與內連線結構52進行整合。在反熔絲結構50中，導電層506為導線。亦即，在圖5中，以導線型態的導電層506取代圖1F中的摻雜區型態的導電層106。
在一些實施例中，在對反熔絲結構50進行操作時，除了可藉由導線L2與接觸窗CT2對導電層506施加電壓(如，接地)之外，更可藉由其他內連線結構(未示出)對導電層506施加電壓(如，接地)。在另一些實施例中，在對反熔絲結構50進行操作時，可藉由其他內連線結構(未示出)對導電層506施加電壓(如，接地)，且反熔絲結構50可不包括接觸窗CT2與導線L2。
此外，內連線結構52可包括導線502、接觸窗CT6與導線L6。導線502可設置在基底500上。導電層506與導線502可藉由相同製程同時形成。在圖5中，位在導線502上的反熔絲材料層120與位在導電層506上的反熔絲材料層120可彼此分離。在本實施例中，導電層506與導線502可為鋁導線。接觸窗CT6位在導線L6與導線502之間，且可穿過反熔絲材料層120。舉例來說，接觸窗CT6可包括導電層128f與阻障層130f。導電層128f位在介電層122中。阻障層130f位在導電層128f與導線502之間以及導電層128f與介電層122之間。導線L6可電性連接至接觸窗CT6。
此外，圖5與圖1F中的相同或相似的構件使用相同或相似的符號表示，且圖5的反熔絲結構50與圖1F的反熔絲結構10中相似的內容可參考上述實施例對反熔絲結構10的說明，於此不再說明。
基於上述實施例可知，由於反熔絲結構50是藉由對接觸窗CT1與導電層506施加電壓來進行操作，因此反熔絲結構50可具有較小的元件面積，進而可提升元件密度。此外，反熔絲材料層120位在多個接觸窗CT1與同一個導電層506之間，藉此可形成多個OTP記憶胞，且在反熔絲結構50的設計與應用上可更具有彈性。此外，反熔絲結構50的製程可與內連線結構52的製程進行整合，因此可降低製程複雜度。
圖6為根據本發明另一實施例反熔絲結構的剖面圖。
請參照圖5與圖6，圖6的反熔絲結構60與圖5的反熔絲結構50的差異如下。反熔絲結構50中的導電層506為鋁導線，而反熔絲結構60中的導電層606為銅導線。圖6的內連線結構62與圖5的內連線結構52的差異如下。內連線結構52中的導線502為鋁導線，而內連線結構62中的導線602為銅導線。導線602與導電層606可為單鑲嵌(single damascene)結構或雙鑲嵌(dual damascene)結構。此外，在圖6中，位在導線602上的反熔絲材料層120與位在導電層606上的反熔絲材料層120可為一體成型。另外，在導線602與導電層606可形成在介電層604中。
此外，圖6與圖5中的相同或相似的構件使用相同或相似的符號表示，且圖6的反熔絲結構60與圖5的反熔絲結構50中相似的內容可參考上述實施例對反熔絲結構50的說明，於此不再說明。
基於上述實施例可知，由於反熔絲結構60是藉由對接觸窗CT1與導電層606施加電壓來進行操作，因此反熔絲結構60可具有較小的元件面積，進而可提升元件密度。此外，反熔絲材料層120位在多個接觸窗CT1與同一個導電層606之間，藉此可形成多個OTP記憶胞，且在反熔絲結構60的設計與應用上可更具有彈性。此外，反熔絲結構60的製程可與內連線結構62的製程進行整合，因此可降低製程複雜度。
綜上所述，上述實施例的反熔絲結構可提升元件密度且在設計與應用上可更具有彈性。此外，上述實施例的反熔絲結構的製程可與其他半導體製程進行整合，因此可降低製程複雜度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10,20,30,40,50,60:反熔絲結構
12,22,42:電晶體結構
52,62:內連線結構
100,500:基底
102:隔離結構
104:井區
106,128a~128f,200,306,400,506,606:導電層
108,208,408:電晶體
110:閘極
112,312:閘介電層
114,116:摻雜區
118,318:間隙壁
120:反熔絲材料層
122,604:介電層
124,126:圖案化光阻層
130a~130f:阻障層
202,204,206,402,404,406:金屬矽化物層
502,602,L1~L6:導線
CG:接觸窗組
CT1~CT6:接觸窗
OP1~OP5:開口
圖1A至圖1F為根據本發明一實施例反熔絲結構的製造流程剖面圖。
圖2為根據本發明另一實施例反熔絲結構的剖面圖。
圖3為根據本發明另一實施例反熔絲結構的剖面圖。
圖4為根據本發明另一實施例反熔絲結構的剖面圖。
圖5為根據本發明另一實施例反熔絲結構的剖面圖。
圖6為根據本發明另一實施例反熔絲結構的剖面圖。
10:反熔絲結構
12:電晶體結構
100:基底
102:隔離結構
104:井區
106,128a~128e:導電層
108:電晶體
110:閘極
112:閘介電層
114,116:摻雜區
118:間隙壁
120:反熔絲材料層
122:介電層
130a~130e:阻障層
CG:接觸窗組
CT1~CT5:接觸窗
L1~L5:導線
Claims (10)
- 一種反熔絲結構，包括： 基底； 導電層，設置在所述基底上； 反熔絲材料層，設置在所述導電層上； 介電層，設置在所述反熔絲材料層上；以及 多個第一接觸窗，設置在所述介電層中，其中所述反熔絲材料層位在多個所述第一接觸窗與所述導電層之間。
- 如請求項1所述的反熔絲結構，更包括： 第二接觸窗，設置在所述介電層中，且電性連接至所述導電層。
- 如請求項2所述的反熔絲結構，其中所述第二接觸窗穿過所述反熔絲材料層。
- 如請求項2所述的反熔絲結構，更包括： 導線，電性連接至所述第二接觸窗。
- 如請求項1所述的反熔絲結構，其中所述導電層包括摻雜區、金屬矽化物層、虛擬閘極或導線。
- 如請求項1所述的反熔絲結構，其中所述反熔絲結構包括一次可程式記憶體或物理不可複製功能產生器。
- 如請求項6所述的反熔絲結構，其中所述反熔絲結構為所述物理不可複製功能產生器，所述反熔絲結構包括多個接觸窗組，且每個所述接觸窗組包括多個所述第一接觸窗中的任意兩個所述第一接觸窗。
- 如請求項7所述的反熔絲結構，其中多個所述接觸窗組不共用同一個所述第一接觸窗。
- 如請求項1所述的反熔絲結構，其中所述反熔絲材料層的材料包括氮化矽、氮氧化矽或氮碳化矽。
- 如請求項1所述的反熔絲結構，更包括： 多個導線，電性連接至多個所述第一接觸窗。
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