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TWI786521B - 包括鰭式場效電晶體的半導體裝置及其製造方法 - Google Patents

包括鰭式場效電晶體的半導體裝置及其製造方法 Download PDF

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TWI786521B
TWI786521B TW110102050A TW110102050A TWI786521B TW I786521 B TWI786521 B TW I786521B TW 110102050 A TW110102050 A TW 110102050A TW 110102050 A TW110102050 A TW 110102050A TW I786521 B TWI786521 B TW I786521B
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謝瑞夫
廖志騰
陳志山
陳臆仁
翁子展
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台灣積體電路製造股份有限公司
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Abstract

提供一種包括鰭式場效電晶體的半導體裝置的製造方法。此方法包括形成鰭片結構在第一方向上延伸。形成隔離絕緣層於基板之上，使得鰭片結構的上部分從隔離絕緣層暴露。形成閘極結構於鰭片結構的一部分之上，其中閘極結構在第二方向上延伸，且第二方向在平面圖中與第一方向交叉。形成鰭片罩幕層於鰭片結構的源極/汲極區域的側壁上。藉由電漿蝕刻製程凹陷化鰭片結構的源極/汲極區域。形成磊晶源極/汲極結構於經過凹陷化的鰭片結構之上。在凹陷化鰭片結構的源極/汲極區域的過程中，電漿蝕刻製程包括施加脈衝偏壓與具有脈衝功率的RF電壓。

Description

包括鰭式場效電晶體的半導體裝置及其製造方法
本發明實施例係有關於一種半導體裝置的製造方法，且特別係有關於一種包括鰭式場效電晶體的半導體裝置及其製造方法。
本揭露是有關於一種半導體積體電路，更具體而言，是有關於一種具有帶有空孔的磊晶源極/汲極(S/D)結構的半導體裝置及其製造製程。隨著半導體產業為了追求更高的裝置密度、更高的效能及更低的成本而進入奈米技術製程節點，製造和設計議題的挑戰都導致三維設計的發展，例如，鰭式場效電晶體(fin field effect transistor, Fin FET)，並使用具有高介電常數(high-k)材料的金屬閘極結構。金屬閘極結構通常藉由使用閘極替換(gate replacement)技術而製造，且源極與汲極藉由使用磊晶成長方法而形成。
本發明之一實施例係揭示一種包括鰭式場效電晶體的半導體裝置的製造方法，包括：形成鰭片結構於基板之上，其中鰭片結構在第一方向上延伸；形成隔離絕緣層於基板之上，使得鰭片結構的下部分嵌埋於隔離絕緣層中，且鰭片結構的上部分從隔離絕緣層暴露；形成閘極結構於鰭片結構的一部分之上，其中閘極結構在第二方向上延伸，且第二方向在平面圖中與第一方向交叉；藉由電漿蝕刻製程，凹陷化鰭片結構的源極/汲極區域，以形成凹口；以及形成磊晶源極/汲極結構於鰭片結構中的凹口之上，其中電漿蝕刻製程包括施加脈衝偏壓與具有脈衝功率的RF電壓。
本發明之另一實施例係揭示一種包括鰭式場效電晶體的半導體裝置的製造方法，包括：形成多個鰭片結構於基板之上，其中多個鰭片結構在第一方向上延伸並且在與第一方向交叉的第二方向上排列；形成隔離絕緣層在基板之上，使得多個鰭片結構的多個下部分嵌埋於隔離絕緣層中，且多個鰭片結構的多個上部分從隔離絕緣層暴露；凹陷化多個鰭片結構的多個源極/汲極區域，以形成多個凹口；以及形成閘極結構於多個鰭片結構的多個凹口的每一者之上，以形成合併的源極/汲極磊晶層，其中在凹陷化多個源極/汲極區域中，使用結合了蝕刻及沉積製程的電漿蝕刻製程，以及多個凹口的每一者的底部具有W形或波浪形。
本發明之又一實施例係揭示一種半導體裝置，包括：隔離絕緣層，設置於基板之上；鰭片結構，設置於基板之上並且在平面圖中在第一方向上延伸；閘極結構，設置於鰭片結構的一部分之上；源極/汲極磊晶層，設置於鰭片結構的源極/汲極區域之上；以及介電層，設置於隔離絕緣層的上表面上，其中在源極/汲極磊晶層與鰭片結構的源極/汲極區域之間的界面具有一W形。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同部件(feature)。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，元件的尺寸不限於所揭露的範圍或數值，而是可以取決於製程條件及/或所期望的裝置特性。此外，若是本說明書敘述了一第一部件形成於一第二部件之上或上方，即表示其可能包含上述第一部件與上述第二部件被形成為直接接觸的實施例，亦可能包含了有額外的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。為了簡化與清晰的目的，可以依照不同比例任意繪製各種部件。在圖式中，為了簡化，可以省略一些膜層/部件。
此外，空間相關用詞，例如“在…下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含部件的裝置之不同方位。裝置能夠以其他方式定向(旋轉90度或其他方向)，並且本文中所使用的空間相關用詞可以同樣地被相應地解釋。另外，術語“由...製成”可以表示“包含”或“由...組成”。此外，在隨後的製造過程中，在所描述的操作步驟之中/之間可能存在一個或多個額外的操作步驟，並且可以改變操作步驟的順序。在本揭露中，術語“A、B及C之中的一者”是指“A，B及/或C”(A、B、C，A及B，A及C，B及C，或A、B及C)，除非另有說明，否則不表示來自A的一個元件、來自B的一個元件及來自C的一個元件。與在一個實施例中描述的材料、構造、尺寸、製程及/或操作步驟相同或相似材料、構造、尺寸、製程及/或操作步驟可以在其他實施例中採用，並且可以省略詳細說明。
本文所揭露的實施例是有關於一種半導體裝置及其製造方法，尤其是有關於場效電晶體(field effect transistor, FET)的源極/汲極區域。這些實施例，例如，本文所揭露的實施例，通常不僅適用於鰭式場效電晶體(FinFET)，而且也適用於其他場效電晶體。
第1圖繪示出製程流程圖，而第2圖至第18圖繪示出依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段的剖面示意圖。應可理解的是，可以在第1圖及第2圖至第18圖所繪示的製程步驟之前、之間及之後提供額外的製程步驟，並且對於此方法的附加實施例，可以替換或省略所述的一些製程步驟。操作步驟/製程步驟的順序可以互換。
在第1圖的步驟S101中，如第2圖及第3圖所繪示，在基板10上形成一個或多個鰭片結構。可以藉由任何合適的方法以圖案化用於鰭式場效電晶體的鰭片結構。舉例而言，可使用一個或多個光微影製程(photolithography)將鰭片結構圖案化，包括雙重圖案化(double-patterning)製程或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化或多重圖案化製程結合了光微影製程及自對準製程(self-aligned process)，以創造具有較小節距的圖案，舉例而言，此圖案所具有的節距比使用單一直接光微影製程所能夠得到的節距更小。舉例而言，在一些實施例中，形成犧牲層於基板之上並使用光微影製程將其圖案化。使用自對準製程形成間隔物於經過圖案化的犧牲層旁。之後，移除犧牲層，並且可接著使用剩餘的間隔物將鰭片結構圖案化。結合光微影製程及自對準製程的多重圖案化製程通常導致形成一對鰭片結構。
在一些實施例中，形成罩幕層15於基板10上，以製造鰭片結構。舉例而言，可以藉由熱氧化製程及/或化學氣相沉積(chemical vapor deposition, CVD)製程而形成罩幕層15。舉例而言，基板10是p型矽或鍺基板，其具有雜質濃度在大約1×1015 cm-3 至大約1×1016 cm-3 的範圍內。在其他實施例中，基板是n型矽或鍺基板，其具有雜質濃度在大約1×1015 cm-3 至大約1×1016 cm-3 的範圍內。
另外，基板10可包括其他元素半導體，例如，鍺；化合物半導體包括：IV-IV族化合物半導體，例如，碳化矽(SiC)及矽鍺(SiGe)，III-V族化合物半導體，例如，砷化鎵(GaAs)、磷化鎵(GaP)、氮化鎵(GaN)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、磷砷化鎵(GaAsP)、氮化鎵鋁(AlGaN)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)及/或磷砷化銦鎵(GaInAsP)；或上述之組合。在一實施例中，基板10是絕緣體上覆矽(silicon-on-insulator, SOI)基板的矽層。當使用絕緣體上覆矽基板時，鰭片結構可以從絕緣體上覆矽基板的矽層突出或者可以從絕緣體上覆矽基板的絕緣體層突出。在後者的情況下，絕緣體上覆矽基板的矽層用於形成鰭片結構。也可以使用非結晶基板(例如，非結晶矽或非結晶碳化矽)或絕緣材料(例如，氧化矽)作為基板10。基板10可以包括已經適當地摻雜有雜質(例如，p型導電率或n型導電率)的各種區域。
在一些實施例中，罩幕層15包括，例如，墊氧化物(例如，氧化矽)層15A及氮化矽罩幕層15B。可以藉由使用熱氧化或化學氣相沉積製程而形成墊氧化物層15A。可以藉由物理氣相沉積(physical vapor deposition, PVD) (例如，濺鍍(sputtering)法)、化學氣相沉積、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)、常壓化學氣相沉積(atmospheric pressure chemical vapor deposition, APCVD)、低壓化學氣相沉積(low-pressure CVD, LPCVD)、高密度電漿化學氣相沉積(high density plasma CVD, HDPCVD)、原子層沉積(atomic layer deposition, ALD)及/或其他製程，而形成氮化矽罩幕層15B。
在一些實施例中，墊氧化物層15A的厚度在大約2 nm至大約15 nm的範圍內，且氮化矽罩幕層15B的厚度在大約2 nm至大約50 nm的範圍內。在罩幕層上進一步形成罩幕圖案。罩幕圖案是，例如，藉由微影操作步驟而形成的光阻圖案。
藉由使用罩幕圖案作為蝕刻罩幕，形成墊氧化物層及氮化矽罩幕層的硬罩幕圖案15，如第2圖所繪示。
接著，如第3圖所繪示，藉由使用硬罩幕圖案15作為蝕刻罩幕，藉由使用乾式蝕刻方法及/或濕式蝕刻方法的溝槽蝕刻將基板10圖案化為鰭片結構20。
在第3圖中，三個鰭片結構20設置於基板10之上。然而，鰭片結構的數量不限於三個。此數量可以小至一個或多於三個。在一些實施例中，鰭片結構的數量在5至1000的範圍內，其藉由在後續操作步驟中形成的源極/汲極磊晶層連接。在其他實施例中，鰭片結構的數量在5至100的範圍內，其藉由在後續操作步驟中形成的源極/汲極磊晶層連接。在某些實施例中，鰭片結構的數量在5至20的範圍內，其藉由在後續操作步驟中形成的源極/汲極磊晶層連接。另外，可以設置一個或多個虛置鰭片結構相鄰於鰭片結構20的兩側，以改善圖案化製程中的圖案保真度(pattern fidelity)。
鰭片結構20可以由與基板10相同的材料製成，並且可以從基板10連續地延伸。在本實施例中，鰭片結構由矽製成。鰭片結構20的矽層可以是本質(intrinsic)的，或者可以適當地摻雜有n型雜質或p型雜質。
鰭片結構20的寬度W1在一些實施例中是在大約5 nm至大約40 nm的範圍內，並且在其他實施例中是在大約7 nm至大約12 nm的範圍內。在一些實施例中，兩個鰭片結構之間的空間D1在大約10 nm至大約50 nm的範圍內。鰭片結構20的高度(沿著Z方向)在一些實施例中是在大約100 nm至大約300 nm的範圍內，並且在其他實施例中是在大約50 nm至100 nm的範圍內。
位於犧牲閘極結構40下方的鰭片結構20的下部分(參照第6A圖)可以被稱為井區域，而鰭片結構20的上部分可以被稱為通道區域。在犧牲閘極結構40下方，井區域被嵌埋在隔離絕緣層30中(參照第6A圖)，並且通道區域從隔離絕緣層30突出。通道區域的下部分也可以被嵌埋在隔離層30中大約1 nm至大約5 nm的深度。
在一些實施例中，井區域的高度在大約60 nm至100 nm的範圍內，並且通道區域的高度在一些實施例中是在大約40 nm至60 nm的範圍內，並且在其他實施例中是在大約38 nm至大約55 nm的範圍內。
在一些實施例中，在形成鰭片結構20之後，進一步蝕刻基板10以形成臺地形狀(mesa shape) 10M，如第4圖所繪示。在其他實施例中，先形成臺地形狀10M，然後才形成鰭片結構20。在一些特定的實施例中，不形成臺地形狀。
在形成鰭片結構20及臺地形狀10M之後，在第1圖的步驟S102中，形成隔離絕緣層30在鰭片結構之間的空間中及/或在一個鰭片結構與形成在基板10上方的另一元件之間的空間中。隔離絕緣層30也可以稱為「淺溝槽隔離(shallow-trench-isolation, STI)」層。隔離絕緣層30的絕緣材料可以包括一層或多層的氧化矽、氮化矽、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、氟摻雜的矽酸鹽玻璃(fluorine-doped silicate glass, FSG)或低介電常數(low-k)介電材料。可藉由低壓化學氣相沉積、電漿化學氣相沉積或流動式化學氣相沉積(flowable CVD)，而形成隔離絕緣層。在流動式化學氣相沉積中，可沉積可流動的介電材料而不是氧化矽。顧名思義，可流動的介電材料可以在沉積過程中「流動」，以填充具有高深寬比的間隙或空間。通常，將各種化學作用施加到含矽的前驅物中以使所沉積的薄膜流動。在一些實施例中，添加氮氫鍵(nitrogen hydride bonds)。可流動的介電質前驅物，特別是可流動的氧化矽前驅物的實例包括：矽酸鹽、矽氧烷、甲基倍半矽氧烷(methyl silsesquioxane, MSQ)、倍半矽氧烷氫(hydrogen silsesquioxane, HSQ)、甲基倍半矽氧烷/倍半矽氧烷氫、全氫矽氮烷(perhydrosilazane, TCPS)、全氫聚矽氮烷(perhydro-polysilazane, PSZ)、矽酸四乙酯(tetraethyl orthosilicate, TEOS)或矽烷基胺(silyl-amine，例如，三矽烷基胺(trisilylamine, TSA))。這些可流動的氧化矽材料是在多重操作步驟(multiple-operation)的製程中形成的。在沉積可流動膜之後，將其固化然後退火，以移除不想要的元素而形成氧化矽。當移除不想要的元素時，可流動膜緻密化並且收縮。在一些實施例中，進行多次退火製程。將該可流動膜固化並退火超過一次。可流動膜可以摻雜有硼及/或磷。
首先，將隔離絕緣層30形成為較厚的膜層，以使鰭片結構埋入此較厚的膜層中，並且使此較厚的膜層凹陷化，以暴露鰭片結構20的上部分，如第5圖所繪示。在一些實施例中，鰭片結構從隔離絕緣層30的上表面起算的高度H11是在大約20 nm至大約100 nm的範圍內，並且在其他實施例中是在大約30 nm至大約50 nm的範圍內。在使隔離絕緣層30凹陷化之後或之前，可以進行熱製程，例如，退火製程，以改善隔離絕緣層30的品質。在一些特定的實施例中，藉由使用快速熱退火(rapid thermal annealing, RTA)在惰性氣體環境(例如，氮氣、氬氣或氦氣環境)中，在大約900℃至大約1050℃的溫度下進行大約1.5秒至大約10秒。
在形成隔離絕緣層30之後，在第1圖的步驟S103中，形成犧牲閘極結構40於鰭片結構20之上，如第6A圖至第6C圖所繪示。第6A圖是例示性的立體示意圖。第6B圖是沿著第6A圖的剖線a-a所繪製的例示性的剖面示意圖，且第6C圖是沿著第6A圖的剖線b-b所繪製的例示性的剖面示意圖。第7圖、第8A圖、第10A圖及第11圖至第20圖也是沿著第6A圖的剖線b-b所繪製的剖面示意圖。第8B圖及第10B圖是沿著第6A圖的剖線c-c所繪製的剖面示意圖。
如第6A圖所繪示，犧牲閘極結構40在X方向上延伸，而鰭片結構20在Y方向上延伸。
為了製造犧牲閘極結構40，形成介電層及多晶矽層於隔離絕緣層30及暴露的鰭片結構20之上，之後進行圖案化操作步驟，以得到犧牲閘極結構，其中此犧牲閘極結構包括由多晶矽製成的閘極圖案44及犧牲介電層42。在一些實施例中，藉由使用硬罩幕對多晶矽層進行圖案化，並且此硬罩幕保留在閘極圖案44上而成為硬罩幕層46。硬罩幕層46包括一層或多層的絕緣材料。在一些實施例中，硬罩幕層46包括形成在氮化矽層46-1上方的氧化矽層46-2。在其他實施例中，硬罩幕層46包括形成在氧化矽層上方的氮化矽層。可以藉由化學氣相沉積、物理氣相沉積、原子層沉積、電子束蒸鍍(e-beam evaporation)或其他合適的製程，而形成用於硬罩幕層46的絕緣材料。在一些實施例中，犧牲介電層42可以包括一層或多層的氧化矽、氮化矽、氮氧化矽或高介電常數介電材料。在一些實施例中，犧牲介電層42的厚度是在大約2 nm至大約20 nm的範圍內，並且在其他實施例中是在大約2 nm至大約10 nm的範圍內。在一些實施例中，犧牲閘極結構的高度H12是在大約50 nm至大約400 nm的範圍內，並且在其他實施例中是在大約100 nm至200 nm的範圍內。
此外，在第1圖的步驟S104中，形成閘極側壁間隔物48於犧牲閘極圖案兩側的側壁上。側壁間隔物48包括一層或多層的絕緣材料，例如，二氧化矽(SiO2 )、氮化矽、氮氧化矽、氮碳氧化矽或氮碳化矽(SiCN)，其可藉由化學氣相沉積、物理氣相沉積、原子層沉積、電子束蒸鍍或其他合適的製程而形成。可以使用低介電常數介電材料作為側壁間隔物。藉由形成絕緣材料的毯覆式覆蓋層(blanket layer)而形成側壁間隔物48，並且對毯覆式覆蓋層可進行或不進行後非等向性蝕刻(post anisotropic etching)。在一實施例中，側壁間隔物層由基於氮化矽的(silicon nitride based)材料製成，例如，氮化矽、氮氧化矽、氮碳氧化矽或氮碳化矽。
在一些實施例中，在第1圖的步驟S105中，在閘極側壁間隔物48之前及/或之後，進行一個或多個離子佈植操作步驟以將離子佈植到鰭片結構的源極/汲極區域中，以形成輕摻雜汲極(lightly doped drain, LDD)結構。
然後，如第7圖所繪示，在第1圖的步驟S106中，形成鰭片罩幕層50 (鰭片側壁)於鰭片結構20之上。鰭片罩幕層50由介電材料製成，其中介電材料包括基於氮化矽的材料(例如，氮化矽、氮氧化矽、氮碳氧化矽或氮碳化矽)。在一實施例中，使用氮化矽作為鰭片罩幕層50。藉由化學氣相沉積、物理氣相沉積、原子層沉積、電子束蒸鍍或其他合適的製程，而形成鰭片罩幕層50。在一些實施例中，鰭片罩幕層50的厚度在大約3 nm至大約30 nm的範圍內。
在一些實施例中，各自分別地形成用於閘極結構的鰭片罩幕層50及側壁間隔物48。在其他實施例中，相同的毯覆式覆蓋層用於鰭片罩幕層50及側壁間隔物48。
在形成鰭片罩幕層50之後，在第1圖的步驟S107中，藉由乾式蝕刻及/或濕式蝕刻操作步驟，將鰭片結構20的上部分凹陷化，並且移除設置在從隔離絕緣層突出的鰭片結構的側面及頂表面上的鰭片罩幕層50的一部分。將鰭片結構20的上部分凹陷化(蝕刻)至一個高度位置，其中此高度位置等於或低於位在隔離絕緣層30上的鰭片罩幕層50的上表面，如第8A圖至第8C圖所繪示。
在一些實施例中，各自分別形成用於n型場效電晶體和p型場效電晶體的凹口25。在一些實施例中，首先在覆蓋層(例如，氮化矽)覆蓋用於p型場效電晶體的區域的同時，首先形成用於n型場效電晶體的凹口25 (以及後續的磊晶層)，之後，在覆蓋層覆蓋n型場效電晶體的區域的同時，形成用於p型場效電晶體的電晶體凹口25 (以及後續的磊晶層)(參照第1圖的步驟S113和步驟S114)。
在一些實施例中，經過凹陷化的鰭片結構20的頂部(凹口25的底部)具有W形或波浪形(可以統稱為「去腳化形狀(de-footing shape)」)，如第8B圖及第8C圖所繪示，其中第8B圖及第8C圖是沿著閘極延伸方向(X)的剖面示意圖。在W形中，沿著Y方向從一個邊緣到另一個邊緣，凹口的深度增加而具有第一底部，凹口的深度減小而具有局部波峰，凹口的深度增加而具有第二底部，並且凹口的深度減小。在一些實施例中，凹口25沿著X方向的剖面也具有W形。在其他實施例中，凹口25沿著X方向的剖面為具有圓角(rounded corner)的U形。
如第8B圖及第8C圖所繪示，W形凹口25具有兩個底部(深)部分及一個中央(淺)部分，此中央(淺)部分位於兩個底部部分之間並且具有比兩個底部部分更淺的深度。在一些實施例中，底部部分位於從閘極側壁間隔物48的側面朝向相鄰的犧牲閘極結構橫向測量的距離P1處，如第8C圖所繪示。在其他實施例中，凹口25的底部具有波浪形狀，包括三個或更多個具有相同或不同深度的底部。在一些實施例中，距離P1是在大約5 nm至大約10 nm的範圍內，並且在其他實施例中是在大約7 nm至大約8 nm的範圍內。在一些實施例中，兩個底部部分具有實質上相同的深度(差異小於0.5 nm)，並且在其他實施例中，底部部分的其中一者比另一者更深。在一些實施例中，底部的深度H2是在大約45 nm至大約65 nm的範圍內，並且在其他實施例中是在大約50 nm至大約60 nm的範圍內，取決於設計與製程要求。在一些實施例中，中心部分(兩個底部之間的最淺部分)的深度H1小於深度H2，並且是在大約50 nm至大約70 nm的範圍內，並且在其他實施例中是在大約55nm至大約65 nm的範圍內，取決於設計和製程要求。在一些實施例中，比率H1/H2在大約0.85至0.95的範圍內。
在一些實施例中，如第8B圖所繪示，凹口25橫向地穿透側壁間隔物48下方的鰭片結構的一部分。穿透量P2是在側壁間隔物48的厚度的大約10%至大約90%的範圍內。在其他實施例中，凹口橫向地朝著虛置閘極電極44的一部分下方延伸。穿透量P2是在側壁間隔物48的厚度的大約10%至大約90%的範圍內。穿透量P2定義了凹口25 (源極/汲極磊晶層將於後續形成)到閘極電極的接近程度(proximity)，其可根據所需的裝置效能而設置。
在一些實施例中，當將另一犧牲閘極結構40設置於鰭片結構20之上時，從一個閘極結構到另一閘極結構的鰭片結構20的一部分被凹陷化，如第8B圖所繪示。在其他實施例中，凹口25的一端(例如，第8B圖中的右端)由隔離絕緣層30定義。因此，凹口在這一端的尺寸是藉由自對準方式而定義。在一些實施例中，形成底切(undercut)部分，其將有助於源極/汲極磊晶層的磊晶成長。
藉由使用第19圖所繪示的電漿蝕刻裝置1000的不對稱脈衝偏壓蝕刻(asymmetric pulsed-bias etching)操作步驟，將鰭片結構20凹陷化，以形成W形底部。第9A圖及第9B圖繪示出根據本揭露的實施例的脈衝偏壓蝕刻操作步驟。在一些實施例中，將基板10放置在蝕刻腔體的晶圓平台1100上，並且對基板10及/或晶圓平台1100施加偏壓，例如，直流(DC)電壓。在一些實施例中，將射頻(RF)功率(變壓器耦合電漿(transformer coupled plasma, TCP)功率)施加到相對電極(counter electrode) 1200，相對電極1200是設置在蝕刻腔體上方或周圍的線圈。
在電漿蝕刻操作步驟期間，將直流偏壓(DC bias voltage)施加到晶圓平台1100，並且將RF功率施加到TCP電極。在TCP電漿中，將線圈電極1200設置在電漿蝕刻腔體上方或周圍，並且將RF功率施加到線圈電極1200。在脈衝偏壓方法中，RF電壓的功率是恆定的，而以脈衝方式施加偏壓，如第9A圖所繪示。在非對稱脈衝偏壓方法中，如第9B圖所繪示，以脈衝方式施加偏壓，同時也藉由施加脈衝而改變RF電壓的功率。如第9B圖所繪示，在一些實施例中，當偏壓為高或開啟(on)時，RF電壓的功率為低(S1)，而當偏壓為低或關閉(off)時，RF電壓的功率為高(S2)。在非對稱脈衝偏壓方法中，由於RF電壓S2與偏壓V2之間的電位差很大，所以產生具有垂直方向運動的更多的受能物質(energized species，例如，離子)，而與脈衝偏壓方法相比，鈍化效應(passivation effect)較小。當RF電壓與偏壓之間的電位差較小時(S1/V1條件)，類似於第9A圖，離子具有較少的能量以及較少的垂直方向運動，並且當RF電壓與偏壓之間的電位差較大時(S2/V2條件)，如第9B圖所繪示，離子具有較多的能量以及較多的垂直方向運動。電漿乾式蝕刻產生來自於蝕刻氣體及被蝕刻元件的副產物。一些副產物是揮發性的，並通過真空泵浦抽除，並且一些副產物作為鈍化劑沉積在結構的表面上，以保護結構免受蝕刻。如第9B圖所繪示，當產生更多較高能量的離子時，則鈍化層的沉積被抑制或是所沉積的鈍化層被蝕刻。藉由控制脈衝偏壓及脈衝RF電壓的一個或多個參數，可以控制副產物的沉積及蝕刻，並得到所需的凹口25的輪廓。
第9C圖繪示出根據本揭露的實施例的不對稱脈衝偏壓電漿蝕刻操作步驟的各種條件及所得到的結構。在一些實施例中，直流脈衝偏壓(V1)的高(或開啟)值在大約200 V至大約400 V的範圍內，並且直流脈衝偏壓(V2)的低值在大約100 V至150 V的範圍內。如果V1過高，則可能會損壞罩幕層。在一些實施例中，直流脈衝偏壓的低值為零(關閉)。在一些實施例中，RF電壓(S1)的功率的低值在大約300 W至大約500 W的範圍內，並且RF電壓(S2)的功率的高值在大約1000 W至大約1500 W的範圍內。不對稱脈衝偏置蝕刻的一個週期(單位週期)在一些實施例中是在大約0.5秒至大約20秒的範圍內，在其他實施例中是在大約5秒至大約15秒的範圍內。在一個實施例中(條件1)，RF功率脈衝的負載比(duty ratio，即，開啟/高-對-關閉/低比)是在大約10%至大約30%的範圍內，在另一個實施例中(條件2)是在大約40%至60%的範圍內，並且在其他實施例中(條件3)是在大約70%至大約90%的範圍內。負載比可以是5%、10%、20%、30%、40%、50%、60%、70%、80%及90%之中的兩個值的任意範圍。在一些實施例中，負載比在蝕刻期間會變化。舉例而言，負載比從低值(例如，5%至40%)與高值(例如，70%至90%)反複變化。在一些實施例中，偏壓的負載比與RF電壓的負載比是相同的。在其他實施例中，偏壓的負載比與RF電壓的負載比是彼此不同的。在一些實施例中，偏壓的脈衝與RF電壓的脈衝是同步的(synchronous)。在其他實施例中，偏壓的脈衝的相位從RF電壓的脈衝的相位偏移。在一些實施例中，相位差是脈衝偏壓的一個週期的大約10%至大約50%。藉由調整相位差，可以控制具有較大垂直動量的離子的量。在一些實施例中，直流偏壓及/或RF功率的開啟/關閉或低/高的頻率是在大約10 Hz至大約1 kHz的範圍內，並且在其他實施例中是在大約100 Hz至大約500 Hz的範圍內。在一些實施例中，直流偏壓的頻率等於脈衝RF電壓的頻率，並且在其他實施例中，直流偏壓的頻率與脈衝RF電壓的頻率不同。在一些實施例中，非對稱脈衝偏置蝕刻期間的壓力是在大約1 mTorr至大約100 mTorr的範圍內，並且在其他實施例中是在大約10 mTorr至大約50 mTorr的範圍內。
在一些實施例中，非對稱脈衝偏壓蝕刻是蝕刻及沉積操作步驟的重複。在「開啟」期間，鰭片結構被蝕刻，而在「關閉」期間，副產物的沉積速率大於蝕刻速率。如第9B圖及第9C圖所繪示，當負載比增加時，垂直離子(低角度離子)的數量增加。
在一些實施例中，蝕刻氣體包括含鹵素的氣體，例如，溴化氫。在一些實施例中，將溴化氫用惰性氣體(例如，氦氣及/或氬氣)稀釋。在一些實施例中，溴化氫與稀釋氣體的流量比是在大約0.3至大約0.7的範圍內，並且在其他實施例中，流量比是在大約0.4至大約0.6的範圍內。
在一些實施例中，藉由調整蝕刻條件，例如，過蝕刻(over-etching)時間，鰭片罩幕層50保留在隔離絕緣層30的上表面上。在一些實施例中，剩餘的鰭片罩幕層50的厚度是在大約2 nm至大約10 nm的範圍內。
在一些實施例中，半導體裝置包括記憶區域(例如，靜態隨機存取記憶體(static random access memory, SRAM))及邏輯電路區域。一般而言，記憶區域的圖案密度大於邏輯電路區域的圖案密度。當區域之間的圖案密度不同時，電漿乾式蝕刻中的微負載效應(micro-loading effect)會阻止同時蝕刻稠密區域與稀疏區域，因此需要兩次或更多次的蝕刻操作步驟(也需要一次或更多次的微影操作步驟)。如上所述的非對稱脈衝偏壓蝕刻操作步驟可以降低微負載效應的影響，因此可以同時乾式蝕刻稠密區域與稀疏區域。
在一些實施例中，在第1圖的步驟S108中，進行清潔操作步驟。在一些實施例中，清潔操作步驟包括使用加熱的酸溶液(硫酸與過氧化氫的混合物)進行濕式清潔，以移除蝕刻操作步驟的副產物。
之後，在第1圖的步驟S109中，如第10A圖及第10B圖所繪示，形成用於n型場效電晶體的磊晶源極/汲極結構60於經過凹陷化的鰭片結構20之上。磊晶源極/汲極結構60由一層或多層的半導體材料製成，此半導體材料層具有與鰭片結構20 (通道區域)的晶格常數不同的晶格常數。當鰭片結構由矽製成時，磊晶源極/汲極結構60包括用於n通道鰭式場效電晶體的磷化矽(SiP)、碳化矽或磷碳化矽(SiCP)。磊晶源極/汲極結構60磊晶地形成於經過凹陷化的鰭片結構的上部分之上。
可以藉由使用含矽氣體(例如，矽甲烷(SiH4 )、矽乙烷(Si2 H6 )或二氯矽甲烷(SiCl2 H2 ))；含碳氣體(例如，甲烷(CH4 )或乙烷(C2 H6 ))；及/或摻質氣體(例如，磷化氫(PH3 ))，在大約600℃至800℃的溫度與大約80 Torr至150 Torr的壓力下成長源極/汲極磊晶層60。如上所述，可以藉由單獨的磊晶製程而形成用於n通道場效電晶體的源極/汲極結構及用於p通道場效電晶體的源極/汲極結構。
由於鰭片結構與鰭片罩幕層50之間的空間相對較小，其中鰭片罩幕層50是保留在鰭片結構與經過凹陷化的鰭片結構20之間的隔離絕緣層的上表面上，因此形成在每一個第一鰭片結構20之上的相鄰的磊晶源極/汲極結構合併，使得藉由合併的第二磊晶源極/汲極結構60與鰭片罩幕層50在隔離絕緣層30的上表面上形成空孔或間隙(氣隙) 65，如第10A圖所繪示。
特別是，由於隔離絕緣層30的上表面上的鰭片罩幕層50，所以空孔65的高度H3比沒有鰭片罩幕層50保留在隔離絕緣層30的上表面上的情況更大。在一些實施例中，從鰭片罩幕層50的上表面測量，空孔的高度H3是在大約10 nm至大約30 nm的範圍內，並且在其他實施例中是在大約15 nm至大約25 nm的範圍內。另外，由於保留了鰭片罩幕層50，所以隔離絕緣層30在鰭片蝕刻期間受到保護。
在一些實施例中，在第1圖的步驟S110中，在形成用於n型場效電晶體的磊晶層之後，移除鰭片側壁。在一些實施例中，在第1圖的步驟S110中，也移除覆蓋p型區域的覆蓋層，然後，在第1圖的步驟S111中，進行清潔操作步驟。
然後，相似於步驟S106的操作步驟，在第1圖的步驟S112中，形成用於p型場效電晶體的鰭片側壁，然後，在第1圖的步驟S113中，形成用於p型場效電晶體的凹口於鰭片結構的源極/汲極區域中。製作用於p型場效電晶體的凹口的製程與製作用於n型場效電晶體的凹口22的製程相同或相似。在第1圖的步驟S114中，進行類似於步驟S108的清潔操作步驟。
然後，在第1圖的步驟S115中，形成用於p型場效電晶體的磊晶源極/汲極結構於經過凹陷化的鰭片結構20之上。磊晶源極/汲極結構由一層或多層的半導體材料製成，此半導體材料層具有與鰭片結構20 (通道區域)的晶格常數不同的晶格常數。當鰭片結構由矽製成時，磊晶源極/汲極結構包括用於p通道鰭式場效電晶體的矽鍺或鍺。磊晶源極/汲極結構磊晶地形成於經過凹陷化的鰭片結構的上部分之上。可以藉由使用含矽氣體(例如，矽甲烷(SiH4 )、矽乙烷(Si2 H6 )或二氯矽甲烷(SiCl2 H2 ))；及含鍺氣體(例如，鍺甲烷(GeH4 )、鍺乙烷(Ge2 H6 )或二氯鍺甲烷(GeCl2 H2 ))，在大約600℃至800℃的溫度與大約80 Torr至150 Torr的壓力下成長源極/汲極磊晶層。在一些實施例中，源極/汲極磊晶層還包括硼。第10A圖至第10D圖及第11圖至第18圖所繪示的結構可以應用於p型場效電晶體。
第10C圖及第10D圖繪示出根據本揭露實施例的在藉由電漿蝕刻操作步驟的各種條件所形成的凹口上方成長的磊晶層的剖面示意圖。在一些實施例中，當源極/汲極磊晶層60形成在W形凹口上方時，與凹口具有V形或U形的情況相比，磊晶層60可以具有更大的體積。在第10C圖中，高度G1與G2對應於在第8B圖及第8C圖中繪示的深度H1與H2。高度C1是從鰭片結構20的上表面(鰭片結構與犧牲閘極介電層之間的界面)測量的磊晶層60的頂部的高度。在一些實施例中，中心部分處的高度G1是在大約50 nm至大約70 nm的範圍內，並且在其他實施例中是在大約55 nm至大約65 nm的範圍內，取決於設計和製程要求。在一些實施例中，在深底部上的高度G2是在大約50 nm至大約70 nm的範圍內，並且在其他實施例中是在大約55 nm至大約65 nm的範圍內，取決於設計和製程要求。在一些實施例中，比率G1/G2是在大約0.9至1.05的範圍內，並且在其他實施例中是在大約0.92至1.01的範圍內。在一些實施例中，高度C1是在大約0.2 nm至大約7 nm的範圍內，並且在其他實施例中是在大約0.3 nm至大約5 nm的範圍內。
在一些實施例中，在第1圖的步驟S116中，如第11圖所繪示，在形成磊晶源極/汲極結構60之後，形成矽化物層70於磊晶源極/汲極結構60之上。形成金屬材料於磊晶源極/汲極結構60之上，並且進行退火操作步驟以形成矽化物層70，金屬材料包括，例如，鎳、鈦、鉭及/或鎢。在其他實施例中，形成矽化物材料於磊晶源極/汲極結構60之上，並且可以進行退火操作步驟，矽化物材料包括例如，矽化鎳(NiSi)、矽化鈦(TiSi)、矽化鉭(TaSi)及/或矽化鎢(WSi)。退火操作步驟在大約250℃至大約850℃的溫度下進行。藉由化學氣相沉積或原子層沉積而形成金屬材料或矽化物材料。在一些實施例中，矽化物層70的厚度在大約4 nm至大約10 nm的範圍內。在退火操作步驟之前或之後，選擇性地移除形成在隔離絕緣層30之上的金屬材料或矽化物材料。
然後，在第1圖的步驟S117中，如第12圖中所繪示，形成用以作為接觸蝕刻停止層的絕緣層80於金屬閘極結構及源極/汲極結構60之上，然後形成層間介電層85。絕緣層80是一層或多層的絕緣材料。在一實施例中，絕緣層80由使用化學氣相沉積而形成的氮化矽製成。用於層間介電層85的材料包括，例如，矽、氧、碳及/或氫的化合物，例如，氧化矽、矽氧碳氫化合物(SiCOH)及碳氧化矽(SiOC)。有機材料(例如，聚合物)可以用於層間介電層85。
然後，在第1圖的步驟S118中，藉由使用閘極替換技術以形成金屬閘極結構。在形成層間介電層85之後，進行化學機械研磨操作步驟，以暴露虛置閘極電極44。然後移除虛置閘極結構(虛置閘極電極44及虛置閘極介電層42)，並且使用金屬閘極結構(金屬閘極電極及閘極介電層)替換。第13圖繪示出切割閘極結構的剖面示意圖。
藉由適當的蝕刻製程分別移除虛置閘極電極44與虛置閘極介電層42，以形成閘極開口。形成包括閘極介電層102及金屬閘極電極104的金屬閘極結構於閘極開口中。
在一些實施例中，閘極介電層102形成於界面層(未繪示)之上，其中此界面層設置於鰭片結構20的通道層之上。在一些實施例中，界面層可以包括具有0.2 nm至1.5 nm的厚度的氧化矽或氧化鍺。在其他實施例中，界面層的厚度在大約0.5 nm至大約1.0 nm的範圍內。
閘極介電層102包括一層或多層的介電材料，例如，氧化矽、氮化矽或高介電常數介電材料、其他合適的介電材料及/或上述之組合。高介電常數介電材料的示例包括二氧化鉿(HfO2 )、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2 -Al2 O3 ) 合金、其他合適的高介電常數介電材料及/或上述之組合。藉由，例如，化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、其他合適的方法及/或上述之組合，而形成閘極介電層。在一些實施例中，閘極介電層的厚度是在大約1 nm至大約10 nm的範圍內，並且在其他實施例中是在大約2 nm至大約7 nm的範圍內。
形成金屬閘極電極104於閘極介電層之上。金屬閘極電極104包括一層或多層的任何合適的金屬材料，例如，鋁、銅、鈦、鉭、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦(TiN)、氮化鎢(WN)、鋁鈦(TiAl)合金、氮化鋁鈦(TiAlN)、氮碳化鉭(TaCN)、碳化鉭(TaC)、氮化矽鉭(TaSiN)、金屬合金、其他合適的材料及/或上述之組合。
在本揭露的一些特定實施例中，在閘極介電層與金屬閘極電極之間插入一個或多個功函數調整層(未繪示)。功函數調整層由單層的導電材料製成，例如，氮化鈦、氮化鉭、碳化鋁鉭(TaAlC)、碳化鈦(TiC)、碳化鉭(TaC)、鈷、鋁、鋁鈦(TiAl)合金、鈦鉿(HfTi)合金、矽化鈦、矽化鉭或碳化鋁鈦(TiAlC)，或者，可以是多層結構，且由這些材料中的兩個或兩個以上的材料製成。對於n通道鰭式場效電晶體，使用氮化鉭、碳化鋁鉭、氮化鈦、碳化鈦、鈷、鋁鈦合金、鈦鉿合金、矽化鈦及矽化鉭中的一種或多種作為功函數調整層，而對於p通道鰭式場效電晶體，使用碳化鋁鈦、鋁、鋁鈦合金、氮化鉭、碳化鋁鉭、氮化鈦、碳化鈦及鈷中的一種或多種作為功函數調整層。
在沉積用於金屬閘極結構的適當材料之後，進行平坦化(例如，CMP化學機械研磨)操作步驟。
在形成金屬閘極結構之後，在金屬閘極結構及層間介電層85之上形成一個或多個層間介電層。將層間介電層統稱為層間介電層86，如第14圖所繪示。
在第1圖的步驟S119中，藉由使用包括微影的圖案化操作步驟，在層間介電層86及絕緣層80中形成接觸孔90，以暴露具有矽化物層70的磊晶源極/汲極結構60，如第14圖所繪示。
然後，用導電材料填充接觸孔，而形成接觸插塞100，如第15圖所繪示。接觸插塞100可以包括單層或多層的任何合適的金屬，例如，鈷、鎢、鈦、鉭、銅、鋁及/或鎳及/或上述金屬之氮化物。
在形成接觸插塞之後，進行進一步的互補式金屬氧化物半導體(CMOS)製程以形成各種部件，例如，額外的層間介電層、接觸/通孔、內連線金屬層及鈍化層等。
在一些實施例中，在打開接觸孔90之後，形成矽化物層70。在這種情況下，在形成如第10A圖及第10B圖所繪示的磊晶源極/汲極結構60之後，不形成矽化物層而直接形成金屬閘極結構、絕緣層80 (接觸蝕刻停止層)及層間介電層86。之後，在絕緣層80及層間介電層86中形成接觸孔，以暴露磊晶源極/汲極結構60的上表面，然後形成矽化物層於磊晶源極/汲極結構60的上表面上。在形成矽化物層之後，在接觸孔中形成導電材料，而形成接觸插塞。
第16圖及第17圖是依據本揭露之另一實施例之製造鰭式場效電晶體的各個階段的剖面示意圖。在以下的實施例中，可以採用與前述實施例所描述的材料、配置、尺寸、製程及/或操作步驟相同或相似的材料、配置、尺寸、製程及/或操作步驟，並且可省略詳細說明。
在如第8A圖及第8B圖所描述的鰭片罩幕層50及鰭片結構20的凹口蝕刻期間，設置在鰭片結構20的側壁上的鰭片罩幕層50的一些下部分保留而並未被蝕刻移除，而形成套筒狀(sleeve-like)部分55，如第16圖所繪示。在一些實施例中，套筒狀部分55的高度H4在大約1 nm至大約10 nm的範圍內。
然後，相似於第8A圖，形成磊晶源極/汲極結構60，從而形成空孔65’，如第17圖所繪示。由於套筒狀部分55，在本實施例中，空孔65’的高度H5大於第10A圖中的高度H3。在一些實施例中，高度H5在大約20 nm至大約35 nm的範圍內。
在本揭露中，由於在源極/汲極磊晶層與隔離絕緣層(STI)之間形成空孔，所以可以減小在源極/汲極結構處的寄生電容。此外，藉由使鰭片罩幕層(例如，氮化矽)保留在隔離絕緣層的上表面上，空孔的高度(尺寸)可以更大。
第18圖是依據本揭露之一實施例之半導體裝置的剖面示意圖。在以下的實施例中，可以採用與前述實施例所描述的材料、配置、尺寸、製程及/或操作步驟相同或相似的材料、配置、尺寸、製程及/或操作步驟，並且可省略詳細說明。
如第18圖所繪示，設置多個鰭片結構20，舉例而言，5至20個(例如，9個)鰭片結構20於基板10之上，並且形成合併的源極/汲極磊晶結構60於鰭片結構之上。在第18圖中，省略了蝕刻停止層。如上所述，源極/汲極磊晶層60從經過凹陷化的鰭片結構的圓角形狀成長。圓角形狀以這樣的方式影響源極/汲極磊晶層的成長，使得磊晶層更可能合併而形成合併的磊晶結構。在一些實施例中，合併的磊晶層的上表面具有不平坦的表面，並且合併的磊晶層的上表面在X方向上的波峰-到-波谷值(peak-to-valley value)是在大約5 nm至大約20 nm的範圍內，在其他實施例中是在大約7 nm至大約15 nm的範圍內。波峰-到-波谷值是在從左起第二個鰭片結構上方的部分與從右起第二個鰭片結構上方的部分之間進行測量。
在一些實施例中，如第18圖所繪示，合併的源極/汲極磊晶層60通過接觸插塞100A及金屬線路110A電性耦合到電路元件，並且通過接觸插塞100B及金屬線路110B電性耦合到不同的電路元件。在這種情況下，在一些實施例中，設置兩個或更多個閘極電極於多個鰭片結構之上。
在本揭露的實施例中，藉由使用不對稱脈衝偏壓蝕刻形成W形凹口，可以改善源極/汲極磊晶層的特性。非對稱脈衝偏壓蝕刻控制凹口的形狀，其繼而控制源極/汲極磊晶層的形狀(例如，底部剖面輪廓)。磊晶層的體積與形貌(topography)得到最佳化，如此進一步改善磊晶層與源極/汲極接觸(例如，氮化鈦阻障層)之間的接觸面積，以控制裝置的遷移率(mobility)。
應可理解的是，在本文中並非必須討論所有優點，沒有任何特定的優點需要對應於所有實施例或示例，並且其他實施例或示例可以提供不同的優點。
依據本揭露的一實施例，提供一種製造包括鰭式場效電晶體的半導體裝置的製造方法。上述製造方法包括形成鰭片結構於基板之上。其中上述鰭片結構在平面圖中在第一方向上延伸。上述製造方法包括形成隔離絕緣層於上述基板之上，使得上述鰭片結構的下部分嵌埋於上述隔離絕緣層中，且上述鰭片結構的上部分從上述隔離絕緣層暴露。上述製造方法包括形成閘極結構於上述鰭片結構的一部分之上，其中上述閘極結構在第二方向上延伸，且上述第二方向在平面圖中與上述第一方向交叉。上述製造方法包括在從上述隔離絕緣層突出並且未被上述閘極結構覆蓋的上述鰭片結構的側壁上以及在上述隔離絕緣層的上表面上形成鰭片罩幕層。上述製造方法包括藉由電漿蝕刻製程，凹陷化上述鰭片結構的源極/汲極區域，以形成凹口。上述製造方法包括形成磊晶源極/汲極結構於上述鰭片結構中的上述凹口之上。其中上述電漿蝕刻製程包括施加脈衝偏壓與具有脈衝功率的RF電壓。在前述及後述的一個或多個實施例中，當上述脈衝偏壓為高，則上述脈衝功率為低。在前述及後述的一個或多個實施例中，上述脈衝偏壓與上述脈衝功率包括負載比在70%至90%的範圍內。在前述及後述的一個或多個實施例中，上述脈衝偏壓與上述脈衝功率的每一個週期的負載比在70%至90%的範圍內。在前述及後述的一個或多個實施例中，上述脈衝偏壓包括高值在300 V至500 V的範圍內，以及低值在100 V至150 V的範圍內。在前述及後述的一個或多個實施例中，上述脈衝偏壓包括高值在200 V至400 V的範圍內，以及低值在100 V至150 V的範圍內。在前述及後述的一個或多個實施例中，上述RF電壓包括高輸入功率在1000 W至1500 W的範圍內，以及低輸入功率在300 W至500 W的範圍內。在前述及後述的一個或多個實施例中，上述電漿蝕刻製程包括施加溴化氫氣體及氦氣。在前述及後述的一個或多個實施例中，上述溴化氫氣體與上述氦氣的流量比率為0.3至0.7的範圍內。在前述及後述的一個或多個實施例中，上述電漿蝕刻製程包括施加溴化氫氣體及一種或多種惰性氣體。在前述及後述的一個或多個實施例中，上述溴化氫氣體與上述一種或多種惰性氣體的流量比率為0.3至0.7的範圍內。在前述及後述的一個或多個實施例中，上述電漿蝕刻製程是在1 mTorr至100 mTorr的範圍內的壓力下進行。在前述及後述的一個或多個實施例中，上述凹口的底部具有W形或波浪形。在前述及後述的一個或多個實施例中，上述脈衝偏壓與上述脈衝功率的一個週期在0.5秒至20秒的範圍內。在前述及後述的一個或多個實施例中，上述脈衝偏壓與上述脈衝功率的一個週期具有高值時間及低值時間在0.5秒至20秒的範圍內。
依據本揭露的另一實施例，提供一種製造包括鰭式場效電晶體的半導體裝置的製造方法。上述製造方法包括形成多個鰭片結構於基板之上。其中在平面圖中，上述多個鰭片結構在第一方向上延伸並且在與第一方向交叉的第二方向上排列。上述製造方法包括形成隔離絕緣層於上述基板之上，使得上述多個鰭片結構的多個下部分嵌埋於上述隔離絕緣層中，且上述多個鰭片結構的多個上部分從上述隔離絕緣層暴露。上述製造方法包括在從上述隔離絕緣層突出的上述多個鰭片結構的多個源極/汲極區域的側壁上形成鰭片罩幕層。上述製造方法包括凹陷化上述多個鰭片結構的上述多個源極/汲極區域，以形成多個凹口。上述製造方法包括形成閘極結構於上述多個鰭片結構的上述多個凹口的每一者之上，以形成合併的源極/汲極磊晶層。其中在凹陷化上述多個源極/汲極區域的過程中，使用結合了蝕刻及沉積製程的電漿蝕刻製程，上述電漿蝕刻製程包括施加脈衝偏壓與具有脈衝功率的RF電壓，以及上述多個凹口的每一者的底部具有W形或波浪形。在前述及後述的一個或多個實施例中，上述凹口的深度為50 nm到70 nm的範圍內。在前述及後述的一個或多個實施例中，上述深度是不均勻的。在前述及後述的一個或多個實施例中，最大深度與最小深度之間的差值為0.5 nm至5 nm的範圍內。在前述及後述的一個或多個實施例中，上述凹口的底部具有W形。在前述及後述的一個或多個實施例中，耦接至上述源極/汲極磊晶層的上述多個鰭片結構的數量為5至20。在前述及後述的一個或多個實施例中，上述底部具有W形，且上述W形具有兩個較深部分及一個較淺部分設置於上述兩個較深部分之間，其中上述較淺部分具有一深度小於上述較深部分。在前述及後述的一個或多個實施例中，在上述較深部分中較深的一者處的一深度與在上述較淺部分處的一深度之間的差值為0.5 nm至5 nm的範圍內。在前述及後述的一個或多個實施例中，上述電漿蝕刻製程包括施加脈衝偏壓與具有脈衝功率的RF電壓。在前述及後述的一個或多個實施例中，當上述脈衝偏壓為高，則上述脈衝功率為低。在前述及後述的一個或多個實施例中，上述脈衝偏壓與上述脈衝功率包括負載比在70%至90%的範圍內。在前述及後述的一個或多個實施例中，上述脈衝偏壓與上述脈衝功率的每一個週期的負載比在70%至90%的範圍內。在前述及後述的一個或多個實施例中，在凹陷化上述多個源極/汲極區域期間，上述脈衝偏壓的負載比與上述脈衝功率的負載比的其中一者改變。在前述及後述的一個或多個實施例中，上述脈衝偏壓包括高值在300 V至500 V的範圍內，以及低值在100 V至150 V的範圍內，以及上述RF電壓包括高輸入功率在1000 W至1500 W的範圍內，以及低輸入功率在300 W至500 W的範圍內。在前述及後述的一個或多個實施例中，上述脈衝偏壓包括高值在200 V至400 V的範圍內，以及低值在100 V至150 V的範圍內，以及上述RF電壓包括高輸入功率在1000 W至1500 W的範圍內，以及低輸入功率在300 W至500 W的範圍內。在前述及後述的一個或多個實施例中，上述脈衝偏壓的脈衝與上述RF電壓的脈衝是同步的。
依據本揭露的另一實施例，提供一種半導體裝置。上述半導體裝置包括：隔離絕緣層設置於基板之上；多個鰭片結構設置於基板上並且在平面圖中在第一方向上延伸；閘極結構設置於多個鰭片結構的多個部分之上，並且在與第一方向交叉的第二方向上延伸；源極/汲極磊晶層；以及介電層設置於隔離絕緣層的上表面上。未被上述閘極結構覆蓋的上述多個鰭片結構被凹陷化至上述隔離絕緣層的上述上表面之下，在經過凹陷化的上述鰭片結構之上形成源極/汲極磊晶層，並且上述源極/汲極磊晶層與每一個經過凹陷化的上述鰭片結構之間的界面具有W形。
依據本揭露的另一實施例，提供一種半導體裝置。上述半導體裝置包括隔離絕緣層設置於基板之上；鰭片結構設置於上述基板之上並且在平面圖中在第一方向上延伸；閘極結構設置於該鰭片結構的一部分之上；源極/汲極磊晶層設置於上述鰭片結構的源極/汲極區域之上；以及介電層設置於上述隔離絕緣層的上表面上，其中在上述源極/汲極磊晶層與上述鰭片結構的上述源極/汲極區域之間的界面具有W形。
前述內文概述了許多實施例的部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10:基板 10M:臺地形狀 15:罩幕層 15A:墊氧化物層 15B:氮化矽罩幕層 20:鰭片結構 25:凹口 30:隔離絕緣層 40:犧牲閘極結構 42:犧牲介電層(虛置閘極介電層) 44:閘極圖案(虛置閘極電極) 46:硬罩幕層 46-1:氮化矽層 46-2:氧化矽層 48:閘極側壁間隔物(側壁間隔物) 50:鰭片罩幕層 55:套筒狀部分 60:源極/汲極磊晶結構(源極/汲極磊晶層) 65:空孔(間隙) 65’:空孔 70:矽化物層 80:絕緣層(接觸蝕刻停止層) 85:層間介電層 86:層間介電層 90:接觸孔 100:接觸插塞 100A:接觸插塞 100B:接觸插塞 110A:金屬線路 110B:金屬線路 102:閘極介電層 104:金屬閘極電極 1000:電漿蝕刻裝置 1100:晶圓平台 1200:相對電極 C1:高度 D1:空間 G1:高度 G2:高度 H1:深度 H2:深度 H3:高度 H4:高度 H5:高度 H11:高度 H12:高度 P1:距離 P2:穿透量 S101:步驟 S102:步驟 S103:步驟 S104:步驟 S105:步驟 S106:步驟 S107:步驟 S108:步驟 S109:步驟 S110:步驟 S111:步驟 S112:步驟 S113:步驟 S114:步驟 S115:步驟 S116:步驟 S117:步驟 S118:步驟 S119:步驟 S1:RF電壓 S2:RF電壓 V1:直流脈衝偏壓 V2:直流脈衝偏壓 W1:寬度
依據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，依據本產業的一般作業，圖式並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的製程流程圖。 第2圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段之一的剖面示意圖。 第3圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段之一的剖面示意圖。 第4圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段之一的剖面示意圖。 第5圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段之一的剖面示意圖。 第6A圖、第6B圖及第6C圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段之一的多個視圖。 第7圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段之一的剖面示意圖。 第8A圖、第8B圖及第8C圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段之一的多個剖面示意圖。 第9A圖、第9B圖及第9C圖是依據本揭露之一些實施例之製造半導體裝置的操作步驟的蝕刻操作步驟。 第10A圖、第10B圖、第10C圖及第10D圖是依據本揭露之一些實施例之製造半導體裝置的操作步驟的各個階段之一的多個剖面示意圖。 第11圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段之一的剖面示意圖。 第12圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段之一的剖面示意圖。 第13圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段之一的剖面示意圖。 第14圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段之一的剖面示意圖。 第15圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段之一的剖面示意圖。 第16圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段之一的剖面示意圖。 第17圖是依據本揭露之一實施例之製造半導體裝置的操作步驟的各個階段之一的剖面示意圖。 第18圖是依據本揭露之一實施例之半導體裝置的剖面示意圖。 第19圖是依據本揭露之一實施例之蝕刻設備的示意圖。
10M:臺地形狀
20:鰭片結構
30:隔離絕緣層
50:鰭片罩幕層
60:源極/汲極磊晶結構(源極/汲極磊晶層)
65:空孔(間隙)
70:矽化物層
80:絕緣層(接觸蝕刻停止層)
86:層間介電層
100:接觸插塞
H3:高度

Claims (14)

  1. 一種包括鰭式場效電晶體的半導體裝置的製造方法，包括：形成一鰭片結構於一基板之上，其中該鰭片結構在一第一方向上延伸；形成一隔離絕緣層於該基板之上，使得該鰭片結構的一下部分嵌埋於該隔離絕緣層中，且該鰭片結構的一上部分從該隔離絕緣層暴露；形成一閘極結構於該鰭片結構的一部分之上，其中該閘極結構在一第二方向上延伸，且該第二方向在平面圖中與該第一方向交叉；藉由電漿蝕刻製程，凹陷化該鰭片結構的一源極/汲極區域，以形成一凹口；以及形成一磊晶源極/汲極結構於該鰭片結構中的該凹口之上，其中該電漿蝕刻製程包括施加脈衝偏壓與具有脈衝功率的RF電壓，其中該凹口的一底部具有一W形或一波浪形。
  2. 如請求項1所述之包括鰭式場效電晶體的半導體裝置的製造方法，其中當該脈衝偏壓為高，則該脈衝功率為低。
  3. 如請求項1或2所述之包括鰭式場效電晶體的半導體裝置的製造方法，其中該脈衝偏壓與該脈衝功率的每一個週期的負載比在70%至90%的範圍內。
  4. 如請求項1或2所述之包括鰭式場效電晶體的半導體裝置的製造方法，其中該脈衝偏壓包括一高值在200V至400V的範圍內，以及一低值在100V至150V的範圍內。
  5. 如請求項1或2所述之包括鰭式場效電晶體的半導體裝置的製造方法，其中該RF電壓包括一高輸入功率在1000W至1500W的範圍內，以及一低 輸入功率在300W至500W的範圍內。
  6. 如請求項1或2所述之包括鰭式場效電晶體的半導體裝置的製造方法，其中該電漿蝕刻製程包括施加溴化氫氣體及一種或多種惰性氣體，且其中該溴化氫氣體與該一種或多種惰性氣體的一流量比率為0.3至0.7的範圍內。
  7. 如請求項1或2所述之包括鰭式場效電晶體的半導體裝置的製造方法，其中該電漿蝕刻製程是在1mTorr至100mTorr的範圍內的一壓力下進行。
  8. 如請求項1或2所述之包括鰭式場效電晶體的半導體裝置的製造方法，其中該脈衝偏壓與該脈衝功率的一個週期具有一高值時間及一低值時間在0.5秒至20秒的範圍內。
  9. 一種包括鰭式場效電晶體的半導體裝置的製造方法，包括：形成多個鰭片結構於一基板之上，其中該多個鰭片結構在一第一方向上延伸並且在與該第一方向交叉的一第二方向上排列；形成一隔離絕緣層於該基板之上，使得該多個鰭片結構的多個下部分嵌埋於該隔離絕緣層中，且該多個鰭片結構的多個上部分從該隔離絕緣層暴露；凹陷化該多個鰭片結構的多個源極/汲極區域，以形成多個凹口；以及形成一閘極結構於該多個鰭片結構的該多個凹口的每一者之上，以形成一合併的源極/汲極磊晶層，其中在凹陷化該多個源極/汲極區域中，使用結合了蝕刻及沉積製程的一電漿蝕刻製程，以及該多個凹口的每一者的一底部具有一W形或一波浪形。
  10. 如請求項9所述之包括鰭式場效電晶體的半導體裝置的製造方法，其中該底部具有一W形，且該W形具有兩個較深部分及一個較淺部分設置於 該兩個較深部分之間，其中該較淺部分具有一深度小於該等較深部分。
  11. 如請求項10所述之包括鰭式場效電晶體的半導體裝置的製造方法，其中在該等較深部分中較深的一者處的一深度與在該較淺部分處的一深度之間的一差值為0.5nm至5nm的範圍內。
  12. 如請求項9-11中任一項所述之包括鰭式場效電晶體的半導體裝置的製造方法，其中該電漿蝕刻製程包括施加脈衝偏壓與具有脈衝功率的RF電壓，其中在凹陷化該多個源極/汲極區域期間，該脈衝偏壓的負載比與該脈衝功率的負載比的其中一者改變。
  13. 如請求項12所述之包括鰭式場效電晶體的半導體裝置的製造方法，其中該脈衝偏壓的一脈衝與該RF電壓的一脈衝是同步的。
  14. 一種半導體裝置，包括：一隔離絕緣層，設置於一基板之上；一鰭片結構，設置於該基板之上並且在平面圖中在一第一方向上延伸；一閘極結構，設置於該鰭片結構的一部分之上；一源極/汲極磊晶層，設置於該鰭片結構的一源極/汲極區域之上；以及一介電層，設置於該隔離絕緣層的一上表面上，其中在該源極/汲極磊晶層與該鰭片結構的該源極/汲極區域之間的一界面具有一W形。
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