TWI784335B

TWI784335B - 三維半導體二極體裝置的製造方法

Info

Publication number: TWI784335B
Application number: TW109137872A
Authority: TW
Inventors: 顏聰富; 張光瑞; 蔡群賢; 李庭鵑; 蔡群榮
Original assignee: 台灣奈米碳素股份有限公司
Priority date: 2020-10-30
Filing date: 2020-10-30
Publication date: 2022-11-21
Also published as: JP2022074075A; US11715782B2; US20220140106A1; JP7261281B2; DE202021004418U1; CN114446783A; DE102021128202A1; TW202217970A

Abstract

一種三維半導體二極體裝置的製造方法，包括：提供基板，基板包括矽基板及第一氧化層，第一氧化層位於矽基板上。沉積多個堆疊層於基板之上，每一堆疊層包括介電層及導體層。通過圖案化的光阻層蝕刻堆疊層，以在堆疊層形成至少一溝槽，溝槽的底部暴露第一氧化層。沉積第二氧化層於堆疊層及溝槽上。沉積高電阻層於第二氧化層上，高電阻層包括第一多晶矽層及第一導電化合物層。沉積低電阻層於高電阻層上，低電阻層包括第二多晶矽層及第二導電化合物層，其中第二多晶矽層的厚度大於第一多晶矽層，第二導電化合物層的厚度大於第一導電化合物層。

Description

三維半導體二極體裝置的製造方法

本發明是有關於一種半導體的製造方法，且特別關於一種三維半導體二極體裝置的製造方法。

半導體工業正不斷的蓬勃發展當中。半導體設計和材料的技術進步讓半導體裝置具有更小、更複雜的電路。半導體裝置的功能密度通常增加而尺寸縮小，可以提高生產效率及降低成本。

半導體裝置的功能受到半導體晶片面積的限制，而隨著半導體技術的發展，越來越多裝置採用三維堆疊技術來增加元件的密度。然而，三維堆疊技術增加了半導體裝置製程的複雜度，並更難維持半導體裝置的製程品質及穩定度，且會影響產量。三維積體電路的半導體晶片對結構與製程要求很高。現有的三維半導體製程仍存在有許多問題，從而影響半導體晶片的電性和機械性質。因此，在半導體裝置的製程中進行對應的發展，以提升製程品質及穩定度是亟需解決的問題。

“先前技術”段落只是用來幫助了解本發明內容，因此在“先前技術”段落所揭露的內容可能包含一些沒有構成所屬技術領域中具有通常知識者所知道的習知技術。在“先前技術”段落所揭露的內容，不代表該內容或者本發明一個或多個實施例所要解決的問題，在本發明申請前已被所屬技術領域中具有通常知識者所知曉或認知。

本發明提供一種三維半導體二極體裝置的製造方法，可以提高三維半導體二極體裝置的品質及穩定度。

本發明的其他目的和優點可以從本發明所揭露的技術特徵中得到進一步的了解。

本發明的三維半導體二極體裝置的製造方法，包括：提供一基板，該基板包括一矽基板及一第一氧化層，該第一氧化層位於該矽基板上。沉積多個堆疊層於該基板之上，每一該堆疊層包括一介電層及一導體層。通過圖案化的一光阻層蝕刻該些堆疊層，以在該些堆疊層形成至少一溝槽，該溝槽的底部暴露該第一氧化層。沉積一第二氧化層於該些堆疊層及該至少一溝槽上。沉積一高電阻層於該第二氧化層上，該高電阻層包括一第一多晶矽層及一第一導電化合物層。以及沉積一低電阻層於該高電阻層上，該低電阻層包括一第二多晶矽層及一第二導電化合物層，其中該第二多晶矽層的厚度大於該第一多晶矽層，該第二導電化合物層的厚度大於該第一導電化合物層。

在本發明的一實施例中，上述之該堆疊層的層數大於20，每一該堆疊層中，該介電層位於該導體層上方，或該導體層位於該介電層上方。

在本發明的一實施例中，使用一原子層沉積(Atomic Layer Deposition，ALD)製程沉積該第二氧化層。

在本發明的一實施例中，上述之該導體層是一P型半導體層或一N型半導體層，該介電層是一氧化物層。

在本發明的一實施例中，在沉積該高電阻層及沉積該低電阻層的步驟中，不使用一原子層沉積(Atomic Layer Deposition，ALD)製程。

在本發明的一實施例中，上述之該溝槽的一寬度介於45nm至65nm之間。

在本發明的一實施例中，上述之該矽基板的厚度介於520nm至580nm之間，該第一氧化層的厚度介於90nm至110nm之間，該介電層的厚度介於18nm至22nm之間，該導體層的厚度介於27nm至33nm之間。

在本發明的一實施例中，上述之該第一導電化合物層及/或該第二導電化合物層包括選自於由BN、BP、BAs、AlN、AlP、AlAs、GaN、GaP、GaAs、InN、InP、InAs及其組合所組成的群組的化合物。

本發明的三維半導體二極體裝置包括一基板、多個堆疊層、一第二氧化層、一高電阻層及一低電阻層。該基板包括一矽基板及一第一氧化層，該第一氧化層位於該矽基板上。圖案化的多個堆疊層位於該基板之上，每一該堆疊層包括一介電層及一導體層，該些堆疊層包括至少一溝槽，該溝槽的底部暴露該第一氧化層。該第二氧化層位於該些堆疊層及該至少一溝槽上。該高電阻層位於該第二氧化層上，該高電阻層包括一第一多晶矽層及一第一導電化合物層。該低電阻層位於該高電阻層上，該低電阻層包括一第二多晶矽層及一第二導電化合物層，其中該第二多晶矽層的厚度大於該第一多晶矽層，該第二導電化合物層的厚度大於該第一導電化合物層。

基於上述，本發明提供的三維半導體二極體裝置及其製造方法，透過設置堆疊層、第二氧化層、高電阻層及低電阻層，可以大幅提高三維半導體二極體裝置的品質及穩定度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

1:三維半導體二極體裝置

100:製造方法

11:基板

111:矽基板

113:第一氧化層

13a、13b、13c:堆疊層

131:導體層

133:介電層

15:第二氧化層

17:高電阻層

171:第一多晶矽層

173:第一導電化合物層

19:低電阻層

191:第二多晶矽層

193:第二導電化合物層

E:蝕刻製程

PR:光阻層

S101~S111:步驟

t:溝槽

t1:溝槽

w:寬度

圖1、圖2、圖3、圖4是根據一些實施例所繪示出三維半導體二極體裝置的製程的中間階段的剖面圖。

圖5是本發明一實施例的三維半導體二極體裝置的示意圖。

圖6是本發明一實施例的三維半導體二極體裝置的製造方法的流程圖。

有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一較佳實施例的詳細說明中，將可清楚的呈現。以下實施例中所提到的方向用語，例如：上、下、左、右、前或後等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明並非用來限制本發明。

在本文中，「約」、「大約」以及「實質上」之用語通常表示在一給定值的+/- 20%內，更通常是在給定值的+/- 10%內，更通常是在給定值的+/- 5%內，更通常是在給定值的3%內，更通常是在給定值的+/- 2%內，更通常是在給定值的+/- 1%內，甚至更通常是在給定值的+/- 0.5%內。本揭露給定的數值為大約的數值，亦即在沒有特定說明「約」或「實質上」的情況下，給定值仍可隱含「約」或「實質上」的含義。

請參照圖1、圖2、圖3、圖4及圖5，圖1、圖2、圖3及圖4是根據一些實施例所繪示出三維半導體二極體裝置1的製程的中間階段的剖面圖，圖5是本發明一實施例的三維半導體二極體裝置1的示意圖。

如圖1所示，在步驟S101中，提供一基板11。該基板11包括一矽基板111及一第一氧化層113。該第一氧化層113位於該矽基板111上。

如圖2所示，在步驟S103中，沉積多個堆疊層13a、13b、13c於該基板11之上。每一該堆疊層13a、13b、13c包括一介電層及一導體層，其中圖2 以該堆疊層13a包括一介電層133及一導體層131作為說明。圖2以沉積3個堆疊層13a、13b、13c作為舉例說明，但本發明並不限制堆疊層的數量。在本實施例中，在其中一堆疊層中，該介電層133位於該導體層131的上方，但本發明並不以此為限。在本發明的其他實施例中，在一堆疊層中，導體層位於介電層的上方。

在本發明一實施例中，三維半導體二極體裝置的該些堆疊層的層數大於20。每一該堆疊層中，該介電層位於該導體層上方，或該導體層位於該介電層上方。

如圖3所示，在步驟S105中，通過圖案化的一光阻層PR進行一蝕刻製程E，以蝕刻該些堆疊層13a、13b、13c。如圖4所示，同樣在步驟S105中，該蝕刻製程E在該些堆疊層13a、13b、13c形成至少一溝槽t。該溝槽t的底部暴露該第一氧化層113。為了方便說明，圖4僅以1個該溝槽t作為舉例說明，但本發明並不限制溝槽的數量。

如圖5所示，在步驟S107中，沉積一第二氧化層15於該些堆疊層13a、13b、13c及該溝槽t上。在步驟S109中，沉積一高電阻層17於該第二氧化層15上。該高電阻層17包括一第一多晶矽層171及一第一導電化合物層173。在本實施例中，該第一導電化合物層173位於該第一多晶矽層171的上方。

在步驟S111中，沉積一低電阻層19於該高電阻層17上。該低電阻層19包括一第二多晶矽層191及一第二導電化合物層193。在本實施例中，該第二導電化合物層193位於該第二多晶矽層191的上方。

在本實施例中，該第二多晶矽層191的厚度大於該第一多晶矽層171，該第二導電化合物層193的厚度大於該第一導電化合物層173。具體而言，該高電阻層17的電阻值高於該低電阻層19。透過該些堆疊層13a、13b、 13c、該第二氧化層15、該高電阻層17及該低電阻層19的設置，可以大幅提高該三維半導體二極體裝置1的品質及穩定度。

在本發明一實施例中，該第二導電化合物層193的厚度在20nm至50nm之間。

在本發明一實施例中，在步驟S107中，使用一原子層沉積(Atomic Layer Deposition，ALD)製程來沉積該第二氧化層15，但本發明並不以此為限制。

如圖5所示，在步驟S111中沉積該低電阻層19後，該溝槽t仍存在有一溝槽t1，但本發明並不以此為限制。在本發明的其他實施例中，沉積該低電阻層19後，該低電阻層19可以填滿該溝槽t，即不存在如圖5所示的該溝槽t1。

在本發明一實施例中，該些堆疊層13a、13b、13c的該導體層是一P型半導體層或一N型半導體層，該介電層是一氧化物層(Oxide)。舉例而言，該堆疊層13a的該導體層131是一P型半導體層或一N型半導體層，該介電層133是一氧化物層。

在本發明一實施例中，在步驟S109及步驟S111中，沉積該高電阻層17及沉積該低電阻層19時不使用原子層沉積(Atomic Layer Deposition，ALD)製程。沉積該高電阻層17及沉積該低電阻層19例如可以使用低壓化學氣相沉積(Low-pressure CVD，LPCVD)製程或有機金屬化學氣相沉積法(Metal-organic Chemical Vapor Deposition，MOCVD)製程來實現，但本發明並不以此為限制。

在本發明一實施例中，該第一導電化合物層173及/或該第二導電化合物層193的材料為BN、BP、BAs、AlN、AlP、AlAs、GaN、GaP、GaAs、InN、InP、InAs或前述至少兩種的材料。

在本發明一實施例中，該高電阻層17的導電率大約為1×10¹⁵S‧m-1，該低電阻層19的導電率大約為1×10²⁰S‧m-1。該高電阻層17的厚度大約為20nm，該低電阻層19的厚度大約為30nm。

如圖4所示，在本發明一實施例中，該溝槽t的一寬度w介於45nm至65nm之間。該基板11的該矽基板111的厚度介於520nm至580nm之間，該第一氧化層113的厚度介於90nm至110nm之間。該些堆疊層13a、13b、13c中(以該堆疊層13a舉例說明)，該介電層133的厚度介於18nm至22nm之間，該導體層131的厚度介於27nm至33nm之間。

請參照圖6，圖6是圖5所示的該三維半導體二極體裝置1的製造方法100的流程圖。該製造方法100包括的步驟S101、S103、S105、S107、S109、S111的多個實施細節，在前述的實施例及實施方式都有詳細的說明，以下恕不多贅述。

綜上所述，本發明實施例的三維半導體二極體裝置及其製造方法，透過設置堆疊層、第二氧化層、高電阻層及低電阻層，可以大幅提高三維半導體二極體裝置的品質及穩定度。