TWI784083B - 半導體結構及其形成方法 - Google Patents

Abstract

本發明實施例係關於一種半導體結構及其形成方法。一半導體結構包括一第一導電層及一第二導電層，以及該第一導電層與該第二導電層之間的一記憶體裝置。該記憶體裝置包括一頂部電極、鄰近於該第一導電層之一底部電極，以及該頂部電極與該底部電極之間的一相變材料。該底部電極包括一第一部分及該第一部分與該第一導電層之間的一第二部分。

Description

半導體結構及其形成方法

本發明實施例係關於半導體結構及其形成方法。

相變技術對於下一代記憶體係有前景的。其使用硫族化合物半導體用於儲存資料。硫族化合物半導體亦被稱為相變材料，其具有結晶態及非晶態。在結晶態中，相變材料具有低電阻率，而在非晶態中，相變材料具有高電阻率，且因此相變記憶體裝置不大可能具有錯誤讀取。硫族化合物半導體材料在結晶態及非晶態兩者中在某些溫度範圍下穩定，且可藉由電脈衝在該等兩個狀態之間來回切換。使用硫族化合物半導體中之相變原理之一種類型記憶體裝置通常被稱為相變隨機存取記憶體(PCRAM)。

PCRAM具有若干操作及工程化優點，包括高速、低功率、非揮發性、高密度及低成本。另外，PCRAM記憶體單元與CMOS邏輯兼容且可大體上以比其他類型之記憶體單元低的成本來製造。

本發明的一實施例係關於一種半導體結構，其包含：第一導電層及第二導電層；以及該第一導電層與該第二導電層之間的記憶體裝置，該記憶體裝置包含：頂部電極；鄰近於該第一導電層之底部電極；以及該頂部電極與該底部電極之間的相變材料；其中該底部電極包含：第一部分；以及該第一部分與該第一導電層之間的第二部分，且該第一部分及該第二部分包含不同材料。

本發明的一實施例係關於一種記憶體裝置，其包含：頂部電極；底部電極，該底部電極包含：第一導電層；該第一導電層與該頂部電極之間的第二導電層，其中該第二導電層之電阻率大於該第一導電層之電阻率；以及介電質層，其中該介電質層之底部及側壁由該第二導電層包圍；以及該底部電極與該頂部電極之間的相變材料。

本發明的一實施例係關於一種用於形成半導體結構之方法，其包含：形成第一導電層；在該第一導電層上方形成第一介電質層，該第一介電質層包含暴露該第一導電層之至少一個溝槽；在該溝槽中形成第二導電層；在該溝槽中形成第三導電層，其中該第三導電層之電阻率大於該第二導電層之電阻率；在該第三導電層上方形成第二介電質層；以及在該第一介電質層上方形成相變材料。

以下揭露提供用於實施所提供主題之不同特徵之許多不同實施例或實例。下文描述元件以及配置之具體實例以簡化本發明實施例。當然，此等僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上之形成可包括第一特徵及第二特徵直接接觸地形成或放置之實施例，並且亦可包括額外特徵可在第一特徵與第二特徵之間形成或放置，使得第一特徵及第二特徵可不直接接觸之實施例。另外，本發明實施例可以在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且本身並不指示所論述之各種實施例及/或組態之間的關係。

此外，本文為易於描述可以使用諸如「下面」、「下方」、「下部」、「上方」、「上部」、「在…上」等空間相對術語來描述一個元件或特徵與另一元件或特徵之關係，如附圖中所說明。除圖中所描繪之定向之外，空間上相對的術語意欲涵蓋在使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述詞同樣可相應地進行解釋。

如本文所使用，諸如「第一」、「第二」及「第三」等術語描述各種元件、組件、區、層及/或區段，此等元件、組件、區、層及/或區段不應受此等術語限制。此等術語僅可以用以區分一個元件、組件、區、層或區段與另一元件、組件、區、層或區段。諸如「第一」、「第二」及「第三」等術語當在本文使用時並不暗示順序或次序，除非由上下文清楚地指示。

如本文中所使用，術語「大致」、「大體上」、「實質」以及「約」用以描述及考慮較小變化。當與事件或情形結合使用時，該等術語可以指其中事件或情形明確發生之情況以及其中事件或情形極接近於發生之情況。舉例而言，當結合數值使用時，術語可指代小於或等於該數值之±10%之變化範圍，諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%。舉例而言，若兩個數值之間的差小於或等於該等值之平均值之±10% (諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%)，則可認為該等兩個數值「基本上」相同或相等。舉例而言，「基本上」平行可能係指相對於0°的小於或等於±10°之角度變化範圍，諸如小於或等於±5°、小於或等於±4°、小於或等於±3°、小於或等於±2°、小於或等於±1°、小於或等於±0.5°、小於或等於±0.1°、或小於或等於±0.05°。舉例而言，「基本上」垂直可指相對於90°的小於或等於±10°之角度變化範圍，諸如小於或等於±5°、小於或等於±4°、小於或等於±3°、小於或等於±2°、小於或等於±1°、小於或等於±0.5°、小於或等於±0.1°、或小於或等於±0.05°。

相變記憶體(PCM)單元包括配置於加熱元件上方之相變材料以及由加熱元件包圍且鄰接加熱元件之介電質元件。此外，頂部電極配置於相變元件上方，且底部電極配置於加熱元件下方。在一些實施例中，相變記憶體單元整合在互連結構中，且因此金屬層或通路可以充當相變記憶體單元之底部電極。藉由加熱相變材料以造成相變材料之結晶態與非晶態之間的可逆切換，相變記憶體單元之資料狀態在「1」與「0」之間切換。然而，發現熱亦造成自充當底部電極之金屬層之金屬擴散。因此，由於造成狀態切換所需之高溫而造成金屬損失。金屬損失問題不利地影響互連結構之可靠性。此外，在加熱元件之大小減少至小於65奈米(nm)時，金屬損失問題甚至會在互連結構中形成開路。

本發明實施例因此提供包括記憶體裝置之半導體結構及其形成方法。在該半導體結構中，在記憶體裝置之加熱元件與互連結構之金屬層之間引入熱緩衝層，且因此造成相變材料之狀態改變所需之熱自互連結構中之金屬層緩衝。因此，金屬擴散及金屬損失問題均藉由熱緩衝層減輕，且因此相變記憶體單元及互連結構之可靠性均得以改良。

圖1示出表示根據本發明實施例之態樣的用於形成半導體結構10之方法之流程圖。在一些實施例中，方法10包括操作100：形成第一導電層。方法10進一步包括操作102：在第一導電層上方形成第一介電質層，該第一介電質層包括暴露該第一導電層之至少一個溝槽。方法10進一步包括操作104：在該溝槽中形成第二導電層。方法10進一步包括操作106：在該溝槽中形成第三導電層，其中第三導電層之電阻率大於第二導電層之電阻率。方法10進一步包括操作108：在第三導電層上方形成第二介電質層。方法10進一步包括操作110：在第一介電質層上方形成相變材料。將根據一或多個實施例進一步描述方法10。應注意，用於形成半導體結構10之方法之操作可以在各種態樣之範圍內重新配置或另外修改。亦應注意，可以在方法10之前、期間及之後提供額外操作，且一些其他操作可在本文僅簡要描述。因此其他實施在本文所描述之各種態樣之範圍內係可能的。

圖2A-2I為說明在一或多個實施例中包括在根據本發明實施例之態樣構造的各種製造階段處之記憶體裝置之半導體結構之示意圖。此外，圖2A-2H為在一或多個實施例中包括在根據本發明實施例之態樣構造的各種製造階段處之記憶體裝置之半導體結構之一部分的放大視圖。參看圖2A，可接納基板。該基板可為由常用半導體材料形成之半導體基板，諸如矽(Si)、矽鍺(SiGe)、砷化鎵(GaAs)等，且可為塊狀基板或絕緣體上半導體(SOI)基板。在一些實施例中，該基板可包括複數個功能區。該複數個功能區可經界定且藉由隔離結構彼此電隔離，該等隔離結構諸如淺溝槽隔離(STI)，但並不限於此。例如(但不限於)，該基板可包括經界定且藉由STI與其他功能區電隔離之邏輯區200L及記憶體區200M。邏輯區200L可包括諸如例示性電晶體202之電路，用於處理自記憶體單元接收之資訊且用於控制記憶體單元之讀取及寫入功能。在一些實施例中，存取電晶體204放置於記憶體區200M中。邏輯區200L中之電晶體202可包括閘極介電質層206I、閘極導電層206G、源極/汲極區206S/206D及矽化物206L，但本發明實施例不限於此。記憶體區200M中之存取電晶體204可包括閘極介電質層208I、閘極導電層208G、源極/汲極區208S/208D及矽化物208L，但本發明實施例不限於此。為簡單起見，未圖示及/或詳細說明共同形成於整合電路中之諸如間隔件及接觸蝕刻停止層(CESL)等組件。

仍參看圖2A，層間介電質層ILD形成於電晶體202及存取電晶體204上方，且接觸插塞CO形成於層間介電質層ILD中以用於提供其他電路/元件與電晶體204之源極/汲極區206S/206D之間以及其他電路/元件與存取電晶體204之源極/汲極區208S/208D之間的電連接。接觸插塞CO之形成操作可包括在層間介電質層ILD中形成開口，填充該等開口且執行諸如化學機械拋光(CMP)的平坦化。為簡單起見，未圖示閘極接觸插塞，但其亦與圖2A中示出之接觸插塞CO同時形成。在一些實施例中，接觸插塞CO可包括鎢(W)，但亦可使用或添加其他合適的導電材料，例如銀(Ag)、鋁(Al)、銅(Cu)、AlCu等。

仍參看圖2A，互連結構210放置於層間介電質層ILD及接觸插塞CO上。在一些實施例中，互連結構210包括複數個導電層。舉例而言，互連結構210包括標記為M1至M4的複數個金屬層以及標記為V1至V3的複數個導體。此外，金屬層M1至M4及導體V1至V4放置於標記為IMD1至IMD4的複數個金屬間介電質層中。金屬間介電質層IMD1至IMD4可以在許多製造操作期間為各種特徵提供電絕緣以及結構支撐。在一些實施例中，金屬間介電質層IMD1至IMD4可以由低介電係數材料形成，例如具有低於約3.0且甚至低於約2.5之k值，但本發明實施例不限於此。在一些實施例中，記憶體裝置可整合在互連結構210中。舉例而言，記憶體裝置可整合在金屬層M4及金屬間介電質層IMD4上方，但本發明實施例不限於此。換言之，記憶體裝置可整合在金屬層Mn及金屬間介電質層IMDn中之任一者上方，且n為正整數。在一些實施例中，金屬層Mn及導體Vn之形成操作可包括在金屬間介電質層IMDn中形成開口，填充該等開口且執行諸如化學機械拋光(CMP)之平坦化。在一些實施例中，金屬層M1至M4及導體V1至V4可包括W、Al、Cu、AlCu等。另外，阻障層(未圖示)可放置於至少金屬層M1至M4與金屬間層IMD1至IMD4之間。

請參看圖2B，在一些實施例中，根據操作100提供導電層212，諸如金屬層M4。然而在一些實施例中，導電層212可為金屬層Mn中之任一者，且n為正整數，如上所提到。在一些實施例中，在金屬間介電質層(IMD)中可形成溝槽，可形成阻障層212-1以襯托溝槽之底部及側壁，且可形成導體層212-2以填充溝槽。在一些實施例中，可以執行平坦化以移除多餘的導體層212-2及/或阻障層212-1。應理解，為了減輕可能不利地影響包圍IMD層之電隔離之金屬擴散，可需要阻障層212-1。因此，導體層212-2可以由阻障層212-1封閉或囊封。接下來，在導電層212上方形成第一介電質層214，諸如金屬間介電質層IMD5。至少一個溝槽216形成於第一介電質層214中，且導電層212自溝槽216暴露，如圖2B所示。在一些實施例中，溝槽216之深度D可在近似250埃(Å)與近似500 Å之間，但本發明實施例不限於此。

根據操作104在溝槽216中形成第二導電層220。在一些實施例中，溝槽216中之第二導電層220之形成進一步包括在第一介電質層214上方形成導電層220以填充溝槽216，如圖2C所示。在一些實施例中，導電層212包括Cu，且導電層220可包括能夠作為Cu擴散阻障之導電材料。例如(但不限於)，導電層220可包括氮化鉭(TaN)、鉭(Ta)、氮化鈦(TiN)、氮化鎢(WN)、W、鈀(Pd)、鎳(Ni)、鎳鉻(NiCr)、鋯(Zr)及鈮(Nb)。

參看圖2D，隨後藉由任何合適的蝕刻劑回蝕導電層220。因此，導電層220之頂部表面低於溝槽216之開口。在一些實施例中，溝槽216中之導電層220之厚度T1可等於或大於50 Å，但本發明實施例不限於此。然而，導電層220之厚度T1可受例如(但不限於)溝槽216之縱橫比限制，只要厚度T1小於溝槽216之深度D即可。

參看圖2E，根據操作106在溝槽216中形成導電層222。導電層222保形地形成於溝槽216中，且因此導電層222與導電層220之頂部表面及溝槽216之側壁之一部分接觸，如圖2E所示。因此，導電層222藉由導電層220與導電層212間隔開。更重要地，導電層222之電阻率大於導電層220之電阻率。此外，導電層222之熱導率小於導電層220之熱導率。在一些實施例中，導電層222之厚度T2可等於或大於30 Å，但本發明實施例不限於此。在一些實施例中，導電層222之厚度T2可在約30 Å與約200 Å之間，但本發明實施例不限於此。然而，應當容易地認識到，導電層222之厚度T2可受例如(但不限於)溝槽216之縱橫比限制。在一些實施例中，導電層222包括TiN，但可以使用其他合適的導電材料，諸如TaN或TaAlN。此外，導電層222可藉由原子層沈積(ALD)形成，但本發明實施例不限於此。在一些實施例中，導電層220及導電層222可包括相同材料。在其他實施例中，導電層220及導電層222可包括不同材料。

參看圖2F，根據操作108在導電層222上方形成第二介電質層224。第二介電質層224可包括氧化矽(SiO)、氮化矽(SiN)或氮氧化矽(SiON)，但本發明實施例不限於此。在一些實施例中，第二介電質層224及第一介電質層214可包括相同材料，但本發明實施例不限於此。此外，形成第二介電質層224以填充溝槽216，如圖2F所示。隨後，執行諸如CMP操作之平坦化以移除第二介電質層224之一部分及導電層222之一部分，以使得第一介電質層214、第二介電質層224及導電層222全部暴露，如圖2G所示。

參看圖2H，隨後根據操作110在第一介電質層214、第二介電質層224及導電層222上方形成相變材料226。在一些實施例中，相變材料226之厚度T3可在約300 Å與約400 Å之間，但本發明實施例不限於此。在一些實施例中，相變材料226可包括硫族化合物材料，包括鍺(Ge)、碲(Te)及銻(Sb)或化學計量材料中之一或多者。在一些實施例中，相變材料226可包括Ge)-Sb-Te (GST)化合物，諸如Ge₂ Sb₂ Te₅ (亦被稱作GST225)，但本發明實施例不限於此。在一些實施例中，相變材料226可包括Si-Sb-Te化合物、Ga-Sb-Te化合物、As-Sb-Te化合物、Ag-In-Sb-Te化合物、Ge-In-Sb-Te化合物、Ge-Sb化合物、Sb-Te化合物、Si-Sb化合物及其組合。將相變材料226選擇為當由導電層222加熱時將經受諸如自非晶至結晶或反過來之相變之材料。

仍參看圖2H，隨後在相變材料226上方形成導電層228，且因此獲得記憶體裝置230。在一些實施例中，導電層228之厚度T4為約400 Å，但本發明實施例不限於此。在記憶體裝置230中，導電層228充當頂部電極232，而導電層220、導電層222及第二介電質層224充當底部電極234。因此，記憶體裝置230包括頂部電極232、鄰近於導電層212之底部電極234，以及頂部電極232與底部電極234之間的相變材料226。此外，底部電極234包括第一部分234a以及第一部分234a與導電層212之間的第二部分234b。第一部分234a及第二部分234b可包括不同材料。如圖2H中所示出，導電層222及第二介電質層224形成第一部分234a，且導電層220形成第二部分234b。由於導電層222之電阻率大於導電層220之電阻率，因此導電層222將產生更多的熱。因此，導電層222充當熱散佈層，而導電層220充當熱緩衝層。在一些實施例中，熱緩衝層220之厚度T1大於熱散佈層222之厚度T2，如圖2E所示。然而，第一部分234a之高度h1 (包括導電層222及第二介電質層224)及第二部分234b之高度h2 (包括導電層220)包括比率，且該比率在約4與約9之間，但本發明實施例不限於此。更重要地，熱緩衝層220放置於熱散佈層222與導電層212之間。此外，熱散佈層222自俯視平面圖中呈環形，且第二介電質層224之底部及側壁與熱散佈層222接觸。且熱緩衝層220與熱散佈層222之整個底部表面接觸。此外，環形熱散佈層222之外表面與熱緩衝分層220之側壁表面對準且與其耦接。

參看圖2I，在一些實施例中，可在記憶體裝置230上方形成另一導電層240，且頂部導體242可放置於導電層240與記憶體裝置230之間用於提供電連接。頂部導體242放置於記憶體裝置230之頂部電極232與導電層240之間。如上文所提及，記憶體裝置230可整合在互連結構210中，因此在一些實施例中，第一介電質層214可與金屬間介電質層IMD5同時形成。類似地，頂部導體242可與導體V5同時形成，且導電層240可與金屬間層IMD5中之其他導電層同時形成，諸如金屬層M5，如圖2I所示。

因此，因此獲得半導體結構20。半導體結構20可包括導電層212 (或金屬層M4)、導電層240 (或金屬層M5)，以及放置於導電層212與導電層240之間的記憶體裝置230。如上文所提及，記憶體裝置230包括頂部電極232、鄰近於導電層212之底部電極234，以及頂部電極232與底部電極234之間的相變材料226。在一些實施例中，半導體結構20包括金屬間介電質層IMD4，且導電層212及諸如金屬層M4等其他導電層放置於金屬間介電質層IMD4中。如圖2H及圖2I中所示，半導體結構20包括充當金屬間介電質層IMD5之一部分的介電質層214，且導電層240及諸如金屬層M5等其他導電層放置於金屬間介電質層IMD5中。此外，半導體結構20進一步包括導體V5，其放置於金屬間介電質層IMD5中以電連接金屬間介電質層IMD5中之金屬層M5與金屬間介電質層IMD4中之金屬層M4。在一些實施例中，記憶體單元230之高度h3小於導體V5之高度h4。在一些實施例中，高度h3及頂部導體242之高度之總和大體上等於導體V5之高度h4，但本發明實施例不限於此。

參看圖2H及圖2I，記憶體裝置230藉由互連結構210及記憶體區200M中之接觸插塞CO電連接至存取電晶體204。此外，記憶體裝置230藉由互連結構210、接觸插塞CO及存取電晶體204電連接至字線或源極線244，如圖2I所示。此外，可執行其他操作，諸如藉由導電層240 (互連結構210之M5)提供記憶體裝置230與位元線(未圖示)之間的其他電連接。另外，邏輯區200L中之電晶體202可藉由位於邏輯區200L中之互連結構210電連接至其他電路或元件。

參看圖3，其為說明在一或多個實施例中根據本發明實施例之態樣的半導體記憶體結構20'之示意圖。應注意，圖2A-2I及圖3中相同的元件由相同標號指定。此外，彼等元件可包括相同材料且藉由相同操作形成，因此為了簡潔而省略彼等細節且僅論述差異。在一些實施例中，可執行用於形成包括記憶體裝置10之半導體結構之方法以形成半導體結構20'，且記憶體裝置230整合在互連結構210中。然而，記憶體單元230之高度h3'可等於導體V5之高度h4。因此，記憶體裝置203之頂部電極232與導電層240接觸，諸如互連結構210之金屬層M5，如圖3所示。

參看圖4，其為說明在一或多個實施例中根據本發明實施例之態樣在復位狀態中之記憶體裝置之示意圖，由於導電層222之電阻率大於電導率層220之電阻率，因此當足夠電流施加於導電層222時在導電層222中產生熱且自導電層222散佈。因此，導電層222充當底部電極234之熱散佈層，如上所提到。相變材料226由熱散佈層222加熱直至高於熔化溫度之溫度。該溫度可快速下降至低於結晶溫度，這被稱作「驟冷」，且因此相變材料226之一部分改變至具有高電阻率之非晶態，如圖4中之區250A中示意性地示出。因此，記憶體裝置230在復位狀態中在高電阻狀態下且儲存資料值「0」。另外，由於導電層220之熱導率大於導電層222之熱導率，因此由於導電層220而可以使熱較快地驟冷。換言之，驟冷操作縮短。另外，應注意，熱散佈層222自俯視平面圖中呈環形。因此，區250A呈自熱散佈層222繼承之環形。

參看圖5，其為說明在一或多個實施例中根據本發明實施例之態樣在設定狀態中之記憶體裝置之示意圖，藉由由熱散佈層222將相變材料226加熱至高於結晶溫度但低於熔化溫度之溫度達一段時間，可將區250A返回設定為結晶狀態。因此，相變材料226之該部分改變為具有低電阻率之結晶狀態，如在圖5之區250C中示意性地示出。因此，記憶體裝置230在設定狀態中在低電阻狀態下且儲存資料值「1」。另外，應注意，熱散佈層222自俯視平面圖中呈環形。因此，區250C呈自熱散佈層222繼承之環形。

仍參看圖4及圖5，包括低於導電層222之電阻率的導電層220充當底部電極234之熱緩衝層，如上所提到。應注意，由於熱散佈層222藉由熱緩衝層220與導電層212間隔開，因此熱由熱緩衝層220緩衝。換言之，導電層212與具有低於熱散佈層220之溫度之熱緩衝層220接觸，因此由於較低溫度而減少金屬擴散。另外，由於熱緩衝層220包括具有擴散阻障能力之導電材料，因此導電層212可由擴散阻障層(亦即阻障層212-1及熱緩衝層220)封閉，且因此導電層212之金屬擴散問題進一步減輕。因此，不僅改良記憶體裝置230之效能及可靠性，而且改良互連結構210之可靠性。

因此，本發明實施例因此提供包括記憶體裝置之半導體結構及其形成方法。在一些實施例中，在熱散佈層與互連結構之導電層之間引入熱緩衝層，且因此造成相變材料之狀態改變所需之熱自互連結構中之導電層緩衝。因此，金屬擴散及金屬損失問題均藉由熱緩衝層減輕，且因此相變記憶體裝置及互連結構之可靠性均得以改良。

在一些實施例中，提供包括記憶體裝置之半導體結構。該半導體結構包括第一導電層及第二導電層，以及第一導電層與第二導電層之間的記憶體裝置。該記憶體裝置包括頂部電極、鄰近於第一導電層之底部電極，以及頂部電極與底部電極之間的相變材料。底部電極包括第一部分及第一部分與第一導電層之間的第二部分。

在一些實施例中，提供一種記憶體裝置。該記憶體裝置包括頂部電極、底部電極、頂部電極與底部電極之間的相變材料。底部電極包括第一導電層、第一導電層與頂部電極之間的第二導電層，以及介電質層。第二導電層之電阻率大於第一導電層之電阻率。

在一些實施例中，提供用於形成半導體結構之方法。該方法包括以下操作。形成第一導電層。在第一導電層上方形成第一介電質層，且第一介電質層包括暴露第一導電層之至少一個溝槽。在溝槽中形成第二導電層。在溝槽中形成第三導電層，且第三導電層之電阻率大於第二導電層之電阻率。在第三導電層上方形成第二介電質層。在第一介電質層上方形成相變材料。

前文概述若干實施例之特徵以使得熟習此項技術者可更好地理解本發明實施例之各態樣。熟習此項技術者應瞭解，其可以易於使用本發明實施例作為設計或修改用於進行本文中所介紹之實施例之相同目的及/或獲得相同優勢之其他製程及結構的基礎。熟習此項技術者亦應當認識到，此類等效構造並不脫離本發明實施例之精神及範疇，且他們可以在此做出各種改變、取代及更改。

10‧‧‧方法 20‧‧‧半導體結構 20'‧‧‧半導體結構/半導體記憶體結構 100‧‧‧操作 102‧‧‧操作 104‧‧‧操作 106‧‧‧操作 108‧‧‧操作 110‧‧‧操作 200M‧‧‧記憶體區 200L‧‧‧邏輯區 202‧‧‧電晶體 204‧‧‧存取電晶體 206S‧‧‧源極區 206G‧‧‧閘極導電層 206I‧‧‧閘極介電質層 206D‧‧‧汲極區 206L‧‧‧矽化物 208S‧‧‧源極區 208G‧‧‧閘極導電層 208I‧‧‧閘極介電質層 208D‧‧‧汲極區 208L‧‧‧矽化物 210‧‧‧互連結構 212‧‧‧導電層 212-1‧‧‧阻障層 212-2‧‧‧導體層 214‧‧‧第一介電質層 216‧‧‧溝槽 220‧‧‧第二導電層/導電層/熱緩衝層 222‧‧‧導電層/熱散佈層 224‧‧‧第二介電質層 226‧‧‧相變材料 228‧‧‧導電層 230‧‧‧記憶體裝置 232‧‧‧頂部電極 234‧‧‧底部電極 234a‧‧‧第一部分 234b‧‧‧第二部分 240‧‧‧導電層 242‧‧‧頂部導體 244‧‧‧字線或源極線 250A‧‧‧區 250C‧‧‧區 CO‧‧‧接觸插塞 D‧‧‧深度 h1‧‧‧高度 h2‧‧‧高度 h3‧‧‧高度 h3'‧‧‧高度 h4‧‧‧高度 ILD‧‧‧層間介電質層 IMD1~IMD5‧‧‧金屬間介電質層/金屬間層 M1~M5‧‧‧金屬層 STI‧‧‧淺溝槽隔離 T1‧‧‧厚度 T2‧‧‧厚度 T3‧‧‧厚度 T4‧‧‧厚度 V1~V4‧‧‧導體

當結合附圖閱讀時自以下詳細描述會最好地理解本發明實施例之各態樣。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，為了論述清晰起見，可任意增大或減小各種特徵之尺寸。 圖1示出表示根據本發明實施例之態樣的用於形成半導體結構之方法之流程圖。 圖2A-2I為說明在一或多個實施例中在根據本發明實施例之態樣構造的各種製造階段處之半導體結構之示意圖。 圖3為說明在一或多個實施例中根據本發明實施例之態樣的半導體記憶體結構之示意圖。 圖4為說明在一或多個實施例中根據本發明實施例之態樣在復位狀態中之記憶體裝置之示意圖。 圖5為說明在一或多個實施例中根據本發明實施例之態樣在設定狀態中之記憶體裝置之示意圖。

212‧‧‧導電層

212-1‧‧‧阻障層

212-2‧‧‧導體層

214‧‧‧第一介電質層

220‧‧‧第二導電層/導電層/熱緩衝層

222‧‧‧導電層/熱散佈層

224‧‧‧第二介電質層

226‧‧‧相變材料

228‧‧‧導電層

230‧‧‧記憶體裝置

232‧‧‧頂部電極

234‧‧‧底部電極

234a‧‧‧第一部分

234b‧‧‧第二部分

h1‧‧‧高度

h2‧‧‧高度

IMD4‧‧‧金屬間介電質層/金屬間層

T3‧‧‧厚度

T4‧‧‧厚度

Claims (10)

1. 一種半導體結構，其包含：一第一金屬間介電質層和一第二金屬間介電質層，該第二金屬間介電質層置於該第一金屬間介電質層上方；一第一導電層及一第二導電層，該第一導電層置於該第一金屬間介電質層中，該第二導電層置於該第二金屬間介電質層中，其中該第一導電層及該第二導電層為金屬層；及設置於該第二金屬間介電質層中的一記憶體裝置，其中該記憶體裝置設置於該第一導電層與該第二導電層之間，該記憶體裝置包含：一頂部電極；鄰近於該第一導電層且接觸該第一導電層之一底部電極；以及該頂部電極與該底部電極之間的一相變材料；其中該底部電極包含：一第一部分；及該第一部分與該第一導電層之間的一第二部分，且該第一部分及該第二部分包含不同材料，其中該第一部分用於作為熱散佈層，該第二部分用於作為熱緩衝層，其中，該第一部分具有朝向該相變材料的一頂表面，該第一部分的該頂表面全部地接觸該相變材料。
2. 如請求項1之半導體結構，其中該第一部分包含一第三導電層及一介電質層。
3. 如請求項2之半導體結構，其中該第二部分之一電阻率小於該第三導電層之一電阻率。
4. 如請求項2之半導體結構，其中該第二部分之一厚度大於該第三導電層之一厚度。
5. 一種半導體結構，其包含：一基板；一互連結構設置於該基板上方，該互連結構包括：一第一金屬間介電質層和一第二金屬間介電質層，該第二金屬間介電質層置於該第一金屬間介電質層上方；設置於該第一金屬間介電質層中的一第一金屬層；設置於該第二金屬間介電質層中的一記憶體裝置和一第二金屬層，其中該記憶體裝置設置於該二金屬層與該第一金屬層之間，該記憶體裝置包括：一頂部電極；一底部電極，該底部電極包含：一第一導電層，其中該第一導電層接觸該第一金屬層；該第一導電層與該頂部電極之間的一第二導電層，其中該第二導電層之一電阻率大於該第一導電層之一電阻率，該第一導電層用於作為熱緩衝層，該第二導電層用於作為熱散佈層；以及一介電質層，其中該介電質層之一底部及側壁由該第二導電層包圍； 以及該底部電極與該頂部電極之間的一相變材料，其中，該第二導電層具有朝向該相變材料的一頂表面，該第二導電層的該頂表面全部地接觸該相變材料。
6. 如請求項5之記憶體裝置，其中該第二導電層呈一環形。
7. 如請求項5之記憶體裝置，其中該第一導電層與該第二導電層之一底部表面成實體接觸。
8. 一種用於形成一半導體結構之方法，其包含：在一第一金屬間介電質層中形成一第一金屬層；在該第一金屬間介電質層上方形成一第二金屬間介電質層，該第二金屬間介電質層包含暴露該第一金屬層之至少一個溝槽；在該溝槽中形成一第一導電層；在該溝槽中形成一第二導電層，其中該第二導電層之一電阻率大於該第一導電層之一電阻率，該第一導電層用於作為熱緩衝層，該第二導電層用於作為熱散佈層；在該第二導電層上方形成一第一介電質層；以及在該第一介電質層上方形成一相變材料。
9. 如請求項8之方法，其中該第一導電層之一頂部表面低於該溝槽之一開口。
10. 如請求項8之方法，其中該第二導電層覆蓋該溝槽之一側壁之一部分及該第一導電層之一頂部表面。

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