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TWI781531B - 三維鐵電隨機存取記憶體與半導體裝置 - Google Patents

三維鐵電隨機存取記憶體與半導體裝置 Download PDF

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TWI781531B
TWI781531B TW110104834A TW110104834A TWI781531B TW I781531 B TWI781531 B TW I781531B TW 110104834 A TW110104834 A TW 110104834A TW 110104834 A TW110104834 A TW 110104834A TW I781531 B TWI781531 B TW I781531B
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ferroelectric
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世海 楊
楊柏峰
林佑明
志安 徐
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台灣積體電路製造股份有限公司
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Abstract

一種三維鐵電隨機存取記憶體包含第一通道、位於第一通道上方的第二通道及圍繞第一及第二通道的閘極結構，其中閘極結構包含圍繞第一及第二通道的鐵電(ferroelectric；FE)層及圍繞鐵電層的閘極金屬層。裝置更包含連接至第一通道的兩側的兩個第一電極、連接至第二通道的兩側的兩個第二電極、位於第一與第二電極之間的介電層；及位於兩個第一電極與閘極結構之間的內部間隔層。

Description

三維鐵電隨機存取記憶體與半導體裝置
本揭露是關於一種三維鐵電隨機存取記憶體與半導體裝置。
半導體積體電路(integrated circuit；IC)行業經歷了指數式增長。IC材料及設計的技術進步已經產生了數代IC，每一代IC的電路比前一代更小且更複雜。在IC發展的過程中，一般來說，功能密度(亦即，每一晶片區域的互連裝置的數量)已經增加，而幾何尺寸(亦即，可以使用製程產生的最小元件(或接線))已經減小。這種按比例縮小製程通常藉由提高生產效率及降低相關成本來提供收益。此按比例縮小亦增加了處理及製造IC的複雜度。因此，半導體製程需要持續改進。其中一個可改進的領域係為如何為包含嵌入式記憶體及獨立記憶體(standalone memory)在內的各種應用增加鐵電記憶體(FeRAM、FRAM、F-RAM或FERAM)的單元密度。FERAM由於其快速的讀/寫速率及較小的尺寸而作為下一代非揮發性記憶體(non-volatile memory；NVM)的候選者之一。因此，需要增加FERAM的密度。
在一些例示性態樣中，本揭示內容針對一種三維鐵電隨機存取記憶體包含第一通道、位於第一通道上方的第二通道及圍繞第一及第二通道的閘極結構，其中閘極結構包含圍繞第一及第二通道的鐵電(ferroelectric；FE)層及圍繞鐵電層的閘極金屬層。裝置更包含連接至第一通道的兩側的兩個第一電極、連接至第二通道的兩側的兩個第二電極、位於第一與第二電極之間的介電層；及位於兩個第一電極與閘極結構之間的內部間隔層。
在另一些例示性態樣中，本揭示內容針對一種半導體裝置，包含複數個電晶體及位於電晶體上方的上述3D FERAM結構。
10:方法
12:操作
14:操作
16:操作
18:操作
20:操作
22:操作
23:操作
24:操作
26:操作
28:操作
30:操作
32:操作
34:操作
36:操作
100:裝置
102:基板
104:源/汲極區域
105:隔離結構
106:閘電極
108:閘極間隔物
110:閘極通孔件
112:WL
150:電晶體
199:隔離結構
200:結構
201:層
202:隔離層
203:通道區域
204:半導體層
204c:通道區域
204d:汲極區域
204s:源極區域
205:閘極溝槽
206:金屬層
207:縫隙
208:內部間隔層
209:S/D特徵
210:鐵電層
211:界面層
212:閘電極
214:閘極隔離結構
215:閘極隔離溝槽
220:通孔件
222:通孔件
224:通孔件
230:SL
232:BL
250:單元
260:階梯結構
d1:深度
L1:長度
t1:厚度
t2:厚度
x:x方向
y:y方向
z:z方向
結合附圖，根據以下詳細描述可以最好地理解本揭示內容。注意，根據行業中的標準實務，各種特徵未按比例繪製並且僅出於說明目的。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。
第1A圖部分地示出了根據本揭示內容的各個態樣的堆疊式FERAM結構的立體圖。
第1B圖及第1C圖分別示出了第1A圖的堆疊式FERAM結構的俯視圖及剖面圖。
第1D圖示出了根據實施例的第1A圖的堆疊式FERAM結構的某些元件的立體圖。
第2圖示出了根據本揭示內容的各個態樣，整合有如第1A圖中所示的堆疊式FERAM結構的半導體裝置的一部分的立體圖。
第3圖示出了根據本揭示內容的各個態樣的形成堆疊式FERAM結構的方法的流程圖。
第4A圖、第4B圖、第4C圖、第4D-1圖、第4D-2圖、第4D-3圖、第4E-1圖、第4E-2圖、第4E-3圖、第4F-1圖、第4F-2圖、第4F-3圖、第4G圖、第4H圖、第4I圖、第4J圖、第4K圖及第4L圖示出了根據本揭示內容的一些實施例，在第3圖的方法的各個製造階段期間，堆疊式FERAM結構的一部分的各個立體圖及剖面圖。
第5A圖、第5B圖及第5C圖示出了根據本揭示內容的一些實施例的具有堆疊式FERAM結構的半導體裝置的示意圖。
第6A圖、第6B圖、第6C圖、第6D圖、第6E圖及第6F圖示出了根據本揭示內容的可以堆疊在堆疊式FERAM結構中的單位元(1T)FERAM的各種實施例。
以下揭示內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述組件及佈置的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包含其中第一及第二特徵直接接觸 形成的實施例，並且亦可包含其中在第一與第二特徵之間形成附加特徵的實施例，以使得第一及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號及/或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本文中可以使用諸如「在...下方」、「在...下」、「下方」、「在...上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的取向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同取向。裝置可以其他方式定向(旋轉90度或以其他取向)，並且在此使用的空間相對描述語亦可被相應地解釋。更進一步，當用「大約」、「近似」等描述數字或數字範圍時，除非另外指明，否則根據本領域技術人員的知識，鑒於本文所揭示的特定技術，術語涵蓋所描述數字的特定變化(諸如+/-10%或其他變化)以內的數字。例如，術語「約5奈米」可涵蓋4.5奈米至5.5奈米、4.0奈米至5.0奈米等的尺寸範圍。
本揭示內容通常涉及半導體製程及其結構，尤其涉及形成用於實現高密度記憶體的三維(three-dimensional；3D)鐵電RAM(FeRAM、FERAM、F-RAM或FRAM)記憶體陣列的製程。揭示之3D FERAM可為獨立記憶體IC或可與IC中的金氧半場效電晶體(MOSFET)(諸如互補式金屬氧化物半導體 (CMOSFET)、鰭式場效電晶體(FinFET)、諸如奈米線FET及奈米片FET的全環繞閘極(gate-all-around；GAA)電晶體或其他類型的多閘極FET)整合在一起，以增加IC功能。揭示之3D FERAM實現了高密度記憶體。根據本揭示內容，3D FERAM陣列包含彼此堆疊的複數層，並且每一層包含1-T(單通道或單電晶體)FERAM單元的二維(2-dimensional；2D)陣列。不同層的2D陣列垂直對準並堆疊以形成3D FERAM陣列。在每一層中，1-T FERAM單元排列成列及行。同一行中的FERAM單元共用連接至FERAM陣列的供電線(supply line；SL)及位元線(bit line；BL)的源電極及汲電極。同一列中的FERAM單元共用FERAM陣列的字元線(word line；WL)。垂直對準的FERAM單元共用可連接至WL的公共閘電極。可以藉由為SL、BL及WL設置適當的電壓來存取FERAM單元。介電性內部間隔層置於閘電極(諸如金屬閘極)與源/汲電極之間，以減小電極之間的耦合電容。本揭示內容提供以下益處。首先，藉由使用揭示之3D FERAM結構，可以實現高密度FERAM記憶體陣列。其次，在一些實施例中，在形成閘電極之前，將源極/汲極電極形成為初始多層堆疊的一部分，並且自然地連接同一列中的所有通道層。因此，不需要額外的製程步驟來形成源極/汲極電極(但是若需要可以必然地實施)，從而簡化了製程。第三，介電性內部間隔層減小了閘電極與源極/汲極電極之間的耦合電容，從而提高了FERAM的操作速率。藉 由參考附圖進一步描述本揭示內容的這些及其他態樣。
第1A圖示出了根據本揭示內容的實施例建構的3D FERAM結構200的一部分。3D FERAM結構200在本揭示內容中亦稱為結構200或FERAM陣列200。在第1A圖所示的實施例中，結構200包含彼此垂直(沿「z」方向)堆疊的三個FERAM層201，並且每一FERAM層201包含排列成一行的三個FERAM單元250。因此，第1A圖中所示的實施例包含9個單元250。在各種實施例中，結構200可包含兩個或更多個(例如2、3、4、5等)FERAM層201，並且每一FERAM層201在一行中可包含任意數量的單元250，並且可包含任意數量的行以在相應的FERAM層201中形成2D陣列。此外，在各種實施例中，3D FERAM結構200可為獨立記憶裝置、與IC中的其他電路整合在一起的嵌入式記憶體或堆疊的3D IC結構的一部分。在本揭示內容中，為了便於討論，在第1A圖中沿「y」方向佈置一行單元250，並且在第1A圖中，沿「x」方向佈置一列單元250。
第1B圖示出了根據實施例的FERAM層201的一部分的俯視圖，第1C圖示出了根據實施例的結構200的一部分的剖面圖，並且第1D圖示出了根據實施例的處於分解狀態的單元250的某些元件的立體圖。
參照第1D圖，單元250包含隔離層202、半導體層204(諸如為單元250提供源極區域204s、汲極區域204d及通道區域204c)、包覆通道區域204c的鐵電 層210、金屬層206(諸如提供源極電極及汲極電極並分別支撐其上的源極通孔件220及汲極通孔件222)、內部間隔層(或內部間隔物)208及包覆鐵電層210的閘電極212。半導體層204置於隔離層202上方。金屬層206置於半導體層204上方。內部間隔層208置於半導體層204上方並且橫向地(沿「x」方向)設置在鐵電層210與金屬層206之間。
參照第1A圖、第1B圖及第1C圖，結構200包含自隔離結構199(諸如層間介電層)垂直延伸並橫向地(沿「y」方向)設置在相鄰列的閘電極212之間的閘極間隔物(或閘極隔離結構)214，以使閘電極212彼此隔離。
在實施例中，隔離層202包含諸如氮化矽(Si3N4)或氧化矽(SiO2)的介電材料、其他合適的介電材料或其組合。在一些實施例中，隔離層202可具有在約10奈米至約100奈米的範圍內的厚度(沿「z」方向)。在實施例中，半導體層204包含氧化物半導體，諸如銦鎵鋅氧化物(IGZO)、銦鎢氧化物(IWO)、銦錫氧化物(ITO)、氧化鋅(ZnO)、其他合適的氧化物半導體或其組合。在另一實施例中，半導體層204包含多晶矽。在又一實施例中，半導體層204包含矽或其他合適的半導體材料。在一些實施例中，半導體層204可具有在約10奈米至約60奈米的範圍內的厚度(沿「z」方向)。在實施例中，金屬層206包含導電材料，諸如氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鎢(W)、其他合適的導電材料或其組合。在一些實施例中， 金屬層206可具有在約10奈米至約60奈米的範圍內的厚度(沿「z」方向)。
在實施例中，鐵電層210包含氧化鉿(HfO2)；氧化鋯鉿(HfxZr1-xO2)；由矽(Si)、釔(Y)、鍺(Ge)、鑭(La)或其他合適元素摻雜的HfO2、氮化鋁鈧(Al1-xScxN)、氮化鋁(AlN)或其他合適的鐵電材料。在一些實施例中，鐵電層210可具有在約5奈米至約30奈米的範圍內的厚度。在實施例中，內部間隔層208包含低介電常數介電材料，例如介電常數(k值)小於10(諸如在約3至約10的範圍內)的介電材料。例如，內部間隔層208可包含碳氮化矽(SiCN)、碳化矽(SiC)、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)、氧化鋁(Al2O3)或其他合適的介電材料。因為鐵電層210通常為高k介電材料，故具有由低k(或較低k)介電材料形成的內部間隔層208減小了閘電極212與金屬層206之間的耦合電容，從而增加了FERAM結構200的操作速率。在一些實施例中，內部間隔層208的長度(沿「x」方向的尺寸)可以在約5奈米至約30奈米的範圍內。若內部間隔層208過薄(諸如小於約5奈米)，則可能無法有效地減小閘電極212與金屬層206之間的耦合電容，並且可能使閘電極212及金屬層206短路的風險太大。若內部間隔層208過厚(諸如大於約30奈米)，則將不必要地增加單元250的覆蓋區並且將降低3D FERAM結構200的記憶體密度。
在實施例中，閘電極212包含p型功函數層，使 得FERAM單元250具有正臨界電壓。例如，閘電極212可包含具有足夠大的有效功函數的金屬，諸如氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)或其組合。閘電極212可更包含低電阻金屬，諸如鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)及/或其他合適的材料。在一些實施例中，閘電極212包含n型功函數層，諸如鈦(Ti)、鋁(Al)、碳化鉭(TaC)、碳化鉭氮(tantalum carbide nitride，TaCN)、氮化鉭矽(tantalum silicon nitride，TaSiN)或其組合。在一些實施例中，通孔件220及222可各自包含一或多種導電材料，諸如鈷(Co)、鎢(W)、釕(Ru)、鋁(Al)、鉬(Mo)、鈦(Ti)、氮化鈦(TiN)、矽化鈦(TiSi)、矽化鈷(CoSi)、矽化鎳(NiSi)、氮化鉭(TaN)、鎳(Ni)、氮化鈦矽(TiSiN)或其組合。在一些實施例中，閘極隔離結構214包含介電材料，諸如氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)、氟摻雜矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、低k介電材料及/或其他合適的絕緣材料。
第2圖示出了根據本揭示內容的各個態樣，有3D FERAM結構200整合在其中的半導體裝置100(諸如積體電路)的一部分的立體圖。FERAM層201經圖案化成階梯結構260。通孔件220及222設置在階梯結構260的每一台階上的金屬層206上。除了上文討論的3D FERAM結構200的特徵之外，半導體裝置100包含分別 連接至通孔件220及222的源極線(source lines；SL)230及位元線(bit line；BL)232以及連接至閘電極212的字元線(word line；WL)112。在第2圖所示的實施例中，WL 112進一步連接至置於各種電晶體150的閘電極106上方的閘極通孔件110。電晶體150在基板102中或上實現，並包含源/汲極區域104、閘電極106及閘極間隔物108。電晶體150藉由隔離結構(諸如淺溝槽隔離(shallow trench isolation；STI))105彼此隔離。電晶體150可為平面MOS電晶體、FinFET、全環繞閘極(gate-all-around；GAA)電晶體或其他類型的電晶體。在第2圖所示的實施例中，WL 112自最底部的FERAM層201下方連接至閘電極212。在另一實施例中，WL 112自最頂部的FERAM層201上方連接至閘電極212。在第2圖所示的實施例中，可在電晶體150上方的半導體裝置100的第N互連層(或金屬層)處實現3D FERAM結構200，其中N為自然數。例如，可在半導體裝置100的第四互連層上實現3D FERAM結構200(換言之，可在半導體裝置100的第三互連層與第五互連層之間實現3D FERAM結構200)。第2圖所示的裝置100為在裝置100的後段製程(back end of line，BEOL)及在裝置100的前段製程(front end of line，FEOL)實現的電晶體150上方實施3D FERAM結構200的實例。
第3圖為根據本揭示內容的各個態樣，製造半導 體裝置的方法10的流程圖。本揭示內容考慮了額外的製程。可以在方法10之前、期間及之後提供額外的操作，並且對於方法10的額外實施例，可以移動、替換或消除所描述的一些操作。以下結合第4A圖至第4L圖描述方法10，第4A圖至第4L圖示出了根據一些實施例，在根據方法10的各個製造步驟中的3D FERAM結構200的各個立體圖及剖面圖。在一些實施例中，3D FERAM結構200為獨立記憶裝置。在一些實施例中，3D FERAM結構200為IC晶片、系統上晶片(system on chip；SoC)或其一部分的一部分，並包含各種被動及主動微電子裝置，諸如電阻器、電容器、電感器、二極體、p型場效電晶體(p-type field effect transistor；PFET)、n型場效電晶體(n-type field effect transistor；NFET)、FinFET、奈米片FET、奈米線FET、其他類型的多閘極FET、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極性接面電晶體(bipolar junction transistor；BJT)、橫向擴散MOS(laterally diffused MOS；LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的元件或其組合。例如，3D FERAM結構200可以在IC的後段製程(back-end-of-line；BEOL)以及在IC的前段製程(front-end-of-line；FEOL)實施的CMOS電晶體之 上實現。為了清楚起見，已經簡化了第4A圖至第4L圖以更好地理解本揭示內容的發明構思。可以在結構200中添加其他特徵，並且在結構200的其他實施例中可以替換、修改或消除以下描述的某些特徵。
在操作12中，方法10(第1A圖)提供了多層201的堆疊作為3D FERAM結構200的中間結構。參照第4A圖，在本實施例中，每一多層201包含隔離層202、位於隔離層202上方的半導體層204及位於半導體層204上方的金屬層206。在本實施例中，3D FERAM結構200更包含位於多層201的堆疊的頂部上的另一隔離層202。換言之，最底層及最頂層均為隔離層202。第4A圖所示實施例具有堆疊的三個多層201。在各種實施例中，結構200可包含堆疊的兩個或更多個多層201。隔離層202、半導體層204及金屬層206的材料及厚度已在上文參照第1A圖至第1D圖進行了討論。隔離層202、半導體層204及金屬層206中的每一者可藉由化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)或其他合適的方法形成。
在操作14中，方法10(第1A圖)在多層201的堆疊的通道區域203中形成閘極溝槽205，如第4B圖所示。在實施例中，操作14包含執行光刻製程以在結構200上方形成蝕刻遮罩。光刻製程可包含以下步驟：(例如，藉 由旋轉塗佈)在結構200上方形成抗蝕層；執行曝光前烘烤製程；使用光罩執行曝光製程；執行曝光後烘烤製程；及在顯影劑溶液中顯影曝光的抗蝕層。在顯影之後，圖案化的抗蝕層包含與光罩相對應的抗蝕圖案，其中抗蝕圖案在覆蓋結構200的其餘部分的同時提供與閘極溝槽205相對應的開口。或者，可以用其他方法(諸如無遮罩微影術、電子束寫入、離子束寫入或其組合)實施或替代曝光製程。
在形成蝕刻遮罩之後，操作14藉由蝕刻遮罩中的開口蝕刻多層201的堆疊以形成閘極溝槽205。操作14可應用選擇性地針對金屬層206、半導體層204及隔離層202的材料的一或多種蝕刻製程。在實施例中，操作14可應用循環多蝕刻製程。例如，操作14可應用針對隔離層202的材料的第一蝕刻製程、應用針對金屬層206的材料的第二蝕刻製程及應用針對半導體層204的材料的第三蝕刻製程。操作14可以循環地重複應用第一、第二及第三蝕刻製程，直至蝕刻完結構200中的所有層為止。在本實施例中，各種蝕刻製程可包含乾蝕刻、反應離子蝕刻(reactive ion etching；RIE)及/或其他合適的製程。例如，乾蝕刻製程可實施含氟氣體(例如，四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)及/或六氟乙烷(C2F6))、含氯氣體(例如，氯氣(Cl2)、三氯甲烷(CHCl3)、四氯甲烷(CCl4)及/或三氯化硼(BCl3))、含溴氣體(例如，溴化氫(HBr)及/或三溴甲烷(CHBr3))、氨、氬、其他合適的氣體及/或電漿及/或其組 合。在蝕刻閘極溝槽205之後，操作14移除蝕刻遮罩，舉例來說，使用抗蝕劑剝離或其他方法。
在操作16中，方法10(第1A圖)在閘極溝槽205中形成懸浮通道區域204c，如第4C圖所示。在實施例中，操作16包含執行光刻製程以在結構200上方形成蝕刻遮罩之步驟。蝕刻遮罩在覆蓋結構200的其餘部分的同時曝露出結構200的通道區域203。在形成蝕刻遮罩之後，操作16應用一或多種蝕刻製程，這些製程以最小的程度蝕刻(或不蝕刻)半導體層204，並選擇性地蝕刻隔離層202及金屬層206，從而形成懸浮通道區域204c。在實施例中，各種蝕刻製程可包含乾蝕刻、濕蝕刻、反應離子蝕刻(reactive ion etching；RIE)及/或其他合適的製程。例如，乾蝕刻製程可實施含氟氣體(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4及/或BCl3)、其他合適的氣體及/或電漿及/或其組合。例如，濕蝕刻製程可包含在氫氟酸(hydrofluoric acid；HF)、稀釋氫氟酸(diluted hydrofluoric acid；DHF)、硫酸(H2SO4)、氯化氫(HCl)、磷酸(H3PO4)或其他合適的濕蝕刻劑之步驟。作為蝕刻的結果，半導體層204可以沿「x」方向朝著閘極溝槽205稍微延伸超過隔離層202及金屬層206(此舉亦在第4D-2圖及第4D-3圖中示出)。
在操作18中，方法10(第1A圖)自閘極溝槽205橫向凹陷金屬層206，以在相鄰的半導體層204及隔 離層202之間垂直形成縫隙207，如第4D-1圖、第4D-2圖及第4D-3圖中所示。在實施例中，在操作16中形成的蝕刻遮罩可在操作18期間保持並重複使用。或者，在執行操作18之前，移除在操作16中形成的蝕刻遮罩。操作18應用一或多種蝕刻製程，這些製程以最小的程度蝕刻(或不蝕刻)隔離層202及半導體層204，並選擇性地蝕刻金屬層206，從而形成縫隙207。在實施例中，各種蝕刻製程可包含乾蝕刻、濕蝕刻、反應離子蝕刻(reactive ion etching；RIE)及/或其他合適的製程。在各種實施例中，縫隙207的深度d1(第4D-3圖)控制為在自面向閘極溝槽205的隔離層202的邊緣沿「x」方向量測的約5奈米至約30奈米的範圍內。此外，半導體層204沿「x」方向朝著閘極溝槽205延伸超過隔離層202及金屬層206。在一些實施例中，金屬層206的厚度t1(亦即，沿「z」方向的縫隙207的高度)在約10奈米至約60奈米的範圍內。
在操作20中，方法10(第1A圖)在由閘極溝槽205及縫隙207曝露的隔離層202、半導體層204(包含通道區域204c)及金屬層206的表面上沉積內部間隔層，如第4E-1圖、第4E-2圖及第4E-3圖所示。特別而言，內部間隔層208填充縫隙207。在實施例中，內部間隔層208包含低k介電材料，例如，介電常數小於10(諸如在約3至約10的範圍內)的介電材料。例如，內部間隔層208可包含SiCN、SiC、SiON、SiOCN、Al2O3或其他合 適的介電材料。適用於內部間隔層208的例示性低k介電材料包含摻氟矽玻璃、摻碳氧化矽、乾凝膠、氣凝膠、非晶形氟化碳、聚對二甲苯(Parylene)、苯環丁烯(Benzocyclobutene；BCB)、聚醯亞胺、其他低k介電材料或其組合。在本實施例中，使用ALD沉積內部間隔層208。在替代實施例中，可使用CVD或其他合適的方法沉積內部間隔層208。在本實施例中，內部間隔層208具有在約5奈米至約20奈米的範圍內的厚度t2(第4E-3圖)。特別而言，厚度t2大於厚度t1的一半，使得內部間隔層208在縫隙207內合併並完全填充縫隙207。
在操作22中，方法10(第1A圖)回蝕內部間隔層208，以自面向閘極溝槽205的隔離層202及半導體層204的表面移除內部間隔層208，剩下縫隙207中的剩餘內部間隔層208作為內部間隔特徵，如第4F-1圖、第4F-2圖及第4F-3圖所示。在各種實施例中，回蝕製程可應用乾蝕刻、濕蝕刻或反應性離子蝕刻，選擇性地調整此蝕刻以蝕刻內部間隔層208的材料，並且以最小的程度(或不蝕刻)半導體層204及隔離層202。例如，回蝕刻製程可應用等向性濕蝕刻製程。作為操作22的結果，通道區域204c在閘極溝槽205中曝露，並且亦曝露面向閘極溝槽205的隔離層202及半導體層204的表面。在實施例中，內部間隔層208完全填充縫隙207，並且內部間隔層208沿「x」方向的長度L1實質等於縫隙207的深度d1，如第4F-3圖所示。在另一實施例中，內部間隔層208部分 地填充縫隙207，並且內部間隔層208沿「x」方向的長度L1小於縫隙207的深度d1。例如，長度L1為深度d1的約80%至約90%。在各種實施例中，長度L1可在約5奈米至約30奈米的範圍內。若長度L1太小(諸如小於約5奈米)，則內部間隔層208可能無法有效地減小閘電極212與金屬層206之間的耦合電容，並且可能使閘電極212及金屬層206短路的風險太大。若長度L1太大(諸如大於約30奈米)，則內部間隔層208將不必要地增加單元250的覆蓋區，並將降低3D FERAM結構200的記憶體密度。
在操作23中，方法10(第1A圖)可視情況地在半導體層204中形成源極/汲極(source/drain；S/D)特徵209。如第6B圖、第6D圖、第6E圖及第6F圖所示，可在FERAM單元250的一些實施例中形成S/D特徵209。在半導體層204包含氧化物半導體材料的實施例(如第6B圖及第6D圖所示)中，可藉由退火結構200(例如，在氧氣環境或氮氣環境中)形成S/D特徵209，使得金屬層206與半導體層204反應，以形成S/D特徵209。在半導體層204包含多晶矽或其他非氧化物半導體材料的實施例(如第6E圖及第6F圖所示)中，可藉由將適當的p型或n型摻雜劑摻雜至半導體層204中，例如藉由離子注入，形成S/D特徵209。
在操作24中，方法10(第1A圖)在曝露於閘極溝槽205中的各種表面(包含隔離層202、半導體層204 及內部間隔層208的表面)上沉積鐵電層210。實施例在第4G圖中示出。特別而言，沉積鐵電層210以圍繞每一通道區域204c，同時在垂直相鄰的通道區域204c上的鐵電層210之間留下空間S(參見第1C圖)。空間S足夠大以使用期望的沉積技術，諸如ALD、CVD、PVD或電鍍，來填充閘電極212。在實施例中，在上述各種表面上沉積鐵電層210以具有基本均勻的厚度。在各種實施例中，鐵電層210的厚度可在約5奈米至約30奈米的範圍內。在實施例中，使用ALD沉積鐵電層210以控制沉積厚度的精確度。在一些實施例中，可使用CVD、PVD或其他沉積技術來沉積鐵電層210。在本實施例中，鐵電層210包含氧化鉿(hafnium oxide；HfO2)、氧化鋯鉿(hafnium zirconium oxide；HfxZr1-xO2)、由Si、Y、Ge、La或其他合適元素摻雜的HfO2、氮化鋁鈧(aluminum scandium nitride；Al1-xScxN)、氮化鋁(aluminum nitride；AlN)或其他合適的鐵電材料。
在一些實施例中，在沉積鐵電層210之前，操作24可以視情況地在閘極溝槽205中曝露的各種表面上方沉積界面層211，然後在界面層211上方沉積鐵電層210。例如，在第6B圖、第6D圖、第6E圖及第6F圖所示的實施例中提供了界面層211。例如，界面層211可增加鐵電層210與鐵電層210下方的各個表面之間的附著力。可根據半導體層204的材料來選擇界面層211的材料。在各種實施例中，當半導體層204包含氧化物半導體材料時， 界面層211可包含氧化鋁(例如，Al2O3)、氧化矽(例如，SiO2)、氧化鉿(HfO2)、氧化鑭(La2O3)或其他合適的材料。在各種實施例中，當半導體層204包含矽、多晶矽或另一種非氧化物半導體材料時，界面層211可包含氧化矽(例如，SiO2)、半導體層204中包含的材料的原生氧化物(native oxide)或其他合適的材料。
在操作26中，方法10(第1A圖)在閘極溝槽205中沉積一或多個閘電極212的層，填充閘極溝槽205並包覆在鐵電層210周圍，如第4H圖所示。在實施例中，閘電極212包含p型功函數層，諸如氮化鈦、氮化鉭、釕、鉬、鎢、鉑或其組合。在替代實施例中，閘電極212包含n型功函數層，諸如鈦、鋁、碳化鉭、碳化鉭氮化物、氮化鉭矽或其組合。在一些實施例中，閘電極212可包含p型功函數層及n型功函數層兩者，以實現期望的功函數。在一些實施例中，閘電極212可進一步包含低電阻金屬，諸如鋁、鎢、鈷、銅及/或沉積在p型及/或n型功函數層上方的其他合適材料。可使用ALD、CVD、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition)PECVD、電鍍或其他合適的方法來沉積閘電極212。
在操作28中，方法10(第1A圖)蝕刻閘電極212及鐵電層210以形成閘極隔離溝槽215，如第4I圖所示。作為操作28的結果，形成了複數個單元250的堆疊。操作28可涉及複數個製程，諸如光刻及蝕刻。在實施例中， 操作28包含執行光刻製程以在結構200上形成蝕刻遮罩(諸如，包含抗蝕圖案的結構)之步驟，類似於參考操作14所討論的光刻製程。蝕刻遮罩提供與閘極隔離溝槽215相對應的開口。在形成蝕刻遮罩之後，操作28藉由蝕刻遮罩中的開口蝕刻閘電極212及鐵電層210，以形成閘極隔離溝槽215。操作28可應用在不蝕刻(或以最小的程度蝕刻)隔離結構202、半導體層204及內部間隔層208的情況下，選擇性蝕刻閘電極212及鐵電層210的材料的一或多種蝕刻製程。在本實施例中，各種蝕刻製程可包含乾蝕刻、反應離子蝕刻(reactive ion etching；RIE)及/或其他合適的製程。在蝕刻閘極隔離溝槽215之後，操作28移除蝕刻遮罩，例如使用抗蝕劑剝離或其他方法已移除蝕刻遮罩。
在操作30中，方法10(第1A圖)在閘極隔離溝槽215中形成閘極隔離結構214，如第4J圖所示。在實施例中，在閘極隔離溝槽215中沉積及過度填充介電材料之後，操作30執行化學機械研磨(chemical mechanical polish；CMP)製程以平坦化結構200的頂表面並曝露閘電極212。剩餘的介電材料成為閘極隔離結構214。在一些實施例中，閘極隔離結構214包含諸如氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)、氟摻雜矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、低k介電材料及/或其他合適的絕緣材料。在各種實施例中，可使用 CVD、PECVD、可流動式化學氣相沉積(flowable chemical vapor deposition；FCVD)或其他合適的方法來沉積閘極隔離結構214。
在操作32中，方法10(第1A圖)形成階梯結構260，如第4K圖所示。階梯結構260中的每一台階包含一個FERAM層201。在FERAM層201的中心區域(通道區域)中存在沿「y」方向排列成一行的複數個通道區域204c(參見第1A圖、第1B圖及第1C圖)、分別圍繞通道區域204c的鐵電層210、分別圍繞鐵電層210的閘電極212及分離及隔離閘電極212的閘極隔離結構214。在中心區域中兩側，FERAM層201包含隔離層202、半導體層204(源極及汲極區域)、內部間隔層208及金屬層206。可使用複數次光刻、蝕刻及修整製程來形成階梯結構260。例如，形成第一蝕刻遮罩以覆蓋對應於階梯結構260的最上層台階的結構200的區域，然後蝕刻結構200，直至曝露出金屬層206。然後，形成第二蝕刻遮罩以覆蓋對應於階梯結構260的最上層台階及最上層台階下方的一個台階的結構200的區域，然後蝕刻結構200，直至曝露下一個金屬層206。可以重複此過程，直至形成階梯結構260為止。各種蝕刻製程可包含乾蝕刻、反應離子蝕刻(reactive ion etching；RIE)及/或其他合適的製程。可使用光刻及修整製程來形成用於各種蝕刻製程的蝕刻遮罩，以實現期望的形狀。
在操作34中，方法10(第1A圖)在階梯結構260 的每一台階形成通孔件220及222以接觸S/D區域中的金屬層206，並形成通孔件224以接觸閘電極212，如第4L圖所示。在實施例中，操作34包含以下步驟：在階梯結構260上方沉積一或多個介電層(未示出)，(諸如使用光刻製程)在一或多個介電層上形成蝕刻遮罩，其中蝕刻遮罩提供對應於通孔件220、222及224的開口；在階梯結構260的每一台階中，將開口蝕刻至一或多個介電層中以曝露金屬層206，及在開口中沉積一或多個導電材料，以形成通孔件220、222及224。為了簡單起見，在第4L圖中未示出一或多個介電層。一或多個介電層可包含正矽酸乙脂(tetraethylorthosilicate；TEOS)形成的氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，諸如硼磷矽玻璃(borophosphosilicate glass；BPSG)、氟摻雜矽玻璃(fluoride-doped silica glass；FSG)、磷矽玻璃(phosphosilicate glass；PSG)、硼摻雜矽玻璃(boron doped silicon glass；BSG)及/或其他合適的介電材料。可藉由PECVD(電漿增強化學氣相沉積)、FCVD(可流動式化學氣相沉積)或其他合適的方法形成一或多個介電層。通孔件220、222及224可包含一或多種導電材料，諸如Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、TaN、Ni、TiSiN或其組合，並且可藉由ALD、CVD、PVD、電鍍及/或其他合適的製程形成。
在操作36中，方法10(第1A圖)執行進一步製造。例如，可在FERAM結構200上方形成互連層。例 如，互連層可包含分別電連接至通孔件224、222及220的字元線(word line；WL)、位元線(bit line；BL)及源極線(source line；SL)。例如，第2圖示出了分別電連接至通孔件220及222的SL 230及BL 232。第2圖示出了在實施例中形成在FERAM結構200下方的WL。在替代實施例(未示出)中，WL可形成在FERAM結構200上方並且電連接至閘極通孔件224。
第5A圖示出了根據實施例的FERAM結構200的示意性俯視圖。第5B圖示出了第5A圖所示的FERAM結構200的3D等效電路的一部分，而第5C圖示出了第5A圖所示的FERAM結構200的2D壓縮電路的一部分。參照第5A圖，字元線WL沿「x」方向並藉由通孔件224連接至閘電極。位元線BL及源極線SL沿「y」方向並分別藉由通孔件222及220連接至源/汲極特徵。在第5A圖所示的實施例中，FERAM單元的每一行具有m個位元線BL及m個源極線SL(例如，階梯結構260中具有m個台階)。FERAM單元的兩行以交錯的方式佈置，並且每一行提供單元250的L個堆疊(因此，兩行提供單元250的2L個堆疊)，其中單元250的每一堆疊由字元線WL尋址。字元線WL路由至WL解碼器。位元線路由至BL解碼器。源極線路由至SL解碼器。藉由控制WL解碼器、BL解碼器及SL解碼器，可以存取每一FERAM單元250。
第6A圖、第6B圖、第6C圖、第6D圖、第6E 圖及第6F圖示出了根據本揭示內容的可在FERAM結構200中實施的單元250的一部分的各種實施例。特別而言，第6A圖、第6B圖、第6C圖、第6D圖、第6E圖及第6F圖示出了各種構造的半導體層204(包含可選的S/D特徵209及通道區域204c)、金屬層206、可選的界面層211、鐵電層210及閘電極212的示意性剖面圖。這些為根據本揭示內容的單元250的非限制性實例。在第6A圖所示的實施例中，鐵電層210直接在包含氧化物半導體材料的半導體層204上。此實施例不包含S/D特徵209及界面層211。在第6B圖所示的實施例中，鐵電層210直接在界面層211上，該界面層211直接在包含氧化物半導體材料的半導體層204上。此實施例不包含S/D特徵209。在第6C圖所示的實施例中，鐵電層210直接在包含氧化物半導體材料的半導體層204上。在此實施例中，半導體層204包含形成在半導體層204中的S/D特徵209。在第6D圖所示的實施例中，鐵電層210直接在界面層211上，該界面層211直接在包含氧化物半導體材料的半導體層204上。在此實施例中，半導體層204包含形成在半導體層204中的S/D特徵209。在第6E圖所示的實施例中，鐵電層210直接在界面層211上，該界面層211直接在包含多晶矽的半導體層204上。在此實施例中，半導體層204包含形成在半導體層204中的S/D特徵209。相比於在半導體層204中使用結晶矽作為半導體材料的實施例，在半導體層204中使用多晶矽作為半導體材料降低了製造 FERAM結構200的成本。在第6F圖所示的實施例中，鐵電層210直接在界面層211上，該界面層211直接在包含矽(例如結晶矽)或另一合適的半導體材料的半導體層204上。在此實施例中，半導體層204包含形成在半導體層204中的S/D特徵209。對於第6E圖及第6F圖中所示的實施例，在實施例中，界面層211可包含氧化矽(SiO2)。對於第6A圖、第6B圖、第6C圖及第6D圖所示的實施例，半導體層204可包含銦鎵鋅氧化物(IGZO)、銦鎢氧化物(IWO)、銦錫氧化物(ITO)、鋅氧化物(ZnO)、其他合適的氧化物半導體或其組合。對於第6B圖所示的實施例，在一些實施例中，界面層211可包含氧化鋁(Al2O3)、氧化矽(SiO2)或其他合適的材料。對於第6D圖所示的實施例，在各種實施例中，界面層211可包含氧化鋁(例如，Al2O3)、氧化矽(例如，SiO2)、氧化鉿(HfO2)、氧化鑭(La2O3)或其他合適的材料。
儘管不旨在限制本揭示內容，但為本揭示內容的實施例提供以下優點中的一或多者。例如，揭示之3D FERAM結構的實施例使得高密度FERAM記憶體陣列成為可能。對於另一實例，在一些實施例中，在形成閘電極之前，揭示之FERAM陣列的源/汲電極形成為初始多層堆疊的一部分，並且自然地連接同一列中的所有通道層。因此，不需要額外的製程步驟來形成源/汲電極，從而簡化了製程。對於又一實例，揭示之FERAM陣列中的介電性內部間隔層減小了閘電極與源/汲電極之間的耦合電容，從而 提高了FERAM陣列的操作速率。
在一個例示性態樣中，本揭示內容針對一種半導體裝置包含第一通道、位於第一通道上方的第二通道及圍繞第一及第二通道的閘極結構，其中閘極結構包含圍繞第一及第二通道的鐵電(ferroelectric；FE)層及圍繞鐵電層的閘極金屬層。半導體裝置更包含連接至第一通道的兩側的兩個第一電極、連接至第二通道的兩側的兩個第二電極、位於第一與第二電極之間的介電層；及位於兩個第一電極與閘極結構之間的內部間隔層。
在一些實施例中，內部間隔層亦在兩個第二電極與閘極結構之間。在實施例中，半導體裝置更包含置於閘極結構上並連接至閘極結構的閘極通孔件；置於其中一個第一電極上並連接至第一電極的源極通孔件；及置於另一個第一電極中上並連接至該第一電極的位元線通孔件。在另一實施例中，半導體裝置更包含一或多個電晶體；及位於一或多個電晶體上的第N金屬層，N為自然數，其中第一通道置於第N金屬層上。在又一實施例中，半導體裝置更包含在鐵電層與第一及第二通道中的每一者之間的界面層。
在半導體裝置的實施例中，鐵電層包含氧化鉿(HfO2)、氧化鋯鉿(HfxZr1-xO2)、由矽(Si)、釔(Y)、鍺(Ge)或鑭(La)摻雜的氧化鉿(HfO2)、氮化鋁鈧(Al1-xScxN)、氮化鋁(AlN)。在另一實施例中，第一及第二通道包含氧化物半導體或多晶矽。在一些實施例中， 內部間隔層包含介電常數小於10的介電材料。
在半導體裝置的實施例中，第一及第二電極包含氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鎢(W)。在半導體裝置的另一實施例中，第一及第二電極沿第一方向的縱向延伸，並且第一電極延伸得比第二電極更長。
在另一例示性態樣中，本揭示內容針對一種半導體裝置，包含複數個電晶體及位於該些電晶體上方的3D FERAM結構。3D FERAM結構包含彼此垂直堆疊的複數個單元。每一單元包含半導體層、圍繞一部分半導體層的鐵電(ferroelectric；FE)層、位於鐵電層上方並圍繞該部分半導體層的閘極層、位於半導體層下方的隔離層、位於半導體層上方的金屬層及位於半導體層上方並在鐵電層與金屬層之間的介電間隔層。
在半導體裝置的實施例中，介電間隔層包含介電常數小於10的介電材料。在實施例中，鐵電層包含氧化鉿(HfO2)；氧化鋯鉿(HfxZr1-xO2)；由矽(Si)、釔(Y)、鍺(Ge)或鑭(La)摻雜的HfO2、氮化鋁鈧(Al1-xScxN)、氮化鋁(AlN)；金屬層包含氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鎢(W)；並且半導體層包含氧化物半導體或多晶矽。在實施例中，半導體裝置進一步包含在鐵電層與該部分半導體層之間的界面層。
在另一例示性態樣中，本揭示內容針對一種製造半導體裝置的方法，包含形成多層堆疊之步驟，其中每一多層包含第一隔離層、位於第一隔離層上方的半導體層及位 於半導體層上方的第一金屬層。方法更包含：蝕刻多層堆疊以在多層堆疊的通道區域中形成閘極溝槽；自通道區域移除第一隔離層及第一金屬層，使得半導體層的通道部分曝露在閘極溝槽中；自閘極溝槽橫向凹陷第一金屬層，從而在第一隔離層的相鄰層與半導體層之間形成縫隙；在縫隙中形成內部間隔層；形成圍繞半導體層的通道部分中之每一者並在閘極溝槽的側壁上方的鐵電(ferroelectric；FE)層，其中內部間隔層橫向地置於鐵電層與第一金屬層之間；及在鐵電層上方沉積金屬閘極層並填充閘極溝槽。
在方法的實施例中，形成內部間隔層之步驟包含：在半導體層的通道部分周圍沉積介電材料並填充縫隙；及蝕刻介電材料，使得自半導體層的通道部分的外表面移除介電材料，但至少一部分介電材料保留在縫隙中，其中保留在縫隙中的部分介電材料成為內部間隔層。
在實施例中，方法更包含：蝕刻金屬閘極層及鐵電層，以形成由隔離溝槽隔開的金屬閘極；及用第二隔離層填充隔離溝槽。在又一實施例中，方法包含蝕刻第二隔離層及多層堆疊以形成階梯結構之步驟，階梯結構具有彼此相繼的複數個台階，每一台階包含第二隔離層的一部分、與該部分第二隔離層的上部相鄰的內部間隔層的兩個部分及將該部分第二隔離層與內部間隔層的兩個部分夾在中間的多層中之一者的兩個部分。在又一實施例中，方法包含在該些台階中的每一台階處的第一金屬層上形成通孔件之步驟。在方法的一些實施例中，內部間隔層包含介電常數 小於10的介電材料。
在又一例示性態樣中，本揭示內容涉及一種製造半導體裝置的方法，包含：形成多層堆疊，其中每一多層包含第一隔離層、位於第一隔離層上方的半導體層及位於半導體層上方的第一金屬層；在多層堆疊的通道區域中形成閘極溝槽，其中半導體層的通道部分在閘極溝槽中曝露；自閘極溝槽橫向凹陷第一金屬層，從而在第一隔離層的相鄰層與半導體層之間形成縫隙；在縫隙中形成內部間隔層；形成圍繞半導體層的每一通道部分並在閘極溝槽的側壁上方的鐵電(ferroelectric；FE)層，其中內部間隔層橫向地置於鐵電層與每一第一金屬層之間；及在鐵電層上形成金屬閘極，其中每一金屬閘極與彼此疊置的半導體層的複數個通道部分接合。
在方法的實施例中，形成閘極溝槽之步驟包含：藉由第一蝕刻製程在多層堆疊的通道區域中蝕刻多層堆疊，從而產生閘極溝槽；及藉由與第一蝕刻製程不同的第二蝕刻製程自通道區域移除第一隔離層及第一金屬層，使得半導體層的通道部分曝露在閘極溝槽中。
在方法的實施例中，形成內部間隔層之步驟包含：在半導體層的通道部分周圍沉積介電材料並填充縫隙；及蝕刻介電材料，使得自半導體層的通道部分移除介電材料，但至少一部分介電材料保留在縫隙中，其中保留在縫隙中的部分介電材料成為內部間隔層。
在方法的實施例中，形成金屬閘極之步驟包含：在 鐵電層上方沉積一或多個金屬閘極層並填充閘極溝槽；蝕刻一或多個金屬閘極層及鐵電層，以形成由隔離溝槽隔開的金屬閘極；及用第二隔離層填充隔離溝槽。
上文概述了數個實施例的特徵，使得本領域技術人員可以更好地理解本揭示內容的各態樣。本領域技術人員應理解，本領域技術人員可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。本領域技術人員亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
202:隔離層
204c:通道區域
204d:汲極區域
204s:源極區域
206:金屬層
208:內部間隔層
210:鐵電層
212:閘電極
220:通孔件
222:通孔件
250:單元
x:x方向
y:y方向
z:z方向

Claims (10)

  1. 一種三維鐵電隨機存取記憶體，包含：一第一通道；一第二通道，位於該第一通道上方；一閘極結構，圍繞該第一通道及該第二通道，其中該閘極結構包含圍繞該第一通道及該第二通道的一鐵電(ferroelectric；FE)層及圍繞該鐵電層的一閘極金屬層；兩個第一電極，連接至該第一通道的兩側；兩個第二電極，連接至該第二通道的兩側；一介電層，位於該第一電極與該第二電極之間；及一內部間隔層，位於該兩個第一電極與該閘極結構之間。
  2. 如請求項1所述之三維鐵電隨機存取記憶體，其中該內部間隔層亦位於該兩個第二電極與該閘極結構之間。
  3. 如請求項1所述之三維鐵電隨機存取記憶體，更包含：一閘極通孔件，置於該閘極結構上並連接至該閘極結構；一源極通孔件，置於該些第一電極中之一者上並連接至該第一電極；及 一位元線通孔件，置於該些第一電極中之另一者上並連接至該另一第一電極。
  4. 如請求項1所述之三維鐵電隨機存取記憶體，更包含：一界面層，位於該鐵電層與該第一通道及該第二通道中之每一者之間。
  5. 如請求項1所述之三維鐵電隨機存取記憶體，其中該內部間隔層橫向地置於該鐵電層與該第一通道之間。
  6. 如請求項1所述之三維鐵電隨機存取記憶體，更包含：一隔離結構，相鄰該閘極結構。
  7. 如請求項6所述之三維鐵電隨機存取記憶體，其中：該隔離結構及一多層的堆疊形成一階梯結構，該階梯結構具有彼此相繼的複數個台階，該多層的堆疊包含該第一通道、在該第一通道下的一隔離層與在該第一通道上的一金屬層，每一該些台階包含該隔離結構的一部分、與該隔離結構的該部分的一上部相鄰的該內部間隔層的兩個部分及將該隔離結構的該部分與該內部間隔層的該兩個部分夾在中 間的其中一個該多層中的兩個部分。
  8. 如請求項7所述之三維鐵電隨機存取記憶體，更包含：複數個通孔件，在該些台階中的每一台階處的該金屬層上。
  9. 一種半導體裝置，包含：複數個電晶體；及如請求項1所述之該三維鐵電隨機存取記憶體(FERAM)結構，位於該些電晶體上方。
  10. 如請求項9所述之半導體裝置，更包含：一界面層，位於該鐵電層與該第一通道之間。
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