JP2004119693A

JP2004119693A - 強誘電体メモリデバイス及び強誘電体メモリデバイスの製造方法

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Publication number: JP2004119693A
Application number: JP2002281041A
Authority: JP
Inventors: Tetsushi Sakai; 酒井　徹志; Hiroshi Ishihara; 石原　　宏; Shunichiro Omi; 大見　俊一郎
Original assignee: Tokyo Institute of Technology NUC
Current assignee: Tokyo Institute of Technology NUC
Priority date: 2002-09-26
Filing date: 2002-09-26
Publication date: 2004-04-15

Abstract

【課題】減分極電界によるメモリ保持特性の劣化を抑制するとともに、メモリセルのセルサイズを狭小化して、前記メモリセルを高密度に集積させた強誘電体メモリデバイス、及びその製造方法を提供する。
【解決手段】所定の半導体基板１１上において、絶縁層１２を介してゲート領域１３とチャネル領域１４とが、ゲート絶縁膜１５を介して交互に積層されてなる、リッジ型の多層膜積層構造２０を形成する。ゲート領域１３は、リッジ型多層膜積層構造２０の前後方向に突出し、互いに結合されて、電気的に接続されている。ゲート領域１３の側面には酸化膜１３Ａを介し、リッジ型多層膜積層構造２０の挟むようにして、ソース領域１６及びドレイン領域１７が形成されている。また、リッジ型の多層膜積層構造２０の、最上部に位置するゲート領域１３上には、下部ゲート電極２９、強誘電体薄膜１８及び金属ゲート電極１９が順次に形成されて、強誘電体キャパシタを構成している。
【選択図】　　　　図３

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリデバイス、及び強誘電体メモリデバイスの製造方法に関する。
【０００２】
【従来の技術】
強誘電体メモリデバイスは、携帯型の電子デバイスのメモリとして最も期待されているものの一つである。図１は、従来の強誘電体メモリデバイスを簡略化して示す断面図である。図１に示す強誘電体メモリデバイス１０は、所定の半導体基板１の表面にソース領域２、チャネル領域３及びドレイン領域４が形成されてなるとともに、半導体基板１上においてゲート絶縁膜５を介してゲート電極６及び８が形成され、これらの間に強誘電体薄膜７が設けられてなる構成を呈している。
【０００３】
実際の構造においては、ゲート電極６及び８間の段差を埋めるようにして絶縁膜が形成され、ソース領域２及びドレイン領域４に対する外部端子として電極パッドが設けられているが、簡単のために絶縁膜９で覆われた構造としている。また、実際の構造においては、図１に示すようなメモリセルが半導体基板１上に多数集積しているが、本例においては１つのメモリセルのみに着目している。
【０００４】
図１に示す強誘電体メモリデバイス１０においては、ゲート電極６の面積をゲート電極８の面積の約５倍以上とすることにより、減分極電界によるメモリ保持特性の劣化を抑制した構造となっている。したがって、セルサイズが大きくなり、メモリセルを同一基板上に高密度に集積させることができないという問題があった。
【０００５】
【発明が解決しようとする課題】
本発明は、減分極電界によるメモリ保持特性の劣化を抑制するとともに、メモリセルのセルサイズを狭小化して、前記メモリセルを高密度に集積させた強誘電体メモリデバイス、及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成すべく、本発明は、所定の半導体基板上に設けられ、互いに電気的に接続された複数のゲート領域と、
前記複数のゲート領域それぞれの間において、ゲート絶縁膜を介して設けられた複数のチャネル領域と、
前記複数のチャネル領域の側面側において、前記複数のチャネル領域と結合するようにして設けられたソース領域及びドレイン領域と、
前記複数のゲート領域の上方に設けられた下部ゲート電極と、
前記下部ゲート電極上に設けられた強誘電体薄膜と、
前記強誘電体薄膜上に設けられた上部ゲート電極と、
を具えることを特徴とする、強誘電体メモリデバイスに関する。
【０００７】
本発明の強誘電体メモリセルにおいては、複数のゲート領域を縦方向に積層しており、これらのゲート領域を電気的に接続しているため、ゲート領域全体の面積はこれらの総和となる。したがって、同一のゲート長及びゲート幅で、ゲート領域の実質的な面積を増大することができるので、微細なセルサイズを保持したまま、メモリ保持特性を増大させることができる。すなわち、本発明によれば、減分極電界によるメモリ保持特性の劣化を抑制すると同時に、メモリセルを高密度に集積させた強誘電体メモリデバイスを提供することができる。
【０００８】
また、本発明の強誘電体デバイスの製造方法は、
所定の半導体基板上において、互いに電気的に接続された複数のゲート領域を形成する工程と、
前記複数のゲート領域それぞれの間において、ゲート絶縁膜を介して複数のチャネル領域を形成する工程と、
前記複数のチャネル領域の側面側において、前記複数のチャネル領域と結合するようにしてソース領域及びドレイン領域を形成する工程と、
前記複数のゲート領域の上方において下部ゲート電極を形成する工程と、
前記下部ゲート電極上に強誘電体薄膜を形成する工程と、
前記強誘電体薄膜上に上部ゲート電極を形成する工程と、
を具えることを特徴とする。
【０００９】
本発明のその他の特徴及び利点については、以下の発明の実施の形態で詳細に説明する。
【００１０】
【発明の実施の形態】
以下、本発明を発明の実施の形態に基づいて詳細に説明する。
図２は、本発明の強誘電体メモリデバイスの一例を示す斜視図であり、図３は、図１に示す強誘電体メモリデバイスをＩ−Ｉ線に沿って左右方向に切った場合の断面図であり、図４は、図１に示す強誘電体メモリデバイスをＩＩ−ＩＩ線に沿って前後方向に切った場合の断面図である。なお、実際の強誘電体メモリデバイスにおいては、同一の基板上に複数のメモリセルが形成されているが、本発明では、特徴を明確にすべく、単一のメモリセルのみに着目している。
【００１１】
図２〜４に示す本発明の強誘電体メモリデバイス３０は、所定の半導体基板１１上において、絶縁層１２を介してゲート領域１３とチャネル領域１４とが、ゲート絶縁膜１５を介して交互に積層されてなる、リッジ型の多層膜積層構造２０を有している。
【００１２】
図４に示すように、ゲート領域１３は、リッジ型多層膜積層構造２０の前後方向に突出し、互いに結合されている。したがって、縦方向に積層された複数のゲート領域１３は互いに電気的に接続されている。
【００１３】
ゲート領域１３の側面には酸化膜１３Ａを介し、リッジ型多層膜積層構造２０の挟むようにして、ソース領域１６及びドレイン領域１７が形成されている。また、リッジ型の多層膜積層構造２０の、最上部に位置するゲート領域１３上には下部ゲート電極２９、強誘電体薄膜１８及び上部ゲート電極１９が順次に形成されて、強誘電体キャパシタを構成している。
【００１４】
また、下部ゲート電極２９、強誘電体薄膜１８及び上部ゲート電極１９の段差を埋めるようにして絶縁層２３が形成され、この絶縁層２３を貫通するようにしてソース電極１６及びドレイン電極１７に対する外部端子としての電気パッド２２が形成されている。さらに、絶縁層１２上において、ソース領域１６及びドレイン領域１７の一部が露出するようにして、ソース領域１６及びドレイン領域１７を覆う絶縁膜２１が形成されている。
【００１５】
図２〜４から明らかなように、強誘電体メモリセルにおいては、複数のゲート領域１３が電気的に接続された状態で縦方向に積層しているため、ゲート領域全体の面積はこれらの総和となる。したがって、同一のゲート長及びゲート幅で、ゲート領域の実質的な面積を増大することができるので、微細なセルサイズを保持したまま、メモリ保持特性を増大させることができる。
【００１６】
例えば、図２〜４に示す強誘電体メモリデバイス３０においては、ゲート領域１３が４層積層されており、その間に合計３層のチャネル領域１４を有している。各ゲート領域１３は、その上下面においてチャネル領域１４と接触しているので、ゲート領域１３の実質的面積は６倍となる。したがって、（幅方向及び長さ方向における）セルサイズを同一に保持したまま、強誘電体薄膜１８から構成される強誘電体キャパシタに対する面積比を６倍にすることができるので、微細なセルサイズを保持したまま、減分極電界によるメモリ保持特性の劣化を抑制することができる。同時に、メモリセルを高密度に集積させて、高密度強誘電体メモリデバイスを提供することができる。
【００１７】
なお、ゲート領域１３を６層以上積層し、その間に合計５層のチャネル領域１４を形成することにより、ゲート領域１３の実質的面積は１０倍となる。したがって、（幅方向及び長さ方向における）セルサイズを同一に保持し、高密度集積を可能とするとともに、減分極電界によるメモリ保持特性の劣化をより効果的に抑制することができる。
【００１８】
このように、本発明においては、チャネル領域が３以上、さらには５以上となるようにゲート領域１３とチャネル領域１４とを積層することにより、（幅方向及び長さ方向における）セルサイズを同一に保持し、高密度集積を可能とするとともに、減分極電界によるメモリ保持特性の劣化をより効果的に抑制することができる。
【００１９】
リッジ型の多層膜積層構造２０において、ゲート領域１３の厚さは、例えば１０ｎｍ〜２００ｎｍに設定する。また、チャネル領域１４の厚さは、例えば１ｎｍ〜５０ｎｍに設定する。
【００２０】
チャネル領域１４と、ソース領域１６及びドレイン領域１７とは、異なる導電型の半導体から構成する。例えば、チャネル領域１４をｐ型シリコンなどから構成した場合においては、ソース領域１６及びドレイン領域１７をｎ型シリコンなどから構成する。
【００２１】
強誘電体薄膜１８は、公知の強誘電体材料から構成することができるが、好ましくはＳｒＢｉ_２Ｔａ_２Ｏ_９、ＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９及びＢｉＬａＴｉＯの少なくとも一つから構成する。
【００２２】
図２〜４に示す強誘電体メモリ３０においては、下部ゲート電極２９及び上部ゲート電極１９間に電圧を印加することにより強誘電体薄膜１８を上方向又は下方向に分極させ、その分極方向に応じて０又は１を対応させることによって、記録を実行する。記録された情報の読み出しは、強誘電体薄膜１８の分極方向に応じた、チャネル領域１４内における電流のオンオフを検知することによって実施する。
【００２３】
図５は、本発明の強誘電体メモリデバイスの他の例を示す断面図である。図５は、図２に示すような強誘電体メモリデバイスのＩＩ−ＩＩ線に沿って前後方向に切った場合の状態を示しており、全体の構成及びＩ−Ｉ線に沿って左右方向に切った場合の状態は先に示す図２及び図３の構成と同じである。なお、同様の構成要素に体しては同様の参照数字を用いて表している。
【００２４】
図５に示す強誘電体メモリデバイス４０においては、複数のゲート領域１３がリッジ型の多層膜積層構造２０の前方又は後方にのみ突出し、多層膜積層構造２０の後方又は前方は絶縁膜２１で埋め込まれている。したがって、複数のゲート領域１３は、リッジ型の多層膜積層構造２０の前方又は後方でのみ電気的に接続されるようになる。この場合においては、半導体基板１１とゲート領域１３との寄生容量を低減することができ、強誘電体メモリデバイス４０の高速動作を可能ならしめることができる。
【００２５】
なお、図５に示す強誘電体メモリデバイス４０のその他の特徴及び利点は、図２〜４に示す強誘電体メモリデバイス３０と同じであり、同一のゲート長及びゲート幅で、ゲート領域の実質的な面積を増大することができるので、微細なセルサイズを保持したまま、メモリ保持特性の劣化を抑制することができる。また、強誘電体薄膜１８などは、上述した公知の強誘電体材料から構成することができる。
【００２６】
次に、本発明の強誘電体メモリデバイスの製造方法について説明する。図６〜１８は、本発明の強誘電体メモリデバイスの製造方法における工程図であり、各図における（ａ）は、図２に示す強誘電体メモリデバイスのＩ−Ｉ線に沿って左右方向に切った場合の強誘電体メモリデバイスアセンブリを示すものであり、各図における（ｂ）は、図２に示す強誘電体メモリデバイスのＩＩ−ＩＩ線に沿って前後方向に切った場合の強誘電体メモリデバイスアセンブリを示すものである。
【００２７】
最初に、半導体基板１１として、例えば、シリコン基板１１１と、シリコン基板１１１の上層部に形成されたＳｉＯ_２などからなる絶縁層１１２及び極薄のシリコンなどの単結晶層１１３とを具えるＳＯＩ基板を準備する。次いで、図７に示すように、半導体基板１１上に、チャネル領域１４を構成するシリコンなどからなる第１の半導体層１４１と、シリコンゲルマニウムなどからなる第２の半導体層１３１とを交互に積層させて多層膜積層構造を形成する。
【００２８】
次いで、図８に示すように、前記多層膜積層構造の周囲を図示しないマスクを用いたＲＩＥなどによってエッチング除去し、第１のリッジ型多層膜積層構造２０１を形成する。次いで、図９に示すように、ＳｉＯ_２などからなる膜をＣＶＤ法などによって堆積した後、ＣＭＰ技術によって平坦化処理し、第１のリッジ型多層膜積層構造２０１の周囲を覆うようにして絶縁膜２１を形成する。次いで、図１０に示すように、図示しないマスクを用いたウエットエッチング、又はウエットエッチングとＲＩＥとの組み合わせにより、絶縁膜２１の、第１のリッジ型多層膜積層構造２０１の前方及び後方において接触する部分を除去する。
【００２９】
次いで、図１１に示すように、ＨＮＯ_３：Ｈ_２Ｏ：ＨＦ＝６０：６０：１のようなエッチング液を用いて、第２の半導体層１３１をエッチング除去する。このとき、第１の半導体層１４１は、上述したようにシリコンなどから構成されるため、上記エッチング液によってはほとんどエッチングされない。次いで、図１２に示すように、第１のリッジ型多層膜積層構造２０１に対して熱酸化処理を実施し、第１の半導体層１４１の表面を酸化させて、例えばＳｉＯ_２からなるゲート絶縁膜１５を形成する。
【００３０】
次いで、ＣＶＤ法などにより、リン添加のアモルファスシリコンなどを堆積させた後、ＣＭＰ処理によって平坦化し、図１３に示すように、第１のリッジ型多層膜積層構造２０１における第１の半導体層１４１間の隙間を埋めるようにして、ゲート領域を構成する第３の半導体層１３２を形成する。次いで、図１４に示すように、第１のリッジ型多層膜積層構造２０１の両端部を図示しないマスクを用いたＲＩＥによってエッチング除去し、第２のリッジ型多層膜積層構造２０２を形成する。
【００３１】
次いで、図１５に示すように、第２のリッジ型多層膜積層構造２０２に対して熱酸化処理を施し、第３の半導体層１３２の両端部を熱酸化させてＳｉＯ_２などからなる酸化膜１３Ａを形成する。なお、第１の半導体層１４１は、シリコンなどから構成されているため、前記熱酸化処理による酸化速度は遅く、形成される酸化膜は半導体層１３２より薄い。
【００３２】
次いで、図１５に示すアセンブリに対して斜め方向からリンなどのＶ属元素をイオン注入し、アニーリングすることによって注入したイオンを活性化させ、ゲート領域１３及びチャネル領域１４を画定する。
【００３３】
次いで、図１６に示すように、リンドープのアモルファスシリコンなどを堆積し、ＣＭＰで平坦化処理することにより、第２のリッジ型多層膜積層構造２０２の両側を埋めるようにして、ソース領域及びドレイン領域を構成する第４の半導体層１６１を形成する。その後、図１６に示すアセンブリに対してアニーリング処理を施し、第４の半導体層１６１を活性化させてソース領域１６及びドレイン領域１７を画定する。
【００３４】
次いで、図１７に示すように、下部ゲート電極２９、強誘電体薄膜１８及び上部ゲート電極１９を構成する、下部電極層２９１、強誘電体薄膜層１８１及び上部電極層１９１を、公知の成膜方法を用いて一様に形成した後、図示しないマスクを用いて、下部電極層２９１、強誘電体薄膜層１８１及び上部電極層１９１の周囲をエッチング除去して、図１８に示すように、下部ゲート電極２９、強誘電体薄膜１８及び上部ゲート電極１９を形成する。次いで、外部端子としての金属パッド２２をソース領域１６及びドレイン領域１７上にそれぞれ形成し、その後、絶縁層２３を形成して平坦化することにより、図２〜４に示すような強誘電体メモリデバイスを得る。
【００３５】
なお、図５に示すような強誘電体メモリデバイスを得るためには、図１０に示す工程において、絶縁膜２１の、第１のリッジ型多層膜積層構造２０１の前方又は後方において接触する部分を除去するようにする。
【００３６】
以上、具体例を挙げながら発明の実施の形態に基づいて本発明を詳細に説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、減分極電界によるメモリ保持特性の劣化を抑制するとともに、メモリセルのセルサイズを狭小化して、前記メモリセルを高密度に集積させた強誘電体メモリデバイス、及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】従来の強誘電体メモリデバイスの構成を簡略化して示す断面図である。
【図２】本発明の強誘電体メモリデバイスの一例を示す斜視図である。
【図３】図２に示す強誘電体メモリデバイスのＩ−Ｉ線に沿って左右に切った状態を示す断面図である。
【図４】図２に示す強誘電体メモリデバイスのＩＩ−ＩＩ線に沿って左右に切った状態を示す断面図である。
【図５】本発明の強誘電体メモリデバイスの他の例を示す断面図である。
【図６】本発明の強誘電体メモリデバイスの製造方法における、最初の工程を示す断面図である。
【図７】図６に示す工程の次の工程を示す断面図である。
【図８】図７に示す工程の次の工程を示す断面図である。
【図９】図８に示す工程の次の工程を示す断面図である。
【図１０】図９に示す工程の次の工程を示す断面図である。
【図１１】図１０に示す工程の次の工程を示す断面図である。
【図１２】図１１に示す工程の次の工程を示す断面図である。
【図１３】図１２に示す工程の次の工程を示す断面図である。
【図１４】図１３に示す工程の次の工程を示す断面図である。
【図１５】図１４に示す工程の次の工程を示す断面図である。
【図１６】図１５に示す工程の次の工程を示す断面図である。
【図１７】図１６に示す工程の次の工程を示す断面図である。
【図１８】図１７に示す工程の次の工程を示す断面図である。
【符号の説明】
１　半導体基板
２　ソース領域
３　チャネル領域
４　ドレイン領域
５　ゲート絶縁膜
６　ゲート電極
７　強誘電体薄膜
８　ゲート電極
９　絶縁膜
１０　強誘電体メモリデバイス
１１　半導体基板
１２　絶縁層
１３　ゲート領域
１４　チャネル領域
１５　ゲート絶縁膜
１６　ソース領域
１７　ドレイン領域
１８　強誘電体薄膜
１９　上部ゲート電極
２０　リッジ型多層膜積層構造
２１　絶縁層
２２　金属パッド
２３　絶縁層
２９　下部ゲート電極
３０　強誘電体メモリデバイス
４０　強誘電体メモリデバイス

Claims

所定の半導体基板上に設けられ、互いに電気的に接続された複数のゲート領域と、
前記複数のゲート領域それぞれの間において、ゲート絶縁膜を介して設けられた複数のチャネル領域と、
前記複数のチャネル領域の側面側において、前記複数のチャネル領域と結合するようにして設けられたソース領域及びドレイン領域と、
前記複数のゲート領域の上方に設けられた下部ゲート電極と、
前記下部ゲート電極上に設けられた強誘電体薄膜と、
前記強誘電体薄膜上に設けられた上部ゲート電極と、
を具えることを特徴とする、強誘電体メモリデバイス。
前記複数のゲート領域と前記複数のチャネル領域とは、互いに積層されてリッジ型の多層膜積層構造を構成することを特徴とする、請求項１に記載の強誘電体メモリデバイス。
前記ソース領域及び前記ドレイン領域は、前記多層膜積層構造の側面側において、前記多層膜積層構造を挟むようにして設けられたことを特徴とする、請求項２に記載の強誘電体メモリデバイス。
前記複数のゲート領域は、前記チャネル領域の前方及び後方において突出し、互いに結合されたことを特徴とする、請求項１〜３のいずれか一に記載の強誘電体メモリデバイス。
前記複数のゲート領域は、前記チャネル領域の前方又は後方において突出し、互いに結合されたことを特徴とする、請求項１〜３のいずれか一に記載の強誘電体メモリデバイス。
前記ソース領域及び前記ドレイン領域は、一部が外部に露出するようにして所定の絶縁膜で覆われていることを特徴とする、請求項１〜５のいずれか一に記載の強誘電体メモリデバイス。
前記チャネル領域と前記ソース領域及び前記ドレイン領域とは、互いに異なる導電型の半導体から構成されていることを特徴とする、請求項１〜６のいずれか一に記載の強誘電体メモリデバイス。
前記強誘電体薄膜は、ＳｒＢｉ_２Ｔａ_２Ｏ_９、ＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９及びＢｉＬａＴｉＯの少なくとも一つから構成されることを特徴とする、請求項１〜７のいずれか一に記載の強誘電体メモリデバイス。
３以上のチャネル領域を含むことを特徴とする、請求項１〜８のいずれか一に記載の強誘電体メモリデバイス。
５以上のチャネル領域を含むことを特徴とする、請求項９に記載の強誘電体メモリデバイス。
前記ゲート領域の厚さが１０ｎｍ〜２００ｎｍであることを特徴とする、請求項１〜１０のいずれか一に記載の強誘電体メモリデバイス。
前記チャネル領域の厚さが１ｎｍ〜５０ｎｍであることを特徴とする、請求項１〜１１のいずれか一に記載の強誘電体メモリデバイス。
所定の半導体基板上において、互いに電気的に接続された複数のゲート領域を形成する工程と、
前記複数のゲート領域それぞれの間において、ゲート絶縁膜を介して複数のチャネル領域を形成する工程と、
前記複数のチャネル領域の側面側において、前記複数のチャネル領域と結合するようにしてソース領域及びドレイン領域を形成する工程と、
前記複数のゲート領域の上方において下部ゲート電極を形成する工程と、
前記下部ゲート電極上に強誘電体薄膜を形成する工程と、
前記強誘電体薄膜上に上部ゲート電極を形成する工程と、
を具えることを特徴とする、強誘電体メモリデバイスの製造方法。
前記複数のゲート領域及び前記複数のチャネル領域を形成する工程は、
前記半導体基板上において、前記チャネル領域を構成する第１の半導体層と第２の半導体層とを交互に積層して多層膜積層構造を形成する工程と、
前記多層膜積層構造の外周部をエッチング除去して、第１のリッジ型多層膜積層構造を形成する工程と、
前記第１のリッジ型多層膜積層構造にエッチング処理を施すことにより、前記第２の半導体層を除去する工程と、
前記第１の半導体層に酸化処理を施すことにより、前記ゲート絶縁膜を形成する工程と、
前記第１のリッジ型多層膜積層構造における前記第１の半導体層の隙間を埋設するようにして、前記ゲート領域を構成する第３の半導体層を形成する工程と、を含むことを特徴とする、請求項１３に記載の強誘電体メモリデバイスの製造方法。
前記複数のゲート領域及び前記複数のチャネル領域を形成する工程は、
前記第１のリッジ型多層膜積層構造を形成した後において、前記第１のリッジ型多層膜積層構造の周囲を覆うようにして所定の絶縁膜を形成する工程と、
前記第２の半導体層をエッチング除去する前において、前記絶縁膜の、前記第１のリッジ型多層膜積層構造と接触する部分をエッチング除去する工程と、
を含むことを特徴とする、請求項１４に記載の強誘電体メモリデバイスの製造方法。
前記絶縁膜は、前記第１のリッジ型多層膜積層構造の前方及び後方と接触しないようにして形成することを特徴とする、請求項１５に記載の強誘電体メモリデバイスの製造方法。
前記絶縁膜は、前記第１のリッジ型多層膜積層構造の前方又は後方と接触するようにして形成したことを特徴とする、請求項１５に記載の強誘電体メモリデバイスの製造方法。
前記複数のゲート領域及び前記複数のチャネル領域を形成する工程は、前記第３の半導体層を形成した後において、
前記第１のリッジ型多層膜積層構造の両端部をエッチング除去して第２のリッジ型多層膜積層構造を形成する工程と、
前記第３の半導体層に対して酸化処理を施し、前記第３の半導体層の側面側に酸化膜を形成する工程と、
を含むことを特徴とする、請求項１４〜１７のいずれか一に記載の強誘電体メモリデバイスの製造方法。
ソース領域及びドレイン領域を形成する工程は、前記第２のリッジ型多層膜積層構造の両側を埋めるようにして、前記ソース領域及び前記ドレイン領域を構成する第４の半導体層を形成する工程を含むことを特徴とする、請求項１８に記載の強誘電体メモリデバイスの製造方法。
前記第１の半導体層と前記第４の半導体層とは異なる導電型を有することを特徴とする、請求項１９に記載の強誘電体メモリデバイスの製造方法。
前記強誘電体薄膜は、ＳｒＢｉ_２Ｔａ_２Ｏ_９、ＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９及びＢｉＬａＴｉＯの少なくとも一つから構成されることを特徴とする、請求項１３〜２０のいずれか一に記載の強誘電体メモリデバイスの製造方法。
前記第１の半導体層は３層以上積層することを特徴とする、請求項１３〜２１のいずれか一に記載の強誘電体メモリデバイスの製造方法。
前記第１の半導体層は５層以上積層することを特徴とする、請求項２２に記載の強誘電体メモリデバイスの製造方法。
ゲート領域の厚さが１０ｎｍ〜２００ｎｍであることを特徴とする、請求項１３〜２３のいずれか一に記載の強誘電体メモリデバイスの製造方法。
前記チャネル領域の厚さが１ｎｍ〜５０ｎｍであることを特徴とする、請求項１３〜２４のいずれか一に記載の強誘電体メモリデバイス。