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TW202224157A - 使用柱狀半導體元件之記憶裝置及其製造方法 - Google Patents

使用柱狀半導體元件之記憶裝置及其製造方法 Download PDF

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Abstract

於俯視觀察時，在沿第一方向相連成帶狀的P層台12a,12b上形成同樣沿第一方向相連成帶狀的N+層2aa,2bb、與Si柱7a,7b。然後，以包圍Si柱7a,7b的方式形成閘極絕緣層14、Ti閘極導體層15a,15b。然後，於絕緣層20a內形成底部與N+層2aa,2bb接觸的接觸孔，於此接觸孔的底部形成第一導體W層22a,22b。然後，於接觸孔內形成具有空孔的絕緣層24aa,24bb。然後，以連接於閘極導體層15a,15b的方式沿與第一方向正交的第二方向形成第二導體W層26a。

Description

使用柱狀半導體元件之記憶裝置及其製造方法
本發明係關於使用柱狀半導體元件之記憶裝置及其製造方法。
近年來，LSI(Large Scale Integration：大型積體電路)使用三維構造電晶體。其中，屬於柱狀半導體元件的SGT(Surrounding Gate Transistor：環繞閘電晶體)作為提供高積體的半導體裝置的半導體元件而受到注目。再者，要求具有SGT的半導體裝置的更高積體化、高性能化。
一般的平面式MOS(Metal-Oxide-Semiconductor：金屬氧半導體)電晶體之通道(channel)係朝沿半導體基板的上表面的水平方向延伸。相對於此，SGT的通道係朝相對於半導體基板的上表面為垂直的方向延伸(例如參照專利文獻1、非專利文獻1)。因此，SGT與平面式MOS電晶體相比較，可達到半導體裝置的高密度化。使用此SGT作為選擇電晶體，能夠進行連接有電容器的DRAM(Dynamic Random Access memory：動態隨機存取記憶體，例如參照非專利文獻2)、連接有電阻變化元件的PCM (Phase change Memory：相變化記憶體，例如參照非專利文獻3)、RRAM(Resistive Random Access memory：電阻式隨機存取記憶體，例如參照非專利文獻4)、藉由電流使磁自旋的方向改變而使電阻變化的MRAM(Magneto-resistive Random Access memory：磁阻式隨機存取記憶體，例如參照非專利文獻4)等的高積體化。
圖3顯示N通道SGT的示意構造圖。於具有P型或i型(本質型)之導電型的Si柱100(以下將矽半導體柱稱為「Si柱」)內的上下位置，形成有一側成為源極時、另一側成為汲極的N+層101a、101b(以下將以高濃度含有施體雜質(donor impurity)的半導體區域稱為「N+層」)。構成此源極、汲極的N+層101a、101b之間的Si柱100的部分成為通道區域102。以包圍此通道區域102的方式形成有閘極絕緣層103。以包圍此閘極絕緣層103的方式形成有閘極導體層104。在SGT中，成為源極、汲極的N+層101a、101b、通道區域102、閘極絕緣層103、閘極導體層104整體係形成為柱狀。再者，在DRAM中係電容器連接於N+層101b，在PCM、PRAM、MRAM中係可變電阻元件105連接於N+層101b。SGT的占有面積相當於平面式MOS電晶體之單一的源極或汲極N+層的占有面積。如此一來，具有SGT的電路晶片與具有平面式MOS電晶體的電路晶片相比較，能夠實現更進一步的晶片尺寸的縮小化。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H.Chung, H. Kim, H. Kim, K. Kim, S. Kim, K.Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G.Jin, and C. Chung: “4F2 DRAM Cell with Vertial Pillar Transistor(VPT)”,2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E.Goodson: “Phase Change Memory”, Proceeding of IEEE, Vol.98, No 12, Decemberpp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V”, IEDM(2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology”, IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron”, IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration”, Electron Device letters, Vol. 35, No.2, pp.179-181 (2012)
對於使用有SGT的記憶裝置的高性能化、高積體化，要求減少各SGT之電極間的寄生電容。
用以解決上述課題的本發明的使用柱狀半導體元件之記憶裝置的製造方法，該柱狀半導體元件具備：
半導體柱，係將位於底部的第一雜質區域與位於頂部的第二雜質區域作為源極或汲極，將前述第一雜質區域與前述第二雜質區域之間的區域作為通道，且以垂直於基板的方式豎立；
閘極絕緣層，係包圍位於前述第一雜質區域與前述第二雜質區域之間的前述半導體柱；及
閘極導體層，係包圍前述閘極絕緣層；
該柱狀半導體元件之記憶裝置的製造方法包含：
以俯視觀察時沿第一方向延伸成帶狀的方式形成前述第一雜質區域的步驟；
形成俯視觀察時至少一部分重疊於前述第一雜質區域的前述半導體柱的步驟；
以連結前述半導體柱之底部的方式形成半導體台的步驟，前述半導體台於俯視觀察時係包含前述半導體柱與前述第一雜質區域，且沿前述第一方向延伸成帶狀；
以包圍前述半導體柱的方式形成前述閘極絕緣層和前述閘極導體層的步驟；
於前述閘極導體層的外周部形成第一絕緣層的步驟；
將接觸孔形成於前述第一絕緣層的步驟，前述接觸孔於俯視觀察時係與位於前述半導體台的前述第一雜質區域重疊，且其底部與前述第一雜質區域相接，並沿前述第一方向延伸成帶狀；
以與前述第一雜質區域相接的方式，於前述接觸孔的底部形成沿前述第一方向延伸成帶狀的第一導體層的步驟；
於前述第一導體層上的前述接觸孔內形成含有空孔或由低介電常數材料構成的第二絕緣層的步驟；
使前述第二絕緣層的上表面位置比前述閘極導體層的上端低的步驟；及
形成第二導體層的步驟，前述第二導體層係與前述閘極導體層相接，且俯視觀察時沿與前述第一方向正交的第二方向延伸成帶狀。
前述製造方法能夠建構成更包含：
將第一遮罩材料層設為蝕刻遮罩而形成前述半導體柱的步驟；
形成第三絕緣層的步驟，前述第三絕緣層係包圍前述半導體柱，且其上表面位置位於前述第一遮罩材料層之底部位置或前述半導體柱之頂部位置；
形成第二遮罩材料層的步驟，前述第二遮罩材料層係位於前述第三絕緣層上且於俯視觀察時以相同寬度包圍露出的前述第一遮罩材料和前述半導體柱的頂部；
於前述第三絕緣層上形成第三遮罩材料層的步驟，前述第三遮罩材料層於俯視觀察時一部分與前述第二遮罩材料層重疊，且沿前述第一方向延伸成帶狀；及
將前述第一遮罩材料層、前述第二遮罩材料層及前述第三遮罩材料層設為遮罩，蝕刻前述第三絕緣層、前述第一雜質層及前述半導體基板而形成前述半導體台的步驟；並且
俯視觀察時，前述第二遮罩材料層的一部分係以於前述第二方向夾著前述半導體柱的方式，從與前述第一導體層相反之側的前述第三遮罩材料層突出。
前述製造方法能夠更於俯視觀察時的前述第一方向中，前述第二導體層的寬度形成為小於前述導體層的外周線與沿前述第一方向延伸的直線相交的兩點間距離中最長的線段。
前述製造方法能夠更於垂直方向中，前述第一導體層的上端位置形成為低於前述閘極導體層的下端位置。
前述製造方法能夠更於垂直方向中，前述空孔的上端位置形成為低於前述閘極導體層的上端位置。
前述製造方法能夠更於前述第一雜質區域之外側的前述半導體台、或前述第二雜質區域之外側的前述半導體柱內，形成具有與前述第一雜質區域或前述第二雜質區域相反的極性之第三雜質區域的步驟。
前述製造方法能夠更形成俯視觀察時前述第一方向的尺寸比前述第二方向的尺寸長的前述半導體柱。
上述發明的製造方法能夠更包含：
於前述基板上形成會成為前述第一雜質區域之母體之第一雜質層的步驟；
於前述第一雜質層上形成會成為前述第一半導體柱之母體之一部分之第一半導體層的步驟；及
於第一半導體層上形成會成為前述第一半導體柱之母體之一部分且會成為前述第二半導體區域之至少一部分之第二雜質層的步驟。
前述製造方法能夠更包含：
形成前述閘極導體層後形成第四絕緣層的步驟，前述第四絕緣層的上表面位於前述閘極導體層之上且位於比前述第二雜質層之上表面更下方處，且前述第四絕緣層包圍第二雜質層之外周；及
以與前述第二雜質層相接的方式形成極性相同的第三雜質層、或由合金或金屬構成之導體層的步驟。
用以解決上述課題的本發明的使用柱狀半導體元件之記憶裝置，係具備：
半導體柱，係相對於基板沿垂直方向豎立；
第一雜質區域，係連結於前述半導體柱的底部，且於俯視觀察時，以與前述半導體柱至少一部分重疊的方式沿第一方向延伸成帶狀；
第二雜質區域，係位於前述半導體柱的頂部；
閘極絕緣層，係包圍前述第一雜質區域與前述第二雜質區域之間的前述半導體柱；
閘極導體層，係包圍前述閘極絕緣層；
半導體台，係於俯視觀察時連結於前述半導體柱的底部，包含前述第一雜質區域，且沿前述第一方向延伸成帶狀；
第一絕緣層，係位於前述閘極導體層的外周部；
第一材料層，係位於前述第一絕緣層之中，於俯視觀察時與位於前述半導體台的前述第一雜質區域重疊，其底部與前述第一雜質區域相接，且沿前述第一方向延伸成帶狀且沿垂直方向連結；
第一導體層，於其底部前述第一材料層與前述第一雜質區域相接，且該第一導體層沿前述第一方向延伸成帶狀；
第二絕緣層，係位於前述第一導體層上，且前述第二絕緣層包含上表面位置比前述閘極導體層之上端更低的空孔、或前述第二絕緣層由低介電常數材料構成；及
第二導體層，係位於前述第二絕緣層上，且與前述閘極導體層相接，且於俯視觀察時沿與前述第一方向正交的第二方向延伸成帶狀。
前述記憶裝置更為俯視觀察時，包圍前述半導體柱之前述半導體台的一部分係以於前述第二方向夾著前述半導體柱的方式朝與前述第一導體層相反之側突出。
前述記憶裝置更為前述第二導體層於前述第一方向的寬度係小於前述閘極導體層的外周線與沿前述第一方向延伸的直線相交的兩點間距離中最長的線段。
前述記憶裝置更於垂直方向中前述第一導體層的上端位置低於前述閘極導體層的下端位置。
前述記憶裝置更於前述第一雜質區域的外側具有第三雜質區域，該第三雜質區域具有與前述第一雜質區域相反的極性。
前述記憶裝置更為形成於俯視觀察時具有沿前述第一方向延伸之剖面的前述半導體柱。
1,1a:P層基板
2a,2b,2aa,2bb,29a,29b,29c,29d,30a,30b,30c,30d,101a,101b:N+層
4:P層
5a,5b,5c,5d,11a,11b,27a,27b:遮罩材料層
7a,7b,7c,7d,7A,7B,7C,7D,100:Si柱
9,9a,9b,17a,17b,17c,17d:SiN層
10a,10b,10c,10d,13,16,20,20a,24a,24b,24aa,24bb,28:SiO2層
12a,12b:P層台
14,14A:HfO2層
15,15a,15b,15A,15B,15C,15D:TiN層
21a,21b:接觸孔
22a,22b,26a,26b:W層
25a,25b:空孔
102:通道區域
103:閘極絕緣層
104:閘極導體層
105:可變電阻元件
圖1A係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的俯視圖與剖面構造圖。
圖1B係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的俯視圖與剖面構造圖。
圖1C係用以說明第一實施型態之具有SGT之記憶半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1D係用以說明第一實施型態之具有SGT之記憶半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1E係用以說明第一實施型態之具有SGT之記憶半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1F係用以說明第一實施型態之具有SGT之記憶體半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1G係用以說明第一實施型態之具有SGT之記憶體半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1H係用以說明第一實施型態之具有SGT之記憶體半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1I係用以說明第一實施型態之具有SGT之記憶體半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1J係用以說明第一實施型態之具有SGT之記憶體半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1K係用以說明第一實施型態之具有SGT之記憶體半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2係用以說明第二實施型態之具有SGT之記憶體半導體裝置之製造方法的俯視圖與剖面構造圖。
圖3係用以說明習知例的立體構造圖。
以下一邊參照圖式一邊說明本發明之使用SGT之記憶裝置 的製造方法。
(第一實施型態)
以下參照圖1A至圖1J說明本發明之第一實施型態的DRAM電路的製造方法。於各個圖中，(a)為俯視圖、(b)為沿(a)的X-X’線的剖面構造圖、(c)為沿(a)的Y-Y’線的剖面構造圖。
如圖1A所示，於P層基板1(申請專利範圍之「基板」的一例)的上部，形成於俯視觀察時沿Y-Y’線方向延伸成帶狀的N+層2a,2b。
接著，如圖1B所示，藉由磊晶成長法(epitaxial growth method)而形成P層4。然後，於P層4上，以俯視觀察時一部分重疊於N+層2a,2b的方式，形成俯視觀察時圓形狀的遮罩材料層5a,5b,5c,5d(申請專利範圍之「第一遮罩材料層」的一例)。
接著，如圖1C所示，將遮罩材料層5a至5d設為遮罩，蝕刻P層4及P層基板1、N+層2a,2b的上層部而形成Si柱7a,7b,7c,7d(申請專利範圍之「半導體柱」的一例)。
接著，如圖1D所示，以其上表面位置成為Si柱7a至7d的頂部的方式，於Si柱7a至7d的外周形成氮化矽(SiN)層9(申請專利範圍之「第三絕緣層」的一例)。然後，形成氧化矽(SiO2)層10a,10b,10c,10d(申請專利範圍之「第二遮罩材料層」的一例)，該氧化矽(SiO2)層10a,10b,10c,10d係於俯視觀察時以等寬度包圍Si柱7a至7d的頂部與遮罩材料層5a至5d的側表面。然後，形成遮罩材料層11a,11b，該遮罩材料層11a,11b係於俯視觀察時與遮罩材料層5a至5d、SiO2層10a至10d的一部分重疊，且沿Y-Y’線方向(申請專利範圍之「第一方向」的一例)延伸成帶狀。此外， SiO2層10a至10d係可以於覆蓋遮罩材料層5a至5d，被覆SiO2層(未圖示)之後，藉由例如RIE(Reactive Ion Etching：反應離子蝕刻)進行蝕刻的方式來形成。藉此方式，於俯視觀察時，SiO2層10a至10d係以等寬度形成於遮罩材料層5a至5d的周圍。由於遮罩材料層5a至5d相對於Si柱7a至7d係以自行對準(self-alignment)的方式來形成，所以SiO2層10a至10d相對於Si柱7a至7d係以自行對準的方式來形成。此外，SiN層9的形成可以於Si柱7a至7d的側表面形成較薄的SiO2層(未圖示)之後進行。
接著，如圖1E所示，將遮罩材料層5a至5d、遮罩材料層11a,11b(申請專利範圍之「第三遮罩材料層」的一例)、SiO2層10a至10d設為遮罩，蝕刻SiN層9、N+層2a,2b、P層基板1而形成由N+層2aa,2bb與P層基板1a構成的P層台12a,12b(申請專利範圍之「半導體台」的一例)。圖1E之(d)顯示所形成的P層台12a,12b的俯視圖。於俯視觀察時，P層台12a,12b如圖1E之(d)顯示，構成沿Y-Y’線方向延伸成帶狀的N+層2aa,2bb與Si柱7a至7d外周之一部分突出的形狀。由於此Si柱7a至7d外周之一部分突出的部分的P層台12a,12b係將以與Si柱7a至7b自行對準的方式所形成的SiN層9a,9b作為蝕刻遮罩而形成，所以P層台12a,12b係以與Si柱7a至7d自行對準的方式形成。
接著，如圖1F所示，去除遮罩材料層11a,11b、SiO2層10a至10d、SiN層9a,9b。然後，包圍P層台12a,12b，以其上表面位置成為比P層台12a,12b上表面還上的方式形成SiO2層13。然後，藉由例如ALD(Atomic Layer Deposition：原子層沉積)法以包圍Si柱7a至7d的方式形成構成閘極絕緣層的氧化鉿(HfO2)層14(申請專利範圍之「閘極絕緣 層」的一例)。然後，以覆蓋HfO2層14的方式形成構成閘極導體層的TiN層(未圖示)、與SiO2層(未圖示)。然後，藉由CMP(Chemical Mechanical Polishing：化學機械研磨)法進行研磨直到上表面至遮罩材料層5a至5d的上表面為止。然後，藉由RIE將SiO2層與TiN層蝕刻直到上表面至Si柱7a至7d的上部為止，而形成TiN層15、SiO2層16。然後，整體地被覆SiN層(未圖示)。然後，藉由RIE法蝕刻SiN層，形成於俯視觀察時以等寬度包圍遮罩材料層5a至5d與Si柱7a至7d之頂部的側表面的SiN層17a,17b,17c,17d。
接著，如圖1G所示，去除SiO2層16。然後，以SiN層17a至17d作為遮罩，藉由RIE法蝕刻TiN層15而形成屬於閘極導體層的TiN層15a,15b,15c,15d(申請專利範圍之「閘極導體層」的一例)。此時，由於屬於蝕刻遮罩的SiN層17a至17d相對於Si柱7a至7d以自行對準的方式形成，所以TiN層15a至15d也相對於Si柱7a至7d以自行對準的方式形成。
接著，如圖1H所示，以覆蓋整體的方式形成SiO2層(未圖示)，藉由CMP法以使上表面位置成為遮罩材料層5a至5d之上表面位置的方式進行研磨，而形成SiO2層20。然後，形成底部位於N+層2aa,2bb的接觸孔21a,21b(申請專利範圍之「接觸孔」的一例)，該接觸孔21a,21b於俯視觀察時係一部分與N+層2aa,2bb重疊，且沿Y-Y’線方向延伸成帶狀。然後，於整面堆積鎢(W)層(未圖示)後，藉由CMP以使上表面成為遮罩材料層5a至5d之上表面的方式進行研磨。然後，藉由RIE法蝕刻接觸孔21a,21b內的W層，於接觸孔21a,21b的底部以接觸N+層2aa,2bb的 方式形成W層22a,22b(申請專利範圍之「第一導體層」的一例)。W層22a,22b的上表面位置係形成為比TiN層15a,15b的下端位置還要低。此外，也可於形成W層22a,22b之前，為了降低W層22a,22b與N+層2aa,2bb的接觸阻抗而形成例如TaN等緩衝(buffer)金屬層。
接著，如圖1I所示，於接觸孔21a,21b內形成內部具有空孔25a,25b的SiO2層24a,24b(申請專利範圍之「第二絕緣層」的一例)。空孔25a,25b的上端位置係形成為比TiN層15a,15b的上端位置還要低。此外，SiO2層24a,24b也可以例如矽氧碳化物(SiOC)等低介電常數材料層來形成。此情形下，可形成空孔25a,25b也可不形成空孔25a,25b。
接著，如圖1J所示，藉由RIE法以使上表面位置成為比TiN層15a,15b之上端位置還下方的方式蝕刻SiO2層20、24a、24b，而形成SiO2層20a(申請專利範圍之「第一絕緣層」的一例)、24aa、24bb。然後，於TiN層15a,15b的外周部，形成連接於TiN層15a至15d的W層(未圖示)。然後，形成遮罩材料層27a,27b，該遮罩材料層27a,27b係於俯視觀察時重疊於TiN層26a,26b之一部分，且沿Y-Y’線方向延伸成帶狀。然後，將遮罩材料層27a,27b設為遮罩而蝕刻W層。藉此，形成W層26a,26b(申請專利範圍之「第二導體層」的一例)，該W層26a,26b係連接於TiN層15a,15b，且俯視觀察時沿X-X’線方向(申請專利範圍之「第二方向」的一例)延伸。俯視觀察時，W層26a,26b之Y-Y’線方向的寬度L1係形成為比TiN層15a,15b之外周的Y-Y’線方向的寬度L2還要小。L2為前述TiN層15a,15b之外周線與沿前述Y-Y’線方向延伸的直線相交的二個點間距離之中最長的線段。
接著，如圖1K所示，於Si柱7a至7d之頂部側表面的外周部形成SiO2層28。然後，以覆蓋Si柱7a至7d之頂部的方式藉由例如選擇性磊晶(selective epitaxial)形成N+層29a,29b,29c,29d。然後，藉由熱擴散而於Si柱7a至7d之頂部形成N+層30a,30b,30c(未圖示),30d(未圖示)。藉此，形成DRAM中的選擇SGT。此情形下，W層22a,22b成為位元線電極，W層26a,26b成為字元線電極。然後，以連接於N+層29a至29d的方式連接電容器。藉此，於P層基板1a上形成DRAM裝置。
此外，本實施型態的說明中，說明了N+層2aa,2bb於俯視觀察時形成於Si柱7a至7d內側之一部分的例子，然而也可於整面形成。再者，在RRAM、MRAM、PCM等中，係分別連接依據施加電壓而改變電阻的可變電阻元件以取代DRAM的電容器。這些元件中，N+層2aa,2bb可以於俯視觀察時形成於Si柱7a至7d內側的整面。再者，於無電容DRAM(例如參照非專利文獻6)中，N+層2aa,2bb也可以於俯視觀察時形成於Si柱7a至7d的整面。再者，於無電容DRAM中，SGT之上下的成為源極或汲極之雜質區域的極性可以不同(例如參照非專利文獻6)。再者，本實施型態的DRAM中，W層22a,22b為位元線電極，惟例如RRAM、MRAM、PCM等中，也可將W層22a,22b作為源極線電極、接地線電極等其他的電極使用。
再者，形成於Si柱7a至7d的頂部的N+層30a至30d，也可使用例如於圖1B中在形成P層4之後且形成遮罩材料層5a至5d之前，藉由磊晶成長法而於P層4上形成的N+層。此情形下，不須圖1K所示的步驟，即不須進行熱處理而從N+層29a至29d使施體雜質擴散至Si柱7a 至7d的頂部而要形成N+層30a至30d的步驟。SiO2層較厚時，於垂直方向，當以使N+層30a至30d的下端成為閘極TiN層15a至15d的上端的方式於高溫進行較長的熱處理時，對於閘極TiN層15a至15d、及屬於閘極絕緣層的HfO2層14的傷害就構成問題。相對於此，於圖1B中，形成P層4後，於P層4上形成N+層，藉由這些雜質層而形成N+層30a至30d，能夠避免上述那樣的對於閘極TiN層15a至15d、及屬於閘極絕緣層的HfO2層14的傷害。再者，由於在圖1K的階段不須要於Si柱7a至7d的頂部上藉由熱擴散形成N+層30a至30d，所以容易形成Si柱7a至7d的頂部的雜質區域。再者，此情形下，可形成也可不形成N+層29a至29d。再者，此情形下，也可使用金屬或合金等導體層以取代N+層29a至29d。
再者，於圖1F中，成為閘極導體層的TiN層15的膜厚係設成比SiN層17a,17b,17c,17d還要厚。相對於此，也可使TiN層15的膜厚比SiN層17a,17b,17c,17d還要薄，且於TiN層15的外側設置TaN等導體層或SiN層等絕緣層作為TiN層15的保護層。此時，於圖1G中的TiN層15a至15d的形成步驟中，係以包圍TiN層15a至15d的側表面的方式殘留此保護層。將絕緣層形成於此保護層的情形下，係於形成圖1I中的W層26a,26b之前，去除TiN層15a至15d之頂部側表面的保護層。
再者，使用SiN等絕緣層作為包圍閘極TiN層15a至15d之側表面的前述保護層的情形下，於藉由RIE蝕刻來形成接觸孔21a,21b時，較佳為使用蝕刻速度比SiO2層20還要小的例如SiN層等。也可使用成為蝕刻阻擋層(etching stopper)的材料層來取代此SiN層。再者，也可於形成接觸孔21a,21b後，於其內部被覆較薄的例如構成此蝕刻阻擋層之 SiN層等絕緣層，然後，藉由RIE去除接觸孔21a,21b底部的SiN層，其後形成W層22a,22b。此時，為了減小W層22a,22b與N+層2aa,2bb的接觸阻抗，較佳為俯視觀察時，將接觸孔21a,21b之底部剖面形狀以其最低部面積比上部面積還要小的方式來形成。
再者，於圖1A中，也可於N+層2a,2b內使硼(B)雜質比磷(P)雜質少，並藉由之後的熱處理而使B雜質擴散於P層基板1內，而將P+層形成於N+層2a,2b的外側。藉此，於圖1J中，能夠減少N+層2aa,2bb與P層基板1a之間的接合空乏層的擴大，可以將Si柱7a至7d的通道中熱性地產生的不需要的載體在P層基板1a側容易地去除。再者，此P+層也可藉由磊晶成長法而在形成N+層2a,2b之前來形成。再者，只要是符合本目的，也可利用其他的方法來形成此P+層。再者，於無電容DRAM中，也可藉由相同的方法於上部或下部的雜質區域之一方的外側，形成與此雜質區域的極性呈相反極性的雜質區域。
本實施型態具有以下的特徵。
1.在本實施型態中係如圖1H、1I所示，形成屬於閘極電極的TiN層15a至15d後，形成接觸孔21a,21b，然後，於接觸孔21a,21b的底部形成與N+層2aa,2bb連結的位元配線W層22a,22b。然後，於此W層22a,22b上的接觸孔21a,21b形成實效地構成低介電常數層的SiO2層24a,24b，該SiO2層24a,24b含有空孔25a,25b。之後，如圖1J所示，於SiO2層20a,24aa,24bb上，以於俯視觀察時與位元配線W層22a,22b正交的方式，形成與閘極電極TiN層15a至15d連接的字元配線W層26a,26b。
藉由進行上述步驟而具有下述的特徵。
(1)由於包含空孔25a,25b之實效地構成低介電常數層的SiO2層24aa,24bb、與位元配線W層22a,22b係形成於接觸孔21a,21b內，所以位元配線W層22a,22b與屬於低介電常數層的SiO2層24aa,24bb係以自行對準的方式形成。藉此，可謀求DRAM記憶細胞的高積體化。然後，如圖1J之(a)所示，於俯視觀察時，在位元線W層22a,22b與字元線W層26a,26b之重疊的區域具有實效地構成低介電常數層的SiO2層24aa,24bb。藉此，能夠降低位元線、字元線之間的電容。可謀求DRAM記憶細胞的高積體化與位元線、字元線之間的電容降低所造成的高性能化。
(2)字元線W層26a,26b於高度方向僅連接於閘極電極15a至15d的上部。藉此，與例如字元線W層26a,26b形成為與閘極電極15a至15d相同高度的構造相比較，藉由相對面的字元線W層26a,26b間的高度變小，能夠大幅地減小字元線之間的電容。
(3)藉由於字元線W層26a,26b之間形成成為低介電常數層的含有空孔25a,25b的SiO2層25a,25b，而使字元線W層26a,26b之間的電容變小。
2.本實施型態如圖1E的(d)所示，於俯視觀察時，P層台12a,12b係在N+層2aa,2bb所在的相反之側，包圍Si柱7a至7b的部分形成為突出的形狀。此突出的部分與Si柱7a至7d係藉由自行對準而形成。藉由此自行對準，能夠以較高的精度、小面積形成此突出的P層台12a,12b。再者，於俯視觀察時，供形成位元線W層22a,22b之側的P層台12a,12b係藉由遮罩材料層11a,11b形成。
藉由進行上述步驟而具有下述的特徵。
(1)依據圖1K可得知，位元線W層22a,22b之間的電容係由N+層2aa,2bb的接合電容、與位元線W層22a,22b之間的P層台12a,12b與SiO2層13的電容構成。Si的相對介電常數(relative dielectric constant)為12，比SiO2的3.9大。藉此，為了減小位元線W層22a,22b之間的電容，必須於位元線W層22a,22b之間縮短P層台12a,12b的長度。依據圖1E(d)可得知，最接近位元線W層22a,22b的P層台12a,12b的部位為包圍Si柱7a至7b之突出的部分。此突出的部分的P層台12a,12b係以相對於Si柱7a至7d自行對準的方式形成。藉此，能夠縮小包圍Si柱7a至7d的P層台12a,12b的寬度。如此一來，能夠增大P層台12a,12b與位元線W層22a,22b的距離，縮小位元線之間的電容。
(2)依據圖1E可得知，供形成位元線W層22a,22b之側的P層台12a,12b的區域係藉由遮罩材料層11a,11b而設定。此遮罩材料層11a,11b於俯視觀察時只要是與SiO2層10a、10b重疊即可。若滿足此條件，此遮罩材料層11a,11b的X-X’線方向的寬度能夠在可製作的限度內縮小到最小。如此一來，能夠減小P層台12a,12b的Si電容。
3.本實施型態如圖1K所示，屬於閘極電極的TiN層15a至15d相對於Si柱7a至7d係藉由自行對準來形成。然後，字元線W層26a,26b係與閘極電極TiN層15a至15d之外周的一部分連接且沿X-X’線方向形成帶狀。如此一來，於俯視觀察時，字元線W層26a,26b之Y-Y’線方向的寬度係形成比TiN層15a至15d之外周的Y-Y’線方向的寬度還要小。
藉由進行上述步驟而具有下述的特徵。
(1)字元線W層26a,26b係蝕刻遮罩材料層27a,27b而與TiN層15a至15d的形成為分別地形成。藉此，字元線W層26a,26b之Y-Y’線方向的寬度係能夠滿足字元線W層26a,26b與TiN層15a至15d連結的條件，且在可製作的限度內縮小到最小。如此一來，能夠增大字元線W層26a,26b之間之Y-Y’線方向的距離。藉此，能夠縮小字元線W層26a,26b之間的電容。
(2)TiN層15a至15d係相對於Si柱7a至7d以自行對準的方式形成。藉此，於俯視觀察時，能夠增大TiN層15a、15c之間及TiN層15b、15d之間的距離。藉此方式也能夠減小字元線W層26a,26b之間的電容。
(第二實施型態)
以下，參照圖2來說明本發明之第二實施型態之DRAM的製造方法。(a)為俯視圖、(b)為沿(a)之X-X’線之剖面構造圖，(c)為沿Y-Y’線之剖面構造圖。
如圖2所示，於俯視觀察時，以長邊與位元線W層22a,22b平行的方式形成矩形形狀的Si柱7A,7B,7C,7D。然後，以包圍Si柱7A至7D的方式形成閘極絕緣層14A。然後，以包圍Si柱7A至7D側表面的閘極絕緣層14A的方式形成TiN層15A,15B,15C,15D。其他的步驟與第一實施例相同。
本實施型態具有以下的特徵。
第一實施型態中，Si柱7a至7d於俯視觀察時的剖面為圓形。相對於此，在本實施型態中的Si柱7A至7D的剖面為沿Y-Y’線方向延伸的矩形形狀。藉此方式，與在第一實施型態中形成於Si柱7a至7d的SGT相比 較，通道剖面積變大，能夠減小實效SGT串聯電阻。然後，藉由將矩形Si柱7A至7D的長邊方向設成與位元線W層22a,22b平行，能夠減小位元線W層22a,22b與N+層2aa,2bb之間的電阻。
(其他的實施型態)
此外，第一實施型態係形成Si柱7a至7d，然而也可為由此Si柱7a至7d以外的半導體材料構成的半導體柱。此情形相關於本發明之其他實施型態中也相同。
再者，第一實施型態中的N+層2aa,2bb,29a,29b也可由含有施體雜質之Si、或其他的半導體材料層所形成。再者，N+層2aa,2bb,29a,29b也可由不同的半導體材料層所形成。此情形相關於本發明之其他實施型態中也相同。
再者，第一實施型態中的Si柱7a至7d的頂部及形成於頂部上的N+層29a至29d、30a至30d，也可使用例如於圖1B中形成P層4之後，藉由磊晶成長法於P層4上形成的N+層。再者，也可利用其他的方法形成N+層。此情形相關於本發明之其他實施型態中也相同。
再者，第一實施型態中，遮罩材料層5a至5d、11a、11b只要是符合本發明之目的的材料，也可使用由單層或複數層構成的包含有機材料或無機材料之其他的材料層。再者，作為蝕刻遮罩來使用的SiO2層10a至10d、SiN層9a,9b也同樣地只要是符合本發明之目的的材料，也可使用由單層或複數層構成的包含有機材料或無機材料之其他的材料層。此情形相關於本發明之其他實施型態中也相同。
再者，第一實施型態中，W層22a,22b的材料不僅為金屬， 也可為合金、含有受體(acceptor)或施體雜質之半導體層等導電材料層，然後，也可將此等材料以單層或複數層組合來構成。此情形相關於本發明之其他實施型態中也相同。
再者，第一實施型態係使用TiN層15a至15d作為閘極導體層。TiN層15a至15d只要是符合本發明之目的的材料，能夠使用由單層或複數層構成的材料層。TiN層15a至15d能夠由至少具有所希望的工作函數之單層或複數層的金屬層等導體層形成。也可於此層外側形成例如W層等其他的導電層。也可於W層以外形成單層或複數層的金屬層。
再者，第一實施型態中的連結於TiN層15a至15d的字元線W層26a,26b也可由與其他的導體層的積層、或導體層形成。此情形於相關於本發明之其他實施型態中也相同。
再者，使用了HfO2層14作為閘極絕緣層，然而也可分別使用由單層或複數層構成之其他的材料層。此情形於相關於本發明之其他實施型態中也相同。
再者，第一實施型態的圖1H、圖1I中形成具有空孔25a,25b的SiO2層24a,24b。相對於此，接觸孔21a,21b的上部可以以例如藉由CVD(Chemical Vapor Deposition：化學氣相沈積)法製成的SiN層設成蓋而形成空孔25a,25b。再者，也可藉由其他的方法形成具有空孔25a,25b之由無機或有機層構成的絕緣層。
再者，在第一實施型態中，俯視觀察時的Si柱7a至7d的形狀為圓形。然而在第二實施型態中，俯視觀察時的Si柱7A至7D的形狀為矩形形狀。此等Si柱之俯視觀察時的形狀不僅可為圓形、矩形形狀， 也可為橢圓或匚字狀的形狀。再者，也可為這些形狀混合而形成於相同的P層基板1a上。此情形於相關於本發明之其他實施型態中也相同。
再者，在第一實施型態係說明了一個記憶細胞由一個選擇用SGT形成的情形，然而為了增大驅動電流、或為了減小實效SGT串聯電阻，也可使複數個SGT並聯地連接。此情形於相關於本發明之其他實施型態中也相同。
再者，本實施型態的說明係針對DRAM、無電容DRAM、RRAM、MRAM、PCM等XY位址型的記憶裝置來進行。本發明對於其他的XY位址型的記憶裝置也能夠適用。再者，為了高性能化，也可對於一個記憶細胞使用複數個SGT。再者，也可使一個SGT連接複數個PRAM、MRAM、PCM用可變電阻元件。
再者，第一實施型態係於P層基板1上形成SGT，然而也可使用SOI(Silicon On Insulator：絕緣體覆矽)基板。或是，只要是進行作為基板的角色者，也可使用其他的材料基板。此情形於相關於本發明之其他實施型態中也相同。
再者，第一實施型態係針對於Si柱7a至7d的上下使用相同極性之具有導電性的N+層2aa,2bb、29a至29d、30a至30d而構成源極、汲極的SGT進行了說明，然而本發明對於具有不同的極性的源極、汲極的通道型SGT也適用。此情形於相關於本發明之其他實施型態中也相同。
此外，本發明的實施型態係對於一個半導體柱形成一個SGT，然而本發明也適用於形成大於或等於二個的電路形成。
再者，本發明係只要是不脫離本發明之廣義的精神與範圍，就可為各式各樣的實施型態及變形者。再者，上述的實施型態係用以說明本發明之一實施例者，並非用以限定本發明的範圍者。能夠任意地組合上述實施例及變形例。再者，即使依據需要而去除上述實施型態之構成要件之一部分也都在本發明之技術思想的範圍內。
[產業上之可利用性]
依據相關本發明之使用SGT的記憶裝置的製造方法，能夠獲得高密度且高性能之使用有SGT的記憶裝置。
1a:P層基板
2aa,2bb,29a,29b,29c,29d,30a,30b:N+層
7a,7b:Si柱
13,20a,24aa,24bb,28:SiO2層
12a,12b:P層台
14:HfO2層
15a,15b:TiN層
22a,22b,26a,26b:W層
25a,25b:空孔

Claims (15)

  1. 一種使用柱狀半導體元件之記憶裝置的製造方法，該柱狀半導體元件具備：
    半導體柱，係將位於底部的第一雜質區域與位於頂部的第二雜質區域作為源極或汲極，將前述第一雜質區域與前述第二雜質區域之間的區域作為通道，且以垂直於基板的方式豎立；
    閘極絕緣層，係包圍位於前述第一雜質區域與前述第二雜質區域之間的前述半導體柱；及
    閘極導體層，係包圍前述閘極絕緣層；
    該柱狀半導體元件之記憶裝置的製造方法包含：
    以俯視觀察時沿第一方向延伸成帶狀的方式形成前述第一雜質區域的步驟；
    形成俯視觀察時至少一部分重疊於前述第一雜質區域的前述半導體柱的步驟；
    以連結前述半導體柱之底部的方式形成半導體台的步驟，前述半導體台於俯視觀察時係包含前述半導體柱與前述第一雜質區域，且沿前述第一方向延伸成帶狀；
    以包圍前述半導體柱的方式形成前述閘極絕緣層和前述閘極導體層的步驟；
    於前述閘極導體層的外周部形成第一絕緣層的步驟；
    將接觸孔形成於前述第一絕緣層的步驟，前述接觸孔於俯視觀察時係與位於前述半導體台的前述第一雜質區域重疊，且其底部與前述第一雜質區域相接，並沿前述第一方向延伸成帶狀；
    以與前述第一雜質區域相接的方式，於前述接觸孔的底部形成沿前述第一方向延伸成帶狀的第一導體層的步驟；
    於前述第一導體層上的前述接觸孔內形成含有空孔或由低介電常數材料構成的第二絕緣層的步驟；
    使前述第二絕緣層的上表面位置比前述閘極導體層的上端低的步驟；及
    形成第二導體層的步驟，前述第二導體層係與前述閘極導體層相接，且俯視觀察時沿與前述第一方向正交的第二方向延伸成帶狀。
  2. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，其包含：
    將第一遮罩材料層設為蝕刻遮罩而形成前述半導體柱的步驟；
    形成第三絕緣層的步驟，前述第三絕緣層係包圍前述半導體柱，且其上表面位置位於前述第一遮罩材料層之底部位置或前述半導體柱之頂部位置；
    形成第二遮罩材料層的步驟，前述第二遮罩材料層係位於前述第三絕緣層上且於俯視觀察時以相同寬度包圍露出的前述第一遮罩材料和前述半導體柱的頂部；
    於前述第三絕緣層上形成第三遮罩材料層的步驟，前述第三遮罩材料層於俯視觀察時一部分與前述第二遮罩材料層重疊，且沿前述第一方向延伸成帶狀；及
    將前述第一遮罩材料層、前述第二遮罩材料層及前述第三遮罩材料層設為遮罩，蝕刻前述第三絕緣層、前述第一雜質層及前述半導體基板而形 成前述半導體台的步驟；並且
    於俯視觀察時，前述第二遮罩材料層的一部分係以於前述第二方向夾著前述半導體柱的方式，從與前述第一導體層相反之側的前述第三遮罩材料層突出。
  3. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，其中，於俯視觀察時的前述第一方向中，前述第二導體層的寬度係形成為小於前述導體層的外周線與沿前述第一方向延伸的直線相交的兩點間距離中最長的線段。
  4. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，其中，於垂直方向中，前述第一導體層的上端位置係形成為低於前述閘極導體層的下端位置。
  5. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，其中，於垂直方向中，前述空孔的上端位置係形成為低於前述閘極導體層的上端位置。
  6. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，其包含：於前述第一雜質區域之外側的前述半導體台、或前述第二雜質區域之外側的前述半導體柱內，形成具有與前述第一雜質區域或前述第二雜質區域相反的極性之第三雜質區域的步驟。
  7. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，其係形成於俯視觀察時前述第一方向的尺寸比前述第二方向的尺寸長的前述半導體柱。
  8. 如請求項1所述之使用柱狀半導體元件之記憶裝置的製造方法，其更包含：
    於前述基板上形成會成為前述第一雜質區域之母體之第一雜質層的步驟；
    於前述第一雜質層上形成會成為前述第一半導體柱之母體之一部分之第一半導體層的步驟；及
    於第一半導體層上形成會成為前述第一半導體柱之母體之一部分且會成為前述第二半導體區域之至少一部分之第二雜質層的步驟。
  9. 如請求項8所述之使用柱狀半導體元件之記憶裝置的製造方法，其更包含：
    形成前述閘極導體層後形成第四絕緣層的步驟，前述第四絕緣層的上表面位於前述閘極導體層之上且位於比前述第二雜質層之上表面更下方處，且前述第四絕緣層包圍第二雜質層之外周；及
    以與前述第二雜質層相接的方式形成極性相同的第三雜質層、或由合金或金屬構成之導體層的步驟。
  10. 一種使用柱狀半導體元件之記憶裝置，係具備：
    半導體柱，係相對於基板沿垂直方向豎立；
    第一雜質區域，係連結於前述半導體柱的底部，且於俯視觀察時以與前述半導體柱至少一部分重疊的方式沿第一方向延伸成帶狀；
    第二雜質區域，係位於前述半導體柱的頂部；
    閘極絕緣層，係包圍前述第一雜質區域與前述第二雜質區域之間的前述半導體柱；
    閘極導體層，係包圍前述閘極絕緣層；
    半導體台，係於俯視觀察時連結於前述半導體柱的底部，包含前述第一雜質區域，且沿前述第一方向延伸成帶狀；
    第一絕緣層，係位於前述閘極導體層的外周部；
    第一導體層，係以其底部與前述第一雜質區域相接的方式，沿前述第一方向延伸成帶狀；
    第二絕緣層，係位於前述第一導體層上，且前述第二絕緣層包含上表面位置比前述閘極導體層之上端更低的空孔、或前述第二絕緣層由低介電常數材料構成；及
    第二導體層，係位於前述第二絕緣層上，且與前述閘極導體層相接，且於俯視觀察時沿與前述第一方向正交的第二方向延伸成帶狀。
  11. 如請求項10所述之使用柱狀半導體元件之記憶裝置，其中，於俯視觀察時，包圍前述半導體柱之前述半導體台的一部分係以於前述第二方向夾著前述半導體柱的方式朝與前述第一導體層相反之側突出。
  12. 如請求項10所述之使用柱狀半導體元件之記憶裝置，其中，於俯視觀察時，前述第二導體層於前述第一方向的寬度係小於前述閘極導體層的外周線與沿前述第一方向延伸的直線相交的兩點間距離中最長的線段。
  13. 如請求項10所述之使用柱狀半導體元件之記憶裝置，其中，於垂直方向中，前述第一導體層的上端位置係低於前述閘極導體層的下端位置。
  14. 如請求項10所述之使用柱狀半導體元件之記憶裝置，其中，於前述第一雜質區域的外側具有第三雜質區域，前述第三雜質區域具有與前述第一雜質區域相反的極性。
  15. 如請求項10所述之使用柱狀半導體元件之記憶裝置，其中，形成於俯視觀察時具有沿前述第一方向延伸之剖面的前述半導體柱。
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