TWI780435B

TWI780435B - 半導體封裝

Info

Publication number: TWI780435B
Application number: TW109116038A
Authority: TW
Inventors: 蘇耀群; 陳志清; 彭逸軒; 林儀柔
Original assignee: 聯發科技股份有限公司
Priority date: 2019-05-15
Filing date: 2020-05-14
Publication date: 2022-10-11
Also published as: US12183723B2; EP3739625B1; EP3739625A1; US20230044797A1; US11508707B2; CN111952296B; CN111952296A; US20200365572A1; TW202044431A

Abstract

本發明提供了一種半導體封裝，該半導體封裝包括至少一個功能晶粒、至少一個虛擬晶粒和重分佈層(RDL)結構，其中，所述虛擬晶粒不含有主動電路並且包括至少一個金屬-絕緣體-金屬(MIM)電容器，所述重分佈層(RDL)結構用於將MIM電容器互連到至少一個功能晶粒。

Description

半導體封裝

本公開總體上涉及半導體封裝領域，更具體地，涉及具有至少一個虛擬(dummy)金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器晶粒(die)的半導體封裝。

通常地，通過將積體電路(integrated circuit，IC)物理地以及電氣地耦接到封裝基板，可以將它們組裝成為封裝。一個或多個IC或IC封裝可以物理地和電氣地耦接到印刷電路板(printed circuit board，PCB)以形成電子組件。

在形成常規IC封裝時，通常包含虛擬晶粒(dummy die)，以減小翹曲(warpage)並減輕負載效應(loading effect)。虛擬晶粒和功能晶粒(functional die)被模制在一起以形成重構晶圓(reconstructed wafer)。在形成連接到功能晶粒的重分佈層(redistribution layer，RDL)之後，重構晶圓被分割成多個IC封裝。每個IC封裝中的虛擬晶粒與功能晶粒並行放置。

隨著諸如處理器的高性能IC的內部電路以越來越高的時脈頻率運行，電源線和地線中的雜訊越來越多地達到不可接受的位準。例如，由於電感性和電容性寄生而產生此類雜訊。為了減少這種雜訊，通常使用被稱為去耦電容器或旁路電容器的電容器，來向電路提供穩定的信號或穩定的電源。

另外，隨著電子設備的不斷發展，越來越需要在減小的電感位準處有更高位準的電容，用於去耦、功率衰減和供電。此外，需要一種不對各種類型的封裝連接器造成干擾並且不會將行業限制在某些器件尺寸和組裝密度的電容解決方案。

因此，在電子設備及其封裝的製造和操作中，本領域中需要一種替代的電容解決方案。

本發明的目的是提供一種改進的半導體封裝，其具有至少一個虛擬MIM電容器晶粒，以解決上述現有技術的問題或缺點。

本發明的一個方面提供了一種半導體封裝，該半導體封裝包括至少一個功能晶粒、至少一個虛擬晶粒以及重分佈層(RDL)結構。虛擬晶粒不含有主動電路，並且包括至少一個被動電路元件。重分佈層(RDL)結構用於將被動電路元件互連到至少一個功能晶粒。

根據一些實施例，至少一個被動電路元件包括金屬-絕緣體-金屬(MIM)電容器。

根據一些實施例，至少一個功能晶粒和至少一個虛擬晶粒並排佈置在RDL結構上。

根據一些實施例，至少一個功能晶粒和至少一個虛擬晶粒被模塑料封裝和包圍。

根據一些實施例，RDL結構通過多個第一連接元件電連接到封裝基板。

根據一些實施例，多個第二連接元件設置在封裝基板的下表面上。

根據一些實施例，RDL結構包括電介質層和扇出佈線層，該扇出佈線層將至少一個虛擬晶粒與至少一個功能晶粒互連。

根據一些實施例，MIM電容器包括電容器底部金屬、電容器頂部金屬以及在電容器底部金屬和電容器頂部金屬之間的絕緣體層。

根據一些實施例，半導體封裝還包括安裝在封裝基板的上表面上的加強環。或者半導體封裝還包括安裝在封裝基板的上表面上的金屬蓋，金屬蓋通過熱介面材料與至少一個虛擬晶粒和至少一個功能晶粒熱接觸。

根據一些實施例，半導體封裝還包括安裝在封裝基板的上表面上的至少一個晶粒側電容器。

根據一些實施例，半導體封裝還包括安裝在封裝基板的下表面上的至少一個焊盤側電容器。

通過本發明的虛擬晶粒，提供了一種新型的電容解決方案，並且可以改善半導體封裝的電源完整性(power integrity，PI)、減少翹曲並減輕諸如化學機械拋光(chemical mechanical polishing，CMP)或電鍍製程等半導體製程中的負載效應。

在閱讀了以下在各個附圖和附圖中示出的優選實施例的詳細說明之後，本發明的這些和其他目的對於本領域習知技藝者無疑將變得顯而易見。

1、2、3:扇出型SiP

100:封裝基板

11、12、13、14、15:功能晶粒

21、22、23、24:虛擬晶粒

50:模塑料

200:重分佈層結構

201:電介質層

202:扇出型佈線層

CBM:電容器底部金屬

CTM:電容器頂部金屬

IN:絕緣體層

PD:金屬焊盤層

V:通孔

AP:鋁焊盤

PAL:鈍化層

PL:平坦化層

C:金屬觸點

T:主動電路元件

S:半導體基板

D:層間電介質層

ML:金屬互連

APF:鋁焊盤

310:連接元件

320:底部填充材料

DSC:晶粒側電容器

LSC:焊盤側電容器

101:有機核心層

102:堆積層

60:加強環

602:黏合劑層

106:阻焊層

61:金屬蓋

612:熱介面材料層

附圖被包括進來以提供對本發明的進一步理解，附圖被結合在本說明書中並構成本說明書的一部分。附圖示出了本發明的實施例，並且與說明書一起用於解釋本發明的原理。在附圖中：第1圖是示出根據本發明的一個實施例的具有多個功能晶粒和虛擬晶粒的扇出型SiP的示例性佈局的示意性俯視透視圖；第2圖是沿第1圖中的線I-I’截取的示意性截面圖；第3圖是根據一個實施例的如第2圖所示的示例性虛擬MIM電容器晶粒的放大圖；第4圖是示出根據另一實施例的具有虛擬MIM電容器晶粒和金屬蓋的扇出型SiP的示意性截面圖；第5圖示出了根據另一實施例的具有多個功能晶粒和多個虛擬晶粒的扇出型SiP的另一示例性佈局；第6圖示出了根據另一實施例的具有多個功能晶粒和多個虛擬晶粒的扇出型SiP的示例性佈局。

在下面對本發明的實施例的詳細描述中，參考了附圖，這些附圖構成本發明的一部分，並且在附圖中通過圖示的方式示出了可以實踐本公開內容的特定的優選實施例。

對這些實施例進行了詳細的描述以使本領域習知技藝者能夠實踐這些實施例。應當理解，也可以利用其他實施例，並且可以在不脫離本發明的精神和範圍的情況下進行機械的、化學的、電氣的和過程上的改變。因此，以下詳細描述不應被理解為限制性的，本發明的實施例的範圍僅由所附申請專利範圍限定。

將理解的是，當元件或層被稱為與另一元件或層是“位於之上”、“連接至”或“耦接至”時，其可以是直接地“位於之上”、“連接至”或“耦接至”，或者可以存在中間元件或層。相反，當元件被稱為“直接在”另一元件或層“上”、“直接連接至”或“直接耦接至”另一元件或層時，則不存在中間元件或層。在全文中，相同的標號表示相同的元件。如本文所使用的，術語“和/或”包括一個或多個相關聯列出條目中的任何一個和所有組合。

本公開涉及具有至少一個功能晶粒和至少一個虛擬晶粒的半導體封裝。例如，根據一個實施例，公開了一種扇出型(fan-out)系統封裝(system-in-package，SiP)，其包括封裝在一個外殼內的多個功能晶粒和至少一個虛擬晶粒。根據本公開的實施例，扇出型SiP中的虛擬晶粒沒有主動電路，並且包括被動電路元件，諸如電容器、電感器或電阻器。例如，電容器是金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器。虛擬晶粒(或虛擬MIM電容器晶粒)用於改善半導體封裝的電源完整性(power integrity，PI)、減少翹曲並減輕在諸如化學機械拋光(chemical mechanical polishing，CMP)或電鍍製程等半導體製程中的負載效應(loading effect)。

請參考第1圖和第2圖。第1圖是示意性俯視透視圖，示出了根據本發明的一個實施例的具有多個功能晶粒和虛擬晶粒的扇出型SiP 1的示例性佈局。第2圖是沿第1圖中的線I-I’截取的示意性截面圖。如第1圖和第2圖所示，扇出型SiP 1包括以並排方式(side by side)佈置在封裝基板100上的多個功能晶粒11、12和13。多個功能晶粒11、12和13可以具有各種尺寸。在功能晶粒12和功能晶粒13之間設置有不具有任何主動電路元件(例如MOS電晶體)的虛擬晶粒21，以提供晶粒佈置的大致矩形輪廓，該輪廓可以與封裝基板100的形狀或輪廓具有基本上相同的範圍。例如，功能晶粒11、12和13以及虛擬晶粒21是矽晶粒。例如，功能晶粒11可以是諸如SoC晶粒之類的數位晶粒，功能晶粒12、13可以是DRAM記憶體晶粒、快閃記憶體晶粒、網路晶粒、加速處理單元(Accelerated Processing Unit，APU)晶粒、RF晶粒等。

根據一個實施例，虛擬晶粒21有助於提供更對稱的幾何形狀，這有利於平衡製程負載效應。例如，虛擬晶粒21可以平衡模制(molding)和頂部晶粒分佈，這可以平衡磨削過程(grinding process)中的應力。此外，由於結合了虛擬晶粒21，所以可以改善翹曲控制。虛擬晶粒21和功能晶粒11、12和13被模塑料(molding compound)50密封和包圍。虛擬晶粒21和功能晶粒11、12和13通過重分佈層(redistribution layer，RDL)結構200彼此互連。

根據一個實施例，RDL結構200包括電介質層201以及將虛擬晶粒21 互連到功能晶粒11、12和13的扇出型佈線層202。例如，電介質層201可以由任何合適的材料製成，材料包括但不限於聚醯亞胺(polyimide，PI)、聚苯並惡唑(polybenzoxazole，PBO)、BCB、環氧樹脂(epoxy)、矽樹脂(silicone)、丙烯酸酯、酚醛樹脂、矽氧烷、氟化聚合物、聚降冰片烯、氧化物、氮化物等。RDL結構200的形成可以包括圖案化電介質材料(例如，使用微影和/或蝕刻製程)以及在圖案化的電介質層之中和/或之上形成導電特徵。

在第2圖中，出於說明目的，在虛擬晶粒21中示出了兩個示例性的MIM電容器C1和C2。請參照第3圖，MIM電容器C1和C2中的每一個可以包括電容器底部金屬CBM、電容器頂部金屬CTM以及在電容器底部金屬CBM和電容器頂部金屬CTM之間的絕緣體層IN。例如，電容器頂部金屬CTM和電容器底部金屬CBM可以包括銅，但不限於此。例如，絕緣體層IN可以包括氧化矽或氮化矽，但是不限於此。例如，電容器頂部金屬CTM和電容器底部金屬CBM中的每一個可以通過金屬焊盤層(pad layer)PD和通孔(via)V互連到鋁焊盤AP。鈍化層(passivation layer)PAL可以覆蓋每個鋁焊盤AP的週邊區域，並可以露出每個鋁焊盤AP的中心區域以用於進一步連接。平坦化層(planarization layer)PL可以設置在鈍化層PAL上。金屬觸點C可以設置在平坦化層PL和鈍化層PAL中，以將鋁焊盤AP與RDL結構200中的扇出佈線層202電連接。

在一些其他實施例中，MIM電容器C1和C2可以在虛擬晶粒21中的堆疊金屬互連方案期間由任何相鄰的金屬層及其之間的絕緣體層形成。例如，MIM電容器C1的電容器頂部金屬CTM和電容器底部金屬CBM可以分別沉積在M(n)金屬層和M(n-1)金屬層中，而另一個MIM電容器C2的電容器頂部金屬CTM和電容器底部金屬CBM分別沉積在M(n-1)金屬層和M(n-2)金屬層中，但不限於此。

根據一個實施例，例如，功能晶粒12可以包括多個主動電路元件T，例如製造在半導體基板S上的MOS電晶體，但是不限於此。可以在半導體基板S 上沉積多個層間電介質(inter-layer dielectric，ILD)層D。可以在多個ILD層D中形成金屬互連方案(metal interconnection scheme)ML，以將多個主動電路元件T的端子互連至各自的鋁焊盤APF。鈍化層PAL可以覆蓋鋁焊盤APF的週邊區域並且可以露出鋁焊盤APF的中心區域用於進一步連接。平坦化層PL可以設置在鈍化層PAL上。可以在平坦化層PL和鈍化層PAL中設置金屬觸點CF，以將鋁焊盤APF與RDL結構200中的扇出佈線層202電連接。

根據一個實施例，為了形成扇出型SiP 1，例如，將虛擬晶粒21和功能晶粒11~13模制在一起以形成重構晶圓(wafer)。在形成連接至功能晶粒11、12和13以及虛擬晶粒21的RDL結構200之後，重構晶圓被切割成多個多晶粒(multi-die)封裝。然後，通過表面安裝技術(surface mount technique，SMT)和連接元件310(包括微凸塊、柱狀物或焊料)，將包括功能晶粒11、12和13以及虛擬晶粒21的多晶粒封裝安裝在封裝基板100上，例如，在RDL結構200和封裝基板100之間形成有覆以焊料的銅凸塊或柱狀物。

功能晶粒11、12和13通過連接元件310和RDL結構200電連接到封裝基板100。可以使用底部填充(underfill)材料320來填充RDL結構200和封裝基板100之間的間隙。底部填充材料320圍繞連接元件310。此外，可以在封裝基板100的上表面上設置多個晶粒側電容器(die-side capacitor)DSC(或者稱為晶粒側表層黏著去耦合電容)。封裝基板100用於為功能晶粒11、12和13提供機械穩定性以及為功能晶粒11、12和13提供互連。封裝基板100的複雜度基於封裝基板100所支援的積體電路的每個特定部分的信號複雜度和引線要求。封裝基板層數量、材料選擇和設計規則與封裝基板的複雜度密切相關。在封裝基板100的下表面上，佈置有多個連接元件110，例如焊球或球柵陣列(ball-grid array，BGA)，以連接至系統板或印刷電路板。此外，可以在封裝基板100的下表面上佈置有多個焊盤側電容器(land-side capacitor)LSC(或者稱為底層黏著去耦合電容)。

用於製造IC封裝的封裝基板100的一種類型是單核心(single-core)有機(organic)封裝基板，其包括由有機材料構成的單個有機核心層101和在該單個有機核心層的上方或下方形成的堆積層(Build-up Layer)102。堆積層102為I/O、電源、配置資訊等提供互連。應當理解，第2圖所示的結構僅用於說明目的。在不脫離本發明的精神的情況下，可以採用其他類型的封裝基板。

根據一個實施例，可以在封裝基板100上設置有用於翹曲控制的加強環(stiffener ring)60。加強環60為扇出型SiP 1提供額外的支撐，從而減小翹曲。根據一個實施例，例如，加強環60可以包括諸如銅環的金屬環，但是不限於此。根據一個實施例，例如，可以通過使用黏合劑層(adhesive layer)602將加強環60固定到封裝基板100的上表面。例如，加強環60可以沿著封裝基板100的周界直接黏附到阻焊層(solder mask layer)106上。在一些實施例中，如第4圖所示，金屬蓋(metal lid)61或散熱器(heat sink)(未示出)可以設置在扇出型SiP 1上。金屬蓋61通過熱介面材料(thermal interface material，TIM)層612(例如本領域已知的導熱油脂(thermal grease)或導熱凝膠)與虛擬晶粒21和功能晶粒12熱接觸。

根據一個實施例，例如，對於具有7167×6955μm²尺寸的虛擬晶粒(通過N16製程)，總電容值約為0.6μF。因此，虛擬晶粒21可以貢獻電容值以具有更多的去耦效果，從而改善電源完整性。MIM電容性能可以分佈在所有虛擬晶粒區域，並且可以採用晶圓代工(foundry)MIM規則。在一些實施例中，可以減少晶粒側電容器DSC的數量。這是有利的，因為可以增加加強環60的腳寬度(foot width)W，從而改善封裝翹曲。

在第1圖中，功能晶粒12和功能晶粒13彼此對角地設置，功能晶粒11和虛擬晶粒21彼此對角地設置。然而，可以理解的是，第1圖中的佈局僅用於說明目的。在一些實施例中，功能晶粒可以具有對稱或不對稱的佈置。

第5圖示出了根據另一實施例的具有多個功能晶粒和多個虛擬晶粒的扇出型SiP 2的示例性佈局，其中，相同的層、區域或元件由相同的數字或標籤表示。如第5圖所示，五個功能晶粒11~15成簇(in a cluster)佈置。例如，中央晶粒11可以是SoC晶粒，週邊四個晶粒12~15可以例如是DRAM記憶體晶粒、快閃記憶體晶粒、網路晶粒、加速處理單元(Accelerated Processing Unit，APU)晶粒、RF晶粒等，週邊四個晶粒12~15可以圍繞中央晶粒11的周邊佈置。類似地，四個晶粒12~15通過RDL結構200電連接到中央晶粒11。四個虛擬晶粒21~24中沒有諸如MOS電晶體之類的任何主動電路元件，它們被佈置在扇出型SiP 2的相應四個角處，以平衡製程負載效應並改善翹曲控制。同樣地，四個虛擬晶粒21~24中的每一個都具有如第2圖所示的MIM電容器，這些MIM電容器通過RDL結構200互連到功能晶粒11-15中的至少一個。

第6圖示出了根據另一實施例的具有多個功能晶粒和多個虛擬晶粒的扇出型SiP 3的示例性佈局，其中，相同的層、區域或元件由相同的數字或標籤表示。如第6圖所示，五個功能晶粒11~15成簇佈置。例如，中央晶粒11可以是SoC晶粒，其佔據較大的面積，而週邊的四個晶粒12~15可以例如是記憶體晶粒、快閃記憶體晶粒、網路晶粒、RF晶粒等，它們佔據較小的面積，可以圍繞中央晶粒11的周邊設置。同樣，四個晶粒12~15通過RDL結構200電連接到中央晶粒11。四個虛擬晶粒21~24不含有諸如MOS電晶體之類的任何主動電路元件，沿著中央晶粒11的周邊設置並且被佈置在週邊四個晶粒12~15之間，以平衡製程負載效應並改善翹曲控制。同樣地，四個虛擬晶粒21~24中的每一個都具有如第2圖所示的MIM電容器，這些MIM電容器通過RDL結構200互連到功能晶粒11~15中的至少一個。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1:扇出型SiP