CN111952296A - 半导体封装 - Google Patents

Abstract

本发明提供了一种半导体封装，该半导体封装包括至少一个功能晶粒、至少一个虚拟晶粒和重分布层(RDL)结构，其中，所述虚拟晶粒不含有有源电路并且包括至少一个金属‑绝缘体‑金属(MIM)电容器，所述重分布层(RDL)结构用于将MIM电容器互连到至少一个功能晶粒。

Description

半导体封装

技术领域

本公开总体上涉及半导体封装领域，更具体地，涉及具有至少一个虚拟(dummy)金属-绝缘体-金属(metal-insulator-metal，MIM)电容器晶粒(die)的半导体封装。

背景技术

通常地，通过将集成电路(integrated circuit，IC)物理地以及电气地耦接到封装基板，可以将它们组装成为封装。一个或多个IC或IC封装可以物理地和电气地耦接到印刷电路板(printed circuit board，PCB)以形成电子组件。

在形成常规IC封装时，通常包含虚拟晶粒(dummy die)，以减小翘曲(warpage)并减轻负载效应(loading effect)。虚拟晶粒和功能晶粒(functional die)被模制在一起以形成重构晶圆(reconstructed wafer)。在形成连接到功能晶粒的重分布层(redistribution layer，RDL)之后，重构晶圆被分割成多个IC封装。每个IC封装中的虚拟晶粒与功能晶粒并行放置。

随着诸如处理器的高性能IC的内部电路以越来越高的时钟频率运行，电源线和地线中的噪声越来越多地达到不可接受的程度。例如，由于电感性和电容性寄生而产生此类噪声。为了减少这种噪声，通常使用被称为去耦电容器或旁路电容器的电容器，来向电路提供稳定的信号或稳定的电源。

另外，随着电子设备的不断发展，越来越需要在减小的电感时有更大的电容，用于去耦、功率衰减和供电。此外，需要一种不对各种类型的封装连接器造成干扰并且不会将行业限制在某些器件尺寸和组装密度的电容解决方案。

因此，在电子设备及其封装的制造和操作中，本领域中需要一种替代的电容解决方案。

发明内容

本发明的目的是提供一种改进的半导体封装，其具有至少一个虚拟MIM电容器晶粒，以解决上述现有技术的问题或缺点。

本发明的一个方面提供了一种半导体封装，该半导体封装包括至少一个功能晶粒、至少一个虚拟晶粒以及重分布层(RDL)结构。虚拟晶粒不含有有源电路，并且包括至少一个无源电路组件。重分布层(RDL)结构用于将无源电路组件互连到至少一个功能晶粒。

根据一些实施例，至少一个无源电路组件包括金属-绝缘体-金属(MIM)电容器。

根据一些实施例，至少一个功能晶粒和至少一个虚拟晶粒并排布置在RDL结构上。

根据一些实施例，至少一个功能晶粒和至少一个虚拟晶粒被模塑料封装和包围。

根据一些实施例，RDL结构通过多个第一连接组件电连接到封装基板。

根据一些实施例，多个第二连接组件设置在封装基板的下表面上。

根据一些实施例，RDL结构包括电介质层和扇出布线层，该扇出布线层将至少一个虚拟晶粒与至少一个功能晶粒互连。

根据一些实施例，MIM电容器包括电容器底部金属、电容器顶部金属以及在电容器底部金属和电容器顶部金属之间的绝缘体层。

根据一些实施例，半导体封装还包括安装在封装基板的上表面上的加强环。或者半导体封装还包括安装在封装基板的上表面上的金属盖，金属盖通过热界面材料(thermalinterface material，TIM)与至少一个虚拟晶粒和至少一个功能晶粒热接触。

根据一些实施例，半导体封装还包括安装在封装基板的上表面上的至少一个晶粒侧电容器。

根据一些实施例，半导体封装还包括安装在封装基板的下表面上的至少一个焊盘侧电容器。

通过本发明的虚拟晶粒，可以改善半导体封装的电源完整性(power integrity，PI)、减少翘曲并减轻诸如化学机械抛光(chemical mechanical polishing，CMP)或电镀工艺等半导体工艺中的负载效应。

在阅读了以下在各个附图和附图中示出的优选实施例的详细说明之后，本发明的这些和其他目的对于本领域普通技术人员无疑将变得显而易见。

附图说明

附图被包括进来以提供对本发明的进一步理解，附图被结合在本说明书中并构成本说明书的一部分。附图示出了本发明的实施例，并且与说明书一起用于解释本发明的原理。在附图中：

图1是示出根据本发明的一个实施例的具有多个功能晶粒和虚拟晶粒的扇出型SiP的示例性布局的示意性俯视透视图；

图2是沿图1中的线I-I’截取的示意性截面图；

图3是根据一个实施例的如图2所示的示例性虚拟MIM电容器晶粒的放大图；

图4是示出根据另一实施例的具有虚拟MIM电容器晶粒和金属盖的扇出型SiP的示意性截面图；

图5示出了根据另一实施例的具有多个功能晶粒和多个虚拟晶粒的扇出型SiP的另一示例性布局；

图6示出了根据另一实施例的具有多个功能晶粒和多个虚拟晶粒的扇出型SiP的示例性布局。

具体实施方式

在下面对本发明的实施例的详细描述中，参考了附图，这些附图构成本发明的一部分，并且在附图中通过图示的方式示出了可以实践本公开内容的特定的优选实施例。

对这些实施例进行了详细的描述以使本领域普通技术人员能够实践这些实施例。应当理解，也可以利用其他实施例，并且可以在不脱离本发明的精神和范围的情况下进行机械的、化学的、电气的和过程上的改变。因此，以下详细描述不应被理解为限制性的，本发明的实施例的范围仅由所附权利要求限定。

将理解的是，当组件或层被称为与另一组件或层是“位于之上”、“连接至”或“耦接至”时，其可以是直接地“位于之上”、“连接至”或“耦接至”，或者可以存在中间组件或层。相反，当组件被称为“直接在”另一组件或层“上”、“直接连接至”或“直接耦接至”另一组件或层时，则不存在中间组件或层。在全文中，相同的标号表示相同的组件。如本文所使用的，术语“和/或”包括一个或多个相关联列出条目中的任何一个和所有组合。

本公开涉及具有至少一个功能晶粒和至少一个虚拟晶粒的半导体封装。例如，根据一个实施例，公开了一种扇出型(fan-out)系统封装(system-in-package，SiP)，其包括封装在一个外壳内的至少一个功能晶粒和至少一个虚拟晶粒。根据本公开的实施例，扇出型SiP中的虚拟晶粒没有有源电路，并且包括无源电路组件，诸如电容器、电感器或电阻器。例如，电容器是金属-绝缘体-金属(metal-insulator-metal，MIM)电容器。虚拟晶粒(或虚拟MIM电容器晶粒)用于改善半导体封装的电源完整性(power integrity，PI)、减少翘曲并减轻在诸如化学机械抛光(chemical mechanical polishing，CMP)或电镀工艺等半导体工艺中的负载效应(loading effect)。

请参考图1和图2。图1是示意性俯视透视图，示出了根据本发明的一个实施例的具有多个功能晶粒和虚拟晶粒的扇出型SiP 1的示例性布局。图2是沿图1中的线I-I’截取的示意性截面图。如图1和图2所示，扇出型SiP 1包括以并排方式(side by side)布置在封装基板100上的多个功能晶粒11、12和13。多个功能晶粒11、12和13可以具有各种尺寸。在功能晶粒12和功能晶粒13之间设置有不具有任何有源电路组件(例如MOS晶体管)的虚拟晶粒21，以提供晶粒布置的大致矩形轮廓，该轮廓可以与封装基板100的形状或轮廓具有基本上相同的范围。例如，功能晶粒11、12和13以及虚拟晶粒21是硅晶粒。例如，功能晶粒11可以是诸如SoC晶粒之类的数字晶粒，功能晶粒12、13可以是DRAM存储器晶粒、闪存晶粒、网络晶粒、加速处理单元(Accelerated Processing Unit，APU)晶粒、RF晶粒等。

根据一个实施例，虚拟晶粒21有助于提供更对称的几何形状，这有利于平衡工艺负载效应。例如，虚拟晶粒21可以使得模塑成型(molding)和顶部晶粒分布平衡，这可以平衡磨削过程(grinding process)中的应力。此外，由于结合了虚拟晶粒21，所以可以改善翘曲控制。虚拟晶粒21和功能晶粒11、12和13被模塑料(molding compound)50密封和包围。虚拟晶粒21和功能晶粒11、12和13通过重分布层(redistribution layer，RDL)结构200彼此互连。

根据一个实施例，RDL结构200包括电介质层201以及将虚拟晶粒21互连到功能晶粒11、12和13的扇出型布线层202。例如，电介质层201可以由任何合适的材料制成，材料包括但不限于聚酰亚胺(polyimide，PI)、聚苯并恶唑(polybenzoxazole，PBO)、BCB、环氧树脂(epoxy)、硅树脂(silicone)、丙烯酸酯、酚醛树脂、硅氧烷、氟化聚合物、聚降冰片烯、氧化物、氮化物等。RDL结构200的形成可以包括图案化电介质材料(例如，使用光刻和/或蚀刻工艺)以及在图案化的电介质层之中和/或之上形成导电特征。

在图2中，出于说明目的，在虚拟晶粒21中示出了两个示例性的MIM电容器C1和C2。请参照图3，MIM电容器C1和C2中的每一个可以包括电容器底部金属CBM、电容器顶部金属CTM以及在电容器底部金属CBM和电容器顶部金属CTM之间的绝缘体层IN。例如，电容器顶部金属CTM和电容器底部金属CBM可以包括铜，但不限于此。例如，绝缘体层IN可以包括氧化硅或氮化硅，但是不限于此。例如，电容器顶部金属CTM和电容器底部金属CBM中的每一个可以通过金属焊盘层(pad layer)PD和通孔(via)V互连到铝焊盘AP。钝化层(passivationlayer)PAL可以覆盖每个铝焊盘AP的外围区域，并可以露出每个铝焊盘AP的中心区域以用于进一步连接。平坦化层(planarization layer)PL可以设置在钝化层PAL上。金属触点C可以设置在平坦化层PL和钝化层PAL中，以将铝焊盘AP与RDL结构200中的扇出布线层202电连接。

在一些其他实施例中，MIM电容器C1和C2可以在虚拟晶粒21中的堆叠金属互连(stacked metal interconnection)方案期间由任何相邻的金属层及其之间的绝缘体层形成。例如，MIM电容器C1的电容器顶部金属CTM和电容器底部金属CBM可以分别沉积在M(n)金属层和M(n-1)金属层中，而另一个MIM电容器C2的电容器顶部金属CTM和电容器底部金属CBM分别沉积在M(n-1)金属层和M(n-2)金属层中，但不限于此。

根据一个实施例，例如，功能晶粒12可以包括多个有源电路组件T，例如制造在半导体基板S上的MOS晶体管，但是不限于此。可以在半导体基板S上沉积多个层间电介质(inter-layer dielectric，ILD)层D。可以在多个ILD层D中形成金属互连方案(metalinterconnection scheme)ML，以将多个有源电路组件T的端子互连至各自的铝焊盘APF。钝化层PAL可以覆盖铝焊盘APF的外围区域并且可以露出铝焊盘APF的中心区域用于进一步连接。平坦化层PL可以设置在钝化层PAL上。可以在平坦化层PL和钝化层PAL中设置金属触点CF，以将铝焊盘APF与RDL结构200中的扇出布线层202电连接。

根据一个实施例，为了形成扇出型SiP 1，例如，将虚拟晶粒21和功能晶粒11～13模制在一起以形成重构晶圆(wafer)。在形成连接至功能晶粒11、12和13以及虚拟晶粒21的RDL结构200之后，重构晶圆被切割成多个多晶粒(multi-die)封装。然后，通过表面安装技术(surface mount technique，SMT)和连接组件310(包括微凸块、柱状物或焊料)，将包括功能晶粒11、12和13以及虚拟晶粒21的多晶粒封装安装在封装基板100上，例如，在RDL结构200和封装基板100之间形成覆盖有焊料的铜凸块或柱状物。

功能晶粒11、12和13通过连接组件310和RDL结构200电连接到封装基板100。可以使用底部填充(underfill)材料320来填充RDL结构200和封装基板100之间的间隙。底部填充材料320包围连接组件310。此外，可以在封装基板100的上表面上设置多个晶粒侧电容器(die-side capacitor)DSC(或者称为晶粒侧表层黏着去耦合电容)。封装基板100用于为功能晶粒11、12和13提供机械稳定性以及为功能晶粒11、12和13提供互连。封装基板100的复杂度基于封装基板100所支持的集成电路的每个特定部分的信号复杂度和引线要求。封装基板层数量、材料选择和设计规则与封装基板的复杂度密切相关。在封装基板100的下表面上，布置有多个连接组件110，例如焊球或球栅阵列(ball-grid array，BGA)，以连接至系统板或印刷电路板。此外，可以在封装基板100的下表面上布置有多个焊盘侧电容器(land-side capacitor)LSC(或者称为底层黏着去耦合电容)。

用于制造IC封装的封装基板100的一种类型是单核心(single-core)有机(organic)封装基板，其包括由有机材料构成的单个有机核心层101和在该单个有机核心层的上方或下方形成的堆积层(Build-up Layer)102。堆积层102为I/O、电源、配置信息等提供互连。应当理解，图2所示的结构仅用于说明目的。在不脱离本发明的精神的情况下，可以采用其他类型的封装基板。

根据一个实施例，可以在封装基板100上设置有用于翘曲控制的加强环(stiffener ring)60。加强环60为扇出型SiP 1提供额外的支撑，从而减小翘曲。根据一个实施例，例如，加强环60可以包括诸如铜环的金属环，但是不限于此。根据一个实施例，例如，可以通过使用粘合剂层(adhesive layer)602将加强环60固定到封装基板100的上表面。例如，加强环60可以沿着封装基板100的周界直接粘附到阻焊层(solder mask layer)106上。在一些实施例中，如图4所示，金属盖(metal lid)61或散热器(heat sink)(未示出)可以设置在扇出型SiP 1上。金属盖61通过热界面材料(thermal interface material，TIM)层612(例如本领域已知的导热油脂(thermal grease)或导热凝胶)与虚拟晶粒21和功能晶粒12热接触。

根据一个实施例，例如，对于具有7167×6955μm²尺寸的虚拟晶粒(通过N16工艺)，总电容值约为0.6μF。因此，虚拟晶粒21可以贡献电容值以具有更多的去耦效果，从而改善电源完整性。MIM电容性能可以分布在所有虚拟晶粒区域，并且可以采用晶圆代工(foundry)MIM规则。在一些实施例中，可以减少晶粒侧电容器DSC的数量。这是有利的，因为可以增加加强环60的脚宽度(foot width)W，从而改善封装翘曲。

在图1中，功能晶粒12和功能晶粒13彼此对角地设置，功能晶粒11和虚拟晶粒21彼此对角地设置。然而，可以理解的是，图1中的布局仅用于说明目的。在一些实施例中，功能晶粒可以具有对称或不对称的布置。

图5示出了根据另一实施例的具有多个功能晶粒和多个虚拟晶粒的扇出型SiP 2的示例性布局，其中，相同的层、区域或组件由相同的数字或标号表示。如图5所示，五个功能晶粒11～15成集群状(in a cluster)布置。例如，中央晶粒11可以是SoC晶粒，外围四个晶粒12～15可以例如是DRAM存储器晶粒、闪存晶粒、网络晶粒、加速处理单元(AcceleratedProcessing Unit，APU)晶粒、RF晶粒等，外围四个晶粒12～15可以围绕中央晶粒11的周边布置。类似地，四个晶粒12～15通过RDL结构200电连接到中央晶粒11。四个虚拟晶粒21～24中没有诸如MOS晶体管之类的任何有源电路组件，它们被布置在扇出型SiP 2的相应四个角处，以平衡工艺负载效应并改善翘曲控制。同样地，四个虚拟晶粒21～24中的每一个都具有如图2所示的MIM电容器，这些MIM电容器通过RDL结构200互连到功能晶粒11-15中的至少一个。

图6示出了根据另一实施例的具有多个功能晶粒和多个虚拟晶粒的扇出型SiP 3的示例性布局，其中，相同的层、区域或组件由相同的数字或标号表示。如图6所示，五个功能晶粒11～15成集群状布置。例如，中央晶粒11可以是SoC晶粒，其占据较大的面积，而外围的四个晶粒12～15可以例如是存储器晶粒、闪存晶粒、网络晶粒、RF晶粒等，它们占据较小的面积，可以围绕中央晶粒11的周边设置。同样，四个晶粒12～15通过RDL结构200电连接到中央晶粒11。四个虚拟晶粒21～24不含有诸如MOS晶体管之类的任何有源电路组件，沿着中央晶粒11的周边设置并且被布置在外围四个晶粒12～15之间，以平衡工艺负载效应并改善翘曲控制。同样地，四个虚拟晶粒21～24中的每一个都具有如图2所示的MIM电容器，这些MIM电容器通过RDL结构200互连到功能晶粒11～15中的至少一个。

本领域普通技术人员将容易理解，在保持本发明的教导的同时，可以对装置和方法进行多种修改和变更。因此，以上公开内容应被解释为仅由所附权利要求的界限来限定。

Claims (13)

1.一种半导体封装，包括：

至少一个功能晶粒；

不含有有源电路的至少一个虚拟晶粒，其中，所述至少一个虚拟晶粒包括至少一个无源电路组件；以及

重分布层RDL结构，用于将所述至少一个无源电路组件互连到所述至少一个功能晶粒。

2.根据权利要求1所述的半导体封装，其特征在于，所述至少一个无源电路组件包括金属-绝缘体-金属MIM电容器。

3.根据权利要求1所述的半导体封装，其特征在于，所述至少一个功能晶粒和所述至少一个虚拟晶粒并排布置在所述RDL结构上。

4.根据权利要求1所述的半导体封装，其特征在于，所述至少一个功能晶粒和所述至少一个虚拟晶粒被模塑料密封和包围。

5.根据权利要求1所述的半导体封装，其特征在于，所述RDL结构通过多个第一连接组件电连接至封装基板。

6.根据权利要求5所述的半导体封装，其特征在于，多个第二连接组件设置在所述封装基板的下表面上。

7.根据权利要求1所述的半导体封装，其特征在于，所述RDL结构包括电介质层和扇出布线层，所述扇出布线层将所述至少一个虚拟晶粒与所述至少一个功能晶粒互连。

8.根据权利要求2所述的半导体封装，其特征在于，所述MIM电容器包括电容器底部金属、电容器顶部金属以及在所述电容器底部金属和所述电容器顶部金属之间的绝缘体层。

9.根据权利要求8所述的半导体封装，其特征在于，所述MIM电容器在所述至少一个虚拟晶粒的堆叠金属互连期间由任何相邻的金属层及其之间的绝缘体层形成。

10.根据权利要求5所述的半导体封装，其特征在于，所述半导体封装还包括安装在所述封装基板的上表面上的加强环。

11.根据权利要求5所述的半导体封装，其特征在于，所述半导体封装还包括安装在所述封装基板的上表面上的金属盖，金属盖通过热界面材料与所述至少一个虚拟晶粒和所述至少一个功能晶粒热接触。

12.根据权利要求5所述的半导体封装，其特征在于，所述半导体封装还包括安装在所述封装基板的上表面上的至少一个晶粒侧电容器。

13.根据权利要求5所述的半导体封装，其特征在于，所述半导体封装还包括安装在所述封装基板的下表面上的至少一个焊盘侧电容器。

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