[go: up one dir, main page]

TWI779979B - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

Info

Publication number
TWI779979B
TWI779979B TW110149615A TW110149615A TWI779979B TW I779979 B TWI779979 B TW I779979B TW 110149615 A TW110149615 A TW 110149615A TW 110149615 A TW110149615 A TW 110149615A TW I779979 B TWI779979 B TW I779979B
Authority
TW
Taiwan
Prior art keywords
doped region
layer
gate
semiconductor structure
barrier layer
Prior art date
Application number
TW110149615A
Other languages
English (en)
Other versions
TW202327092A (zh
Inventor
溫文瑩
Original Assignee
新唐科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新唐科技股份有限公司 filed Critical 新唐科技股份有限公司
Priority to TW110149615A priority Critical patent/TWI779979B/zh
Priority to CN202210672429.XA priority patent/CN116417512A/zh
Application granted granted Critical
Publication of TWI779979B publication Critical patent/TWI779979B/zh
Publication of TW202327092A publication Critical patent/TW202327092A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供一種半導體結構。半導體結構包含基板及通道層，通道層設置於基板之上。通道層具有第一摻雜區與第二摻雜區。第二摻雜區的一部分嵌入第一摻雜區，且第一摻雜區的摻雜類型與第二摻雜區的摻雜類型相反。半導體結構也包含阻障層，阻障層設置於通道層之上。半導體結構更包含閘極、源極與汲極，閘極、源極與汲極設置於阻障層之上並穿過阻障層。閘極設置於第二摻雜區之上，且源極與汲極分別設置於閘極的兩側。

Description

半導體結構及其製造方法
本揭露實施例是有關於一種半導體結構，且特別有關於一種用於高電子遷移率電晶體(high electron mobility transistors,HEMT)的半導體結構及其製造方法。
氮化鎵(gallium nitride,GaN)具有許多優秀的材料特性，例如：高抗熱性、寬能隙(band-gap)、高電子飽和速率等，因此被廣泛應用於半導體產業中。
然而，一般在創建常閉式(normally off)的氮化鎵半導體用於高功率元件上時，常伴隨著崩潰電壓(breakdown voltage)不足、導通電阻(on-resistance)過大及/或電場分布(electric field distribution)不均勻等問題，導致整個高電子遷移率電晶體的電性性能下降。
在本揭露實施例的半導體結構中，通道層具有兩個 第一摻雜區(例如，N型摻雜區)與第二摻雜區(例如，P型摻雜區)，第二摻雜區的一部分嵌入第一摻雜區，第一摻雜區的摻雜類型與第二摻雜區的摻雜類型相反，且閘極設置於第二摻雜區之上。第二摻雜區可用於改善半導體結構的電氣特性(例如，調整臨界電壓(threshold voltage))，第一摻雜區可用於降低半導體結構的導通電阻及/或使電場分布更加均勻，藉此提高半導體結構整體的電性性能。
本揭露實施例包含一種半導體結構。半導體結構包含基板及通道層，通道層設置於基板之上。通道層具有第一摻雜區與第二摻雜區。第二摻雜區的一部分嵌入第一摻雜區，且第一摻雜區的摻雜類型與第二摻雜區的摻雜類型相反。半導體結構也包含阻障層，阻障層設置於通道層之上。半導體結構更包含閘極、源極與汲極，閘極、源極與汲極設置於阻障層之上並穿過阻障層。閘極設置於第二摻雜區之上，且源極與汲極分別設置於閘極的兩側。
本揭露實施例包含一種半導體結構的製造方法。半導體結構的製造方法包含在基板之上形成通道層，在通道層之上形成阻障層，以及在阻障層之上形成第一介電層。半導體結構的製造方法也包含使用第一介電層為遮罩，對通道層進行第一離子佈植，以形成第一摻雜區。半導體結構的製造方法更包含在阻障層之上形成第二介電層，以及將通道層圖案化，以形成一溝槽。溝槽暴露第一摻雜區的一部分。此外，半導體結構的製造方法包含使用第二介電層為遮罩，對第一摻雜區與通道層與進行第二離子佈植，以將第 一摻雜區區分為兩個摻雜區並將第一摻雜區的一部分與通道層的一部分形成一第二摻雜區。第二摻雜區的一部分嵌入第一摻雜區。半導體結構的製造方法也包含在溝槽的兩側分別形成源極與汲極。源極與汲極設置於第二介電層之上並穿過第二介電層與阻障層。半導體結構的製造方法更包含在溝槽中形成閘極，且閘極設置於第二摻雜區之上。
100,102:半導體結構
10:基板
20:通道層
30:阻障層
40:保護層
2DEG:二維電子氣
C1:溝槽
D:汲極
D1,D2,D3:介電層
G:閘極
GP:閘極場板
I1:第一離子佈植
I2:第二離子佈植
R1:第一摻雜區
R11,R12:摻雜區
R2:第二摻雜區
R21:通道區
R3:漂移區
P1,P2:遮罩層
S:源極
T1:第一摻雜區的厚度
T2:第二摻雜區的厚度
X,Y:坐標軸
以下將配合所附圖式詳述本揭露實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本揭露實施例的技術特徵。
第1圖至第9圖是根據本揭露一些實施例繪示製造半導體結構的各個階段的部分剖面圖。
第10圖是根據本揭露一些其他的實施例繪示半導體結構的部分剖面圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個特徵部件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露實施例敘述了第一特徵部件形成於第二特徵部件 之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有其他的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。
應理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。
此外，其中可能用到與空間相關用詞，例如「在...之下」、「在...的下方」、「下」、「在...之上」、「在...的上方」、「上」及類似的用詞，這些空間相關用詞係為了便於描述圖式中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
在說明書中，「約」、「大約」、「實質上」之用語通常表示在一給定值或範圍的20%之內，或10%之內，或5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「實質上」的情況下，仍可隱含「約」、「大約」、「實質上」之含義。
除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語， 應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。
以下所揭露之不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
高電子遷移率電晶體一般可分為增強型(enhancement mode,E-mode)高電子遷移率電晶體與空乏型(depletion mode,D-mode)高電子遷移率電晶體。在製作增強型(E-mode)高電子遷移率電晶體時，常需要透過複雜、難以控制的磊晶(epitaxy)製程或高難度的蝕刻製程來完成。
以下根據本發明的一些實施例，提出一種半導體結構及其製造方法。透過本揭露實施例的製造方法，可簡單地製造常閉式的增強型(E-mode)高電子遷移率電晶體，以用於高功率元件上。本揭露實施例的半導體結構也具備高崩潰電壓、低導通電阻及/或更加均勻的電場分布等優勢，藉此提高半導體結構整體的電性性能。
第1圖至第9圖是根據本揭露一些實施例繪示製造半導體結構100的各個階段的部分剖面圖。應注意的是，為了簡便起見，第1圖至第9圖中已省略半導體結構100的部分元件。
參照第1圖，在一些實施例中，在基板10之上形成通道層20。基板10可為整塊的(bulk)半導體基板或包含由不同材料形 成的複合基板，並且可以將基板10摻雜(例如使用p型或n型摻雜物)或不摻雜。舉例來說，基板10可為半導體基板、玻璃基板或陶瓷基板，其可包含例如矽、矽鍺、碳化矽、氮化鋁、藍寶石(Sapphire)、前述之組合或類似的材料，但本揭露實施例並非以此為限。此外，基板10也可為絕緣體上覆半導體(semiconductor-on-insulator,SOI)基板，其係經由在絕緣層上設置半導體材料所形成。
通道層20可包含一種或多種III-V族化合物半導體材料，例如：III族氮化物。舉例來說，通道層20可包含氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化銦鎵(indium gallium nitride,InGaN)、氮化銦鎵鋁(indium gallium aluminium nitride,InGaAlN)、類似的材料或前述之組合，但本揭露實施例並非以此為限。通道層20可具有摻雜物，例如n型摻雜物或p型摻雜物。此外，通道層20可由沉積製程所形成，例如：金屬有機化學氣相沉積(metalorganic chemical vapor deposition,MOCVD)、氫化物氣相磊晶(hydride vapor phase epitaxy,HVPE)、分子束磊晶(molecular beam epitaxy,MBE)、其他適合之方法或前述之組合所形成。
舉例來說，通道層20可使用含鎵的前驅物以及含氮的前驅物，藉由金屬有機化學氣相沉積(MOCVD)磊晶長成。含鎵的前驅物可包括三甲基鎵(trimethylgallium,TMG)、三乙基鎵(triethylgallium,TEG)、或其他合適的化學品；含氮的前驅物包括氨(ammonia,NH3)、叔丁胺(tertiarybutylamine,TBAm)、 苯肼(phenyl hydrazine)或其他合適的化學品。然而，本揭露實施例並非以此為限。
雖然第1圖中並未繪示，但基板10與通道層20之間可包含緩衝層及/或生長層。緩衝層可緩解基板10與後續形成於緩衝層之上的膜層之間的晶格差異，提升結晶品質。緩衝層可包含III-V族化合物半導體材料，例如：III族氮化物。舉例來說，緩衝層可包含氮化鎵(GaN)、氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鋁銦(aluminium indium nitride,AlInN)、類似的材料或前述之組合，但本揭露實施例並非以此為限。此外，緩衝層可透過沉積製程所形成，例如化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)、分子束磊晶(MBE)、液相磊晶(liquid phase epitaxy,LPE)、類似的製程或前述之組合，但本揭露實施例並非以此為限。在一些實施例中，緩衝層可包含摻雜的碳。
生長層可介於基板10與緩衝層之間。生長層可進一步緩解緩衝層和基板10之間的晶格差異，提升結晶品質。生長層的材料可包含氮化鋁(AlN)、氧化鋁(Al2O3)、氮化鋁鎵(AlGaN)、碳化矽(SiC)、鋁(Al)、其他適合之材料或前述之組合所形成，但本揭露實施例並非以此為限。生長層可為單層或多層結構。此外，生長層可由磊晶生長製程形成，例如：金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶(HVPE)、分子束磊晶(MBE)、其他適合之方法或前述之組合所形成，但本揭露實施例並非以此為限。
參照第1圖，在一些實施例中，在通道層20之上形成阻障層30。阻障層30可包含一種或多種III-V族化合物半導體，例如：III族氮化物。舉例來說，阻障層30可包含氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、氮化銦鎵鋁(InGaAlN)、類似的材料或前述之組合，但本揭露實施例並非以此為限。此外，阻障層30可由沉積製程所形成，例如：金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶(HVPE)、分子束磊晶(MBE)、其他適合之方法或前述之組合所形成。
舉例來說，阻障層30可使用含鋁的前驅物、含鎵的前驅物以及含氮的前驅物，藉由有機金屬氣相磊晶法(MOCVD)磊晶長成。含鋁的前驅物包含三甲基鋁(trimethylaluminum,TMA)、三乙基鋁(triethylaluminum,TEA)、或其他合適的化學品；含鎵的前驅物包含三甲基鎵(TMG)、三乙基鎵(TEG)或其他合適的化學品；含氮的前驅物包含氨(NH3)、叔丁胺(TBAm)、苯肼或其他合適的化學品。然而，本揭露實施例並非以此為限。
透過通道層20與阻障層30之間不同能帶所引發之自發性極化及壓電極化效應，形成二維電子氣(two-dimensional electron gas)2DEG於通道層20與阻障層30之間的異質界面(例如，通道層20的上表面附近)上，如第1圖中所繪之虛線所示。前述二維電子氣2DEG通道能夠提供後續形成的高電子遷移率電晶體(HEMT)的導電載子，因此能夠作為電流路徑。
如第1圖所示，在一些實施例中，在阻障層30之上形 成保護層40。保護層40的材料與形成方式與通道層20相同或類似，在此不再重複。保護層40可作為蓋層(cap layer)，用以保護阻障層30，但本揭露實施例並非以此為限。在一些其他的實施例中，可不具有保護層40。
參照第1圖，在一些實施例中，在阻障層30(或保護層40)之上形成介電層D1。介電層D1可包含絕緣材料或介電材料，例如：氧化矽(SiO2)、氮化矽(SiN)、氮氧化矽(SiON)、氧化鋁(Al2O3)、氮化鋁(AlN)、氧化鎂(MgO)、氮化鎂(Mg3N2)、氧化鋅(ZnO)、氧化鈦(TiO2)、其他合適的材料或前述之組合，但本揭露實施例並非以此為限。此外，介電層D1可為圖案化介電層，其可透過沉積製程與光微影製程所形成。
沉積製程包含化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition,PVD)等。化學氣相沉積例如包含電漿輔助化學氣相沉積(plasma enhanced CVD,PECVD)、原子層沉積(ALD)，而物理氣相沉積例如包含濺鍍(sputtering)，但本揭露實施例並非以此為限。光微影製程可包含光阻塗佈(例如，旋轉塗佈(spin-on coating))、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking,PEB)、顯影(developing)、清洗(rinsing)、乾燥(例如硬烘烤)、其他合適的製程或前述之組合，但本揭露實施例並非以此為限。
舉例來說，如第1圖所示，可藉由沉積製程將前述介電材料(或絕緣材料)形成於阻障層30(或保護層40)之上；接著，在 介電材料之上形成遮罩層P1；最後，藉由遮罩層P1暴露介電材料的一部分，並蝕刻暴露的介電材料，以形成介電層D1，但本揭露實施例並非以此為限。舉例而言，遮罩層P1可包含光阻，例如正型光阻(positive photoresist)或負型光阻(negative photoresist)。遮罩層P1可為單層或多層結構。
接著，將遮罩層P1移除。參照第2圖，在一些實施例中，使用介電層D1為遮罩，對通道層20進行第一離子佈植I1。接著，參照第3圖，在一些實施例中，可移除介電層D1並執行快速熱處理(rapid thermal processing,RTP)退火(annealing)製程，以形成第一摻雜區R1。第一離子佈植I1的摻雜物可為N型摻雜物，例如包含矽(Si)。因此，在一些實施例中，第一摻雜區R1為N型摻雜區。
參照第4圖，在一些實施例中，在阻障層30(或保護層40)之上形成介電層D2。介電層D2的材料與形成方式可與介電層D1的材料與形成方式相同或類似，在此不再重複。
接著，參照第4圖，在一些實施例中，將阻障層30(及保護層40)圖案化，以形成溝槽C1，且溝槽C1暴露第一摻雜區R1的一部分。舉例來說，可在介電材料之上形成遮罩層P2；接著，藉由遮罩層P2暴露介電材料的一部分，並蝕刻暴露的介電材料以及位於其下方的阻障層30(及保護層40)，以形成介電層D2與溝槽C1，但本揭露實施例並非以此為限。
接著，將遮罩層P2移除。參照第5圖，在一些實施例中，使用介電層D2為遮罩，對通道層20進行第二離子佈植I2。接著， 參照第6圖，在一些實施例中，執行快速熱處理(RTP)退火製程，以將第一摻雜區R1區分為兩個摻雜區R11、R12並將第一摻雜區R1的一部分與通道層20的一部分形成第二摻雜區R2。換言之，如第6圖所示，在一些實施例中，第二摻雜區R2的一部分嵌入第一摻雜區R1(即，摻雜區R11、R12之間)。第一離子佈植12的摻雜物可為P型摻雜物，例如包含鎂(Mg)。因此，在一些實施例中，第一摻雜區R1(包含摻雜區R11、R12)為N型摻雜區，而第二摻雜區R2為P型摻雜區。
如第6圖所示，在一些實施例中，第二摻雜區R2與第一摻雜區R1(包含摻雜區R11、R12)直接接觸。此外，第二摻雜區R2的厚度T2可大於第一摻雜區R1(包含摻雜區R11、R12)的厚度T1，但本揭露實施例並非以此為限。
參照第7圖，在一些實施例中，在溝槽C1中與介電層D2之上形成介電層D3。具體而言，可透過沉積製程在溝槽C1的底部、側壁與介電層D2之上形成介電層D3，且介電層D3與介電層D2直接接觸，但本揭露實施例並非以此為限。介電層D3的材料與介電層D1及/或介電層D2的材料相同或類似，在此不再重複。此外，沉積製程的範例如前所述，在此不再重複。
參照第8圖，在一些實施例中，在X方向上於溝槽C1的兩側分別形成源極S與汲極D。具體而言，如第8圖所示，在一些實施例中，源極S與汲極D設置於介電層D3之上並穿過介電層D3、介電層D2與阻障層30(及保護層40)。此外，如第8圖所示，在一些 實施例中，源極S與第一摻雜區R1(例如，摻雜區R11)形成歐姆接觸，而汲極D與通道層20形成歐姆接觸。如第8圖所示，在一些實施例中，源極S於基板10上的正投影與摻雜區R11於基板10上的正投影至少部分重疊。換言之，源極S可與第一摻雜區R1(即，摻雜區R11)的一部分直接接觸，但本揭露實施例並非以此為限。
源極S與汲極D可包含導電材料，例如金屬、金屬氮化物、金屬矽化物、半導體材料、其他合適的材料或前述材料之組合。金屬可包含金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、前述之組合、前述之合金或前述之多層。半導體材料可包含多晶矽、或多晶鍺。此外，可透過沉積製程與光微影製程形成源極S與汲極D，並執行快速熱處理(RTP)退火製程以完成源極S和汲極D與通道層20的歐姆接觸(ohmic contact)，但本揭露實施例並非以此為限。沉積製程與光微影製程的範例如前所述，在此不再重複。
參照第9圖，在一些實施例中，在溝槽C1中形成閘極G，以形成半導體結構100。具體而言，閘極G設置於第二摻雜區R2之上。閘極G的材料與形成方式可與源極S與汲極D的材料與形成方式相同或類似，在此不再重複。此外，可對閘極G、源極S與汲極D執行鈍化處理(passivation process)。再者，介電層D3可作為閘極G的閘極介電層。
如第9圖所示，在一些實施例中，閘極G更可延伸以形成閘極場板GP，閘極場板GP在X方向上朝汲極D延伸。具體而 言，閘極場板GP可設置於介電層D3之上，並朝汲極D延伸。在一些實施例中，介電層D3設置於閘極G與第二摻雜區R2之間，而介電層D3設置於閘極G(的閘極場板GP)與阻障層30之間。
如第9圖所示，在一些實施例中，摻雜區R12於基板10上的正投影位於閘極場板GP於基板10上的正投影內。換言之，閘極場板GP可覆蓋第一摻雜區R1的一部分(即，摻雜區R12)。如第9圖所示，摻雜區R12及通道層20中的部分二維電子氣2DEG可視為漂移區(drift region)R3。換言之，在一些實施例中，第一摻雜區R1的一部分(即，摻雜區R12)及通道層20中的部分二維電子氣2DEG定義漂移區。
在本揭露的實施例中，半導體結構100可為一種常閉式的氮化鎵裝置。靠近汲極D端的漂移區被分為二維電子氣2DEG區域以及包含二維電子氣2DEG的摻雜區R12(例如，N型摻雜區)，其可改善(提高)崩潰電壓並降低導通電阻。靠近源極S端的摻雜區R11(例如，N型摻雜區)可用於與源極S電性連接。
當施加特定電壓(例如，高於半導體結構100的臨界電壓)於閘極G時，第二摻雜區R2靠近閘極G的一部分(例如，頂部)可形成通道區R21(例如，N型通道區)。由於第二摻雜區R2與第一摻雜區R1(包含摻雜區R11、R12)(例如，N型摻雜區)直接接觸，第一摻雜區R1(包含摻雜區R11、R12)可確保與通道區R21形成內連接(interconnection)，使導電通路不會被截斷，並有效降低導通電阻。
此外，由於第二摻雜區R2是透過對通道層20進行第二離子佈植I2，並執行快速熱處理(RTP)退火製程所形成，並非磊晶生長所形成，因此可簡單透過離子佈植製程調整半導體結構的臨界電壓。
在一些實施例中，閘極G具有延伸的閘極場板GP，閘極場板GP朝汲極D延伸並可覆蓋包含二維電子氣2DEG的摻雜區R12，其可將電場再分布(redistribution)，以改善半導體結構的崩潰電壓。
第10圖是根據本揭露一些其他的實施例繪示半導體結構102的部分剖面圖。類似地，為了簡便起見，第10圖中已省略半導體結構102的部分元件。
第10圖所示的半導體結構102具有與第9圖所示的半導體結構100類似的結構，其不同之處主要在於，半導體結構102不具有保護層40。
換言之，在一些實施例中，半導體結構102包含基板10及通道層20，通道層20設置於基板10之上。通道層20具有第一摻雜區R1(包含摻雜區R11、R12)與第二摻雜區R2，第二摻雜區R2的一部分嵌入第一摻雜區R1(即，摻雜區R11、R12之間)，且第一摻雜區R1(包含摻雜區R11、R12)的摻雜類型(例如，N型)與第二摻雜區R2的摻雜類型(例如，P型)相反。半導體結構102也包含阻障層30，阻障層30設置於通道層20之上。半導體結構102更包含閘極G、源極S與汲極D，閘極G、源極S與汲極D設置於阻障層30之上 並穿過阻障層30。閘極G設置於第二摻雜區R2之上，且源極S與汲極D在X方向上分別設置於閘極G的兩側。
如第10圖所示，在一些實施例中，第二摻雜區R2與第一摻雜區R1(包含摻雜區R11、R12)直接接觸，且源極S於基板10上的正投影與摻雜區R11於基板10上的正投影至少部分重疊。在一些實施例中，第一摻雜區R1(包含摻雜區R11、R12)為N型摻雜區，而第二摻雜區R2為P型摻雜區。
此外，如第10圖所示，在一些實施例中，閘極G更可延伸以形成閘極場板GP，閘極場板GP在X方向上朝汲極D延伸。具體而言，閘極場板GP可設置於介電層D3之上，並朝汲極D延伸。在一些實施例中，摻雜區R12於基板10上的正投影位於閘極場板GP於基板10上的正投影內。換言之，閘極場板GP可覆蓋摻雜區R12。
承上述說明，在本揭露實施例的半導體結構中，靠近汲極端的漂移區被分為二維電子氣區域以及包含二維電子氣的第一摻雜區(例如，N型摻雜區)，其可改善(提高)崩潰電壓並降低導通電阻。靠近源極端的第一摻雜區(例如，N型摻雜區)可用於與源極電性連接。當施加特定電壓於閘極時，第二摻雜區靠近閘極的一部分(例如，頂部)可形成通道區(例如，N型通道區)。由於第二摻雜區與第一摻雜區(例如，N型摻雜區)直接接觸，第一摻雜區可確保與通道區形成內連接，使導電通路不會被截斷，並有效降低導通電阻。
此外，在一些實施例中，閘極更可延伸以形成閘極場板，閘極場板朝汲極延伸並可覆蓋包含二維電子氣的第一摻雜 區，其可將電場再分布，以改善半導體結構的崩潰電壓。
以上概述數個實施例的部件，以便在本揭露所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露。
整份說明書對特徵、優點或類似語言的引用，並非意味可以利用本揭露實現的所有特徵和優點應該或者可以在本揭露的任何單個實施例中實現。相對地，涉及特徵和優點的語言被理解為其意味著結合實施例描述的特定特徵、優點或特性包括在本揭露的至少一個實施例中。因而，在整份說明書中對特徵和優點以及類似語言的討論可以但不一定代表相同的實施例。
再者，在一個或多個實施例中，可以任何合適的方式組合本揭露的所描述的特徵、優點和特性。根據本文的描述，相關領域的技術人員將意識到，可在沒有特定實施例的一個或多個特定特徵或優點的情況下實現本揭露。在其他情況下，在某些實施例中可辨識附加的特徵和優點，這些特徵和優點可能不存在於本揭露 的所有實施例中。
100:半導體結構
10:基板
20:通道層
30:阻障層
40:保護層
2DEG:二維電子氣
D:汲極
D2,D3:介電層
G:閘極
GP:閘極場板
R1:第一摻雜區
R11,R12:摻雜區
R2:第二摻雜區
R21:通道區
R3:漂移區
S:源極
X,Y:坐標軸

Claims (12)

  1. 一種半導體結構，包括：一基板；一通道層，設置於該基板之上，其中該通道層具有一第一摻雜區與一第二摻雜區，該第二摻雜區的一部分嵌入該第一摻雜區，且該第一摻雜區的摻雜類型與該第二摻雜區的摻雜類型相反；一阻障層，設置於該通道層之上；一閘極、一源極與一汲極，設置於該阻障層之上並穿過該阻障層，其中該閘極設置於該第二摻雜區之上，且該源極與該汲極分別設置於該閘極的兩側；其中該通道層與該阻障層之間形成二維電子氣，且該第一摻雜區的一部分及該通道層中的部分二維電子氣定義一漂移區。
  2. 如請求項1之半導體結構，其中該第二摻雜區與該第一摻雜區直接接觸。
  3. 如請求項1之半導體結構，其中該源極於該基板上的正投影與該第一摻雜區於該基板上的正投影至少部分重疊。
  4. 如請求項1之半導體結構，其中該閘極具有一閘極場板，該閘極場板朝該汲極延伸。
  5. 如請求項4之半導體結構，其中該閘極場板覆蓋該第一摻雜區的一部分。
  6. 如請求項1之半導體結構，更包括： 一介電層，設置於該閘極與該第二摻雜區之間以及該閘極與該阻障層之間。
  7. 如請求項6之半導體結構，更包括：一保護層，設置於該阻障層之上，其中該保護層位於該介電層的一部分與該阻障層之間。
  8. 如請求項1之半導體結構，其中該源極與該第一摻雜區形成歐姆接觸，而該汲極與該通道層形成歐姆接觸。
  9. 一種半導體結構的製造方法，包括：在一基板之上形成一通道層；在該通道層之上形成一阻障層；在該阻障層之上形成一第一介電層；使用該第一介電層為一遮罩，對該通道層進行一第一離子佈植，以形成一第一摻雜區；在該阻障層之上形成一第二介電層；將該通道層圖案化，以形成一溝槽，其中該溝槽暴露該第一摻雜區的一部分；使用該第二介電層為一遮罩，對該第一摻雜區與該通道層進行一第二離子佈植，以將該第一摻雜區區分為兩個摻雜區並將該第一摻雜區的一部分與該通道層的一部分形成一第二摻雜區，其中該第二摻雜區的一部分嵌入該第一摻雜區； 在該溝槽的兩側分別形成一源極與一汲極，其中該源極與該汲極設置於該第二介電層之上並穿過該第二介電層與該阻障層；以及在該溝槽中形成一閘極，其中該閘極設置於該第二摻雜區之上。
  10. 如請求項9之半導體結構的製造方法，其中該閘極延伸以形成一閘極場板，且該閘極場板朝該汲極延伸。
  11. 如請求項9之半導體結構的製造方法，更包括：在該溝槽中與該第二介電層之上形成一第三介電層。
  12. 如請求項9之半導體結構的製造方法，更包括：在該阻障層之上形成一保護層，其中該保護層介於該阻障層與該第二介電層之間。
TW110149615A 2021-12-30 2021-12-30 半導體結構及其製造方法 TWI779979B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110149615A TWI779979B (zh) 2021-12-30 2021-12-30 半導體結構及其製造方法
CN202210672429.XA CN116417512A (zh) 2021-12-30 2022-06-15 半导体结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110149615A TWI779979B (zh) 2021-12-30 2021-12-30 半導體結構及其製造方法

Publications (2)

Publication Number Publication Date
TWI779979B true TWI779979B (zh) 2022-10-01
TW202327092A TW202327092A (zh) 2023-07-01

Family

ID=85462652

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110149615A TWI779979B (zh) 2021-12-30 2021-12-30 半導體結構及其製造方法

Country Status (2)

Country Link
CN (1) CN116417512A (zh)
TW (1) TWI779979B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190035883A1 (en) * 2016-02-23 2019-01-31 Denso Corporation Method for manufacturing compound semiconductor device and compound semiconductor device
US20190252238A1 (en) * 2010-12-15 2019-08-15 Efficient Power Conversion Corporation Semiconductor devices with back surface isolation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190252238A1 (en) * 2010-12-15 2019-08-15 Efficient Power Conversion Corporation Semiconductor devices with back surface isolation
US20190035883A1 (en) * 2016-02-23 2019-01-31 Denso Corporation Method for manufacturing compound semiconductor device and compound semiconductor device

Also Published As

Publication number Publication date
CN116417512A (zh) 2023-07-11
TW202327092A (zh) 2023-07-01

Similar Documents

Publication Publication Date Title
US11804538B2 (en) Method of forming a high electron mobility transistor
CN104009074B (zh) 高电子迁移率晶体管及其制造方法
CN103177960B (zh) 对硅衬底上的iii族氮化物的衬底击穿电压的改进
US9590071B2 (en) Manufacturing method of semiconductor device and semiconductor device
CN103579328B (zh) 高电子迁移率晶体管及其制造方法
CN111883588A (zh) 用于hemt器件的侧壁钝化
JP5367429B2 (ja) ＧａＮ系電界効果トランジスタ
US20130168686A1 (en) High electron mobility transistor and method of forming the same
US20190198654A1 (en) Semiconductor device and method for forming the same
CN103296077A (zh) 半导体结构及其形成方法
US11233145B2 (en) Manufacturing method of semiconductor structure
WO2023010560A1 (en) Nitride-based semiconductor ic chip and method for manufacturing thereof
TW202329461A (zh) 高電子遷移率電晶體及其製作方法
JP5504660B2 (ja) 化合物半導体装置及びその製造方法
WO2023141749A1 (en) GaN-BASED SEMICONDUCTOR DEVICE WITH REDUCED LEAKAGE CURRENT AND METHOD FOR MANUFACTURING THE SAME
WO2023019436A1 (en) Semiconductor device and method for manufacturing the same
TWI779979B (zh) 半導體結構及其製造方法
TWI798728B (zh) 半導體結構及其製造方法
CN115706159A (zh) 半导体结构及其制造方法
TWI710133B (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent