[go: up one dir, main page]

TWI779380B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI779380B
TWI779380B TW109137890A TW109137890A TWI779380B TW I779380 B TWI779380 B TW I779380B TW 109137890 A TW109137890 A TW 109137890A TW 109137890 A TW109137890 A TW 109137890A TW I779380 B TWI779380 B TW I779380B
Authority
TW
Taiwan
Prior art keywords
layers
barrier metal
layer
wfm
oxide layer
Prior art date
Application number
TW109137890A
Other languages
English (en)
Other versions
TW202119505A (zh
Inventor
陳彥羽
程仲良
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202119505A publication Critical patent/TW202119505A/zh
Application granted granted Critical
Publication of TWI779380B publication Critical patent/TWI779380B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/292—Non-planar channels of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/014—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Die Bonding (AREA)

Abstract

揭露一種具有不同閘極結構配置的半導體裝置及其製造方法。該半導體裝置包含位於基板上的第一及第二對之磊晶源極/汲極區域、第一及第二奈米結構的通道區域，以及具有彼此不同有效功函數值的第一及第二閘極結構。該第一及第二閘極結構包含第一及第二高k閘極介電層、具有彼此不同厚度的第一及第二阻隔金屬層、分別位於該第一及第二阻隔金屬層上具有實質上彼此相同厚度的第一及第二功函數金屬(WFM)氧化層、位於該第一WFM氧化層與該第一阻隔金屬層之間的第一雙極層，以及位於該第二WFM氧化層與該第二阻隔金屬層之間的第二雙極層。

Description

半導體裝置及其製造方法
本發明實施例係有關半導體裝置及其製造方法，尤指閘極結構及其製造方法。
隨著半導體技術之演進，具更高儲存能力、更快處理系統、更高效能及更低成本之需求持續增加。為了符合這些需求，半導體產業持續縮減半導體裝置(例如金屬氧化物半導體場效電晶體(MOSFET)，包含平面MOSFET及鰭式場效電晶體(finFET)) 之尺寸。這些縮減增加了半導體製程之複雜度。
一種半導體裝置，包含：一基板；第一及第二對之磊晶源極/汲極(S/D)區域，位於該基板上；第一及第二奈米結構的通道區域，分別位於該第一對磊晶S/D區域之磊晶S/D區域之間及該第二對磊晶S/D區域之磊晶S/D區域之間；以及第一及第二閘極結構，具有彼此不同的有效功函數值，其中該第一及第二閘極結構包含：第一及第二高k閘極介電層，分別環繞該第一及第二奈米結構的通道區域；第一及第二阻隔金屬層，分別位於該第一及第二高k閘極介電層上且具有彼此不同的厚度；第一及第二功函數金屬(WFM)氧化層，分別位於該第一及第二阻隔金屬層上且具有實質上彼此相同的厚度；一第一雙極層，位於該第一WFM氧化層與該第一阻隔金屬層之間；以及一第二雙極層，位於該第二WFM氧化層與該第二阻隔金屬層之間。
一種半導體裝置，包含：一基板；第一及第二對之磊晶源極/汲極(S/D)區域，位於該基板上；第一及第二鰭式區域，分別位於該第一對磊晶S/D區域之磊晶S/D區域之間及該第二對磊晶S/D區域之磊晶S/D區域之間；以及第一及第二閘極結構，包含：第一及第二高k閘極介電層，分別位於該第一及第二鰭式區域；第一及第二阻隔金屬層，分別位於該第一及第二高k閘極介電層上且具有彼此不同的厚度；第一及第二阻隔金屬氧化層，分別位於該第一及第二阻隔金屬層上；一無鋁(Al)基於稀土金屬(REM)的功函數金屬(WFM)氧化層，位於該第一阻隔金屬氧化層上；以及一基於Al的WFM氧化層，位於該第二阻隔金屬氧化層上。
一種方法，包含：形成第一及第二奈米結構的通道區域在一基板上之一鰭式結構中；分別形成第一及第二高k閘極介電層環繞該第一及第二奈米結構的通道區域；形成具有彼此不同厚度的第一及第二阻隔金屬層在該第一及第二高k閘極介電層上；分別形成具有實質上彼此相同厚度的第一及第二功函數金屬(WFM)氧化層在該第一及第二阻隔金屬層上；執行一驅入退火製程在該第一及第二WFM氧化層上；形成具有實質上彼此相同厚度的第三及第四阻隔金屬層在該第一及第二WFM氧化層上；以及分別形成第一及第二閘極金屬填充層在該第三及第四阻隔金屬層上。
以下揭露提供許多不同的實施例或範例，以實現所提供標的物之不同特點。以下敘述之成份和排列方式的特定範例是為了簡化本揭露。這些當然僅是做為範例，其目的不在構成限制。舉例來說，於以下描述中，在第二特徵上方形成第一特徵之製程可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。如在本文中所使用，在第二特徵上形成第一特徵是指第二特徵與第一特徵形成為直接接觸。再者，本揭露可重複使用參考符號/文字於不同的實施例中。該重複使用並不代表所討論的各實施例及/或各組態之間的關係。
空間相對詞，如「緊鄰…之下」、「在…之下」、「較…低」、「在…之上」、「…之上部」及其類似詞，可在本文中用於描述如圖式所示之元件或特徵與另一元件或特徵之關係以簡化敘述。這些空間相對詞是為了涵蓋圖式所敘述方向外使用中或操作中裝置的不同方向。或者當裝置被轉向(旋轉90°或其他角度)時，使用在本文中的空間相對詞也因此將相應地加以詮釋。
需要注意的是在說明書中「一個實施例」、「實施例」、「例示實施例」、「示例」等是指被描述的實施例可包含特定特徵、結構或特性，但並非每一實施例都必須包含該特定特徵、結構或特性。此外，這些用語未必參照至相同實施例。進一步地，當特定特徵、結構或特性被描述為與一實施例相關，則無論是否明確描述，本領域具有通常知識者可知會對其他實施例相關的此般特徵、結構或特性產生影響。
可理解的是在本文中的用語及術語是為了描述而非限制，使得本領域具有通常知識者可根據本文所教示者解讀本說明書之用語及術語。
如在本文中所使用，術語「選擇性蝕刻」表示在相同蝕刻條件下兩種不同材料之蝕刻率的比例。
如在本文中所使用，術語「高k」表示高介電常數。在半導體裝置結構與製程領域，高k代表比SiO2 之介電常數還高的介電常數(例如高於3.9)。
如在本文中所使用，術語「p型」定義摻雜了p型摻雜物，例如硼，之結構、層及/或區域。
如在本文中所使用，術語「n型」定義摻雜了n型摻雜物，例如磷，之結構、層及/或區域。
如在本文中所使用，術語「奈米結構的」定義具有低於例如100nm之水平尺寸(例如沿著X及/或Y軸)及/或垂直尺寸(例如沿著Z軸)的結構、層及/或區域。
如在本文中所使用，術語「n型功函數金屬(nWFM；n-type work function metal)」定義具有比起FET通道區域之材料的價帶能量而更接近導帶能量之功函數值的金屬或含金屬材料。在一些實施例中，術語「n型功函數金屬(nWFM)」定義具有功函數值低於4.5eV的金屬或含金屬材料。
如在本文中所使用，術語「p型功函數金屬(pWFM；p-type work function metal)」定義具有比起FET通道區域之材料的導帶能量而更接近價帶能量之功函數值的金屬或含金屬材料。在一些實施例中，術語「p型功函數金屬(pWFM)」定義具有功函數值等於或高於4.5eV的金屬或含金屬材料。
在一些實施例中，術語「約」及「實質上」可指在該值5%(例如，該值的±1%、±2%、±3 %、±4%、±5%)內變化的給定量值。
在本文中所揭示的鰭式結構可由任何適合的方法來圖形化。例如，可使用一或更多微影製程，包含雙重圖形或多重圖形製程，來圖案化鰭式結構。一般而言，雙重圖形或多重圖形製程結合微影及自對準製程，其允許產生具有例如比其他使用單一、直接微影製程所得間距還要小的間距之圖形。舉例而言，在一些實施例中，首先形成犧牲層於基板上，並使用微影製程將犧牲層圖形化。使用自對準製程而沿著圖形化犧牲層邊形成間隔物。接著將間隔物移除，然後殘留的間隔物可用來圖形化鰭式結構。
啟動場效電晶體(FET)所需的閘極電壓─臨界電壓─可取決於FET通道區域之半導體材料及/或FET之閘極結構之有效功函數(EWF；effective work function)值。例如，對於n型FET(NFET)，減少NFET閘極結構之EWF值與NFET通道區域材料之導帶能量(例如Si之4.1eV或SiGe之3.8eV)間的差異可降低NFET臨界電壓。例如，對於p型FET(PFET)，減少PFET閘極結構之EWF值與PFET通道區域材料之價帶能量(例如Si之5.2eV或SiGe之4.8eV)間的差異可降低PFET臨界電壓。FET閘極結構之EWF值可取決於FET閘極結構之各層的厚度及/或材料組成。如此，藉由調整FET閘極結構之厚度及/或材料組成便可製造具有不同臨界電壓的FET。
由於多功能可攜式裝置之需求日益增加，對於相同基板上具有不同臨界電壓的FET之需求亦日益增加。要達到此般FET的一個方法是使FET閘極結構具有不同功函數金屬(WFM)層厚度。然而，不同的WFM層厚度可受限於FET閘極結構幾何關係。例如，對於閘極全環(GAA；gate-all-around)FET，WFM層厚度可受限於GAA FET之奈米結構的通道區域之間的空隙。而且，隨著FET持續微縮(例如GAA FET及/或finFET)，沉積不同的WFM層厚度所面臨之挑戰亦日益增加。
本揭露提供例示性具有不同EWF值的FET閘極結構以形成具有不同臨界電壓之FET(例如GAA FET及/或finFET)，並提供在相同基板上形成此般結構之例示性方法。此例示性方法係在相同基板上形成具有相似WFM層厚度卻具有不同臨界電壓之NFET及PFET。這些例示性方法，相較於其他在相同基板上形成具有相似通道尺寸及臨界電壓之FET的方法，在製造具有奈米結構的通道區域且具有不同臨界電壓之FET中之具有較低閘極電阻的可靠閘極結構上是較不複雜且更具成本效益的。此外，這些例示性方法，相較於其他形成具有相似臨界電壓之FET的方法，可形成具有更小尺寸(例如較薄閘極堆疊)之FET閘極結構。
在一些實施例中，具有不同閘極結構組態卻具有相似WFM層厚度之NFET及PFET可被選擇性地形成在相同基板上，以達到彼此相異的臨界電壓。不同的閘極結構組態可具有位於WFM層與高k閘極介電層之間具有不同厚度的阻隔金屬層。此外，WFM層可包含於WFM層與阻隔金屬層之間的界面引發雙極層之WFM氧化層。不同的阻隔金屬層厚度提供WFM層與高k閘極介電層之間不同的間隔，以及被引發的雙極層與高k閘極介電層之間不同的間隔。這些不同的間隔會造成具有彼此相異EWF值而因此具有彼此相異臨界電壓之FET閘極結構。故，調整阻隔金屬層厚度便可調整NFET及PFET閘極結構之EWF值，且因此在未改變NFET及PFET之WFM層厚度的情形下調整他們的臨界電壓。
根據一些實施例，參照圖1A-1O來描述具有NFET 102N1-102N3及PFET 102P1-102P3之半導體裝置100。圖1A顯示根據一些實施例，半導體裝置100之等角視圖。圖1B-1C及1D-1E顯示根據一些實施例，圖1A之半導體裝置100沿著線A-A及B-B之剖面圖。圖1F-1O顯示根據一些實施例，半導體裝置100之裝置特性。即使參照圖1A-1O而討論了六個FET，半導體裝置100可具有任何數目之FET。除非另外提及，否則具有相同標記之NFET 102N1-102N3及PFET 102P1-102P3元件之討論即彼此適用。半導體裝置100之等角視圖及剖面圖為例示目的且可能未依比例繪製。
參照圖1A-1C，NFET 102N1-102N3及PFET 102P1-102P3可形成在基板106上。基板106可為半導體材料，例如但不限於矽。在一些實施例中，基板106可包含晶矽基板(例如晶圓)。在一些實施例中，基板106可包含(i)元素半導體(例如鍺(Ge))；(ii)化合物半導體，包含III-V半導體材料；(iii)合金半導體(例如矽鍺)；(iv)絕緣層上覆矽(SOI)結構；(v)絕緣層上覆矽鍺(SiGeOI)結構；(vi)絕緣層上覆鍺(GeOI)結構；或(vii)其組合。進一步地，基板106可摻雜p型摻雜物(例如硼、銦、鋁或鎵)或n型摻雜物(例如磷或砷)。
NFET 102N1-102N3及PFET 102P1-102P3可包含沿著X軸的鰭式結構1081 -1082 、磊晶鰭式區域110A-110B、閘極結構112N1-112N3及112P1-112P3內間隔142，以及閘極間隔114。
參照圖1B-1C，鰭式結構1081 可包含鰭基部108A及位於鰭基部108A上的奈米結構的通道區域120N，且鰭式結構1082 可包含鰭基部108B及位於鰭基部108B上的奈米結構的通道區域120P。在一些實施例中，鰭基部108A-108B可包含與基板106相似的材料。奈米結構的通道區域120N可被閘極結構112N1-112N3環繞，且奈米結構的通道區域120P可被閘極結構112P1-112P3環繞。奈米結構的通道區域120N-120P可包含與基板106相似或不同的半導體材料，且可包含彼此相似或不同的半導體材料。
在一些實施例中，NFET 102N1-102N3之奈米結構的通道區域120N可包含Si、SiAs、磷化矽(SiP)、SiC或磷化碳矽(SiCP)，且PFET 102P1-102P3之奈米結構的通道區域120P可包含SiGe、矽鍺硼(SiGeB)、鍺硼(GeB)、矽鍺錫硼(SiGeSnB)或III-V半導體化合物。在一些實施例中，奈米結構的通道區域120N-120P兩者可包含Si、SiAs、SiP、SiC、SiCP、SiGe、SiGeB、GeB、SiGeSnB或III-V半導體化合物。雖然顯示了奈米結構的通道區域120N-120P之方形剖面，奈米結構的通道區域120N-120P可具有其他幾何形狀的剖面(例如圓形、橢圓形、三角形或多邊形)。
參照圖1A-1C，磊晶鰭式區域110A-110B可分別成長在鰭基部108A-108B上，且可為NFET 102N1-102N3及PFET 102P1-102P3之源極/汲極(S/D)區域。磊晶鰭式區域110A-110B可包含彼此相似或不同的磊晶成長半導體材料。在一些實施例中，磊晶成長半導體材料可包含與基板106之材料相同或不同之材料。磊晶鰭式區域110A及110B可分別為n或p型。在一些實施例中，n型磊晶鰭式區域110A可包含SiAs、SiC或SiCP。在一些實施例中，p型磊晶鰭式區域110B可包含SiGe、SiGeB、GeB、SiGeSnB、III-V半導體化合物，或其組合。
閘極結構112N1-112N3及112P1-112P3可為多層結構。閘極結構112N1-112N3可被奈米結構的通道區域120N環繞，閘極結構112P1-112P3可被奈米結構的通道區域120P環繞，因此閘極結構112N1-112N3及112P1-112P3可稱為「閘極全環(GAA)結構」或「水平閘極全環(HGAA；horizontal gate-all-around)結構」。NFET 102N1-102N3及PFET 102P1-102P3可稱為「GAA FET 102N1-102N3及102P1-102P3」或分別稱為「GAA NFET 102N1-102N3及PFET 102P1-102P3」。
在一些實施例中，如圖1D-1E所示，NFET 102N1-102N3及PFET 102P1-102P3可為鰭式FET，並具有鰭式區域102N*-120P*以取代奈米結構的通道區域120N-120P。分別如圖1D-1E所示，這樣的鰭式FET 102N1-102N3及PFET 102P1-102P3可具有位於鰭式區域102N*-120P*上的閘極結構112N1-112N3及112P1-112P3。
閘極結構112N1-112N3及112P1-112P3可包含界面式氧化層127、高k(HK)閘極介電層128N1-128N3及128P1-128P3、第一阻隔金屬氧化層130N1-130N3及130P1-130P3、雙極層131N1-131N3及131P1-131P3、WFM氧化層132N1-132N3及132P1-132P3、第二阻隔金屬氧化層133、無氟鎢(FFW)層134，以及閘極金屬填充層135。即使圖1B-1C顯示閘極結構112N1-112N3及112P1-112P3之全部的層均被奈米結構的通道區域120N-120P環繞，奈米結構的通道區域120N-120P可至少被界面式氧化層127及HK閘極介電層128N1-128N3及128P1-128P3環繞，以填充相鄰的奈米結構的通道區域120N-120P之間的空間。如此一來，奈米結構的通道區域120N可彼此電性絕緣，以防止NFET 102N1-102N3之操作中，閘極結構112N1-112N3與S/D區域110A之間的短路。同樣地，奈米結構的通道區域120P可彼此電性絕緣，以防止PFET 102P1-102P3之操作中，閘極結構112P1-112P3與S/D區域110B之間的短路。
界面式氧化層127可位於奈米結構的通道區域120N-120P上且可包含矽氧化物及約0.5nm至約1.5nm範圍之厚度。各HK閘極介電層128N1-128N3及128P1-128P3可具有約是界面式氧化層127之厚度的2至3倍的厚度(例如約1nm至約3nm)，且可包含(i)高k介電材料，例如氧化鉿(HfO2 )、氧化鈦(TiO2 )、氧化鉿鋯(HfZrO)、氧化鉭(Ta2 O3 )、矽酸鉿(HfSiO4 )、氧化鋯(ZrO2 )，及矽酸鋯(ZrSiO2 )，(ii)具有鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)之氧化物的高k介電材料，或(iii)其組合。
第一阻隔金屬層129N1-129N3及129P1-129P3可分別位於HK閘極介電層128N1-128N3及128P1-128P3上並與之實體接觸。在一些實施例中，第一阻隔金屬層129N1-129N3及129P1-129P3可包含金屬氮化物(例如TiN及/或TaN)或任何可防止材料從上覆層(例如WFM氧化層132N1-132N3及132P1-132P3)擴散至HK閘極介電層128N1-128N3及128P1-128P3之材料。各第一阻隔金屬層129N1-129N3及129P1-129P3可包含單一金屬氮化層或金屬氮化層之堆疊。金屬氮化層之堆疊可包含彼此相似或不同的二或更多金屬氮化層。
參照圖1B，第一阻隔金屬層129N1-129N3之厚度T1-T3可彼此不同，以分別提供WFM金屬氧化層132N1-132N3與HK閘極介電層128N1-128N3之間不同的間隔S1-S3。不同的厚度T1-T3亦可提供雙極層131N1-131N3與HK閘極介電層128N1-128N3之間不同的間隔S4-S6。在一些實施例中，厚度T3大於厚度T2，厚度T2大於厚度T1。結果，間隔S3及S6可分別大於間隔S2及S5，間隔S2及S5可分別大於間隔S1及S4。不同的間隔S1-S3及/或S4-S6會造成具有彼此相異EWF值E1-E3而因此具有彼此相異臨界電壓V1-V3之閘極結構112N1-112N3。如圖1F-1I所示，厚度T1-T3及S4-S6可與EWF值E1-E3及臨界電壓V1-V3成正比。
同樣地，參照圖1C，第一阻隔金屬層129P1-129P3之厚度T4-T6可彼此不同，以提供WFM金屬氧化層132P1-132P3與HK閘極介電層128P1-128P3之間不同的間隔S7-S9。不同的厚度T4-T6亦可提供雙極層131P1-131P3與HK閘極介電層128P1-128P3之間不同的間隔S10-S12。厚度T6大於厚度T5，厚度T5大於厚度T4。結果，間隔S7及S10可分別小於間隔S8及S11，間隔S8及S11可分別小於間隔S9及S12。不同的間隔S7-S9及/或S10-S12會造成具有彼此相異EWF值E4-E6而因此具有彼此相異臨界電壓V4-V6之閘極結構112P1-112P3。如圖1J-1M所示，厚度T4-T6及S10-S12可與EWF值E4-E6成正比並與臨界電壓V4-V6成反比。
在一些實施例中，厚度T1-T3可分別與厚度T4-T6相似或不同。即使厚度T1-T3可分別與厚度T4-T6相似，但臨界電壓V1-V3可分別與臨界電壓V4-V6不同。在一些實施例中，厚度T1-T6可在約0.5nm至約3nm的範圍。
阻隔金屬氧化層130N1-130N3及130P1-130P3可分別位於第一阻隔金屬層129N1-129N3及129P1-129P3上。在一些實施例中，阻隔金屬氧化層130N1-130N3及130P1-130P3可包含第一阻隔金屬層129N1-129N3及129P1-129P3之金屬氮化物中所含金屬的氧化物。例如，當第一阻隔金屬層129N1-129N3及129P1-129P3含有TiN或TaN，阻隔金屬氧化層130N1-130N3及130P1-130P3可包含Ti之氧化物(例如TiOx )或Ta之氧化物(例如TaOx )。在一些實施例中，各阻隔金屬氧化層130N1-130N3及130P1-130P3之厚度可在約0.1nm至約0.2nm的範圍。當參照圖3A-14B而如下所述製造閘極結構112N1-112N3及112P1-112P3時，阻隔金屬氧化層130P1-130P3比阻隔金屬氧化層130N1-130N3厚，導致第一阻隔金屬層129P1-129P3比第一阻隔金屬層129N1-129N3被氧化更多次。
WFM氧化層132N1-132N3及132P1-132P3可分別位於阻隔金屬氧化層130N1-130N3及130P1-130P3上並與之實體接觸。對於NFET 102N1-102N3，n型WFM氧化層132N1-132N3(亦稱為「nWFM氧化層132N1-132N3」)可包含無鋁金屬之氧化物(不含鋁)。在一些實施例中，WFM氧化層132N1-132N3可包含(i)稀土金屬(REM)氧化物，例如氧化鑭(La2 O3 )、氧化鈰(CeO2 )、氧化鐿(Yb2 O3 )、氧化鎦(Lu2 O3 )、氧化鉺(Er2 O3 )；(ii)週期表IIA族(例如氧化鎂(MgO)或氧化鍶(SrO))、IIIB族(例如氧化釔(Y2 O3 ))、IVB族(例如氧化鉿(HfO2 )或氧化鋯(ZrO2 ))或VB族(例如氧化鉭(Ta2 O5 ))之金屬的氧化物；(iii)二氧化矽(SiO2 )；或(iv)其組合。
對比而言，對於PFET 102P1-102P3，p型WFM氧化層132P1-132P3(亦稱為「pWFM氧化層132P1-132P3」)可包含基於鋁的金屬氧化物，例如氧化鋁(Al2 O3 )及氧化鈦鋁(Al2 TiO5 )；(ii)週期表VB族(例如氧化鈮(NbO))、IIIA族(例如氧化硼(B2 O3 ))、VA族(例如氧化磷(P2 O5 ))之金屬的氧化物；或(iii)其組合。在一些實施例中，各WFM氧化層132N1-132N3及132P1-132P3之厚度可在約0.01nm至約2nm的範圍。在這範圍內的厚度可在不受相鄰的奈米結構的通道區域120N-120P之間的間隔限制的情形下，讓WFM氧化層132N1-132N3及132P1-132P3環繞奈米結構的通道區域120N-120P。
WFM氧化層132N1-132N3及132P1-132P3之厚度可彼此相似或不同，但WFM氧化層132N1-132N3之材料與WFM氧化層132P1-132P3之材料不同。在一些實施例中，WFM氧化層132N1-132N3之材料可包含具有比起奈米結構的通道區域120N之材料的價帶能量而更接近導帶能量之功函數值的金屬氧化物。對比而言，WFM氧化層132P1-132P3之材料可包含具有比起奈米結構的通道區域120P之材料的導帶能量而更接近價帶能量之功函數值的金屬氧化物。
WFM氧化層132N1-132N3在WFM氧化層132N1-132N3與阻隔金屬氧化層130N1-130N3之間的界面引發雙極層131N1-131N3。WFM氧化層132P1-132P3在WFM氧化層132P1-132P3與阻隔金屬氧化層130P1-130P3之間的界面引發雙極層131P1-131P3。雙極層131N1-131N3及131P1-131P3可具有金屬離子及氧離子之雙極。雙極層131N1-131N3之金屬離子(例如La離子)從WFM氧化層132N1-132N3之金屬氧化物(例如La2 O3 )擴散，而雙極層131N1-131N3之氧離子從阻隔金屬氧化層130N1-130N3擴散。同樣地，雙極層131P1-131P3之金屬離子(例如Al離子)從WFM氧化層132P1-132P3之金屬氧化物(例如Al2 O3 )擴散，而雙極層131P1-131P3之氧離子從阻隔金屬氧化層130P1-130P3擴散。雙極層131N1-131N3之雙極可具有與雙極層131P1-131P3之極性相反的極性。在一些實施例中，雙極層131N1-131N3及131P1-131P3之濃度可彼此相似或不同。
第二阻隔金屬層133可位於WFM氧化層132N1-132N3及132P1-132P3上並與之實體接觸。在一些實施例中，第二阻隔金屬層133可包含金屬氮化物(例如TiN及/或TaN)，且可具有約1.5nm至約3nm範圍之厚度。在一些實施例中，第二阻隔金屬層133之材料組成可與第一阻隔金屬層129N1-129N3及/或129P1-129P3之材料組成相似。
FFW層134可分別位於第二阻隔金屬層133上並與之實體接觸。FFW層134可防止任何氟從於上覆閘極金屬填充層135之沉積時所使用的基於氟的前驅物實質擴散至下伏層(例如無氟擴散)，例如界面式氧化層127、HK閘極介電層128N1-128N3及128P1-128P3、第一阻隔金屬層129N1-129N3及129P1-129P3、WFM氧化層132N1-132N3及132P1-132P3，及第二阻隔金屬層133。FFW層134可包含實質無氟鎢。實質無氟鎢層可包含氟汙染物在離子、原子及/或分子的形式中低於5原子百分率之量。在一些實施例中，各FFW層134可具有約2nm至約4nm範圍之厚度，以有效阻隔氟從閘極金屬填充層135之擴散。
各閘極金屬填充層135可包含單一金屬層或金屬層之堆疊。金屬層之堆疊可包含彼此不同的金屬。在一些實施例中，閘極金屬填充層135可包含合適的導電材料，例如W、Ti、銀(Ag)、釕(Ru)、鉬(Mo)、銅(Cu)、鈷(Co)、Al、銥(Ir)、鎳(Ni)、金屬合金，及其組合。
圖1N顯示當WFM氧化層132N1-132N3包含La2 O3 時，沿著圖1B之線C之氧、氮及鑭原子的原子濃度輪廓。如圖1N所示，La原子的原子濃度輪廓在WFM氧化層132N1-132N3與阻隔金屬氧化層130N1-130N3之間的界面具有峰值。
圖1O顯示當WFM氧化層132P1-132P3包含Al2 O3 時，沿著圖1C之線D之氧、氮及鑭原子的原子濃度輪廓。如圖1O所示，Al原子的原子濃度輪廓在WFM氧化層132P1-132P3與阻隔金屬氧化層130P1-130P3之間的界面具有峰值。
回頭參照圖1B-1E，閘極間隔114及內間隔142可形成閘極結構112N1-112N3及112P1-112P3之側壁。根據一些實施例，閘極間隔114及/或內間隔142可與界面式氧化層127、HK閘極介電層128N1-128N3及128P1-128P3實體接觸。各閘極間隔114及內間隔142可包含絕緣材料，例如氧化矽、氮化矽、低k材料，及其組合。各閘極間隔114及內間隔142可具有介電常數低於約3.9的低k材料。
半導體裝置100可進一步包含蝕刻終止層(ESL；etch stop layer)116、層間介電(ILD；interlayer dielectric)層118及淺溝槽隔離(STI；shallow trench isolation)區域138。ESL 116可位於閘極間隔114之側壁上及位於磊晶鰭式區域110A-110B上。ESL 116可被配置來保護閘極結構112N1-112N3及112P1-112P3及/或S/D區域110A-110B。在一些實施例中，ESL 116可包含例如氮化矽(SiNx)、氧化矽(SiOx)、氮氧化矽 (SiON)、碳化矽(SiC)、氮碳化矽(SiCN)、氮化硼(BN)、氮硼化矽(SiBN)、氮碳硼化矽(SiCBN)，或其組合。
ILD層118可位於ESL 116上，且可包含以合適的可流動介電材料(例如可流動氧化矽、可流動氮化矽、可流動氮氧化矽、可流動碳化矽，或可流動碳氧化矽)之沉積方法所沉積的介電材料。在一些實施例中，介電材料是氧化矽。STI區域138可被配置來提供NFET 102N1-102N3及PFET 102P1-102P3與基板106上相鄰的FET(未顯示)及/或積體化在或位於基板106上相鄰的主動及被動元件(未顯示)之間的電性隔離。在一些實施例中，STI區域138可包含氧化矽、氮化矽、氮氧化矽、摻氟的矽酸鹽玻璃(FSG；fluorine-doped silicate glass)、低k介電材料，及/或其他適合的絕緣材料。
半導體裝置100之剖面形狀及其元件(例如鰭式結構1081 -1082 、閘極結構112N1-112N3及112P1-112P3、磊晶鰭式區域110A-110B、內間隔142、閘極間隔114，及/或STI區域138)係例示性且並非用以限制。
圖2係根據一些實施例，製造半導體裝置100之示例方法200的流程圖。為了說明目的，圖2所示操作將參照如圖3A-14B所示之製造半導體裝置100的示例製造過程加以說明。圖3A-14B係顯示根據一些實施例，半導體裝置100於製造之各階段沿著線A-A及B-B之剖面圖。基於特定應用，操作得以不同次序被執行或不被執行。需要注意的是方法200可不產出完整的半導體裝置100。因此，可理解的是額外的步驟可在方法200的之前、之中及之後被加入，且一些其他步驟可在本文中僅簡單描述。圖3A-14B中之件具有與圖1A-1O相同符號者係已描述於上。
於操作205中，多晶矽結構及磊晶鰭式區域被形成在NFET及PFET之鰭式結構上。例如，如圖3A-3B所示，多晶矽結構312可被形成在鰭式結構1081 -1082 上，且閘極間隔114可被形成在多晶矽結構312之側壁上。在接下來的製程中，多晶矽結構312可在閘極取代製程中被取代，以形成閘極結構112N1-112N3及112P1-112P3。接著形成閘極間隔114，n及p型磊晶鰭式區域110A-110B可被選擇性地形成在未下伏有多晶矽結構312之部分的鰭式結構1081 -1082 上。在形成磊晶鰭式區域110A及110B後，ESL 116及ILD 118可被形成，以形成圖3A-3B之結構。
參照圖2，於操作210中，閘極開口被形成在一或更多鰭式結構上或其中。例如，如圖4A-4B所示，與NFET 102N1-102N3及PFET 102P1-102P3相關的閘極開口412N-412P可分別形成在上鰭式結構1081 -1082 上或其中。閘極開口412N之形成可包含以下依序之操作：(i)從圖3A-3B之結構蝕刻多晶矽結構312，以及(ii)從圖3A-3B之結構蝕刻奈米結構區域122N-122P。在一些實施例中，奈米結構區域122N-122P之蝕刻可包含使用比起奈米結構的通道區域120N-120P之材料(例如Si)而對奈米結構區域122N-122P之材料(例如SiGe)有更高選擇性之乾蝕刻製程或濕蝕刻製程。在一些實施例中，濕蝕刻製程可包含使用硫酸(H2 SO4 )與過氧化氫(H2 O2 ) (SPM)之混合及/或氨水(NH4 OH)與H2 O2 及去離子(DI)水之混合(APM)。在一些實施例中，濕蝕刻製程可包含使用NH4 OH與HCI之混合。
參照圖2，於操作215-230中，閘極全環(GAA)結構被形成在閘極開口中。例如，基於操作215-230，如參照圖5A-14B所描述者，閘極結構112N1-112N3及112P1-112P3可被奈米結構的通道區域120N-120P環繞。
於操作215中，界面式氧化層及HK閘極介電層係在閘極開口中被沉積並退火。例如，如圖5A-5B，界面式氧化層127及閘極介電層128可在閘極開口412N-412P中之奈米結構的通道區域120N-120P(如圖4A-4B所示)上被沉積並退火 。在接續的製程中，如圖1A-1E所示，HK閘極介電層128可形成HK閘極介電層128N1-128N3及128P1-128P3。為了明確起見，圖5A-5B分別顯示圖4A-4B之結構的部分100A-100B。
界面式氧化層127可被分別形成在閘極開口412N-412P中奈米結構的通道區域120N-120P的暴露表面上。在一些實施例中，界面式氧化層127可藉由將奈米結構的通道區域120N-120P暴露在氧化環境而形成。例如，氧化環境可包含以下組合：臭氧(O3 )、氨水、過氧化氫及水(SC1溶劑)之混合，及/或氫氯酸、過氧化氫及水(SC2溶劑)之混合。氧化製程之結果係約0.5nm至約1.5nm範圍之氧化層可被形成在奈米結構的通道區域120N-120P之暴露表面上。
HK閘極介電層128之沉積可包含將HK閘極介電層128毯覆式沈積在界面式氧化層127形成後之部分的半導體裝置100(未顯示)上。如圖5A-5B所示，被毯覆式沈積的HK閘極介電層128可接著被共形地沉積在界面式氧化層127及部分半導體裝置100之暴露表面上(例如閘極開口412N-412P之側壁及ILD 118之頂面)。在一些實施例中，HK閘極介電層128可包含具有介電常數(k值)高於約3.9之介電材料。在一些實施例中，HK閘極介電層128可包含(i)高k介電材料，例如氧化鉿(HfO2 )、TiO2 、HfZrO、Ta2 O3 、HfSiO4 、ZrO2 及ZrSiO2 ，(ii)具有Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu之氧化物的高k介電材料，或(iii)其組合。在一些實施例中，HK閘極介電層128可在約250ºC至約350ºC的溫度範圍使用氯化鉿(HfCl4 )作為前驅物而形成有ALD。在一些實施例中，為了在不受相鄰的奈米結構的通道區域120N之間及相鄰的奈米結構的通道區域120P之間的間隔限制的情形下環繞奈米結構的通道區域120N-120P，閘極介電層128可具有約1nm至約3nm之厚度。
參照圖2，於操作220中，第一阻隔金屬層被形成在HK閘極介電層上。例如，圖6A-10B顯示於一個實施例中，第一阻隔金屬層129a-129c之形成；且圖11A-11B顯示於另一個實施例中，第一阻隔金屬層129a-129c之形成。在接續的製程中，第一阻隔金屬層129a-129c可形成第一阻隔金屬層129N1-129N3及129P1-129P3。
參照圖6A-10B，第一阻隔金屬層129a-129c之形成可包含以下依序之操作：(i)將金屬氮化物層129a*(圖6A-6B)毯覆式沈積在圖5A-5B之結構上，(ii)圖形化金屬氮化層129a*以選擇性地形成第一阻隔金屬層129a在如圖7A-7B所示的NFET 102N3及PFET 102P3上，(iii)將金屬氮化層129b*(圖8A-8B)毯覆式沈積在圖7A-7B之結構上，(iv)圖形化金屬氮化層129b*以選擇性地形成第一阻隔金屬層129b在如圖9A-9B所示的NFET 102N2-102N3及PFET 102P2-102P3上，(v)為第一阻隔金屬129c而將金屬氮化物層(圖10A-10B)毯覆式沈積在圖9A-9B之結構上。
可重複操作(i)至(v)，以形成與第一阻隔金屬層129a-129c相似的附加之第一阻隔金屬層於NFET 102N1-102N3及102P1-102P3中。在接續的製程中，(i)NFET 102N1及102P1之閘極開口412N-412P中之部分之第一阻隔金屬層129c可分別形成之第一阻隔金屬層129N1及129P1，(ii)NFET 102N2及102P2之閘極開口412N-412P中之部分之第一阻隔金屬層129b-129c可分別形成之第一阻隔金屬層129N2及129P2，以及(iii)NFET 102N3及102P3之閘極開口412N-412P中之部分之第一阻隔金屬層129a-129c可分別形成之第一阻隔金屬層129N3及129P3。因此，第一阻隔金屬層129N1-129N3及129P1-129P3之不同的厚度T1-T6(圖1B-1C)可藉由在NFET 102N1-102N3及PFET 102P1-102P3中經由多次沉積及圖形化操作選擇性地形成不同數目之堆疊層來達成。
金屬氮化層129a*之毯覆式沈積可包含以ALD或CVD製程在約400°C至約450°C之溫度範圍且在約2torr至約10torr之壓力範圍下，使用四氯化鈦(TiCl4 )與NH3 作為前驅物來毯覆式沈積約0.1nm至約0.5nm厚之金屬氮化層。在一些實施例中，金屬氮化層129a*可在ALD製程中被沉積約20輪至約30輪，其中一輪可包含以下依序的期間(i)第一前驅物氣體(例如TiCl4 )流，(ii)第一氣體吹洗製程，(iii)第二前驅物氣體(例如NH3 )流，以及(iv)第二氣體吹洗製程。毯覆式沈積的金屬氮化層129a*可被實質共形地沉積(例如階梯覆蓋約99%)在圖5A-5B之結構上。毯覆式沈積的金屬氮化層129b*-129c*可與毯覆式沈積的金屬氮化層129a*相似。在一些實施例中，金屬氮化層129a*-129c*之材料可包含基於Ti或Ta之氮化物或合金，且可彼此相似或不同。
圖形化金屬氮化層129a*-129c*以形成第一阻隔金屬層129a-129c可包含微影及蝕刻製程。蝕刻製程可包含濕蝕刻製程，其使用含有氨水、過氧化氫及水(SC1溶劑)之混合，及/或氫氯酸、過氧化氫及水(SC2溶劑)之混合的蝕刻劑。
取代不同數目之堆疊層，如圖11A-11B所示，第一阻隔金屬層129N1-129N3及129P1-129P3之不同的厚度T1-T6(圖1B-1C)可藉由在NFET 102N1-102N3及PFET 102P1-102P3中選擇性地形成不同厚度的第一阻隔金屬層129a-129c。第一阻隔金屬層129a-129c之選擇性形成可包含以下依序之操作：(i)將厚度T1之金屬氮化物層(未顯示)毯覆式沈積在圖5A-5B之結構上，(ii)圖形化厚度T1之金屬氮化層以選擇性地形成第一阻隔金屬層129a在如圖11A-11B所示的NFET 102N1及PFET 102P1上，(iii)將厚度T2之金屬氮化物層(未顯示)毯覆式沈積在第一阻隔金屬層129a形成後之結構上，(iv)圖形化厚度T2之金屬氮化層以選擇性地形成第一阻隔金屬層129b在如圖11A-11B所示的NFET 102N2及PFET 102P2上，(v)將厚度T3之金屬氮化物層(未顯示)毯覆式沈積在第一阻隔金屬層129b形成後之結構上，以及(vi)圖形化厚度T3之金屬氮化層以選擇性地形成第一阻隔金屬層129c在如圖11A-11B所示的NFET 102N3及PFET 102P3上。即使第一阻隔金屬層129c是描述為形成在第一阻隔金屬層129b後，且第一阻隔金屬層129b是描述為形成在第一阻隔金屬層129a後，第一阻隔金屬層129a-129c可依任何次序形成。
圖11A-11B之第一阻隔金屬層129a-129c之金屬氮化層的毯覆式沈積及圖形化可與金屬氮化層129a*之毯覆式沈積及圖形化製程相似。
參照圖2，於操作225中，n及p型WFM氧化層可選擇性地被形成在NFET及PFET之第一阻隔金屬層上。例如，如圖12A-13B所示，nWFM氧化層132N可選擇性地被形成在圖10A之結構上，且pWFM氧化層132P可選擇性地被形成在圖10B之結構上。同樣地，nWFM氧化層132N可選擇性地被形成在圖11A之結構上，且pWFM氧化層132P可選擇性地被形成在圖11B之結構上，其於此未顯示。在接續的製程中，nWFM氧化層132N可形成nWFM氧化層132N1-132N3，及pWFM氧化層132P可形成pWFM氧化層132P1-132P3。
參照圖12A-13B，nWFM氧化層132N及pWFM氧化層132P之選擇性形成可包含以下依序之操作：(i)為nWFM氧化層132N而將金屬氧化層(未顯示)毯覆式沈積在圖10A-10B之結構上，(ii)圖形化金屬氧化層以選擇性地形成nWFM氧化層132N在圖12A所示的NFET 102N1-102N3上，(iii)為pWFM氧化層132P而將金屬氧化層(未顯示)毯覆式沈積在圖12A-12B之結構上，以及(iv)圖形化金屬氧化層以選擇性地形成pWFM氧化層132P在圖13B所示的PFET 102P1-102P3上。
在一些實施例中，為nWFM氧化層132N之金屬氧化層可包含(i)REM氧化物，例如La2 O3 、CeO2 、Yb2 O3 、Lu2 O3 、Er2 O3 ；(ii)週期表IIA族(例如MgO或SrO)、IIIB族(例如Y2 O3 )、IVB族(例如HfO2 或ZrO2 )或VB族(例如Ta2 O5 )之金屬的氧化物；(iii)SiO2 ；或(iv)其組合。在一些實施例中，為pWFM氧化層132P之金屬氧化層可包含(i)基於Al的金屬氧化物，例如Al2 O3 及Al2 TiO5 ；(ii)週期表VB族(例如NbO)、IIIA族(例如B2 O3 )、VA族(例如P2 O5 )之金屬的氧化物；或(iii)其組合。
為nWFM氧化層132N而毯覆式沈積金屬氧化層可包含以ALD或CVD製程在約250°C至約350°C之溫度範圍下，使用三(甲咪)鑭(La(FAMD)3 )或庚二酮酸鑭(La(thd)3 )，及O3 作為前驅物來毯覆式沈積約0.01nm至約2nm厚之金屬氧化層。在一些實施例中，為nWFM氧化層132N之金屬氧化層可在ALD製程中被沉積約20輪至約30輪，其中一輪可包含以下依序的期間(i)第一前驅物氣體(例如La(FAMD)3 或La(thd)3 )流，(ii)第一氣體吹洗製程，(iii)第二前驅物氣體(例如O3 )流，以及(iv)第二氣體吹洗製程。毯覆式沈積的金屬氧化層可被實質共形地沉積(例如階梯覆蓋約99%)在圖10A-10B之結構上。
為nWFM氧化層132N而將毯覆式沈積的金屬氧化層圖形化可包含(i)選擇性地形成遮罩層(例如光阻層或氮化層；未顯示)在NFET 102N1-102N3上之部分的毯覆式沈積的金屬氧化物上，(ii)選擇性地移除PFET 102P1-102P3上之部分的毯覆式沈積的金屬氧化物，以形成圖12A-12B之結構，以及(iii)移除遮罩層。選擇性移除可包含基於酸(例如基於HCl)的濕或乾蝕刻。
在為nWFM氧化層132N毯覆式沈積金屬氧化層時，第一阻隔金屬層129c之頂面可被氧化，以形成如圖12A-12B之阻隔金屬氧化層130N-130P。阻隔金屬氧化層130N-130P可具有相似的厚度。阻隔金屬氧化層130N可在接續的製程中形程阻隔金屬氧化層130N1-N3。在一些實施例中，阻隔金屬氧化層130P可在選擇性移除PFET 102P1-102P3上之部分的毯覆式沈積的金屬氧化層時被蝕刻，且在一些實施例中，阻隔金屬氧化層130P可維持未蝕刻。
為pWFM氧化層132P而毯覆式沈積金屬氧化層可包含以ALD或CVD製程在約250°C至約350°C之溫度範圍下，使用三甲基鋁(TMA)及H2 O作為前驅物來毯覆式沈積約0.01nm至約2nm厚之金屬氧化層。在一些實施例中，為pWFM氧化層132P之金屬氧化層可在ALD製程中被沉積約20輪至約30輪，其中一輪可包含以下依序的期間(i)第一前驅物氣體(例如TMA)流，(ii)第一氣體吹洗製程，(iii)第二前驅物氣體(例如H2 O)流，以及(iv)第二氣體吹洗製程。毯覆式沈積的金屬氧化層可被實質共形地沉積(例如階梯覆蓋約99%)在圖12A-12B之結構上。
為pWFM氧化層132P而將毯覆式沈積的金屬氧化層圖形化可包含(i)選擇性地形成遮罩層(例如光阻層或氮化層；未顯示)在PFET 102P1-102P3上之部分的毯覆式沈積的金屬氧化物上，(ii)選擇性地移除NFET 102N1-102N3上之部分的毯覆式沈積的金屬氧化物，以形成圖13A-13B之結構，以及(iii)移除遮罩層。選擇性移除可包含基於酸(例如基於HF)的濕或乾蝕刻。
在為pWFM氧化層132P毯覆式沈積金屬氧化層時，PFET 102P1-102P3上的第一阻隔金屬層129c可進一步被氧化，以形成阻隔金屬氧化層130P*(圖13B)，其比阻隔金屬氧化層130P厚。
接續pWFM氧化層132P之形成，驅入退火製程可執行在圖13A-13B之結構上。驅入退火製程會在nWFM氧化層132N與阻隔金屬氧化層130N之間的界面及pWFM氧化層132P與阻隔金屬氧化層130P之間的界面增加金屬離子(例如La離子及/或Al離子)濃度。增加金屬離子濃度可增加由nWFM氧化層132N及pWFM氧化層132P所引發的雙極層131N-131P(圖13A-13B)之雙極濃度。以上雙極層131N1-131N3之討論適用雙極層131N。以上雙極層131P1-131P3之討論適用雙極層131P。
驅入退火製程可包含在約550°C至約800°C之溫度、約1torr至約30torr之壓力下將nWFM氧化層132N及pWFM氧化層132P退火約0.1秒至約30秒範圍之時間。在一些實施例中，趨入退火製程可包含以下兩個退火製程(i)在約550°C至約800°C之溫度下浸入式退火製程約2秒至約60秒之期間，以及(ii)在約700°C至約900°C之溫度下尖峰式退火製程約0.1秒至約2秒之期間。
參照圖2，於操作230中，第二阻隔金屬層、FFW層及閘極金屬填充層被形成在n及p型WFM氧化層上。例如，如圖14A-14B，第二阻隔金屬層133、FFW層134及閘極金屬填充層135可被形成在圖13A-13B之結構上。第二阻隔金屬層133之材料可被毯覆式沈積在圖13A-13B之結構上。FFW層134之材料可被毯覆式沈積在用於第二阻隔金屬層133之材料上。閘極金屬填充層135可被毯覆式沈積在用於FFW層134之材料上。接續這些毯覆式沈積，HK閘極介電層128、第一阻隔金屬層129a-129c、阻隔金屬氧化層130N-130P、nWFM氧化層132N、pWFM氧化層132P、用於第二阻隔金屬層133之材料、用於FFW層134之材料，以及用於閘極金屬填充層135之材料可藉由化學機械研磨製程來加以研磨，以形成圖14A-14B之結構。因此，如操作215-230已描述者，可在相同基板106上形成具有至少三種不同臨界電壓之閘極結構112N1-112N3及112P1-112P3。
本揭露提供例示性具有不同EWF值的FET閘極結構以形成具有不同臨界電壓之FET(例如GAA FET及/或finFET)，並提供在相同基板上形成此般結構之例示性方法。例示性方法所形成具有不同閘極結構配置(例如閘極結構112N1-112N3及112P1-112P3)卻具有相似WFM層厚度的NFET(例如NFET 102N1-102N3)及PFET(例如PFET 102P1-102P3)可被選擇性地形成在相同基板(例如基板106)上，以達到彼此不同的臨界電壓(例如臨界電壓V1-V6)。不同的閘極結構組態可具有位於WFM層與高k閘極介電層(例如HK閘極介電層128N1-128N3及128P1-128P3)之間具有不同厚度的阻隔金屬層(例如阻隔金屬層129N1-129N3及129P1-129P3)。此外，WFM層可包含於WFM層與阻隔金屬層之間的界面引發雙極層(例如雙極層132N1-132N3及132P1-132P3)之WFM氧化層(例如WFM氧化層132N1-132N3及132P1-132P3)。不同的阻隔金屬層厚度(例如厚度T1-T6)提供WFM層與高k閘極介電層之間不同的間隔(例如間隔S1-S6)，以及被引發的雙極層與高k閘極介電層之間不同的間隔(例如間隔S7-S12)。這些不同的間隔會造成具有彼此相異EWF值(例如EWF值E1-E6)而因此具有彼此相異臨界電壓之FET閘極結構。故，調整阻隔金屬層厚度便可調整NFET及PFET閘極結構之EWF值，且因此在未改變NFET及PFET之WFM層厚度的情形下調整他們的臨界電壓。
在一些實施例中，半導體裝置包含基板、位於基板上的第一及第二對之磊晶源極/汲極(S/D)區域、分別位於第一對磊晶S/D區域之磊晶S/D區域之間及第二對磊晶S/D區域之磊晶S/D區域之間的第一及第二奈米結構的通道區域，以及具有彼此不同有效功函數值的第一及第二閘極結構。第一及第二閘極結構包含分別環繞第一及第二奈米結構的通道區域的第一及第二高k閘極介電層、分別位於第一及第二高k閘極介電層上具有彼此不同厚度的第一及第二阻隔金屬層、分別位於第一及第二阻隔金屬層上具有實質上彼此相同厚度的第一及第二功函數金屬(WFM)氧化層、位於第一WFM氧化層與第一阻隔金屬層之間的第一雙極層，以及位於第二WFM氧化層與第二阻隔金屬層之間的第二雙極層。
在一些實施例中，半導體裝置包含基板、位於基板上的第一及第二對之磊晶源極/汲極(S/D)區域、分別位於第一對磊晶S/D區域之磊晶S/D區域之間及第二對磊晶S/D區域之磊晶S/D區域之間的第一及第二鰭式區域。半導體裝置進一步包含第一及第二閘極結構，其具有分別位於第一及第二鰭式區域的第一及第二高k閘極介電層、分別位於第一及第二高k閘極介電層上具有彼此不同厚度的第一及第二阻隔金屬層、分別位於第一及第二阻隔金屬層上的第一及第二阻隔金屬層氧化層、位於第一阻隔金屬氧化層上的無鋁(Al)基於稀土金屬(REM-based)的功函數金屬(WFM)氧化層，以及位於第二阻隔金屬氧化層上的基於Al的WFM氧化層。
在一些實施例中，一種方法包含：在基板上在鰭式結構中形成第一及第二奈米結構的通道區域，分別形成環繞第一及第二奈米結構的通道區域第一及第二高k閘極介電層、分別形成具有彼此不同厚度的第一及第二阻隔金屬層在第一及第二高k閘極介電層上，分別形成具有實質上彼此相同厚度的第一及第二功函數金屬(WFM)氧化層在第一及第二阻隔金屬層上，執行驅入退火製程在第一及第二WFM氧化層上，形成具有實質上彼此相同厚度的第三及第四阻隔金屬層在第一及第二WFM氧化層上，以及分別形成第一及第二閘極金屬填充層在第三及第四阻隔金屬層上。
前述揭露的多個實施方式的特徵可使本技術領域中具有通常知識者更佳地理解本揭露之各個態樣。本技術領域中具有通常知識者應可瞭解，為了達到相同之目的及/或本揭露之實施方式之相同優點，其可利用本揭露為基礎，進一步設計或修飾其他製程及結構。在本技術領域中具有通常知識者亦應瞭解，這樣的均等結構並未背離本揭露之精神及範圍，而在不背離本揭露之精神及範圍下，本技術領域中具有通常知識者可在此進行各種改變、替換及修正。
100:半導體裝置 102N1-102N3:NFET 102P1-102P3:PFET 106:基板 1081 -1082 :鰭式結構 108A-108B:鰭基部 110A-110B:磊晶鰭式區 112N1-112N3:閘極結構 112P1-112P3:閘極結構 114:閘極間隔 116:蝕刻終止層(ESL) 118:層間介電(ILD)層 127:界面式氧化層 120N-120P:奈米結構的通道區域 102N*-120P*:鰭式區域 128N1-128N3:高k(HK)閘極介電層 128P1-128P3:高k(HK)閘極介電層 129a-129c:第一阻隔金屬層 129a*-129c*:金屬氮化層 129N1-129N3:第一阻隔金屬層 129P1-129P3:第一阻隔金屬層 130N1-130N3:阻隔金屬氧化層 130P1-130P3:阻隔金屬氧化層 131N1-131N3:雙極層 131P1-131P3:雙極層 132N1-132N3:功函數金屬(WFM)氧化層 132P1-132P3:功函數金屬(WFM)氧化層 133:第二阻隔金屬層 134:無氟鎢(FFW)層 135:閘極金屬填充層 138:淺溝槽隔離(STI)區 142:內間隔 312:多晶矽結構 412N-412P:閘極開口 E1-E6:EWF值 S1-S12:間隔 T1-T6:厚度 V1-V6:臨界電壓
從以下詳細說明配合所附的圖式，可對本揭露內容的各種觀點有較佳的理解。應注意，根據工業中之通常實務，圖式中之各特徵並非按比例繪製。實際上，可出於論述清晰之目的任意增減所說明的特徵之尺寸。
圖1A、1B-1E及1F-1O顯示根據一些實施例，具不同閘極結構之半導體裝置的等角視圖、剖面圖及裝置特性。
圖2顯示根據一些實施例，製造具不同閘極結構之半導體裝置之方法的流程圖。
圖3A-14B顯示根據一些實施例，具不同閘極結構之半導體裝置於其製程各階段之剖面圖。
現將參照隨附圖式描述例示性實施例。在圖式中，相同的參考符號一般是指相同、功能類似及/或結構類似的元件。
100:半導體裝置
102N1-102N3:NFET
102P1-102P3:PFET
106:基板
1081-1082:鰭式結構
110A-110B:磊晶鰭式區
112N1-112N3:閘極結構
112P1-112P3:閘極結構
114:閘極間隔
116:蝕刻終止層(ESL)
118:層間介電(ILD)層
138:淺溝槽隔離(STI)區域

Claims (10)

  1. 一種半導體裝置，包含：一基板；第一及第二對之磊晶源極/汲極(S/D)區域，位於該基板上；第一及第二奈米結構的通道區域，分別位於該第一對磊晶S/D區域之磊晶S/D區域之間及該第二對磊晶S/D區域之磊晶S/D區域之間；以及第一及第二閘極結構，具有彼此不同的有效功函數值，其中該第一及第二閘極結構包含：第一及第二高k閘極介電層，分別環繞該第一及第二奈米結構的通道區域；第一及第二阻隔金屬層，分別位於該第一及第二高k閘極介電層上且具有彼此不同的厚度；第一及第二功函數金屬(WFM)氧化層，分別位於該第一及第二阻隔金屬層上且具有實質上彼此相同的厚度；一第一雙極層，位於該第一WFM氧化層與該第一阻隔金屬層之間；以及一第二雙極層，位於該第二WFM氧化層與該第二阻隔金屬層之間。
  2. 如請求項1之半導體裝置，其中該第一及第二阻隔金屬層分別具有層之第一及第二堆疊；其中該第一及第二堆疊之各層具有彼此實質上相同的厚度；且其中該第二堆疊比該第一堆疊有更多層。
  3. 如請求項1之半導體裝置，其中該第一及第二閘極結構進一步包含第一及第二阻隔金屬氧化層，分別位於該第一及第二阻隔金屬層上；且其中該第一及第二阻隔金屬氧化層分別包含該第一及第二阻隔金屬層中之金屬的氧化物。
  4. 如請求項3之半導體裝置，其中跨越該第一WFM氧化層與該第一阻隔金屬氧化層有一金屬濃度輪廓，其在該第一WFM氧化層與該第一阻隔金屬氧化層之間的界面具有一峰值濃度。
  5. 如請求項3之半導體裝置，其中跨越該第一阻隔金屬層與該第一阻隔金屬氧化層有一氮濃度輪廓，其在該第一阻隔金屬層與該第一阻隔金屬氧化層之間的界面具有一峰值濃度。
  6. 如請求項1之半導體裝置，其中該第一及第二閘極結構進一步包含第三及第四阻隔金屬層，分別位於該第一及第二WFM氧化層上；且其中該第一、第二、第三，及第四阻隔金屬層具有相同金屬材料。
  7. 一種半導體裝置，包含：一基板；第一及第二對之磊晶源極/汲極(S/D)區域，位於該基板上；第一及第二鰭式區域，分別位於該第一對磊晶S/D區域之磊晶S/D區域之間及該第二對磊晶S/D區域之磊晶S/D區域之間；以及第一及第二閘極結構，包含： 第一及第二高k閘極介電層，分別位於該第一及第二鰭式區域；第一及第二阻隔金屬層，分別位於該第一及第二高k閘極介電層上且具有彼此不同的厚度；第一及第二阻隔金屬氧化層，分別位於該第一及第二阻隔金屬層上；一無鋁(Al)基於稀土金屬(REM)的功函數金屬(WFM)氧化層，位於該第一阻隔金屬氧化層上；以及一基於Al的WFM氧化層，位於該第二阻隔金屬氧化層上。
  8. 如請求項7之半導體裝置，其中跨越該無Al基於REM的WFM氧化層與該第一阻隔金屬氧化層有一鑭濃度輪廓，其在該無Al基於REM的WFM氧化層與該第一阻隔金屬氧化層之間的界面具有一峰值鑭濃度。
  9. 如請求項7之半導體裝置，其中跨越該基於Al的WFM氧化層與該第二阻隔金屬氧化層有一Al濃度輪廓，其在該基於Al的WFM氧化層與該第二阻隔金屬氧化層之間的界面具有一峰值Al濃度。
  10. 一種製造半導體裝置之方法，包含：形成第一及第二奈米結構的通道區域在一基板上之一鰭式結構中；分別形成第一及第二高k閘極介電層環繞該第一及第二奈米結構的通道區域； 形成具有彼此不同厚度的第一及第二阻隔金屬層在該第一及第二高k閘極介電層上；分別形成具有實質上彼此相同厚度的第一及第二功函數金屬(WFM)氧化層在該第一及第二阻隔金屬層上；執行一驅入退火製程在該第一及第二WFM氧化層上；形成具有實質上彼此相同厚度的第三及第四阻隔金屬層在該第一及第二WFM氧化層上；以及分別形成第一及第二閘極金屬填充層在該第三及第四阻隔金屬層上。
TW109137890A 2019-10-31 2020-10-30 半導體裝置及其製造方法 TWI779380B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962928557P 2019-10-31 2019-10-31
US62/928,557 2019-10-31
US16/835,916 2020-03-31
US16/835,916 US11374090B2 (en) 2019-10-31 2020-03-31 Gate structures for semiconductor devices

Publications (2)

Publication Number Publication Date
TW202119505A TW202119505A (zh) 2021-05-16
TWI779380B true TWI779380B (zh) 2022-10-01

Family

ID=75689109

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109137890A TWI779380B (zh) 2019-10-31 2020-10-30 半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US11374090B2 (zh)
KR (1) KR102422389B1 (zh)
TW (1) TWI779380B (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102316293B1 (ko) * 2017-09-18 2021-10-22 삼성전자주식회사 반도체 장치
US11264289B2 (en) 2019-07-11 2022-03-01 Tokyo Electron Limited Method for threshold voltage tuning through selective deposition of high-K metal gate (HKMG) film stacks
CN112420831B (zh) * 2019-08-23 2024-05-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
DE102020110789B4 (de) 2019-10-31 2024-10-31 Taiwan Semiconductor Manufacturing Co. Ltd. Gate-strukturen für halbleitervorrichtungen und verfahren zum herstellen einer halbleitervorrichtung
US11133221B2 (en) * 2019-12-17 2021-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure with gate electrode layer
US11495661B2 (en) * 2020-04-07 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including gate barrier layer
DE102020130401B4 (de) * 2020-05-28 2026-01-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dipolig-gefertigtes high-k-gate-dielektrikum und verfahren zu dessen bildung desselben
US11444198B2 (en) * 2020-05-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Work function control in gate structures
KR102877894B1 (ko) * 2021-05-28 2025-10-30 삼성전자주식회사 반도체 소자
KR102864496B1 (ko) * 2021-06-24 2025-09-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11581416B1 (en) 2021-08-19 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in semiconductor devices
US11908702B2 (en) 2021-08-19 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in semiconductor devices
CN114551357B (zh) * 2022-02-21 2024-08-20 中国科学院微电子研究所 堆叠纳米片环栅cmos器件及其制备方法
US12464773B2 (en) * 2022-02-22 2025-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of a semiconductor device with a gate containing a metal oxide layer using an oxidation process
US12417918B2 (en) * 2022-03-29 2025-09-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having doped gate dielectric layer and method for forming the same
US20230387118A1 (en) * 2022-05-31 2023-11-30 Samsung Electronics Co., Ltd. Semiconductor device
US20230402320A1 (en) * 2022-06-10 2023-12-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
CN115172168B (zh) * 2022-07-11 2024-10-01 中国科学院微电子研究所 一种多阈值堆叠纳米片gaa-fet器件阵列的制备方法
US20240322040A1 (en) * 2023-03-21 2024-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Threshold voltage tuning of nfet via implementation of an aluminum-free conductive layer
KR20250147510A (ko) * 2024-04-04 2025-10-13 삼성전자주식회사 반도체 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856377A (zh) * 2011-06-30 2013-01-02 中国科学院微电子研究所 n型半导体器件及其制造方法
US20160093536A1 (en) * 2014-09-26 2016-03-31 United Microelectronics Corp. Integrated circuit having plural transistors with work function metal gate structures
US20170256544A1 (en) * 2016-03-02 2017-09-07 Samsung Electronics Co., Ltd. Semiconductor device including mos transistor
US9812449B2 (en) * 2015-11-20 2017-11-07 Samsung Electronics Co., Ltd. Multi-VT gate stack for III-V nanosheet devices with reduced parasitic capacitance
TW201917883A (zh) * 2017-10-27 2019-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
CN103545191B (zh) * 2012-07-16 2016-06-15 中国科学院微电子研究所 栅极结构的形成方法、半导体器件的形成方法以及半导体器件
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US11185583B2 (en) * 2014-02-11 2021-11-30 Albany Medical College Multi-functional mucosal vaccine platform
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
CN107492498B (zh) 2016-06-13 2020-03-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US9985023B1 (en) 2017-02-21 2018-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
KR20180115416A (ko) * 2017-04-13 2018-10-23 삼성전자주식회사 반도체 장치
US9997519B1 (en) * 2017-05-03 2018-06-12 International Business Machines Corporation Dual channel structures with multiple threshold voltages
US11121131B2 (en) * 2017-06-23 2021-09-14 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
CN109285810A (zh) * 2017-07-20 2019-01-29 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
KR102295721B1 (ko) 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102589667B1 (ko) * 2017-12-22 2023-10-17 삼성전자주식회사 반도체 장치
KR102481284B1 (ko) 2018-04-10 2022-12-27 삼성전자주식회사 반도체 장치의 제조 방법
US10504789B1 (en) * 2018-05-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-deposition treatment for FET technology and devices formed thereby
US10692778B2 (en) * 2018-08-01 2020-06-23 International Business Machines Corporation Gate-all-around FETs having uniform threshold voltage
US10825736B1 (en) * 2019-07-22 2020-11-03 International Business Machines Corporation Nanosheet with selective dipole diffusion into high-k
US11189616B2 (en) * 2019-09-17 2021-11-30 International Business Machines Corporation Multi-threshold voltage non-planar complementary metal-oxtde-semiconductor devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856377A (zh) * 2011-06-30 2013-01-02 中国科学院微电子研究所 n型半导体器件及其制造方法
US20160093536A1 (en) * 2014-09-26 2016-03-31 United Microelectronics Corp. Integrated circuit having plural transistors with work function metal gate structures
US9812449B2 (en) * 2015-11-20 2017-11-07 Samsung Electronics Co., Ltd. Multi-VT gate stack for III-V nanosheet devices with reduced parasitic capacitance
US20170256544A1 (en) * 2016-03-02 2017-09-07 Samsung Electronics Co., Ltd. Semiconductor device including mos transistor
TW201917883A (zh) * 2017-10-27 2019-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
US11374090B2 (en) 2022-06-28
KR102422389B1 (ko) 2022-07-19
US20210134951A1 (en) 2021-05-06
KR20210053163A (ko) 2021-05-11
TW202119505A (zh) 2021-05-16

Similar Documents

Publication Publication Date Title
TWI779380B (zh) 半導體裝置及其製造方法
KR102268944B1 (ko) 반도체 디바이스들을 위한 게이트 구조물들
TWI792456B (zh) 半導體裝置及其形成方法
CN112750828B (zh) 半导体器件及其制造方法
US11764280B2 (en) Method for fabricating metal gate devices and resulting structures
US12349427B2 (en) Gate structures for semiconductor devices
US11107736B1 (en) Gate structures for semiconductor devices
US11417571B2 (en) Dopant profile control in gate structures for semiconductor devices
US11777014B2 (en) Controlled doping in a gate dielectric layer
KR20220012175A (ko) 반도체 디바이스에서의 게이트 스페이서
TWI801884B (zh) 半導體裝置及其形成方法
US20250280581A1 (en) Gate spacer structures in semiconductor devices
TW202310015A (zh) 半導體裝置的製造方法
KR20250091094A (ko) 반도체 디바이스들 내의 게이트 구조물들의 프로파일들

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent