TWI778864B - 閘極驅動電路以及顯示面板 - Google Patents

Abstract

本發明提供一種閘極驅動電路及顯示面板。閘極驅動電路的第n級的移位暫存電路包括發光信號產生電路、發光信號控制電路、重置信號產生電路以及重置信號控制電路。發光信號產生電路具有節點輸出發光信號至畫素陣列。發光信號控制電路以及重置信號產生電路耦接於節點。在第一重置階段期間內，重置信號產生電路反應於發光信號來產生被致能的重置信號。在第二重置階段期間內，重置信號控制電路反應於發光信號來使重置信號被禁能。

Description

閘極驅動電路以及顯示面板

本發明是有關於一種閘極驅動電路以及顯示面板，特別是關於一種能夠減少所佔用空間的閘極驅動電路以及顯示面板。

一般而言，顯示面板中的閘極驅動電路輸出發光信號來驅動畫素。同時，發光信號會配合重置信號來一起使畫素發光或不發光。然而，目前用來產生重置信號的電路與閘極驅動電路分別受控於不同的控制信號。因此當設置多個畫素來平衡變異的發光效率時，也需要設置多個控制電路來對應控制重置信號以及發光信號，而使顯示面板的可配置電路空間變少且不利於零邊框設計的顯示面板。

本發明實施例提供一種閘極驅動電路，能夠增加可配置於顯示面板上的電路空間。

本發明實施例的閘極驅動電路具有多級移位暫存電路。第n級的移位暫存電路包括發光信號產生電路、發光信號控制電 路、重置信號產生電路以及重置信號控制電路。發光信號產生電路具有第一節點輸出發光信號至畫素陣列。在第一發光階段至第二發光階段的期間內，發光信號產生電路致能發光信號。發光信號控制電路耦接於第一節點。在第一重置階段至第二重置階段的期間內，發光信號控制電路維持發光信號的電壓準位為禁能的電壓準位。重置信號產生電路耦接於第一節點。在第一重置階段期間內，重置信號產生電路反應於發光信號來產生被致能的重置信號。重置信號控制電路耦接於發光信號控制電路以及重置信號產生電路。在第二重置階段期間內，重置信號控制電路反應於發光信號來使重置信號被禁能。

本發明實施例另提供一種顯示面板。顯示面板包括畫素陣列以及上述實施例的閘極驅動電路。閘極驅動電路耦接於畫素陣列。

基於上述，本發明實施例的閘極驅動電路及顯示面板是依據發光信號來產生重置信號。如此一來，用來產生發光信號的電路以及用來產生重置信號的電路被整合在一起，閘極驅動電路及顯示面板不需要另外設置控制電路來產生重置信號，以減少閘極驅動電路本身所佔用的電路空間而增加顯示面板上可配置的電路空間。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100、500:顯示面板

110、210:發光信號產生電路

120、220:發光信號控制電路

130、230:重置信號產生電路

140、240:重置信號控制電路

C1、C2:電容器

CK:時脈信號

EM(n+1):後級發光信號

EM(n-1):前級發光信號

EM(1)、EM(2)、EM(n):發光信號

GC:閘極驅動電路

GC_1、GC_2、GC_n:移位暫存電路

ND1、ND2、ND3、ND4:節點

P(n):第一控制信號

P(n+1):後級第一控制信號

P(n-1):前級第一控制信號

PEM1、PEM2、PRT1、PRT2:期間

PXL:畫素陣列

PXL_1、PXL_2:子畫素陣列

Q(n):第二控制信號

R:電阻器

RST(1)、RST(2)、RST(n):重置信號

T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13:電晶體

VGH1、VPH:禁能電壓準位

VGL、VGH:電壓信號

VGL1、VGL2、VPL:致能電壓準位

圖1A是依據本發明一實施例所繪示的顯示面板的方塊圖。

圖1B是依據本發明圖1A實施例所繪示的第n級的移位暫存電路的方塊圖。

圖2是依據本發明圖1B實施例所繪示的第n級的移位暫存電路的電路圖。

圖3是依據本發明圖2實施例所繪示的第n級的移位暫存電路的動作示意圖。

圖4A至圖4D是依據本發明圖3實施例所繪示的第n級的移位暫存電路的動作示意圖。

圖5是依據本發明另一實施例所繪示的顯示面板的方塊圖。

本發明的部份實施例接下來將會配合附圖來詳細描述，以下的描述所引用的元件符號，當不同附圖出現相同的元件符號將視為相同或相似的元件。這些實施例只是本發明的一部份，並未揭示所有本發明的可實施方式。更確切的說，這些實施例只是本發明的專利申請範圍中的範例。

請參考圖1A，圖1A是依據本發明一實施例所繪示的顯示面板的方塊圖。在本實施例中，顯示面板100包括畫素陣列PXL以及閘極驅動電路GC。閘極驅動電路GC具有多級移位暫存電路 GC_1、GC_2、...、GC_n。多級移位暫存電路GC_1~GC_n依序耦接在一起。每一級的移位暫存電路GC_1~GC_n耦接於畫素陣列PXL。具體來說，第1級的移位暫存電路GC_1輸出第1級的發光信號EM(1)以及重置信號RST(1)至畫素陣列PXL中的第一畫素列。第2級的移位暫存電路GC_2輸出第2級的發光信號EM(2)以及重置信號RST(2)至畫素陣列PXL中的第二畫素列，以此類推。第n級的移位暫存電路GC_n輸出第n級的發光信號EM(n)以及重置信號RST(n)至畫素陣列PXL中對應的畫素列。

在本實施例中，每一級的移位暫存電路GC_1~GC_n可具有相同的電路架構。

請一併參考圖1B，圖1B是依據本發明圖1A實施例所繪示的第n級的移位暫存電路的方塊圖。在本實施例中，第n級的移位暫存電路GC_n包括發光信號產生電路110、發光信號控制電路120、重置信號產生電路130以及重置信號控制電路140。發光信號產生電路110具有節點ND1。發光信號產生電路110的節點ND1輸出發光信號EM(n)至畫素陣列PXL。在本實施例中，發光信號產生電路110用以在對應的發光階段的期間中，致能發光信號EM(n)以驅動畫素陣列PXL。

發光信號控制電路120耦接於節點ND1。在本實施例中，在重置階段的期間內，發光信號控制電路120使發光信號EM(n)維持為禁能的電壓準位。

重置信號產生電路130耦接於節點ND1。重置信號產生 電路130具有輸出端以輸出重置信號RST(n)至畫素陣列PXL。在本實施例中，在重置階段期間的前期，重置信號產生電路130反應於發光信號EM(n)來產生被致能的重置信號RST(n)以重置畫素陣列PXL。

重置信號控制電路140耦接於發光信號控制電路120。重置信號控制電路140耦接於重置信號產生電路130的輸出端。重置信號控制電路140具有輸入端以接收發光信號EM(n)。在本實施例中，在重置階段期間的後期，重置信號控制電路140反應於發光信號EM(n)來使重置信號RST(n)被禁能以停止重置畫素陣列PXL。

在本實施例中，發光階段發生在重置階段之前。

在此值得一提的是，重置信號產生電路130以及重置信號控制電路140是依據發光信號EM(n)來致能或禁能重置信號RST(n)。如此一來，第n級的移位暫存電路GC_n不需要設置額外的電路來產生重置信號RST(n)。因此，用來產生發光信號EM(n)的電路以及用來產生重置信號RST(n)的電路被整合在相同的第n級的移位暫存電路GC_n中，以減少第n級的移位暫存電路GC_n所佔用的電路空間而使顯示面板100上可配置的電路空間被提升以利於設計零邊框的顯示面板100。

請參考圖2，圖2是依據本發明圖1B實施例所繪示的第n級的移位暫存電路的電路圖。在本實施例中，第n級的移位暫存電路GC_n包括發光信號產生電路210、發光信號控制電路220、 重置信號產生電路230以及重置信號控制電路240。

在本實施例中，重置信號產生電路230包括電晶體T1、T2以及電容器C1。電晶體T1的控制端耦接於節點ND1。電晶體T1受控於節點ND1上的信號(即，發光信號EM(n))來進行開關操作。電晶體T1的第一端接收前級第一控制信號P(n-1)。電晶體T1的第二端與重置信號控制電路240耦接於節點ND2。電晶體T2的控制端耦接於節點ND2。電晶體T2受控於節點ND2上的信號來進行開關操作。電晶體T2的第一端接收時脈信號CK。電晶體T2的第二端輸出重置信號RST(n)。電容器C1的第一端耦接於節點ND2。電容器C1的第二端耦接於電晶體T2的第二端。在本實施例中，電容器C1的第二端與電晶體T2的第二端作為重置信號產生電路230的輸出端以輸出重置信號RST(n)。

在本實施例中，重置信號控制電路240包括電晶體T3、T4以及T5。電晶體T3的控制端接收後級第一控制信號P(n+1)。電晶體T3的第一端耦接於節點ND2。電晶體T3的第二端接收電壓信號VGH。在本實施例中，電壓信號VGH可以稱為第一電壓信號VGH。電晶體T4的控制端耦接於電晶體T3的控制端。電晶體T3、T4一同受控於後級第一控制信號P(n+1)來進行開關操作。電晶體T4的第一端耦接於電晶體T2的第二端以及電容器C1的第二端(即，重置信號產生電路230的輸出端)。電晶體T4的第二端接收電壓信號VGH。電晶體T5的控制端接收發光信號EM(n)。電晶體T5受控於發光信號EM(n)來進行開關操作。在本 實施例中，電晶體T5的控制端作為重置信號控制電路240的輸入端。電晶體T5的第一端耦接於電晶體T2的第二端以及電容器C1的第二端。電晶體T5的第二端接收電壓信號VGH。

在本實施例中，發光信號產生電路210包括電晶體T6、T7以及電容器C2。電晶體T6的控制端接收時脈信號CK。電晶體T6受控於時脈信號CK來進行開關操作。電晶體T6的第一端接收前級發光信號EM(n-1)。電晶體T6的第二端耦接於節點ND3。電容器C2的第一端接收後級發光信號EM(n+1)。電容器C2的第二端耦接於節點ND3。電晶體T7的控制端耦接於節點ND3。電晶體T7受控於節點ND3上的信號(即，第二控制信號Q(n))來進行開關操作。電晶體T7的第一端接收電壓信號VGL。在本實施例中，電壓信號VGL可以稱為第二電壓信號VGL。電晶體T7的第二端耦接於節點ND1。在本實施例中，電晶體T7的第二端作為發光信號產生電路210的輸出端以輸出發光信號EM(n)。

在本實施例中，發光信號控制電路220包括電晶體T8、T9、T10、T11、T12、T13以及電阻器R。電晶體T8的控制端耦接於電晶體T8的第一端。電晶體T8的控制端及第一端接收時脈信號CK。電晶體T8耦接成二極體的組態，並接收時脈信號CK。電晶體T9的控制端接收前級發光信號EM(n-1)。電晶體T9受控於前級發光信號EM(n-1)來進行開關操作。電晶體T9的第一端耦接於電晶體T8的第二端。電晶體T9的第二端接收電壓信號VGH。電晶體T10的控制端耦接於電晶體T8的第二端以及電晶 體T9的第一端。電晶體T10的第一端耦接於電晶體T8的控制端以及第一端。電晶體T10的第二端耦接於電阻器R的第一端。電阻器R的第二端耦接於節點ND4。電晶體T11的控制端接收第二控制信號Q(n)。電晶體T11受控於第二控制信號Q(n)來進行開關操作。電晶體T11的第一端耦接於節點ND4。電晶體T11的第二端接收電壓信號VGH。電晶體T12的控制端耦接於節點ND4。電晶體T12的第一端耦接於節點ND3。電晶體T12的第二端接收電壓信號VGH。電晶體T13的控制端耦接於電晶體T12的控制端(即，節點ND4)。電晶體T12、T13一同受控於節點ND4上的信號(即，第一控制信號P(n))來進行開關操作。電晶體T13的第一端耦接於節點ND1。電晶體T13的第二端接收電壓信號VGH。

在本實施例中，電壓信號VGH、VGL為不同的定電壓信號。在本實施例中，電壓信號VGH具有被禁能的電壓準位以禁能電晶體T1~T13中任一者。電壓信號VGL具有被致能的電壓準位以致能電晶體T1~T13中任一者。電壓信號VGH可具有相對高的電壓準位，電壓信號VGL則可具有相對低的電壓準位。

請參考圖3以及圖4A至圖4D，圖3是依據本發明圖2實施例所繪示的第n級的移位暫存電路的動作示意圖。圖4A至圖4D是依據本發明圖3實施例所繪示的第n級的移位暫存電路的動作示意圖。在圖3中，橫軸為第n級的移位暫存電路GC_n的操作時間，縱軸為電壓值。

關於第n級的移位暫存電路GC_n在第一發光階段的期 間PEM1內的操作細節，請同時參照圖3以及圖4A。在第一發光階段期間PEM1內，發光信號EM(n)具有致能電壓準位VGL2。在本實施例中，致能電壓準位VGL2如以下公式(1)所示：VGL2=VGL1+2×|VTH|......公式(1)

在公式(1)中，VGL1表示為電壓信號VGL的電壓準位(即，致能電壓準位VGL1)。VTH表示為電晶體T1~T13中任一者的閾值電壓準位。在本實施例中，電壓信號VGH具有禁能電壓準位VGH1。

被致能的發光信號EM(n)導通電晶體T1、T5。被導通的電晶體T1輸出前級第一控制信號P(n-1)至電晶體T2的控制端。前級第一控制信號P(n-1)具有禁能電壓準位VPH。被禁能的前級第一控制信號P(n-1)關斷電晶體T2。後級第一控制信號P(n+1)具有致能電壓準位VPL。被致能的後級第一控制信號P(n+1)導通電晶體T3、T4。被導通的電晶體T3、T4分別將電容器C1兩端上的信號拉至電壓信號VGH(即，禁能電壓準位VGH1)以使重置信號RST(n)被禁能。

在另一方面，在第一發光階段的期間PEM1內，前級發光信號EM(n-1)具有致能電壓準位VGL1。被致能的前級發光信號EM(n-1)導通電晶體T9。被導通的電晶體T9將電晶體T10的控制端上的信號拉至電壓信號VGH(即，禁能電壓準位VGH1)以關斷電晶體T10。時脈信號CK具有致能電壓準位VGL1。時脈信號CK可使電晶體T6、T8被導通。被導通的電晶體T6將節點 ND3上的第二控制信號Q(n)拉至被致能的前級發光信號EM(n-1)(即，致能電壓準位VGL1)以導通電晶體T7。被致能的第二控制信號Q(n)導通電晶體T11。被導通的電晶體T11將節點ND4上的第一控制信號P(n)拉至電壓信號VGH(即，禁能電壓準位VGH1)以關斷電晶體T12、T13。被導通的電晶體T7將發光信號EM(n)拉至電壓信號VGL(即，致能電壓準位VGL1)而輸出被致能的發光信號EM(n)。

關於第n級的移位暫存電路GC_n在第二發光階段的期間PEM2內的操作細節，請同時參照圖3以及圖4B。在第二發光階段PEM2的期間內，後級第一控制信號P(n+1)具有禁能電壓準位VPH。被禁能的後級第一控制信號P(n+1)關斷電晶體T3、T4。發光信號EM(n)具有致能電壓準位VGL1。被致能的發光信號EM(n)導通電晶體T1、T5。被導通的電晶體T1輸出前級第一控制信號P(n-1)至節點ND2。前級第一控制信號P(n-1)具有致能電壓準位VPL。被致能的前級第一控制信號P(n-1)導通電晶體T2。時脈信號CK具有禁能電壓準位VGH1以使被導通的電晶體T2輸出被禁能的重置信號RST(n)。

在另一方面，在第二發光階段的期間PEM2內，前級發光信號EM(n-1)具有禁能電壓準位VGH1。被禁能的前級發光信號EM(n-1)關斷電晶體T9。電晶體T10則維持被關斷。時脈信號CK具有禁能電壓準位VGH1。時脈信號CK可使電晶體T6、T8被關斷。被關斷的電晶體T6使節點ND3浮接。如此一來，電 容器C2可將後級發光信號EM(n+1)的變化耦合至節點ND3來改變節點ND3上的信號。此時，後級發光信號EM(n+1)具有致能電壓準位VGL2。透過電容器C2，被致能的後級發光信號EM(n+1)可拉低節點ND3上的第二控制信號Q(n)以導通電晶體T7。被致能的第二控制信號Q(n)導通電晶體T11。被導通的電晶體T11將節點ND4上的第一控制信號P(n)拉至電壓信號VGH(即，禁能電壓準位VGH1)以關斷電晶體T12、T13。被導通的電晶體T7將發光信號EM(n)拉至電壓信號VGL(即，致能電壓準位VGL1)以輸出被致能的發光信號EM(n)。

關於第n級的移位暫存電路GC_n在第一重置階段的期間PRT1內的操作細節，請同時參照圖3以及圖4C。在第一重置階段的期間PRT1的期間內，發光信號EM(n)具有禁能電壓準位VGH1。被禁能的發光信號EM(n)關斷電晶體T1、T5。後級第一控制信號P(n+1)具有禁能電壓準位VPH。被禁能的後級第一控制信號P(n+1)關斷電晶體T3、T4。被關斷的電晶體T1、T3使節點ND2浮接。如此一來，電容器C1可將重置信號RST(n)的變化耦合至節點ND2來改變節點ND2上的信號。此時，重置信號RST(n)可具有致能電壓準位VGL1。被致能的重置信號RST(n)可使電晶體T2被導通。此時，時脈信號CK具有致能電壓準位VGL1則可使被導通的電晶體T2輸出被致能的重置信號RST(n)。

在另一方面，在第一重置階段的期間PRT1的期間內，前 級發光信號EM(n-1)具有禁能電壓準位VGH1。被禁能的前級發光信號EM(n-1)可使電晶體T9被關斷。此時，時脈信號CK具有致能電壓準位VGL1。時脈信號CK可使電晶體T6、T8被導通。被導通的電晶體T6將節點ND3上的第二控制信號Q(n)拉至前級發光信號EM(n-1)(即，禁能電壓準位VGH1)並藉以關斷電晶體T7、T11。被導通的電晶體T8則將電晶體T10的控制端上的信號拉至時脈信號CK(即，致能電壓準位VGL1)以導通電晶體T10。被導通的電晶體T10將節點ND4上的第一控制信號P(n)拉至時脈信號CK以導通電晶體T12、T13。被導通的電晶體T12將節點ND3上的第二控制信號Q(n)拉至電壓信號VGH(即，禁能電壓準位VGH1)以使節點ND3上的第二控制信號Q(n)維持在禁能電壓準位VGH1。被導通的電晶體T13將節點ND1上的發光信號EM(n)拉至電壓信號VGH(即，禁能電壓準位VGH1)以使發光信號EM(n)被禁能。

關於第n級的移位暫存電路GC_n在第二重置階段的期間PRT2內的操作細節，請同時參照圖3以及圖4D。在第二重置階段的期間PRT2內，發光信號EM(n)具有禁能電壓準位VGH1。被禁能的發光信號EM(n)關斷電晶體T1、T5。後級第一控制信號P(n+1)具有致能電壓準位VPL。被致能的後級第一控制信號P(n+1)導通電晶體T3、T4。被導通的電晶體T3、T4分別將電容器C1兩端上的信號拉至電壓信號VGH(即，禁能電壓準位VGH1)以關斷電晶體T2並使重置信號RST(n)被禁能。

在另一方面，在第二重置階段的期間PRT2內，前級發光信號EM(n-1)具有禁能電壓準位VGH1。被禁能的前級發光信號EM(n-1)關斷電晶體T9。時脈信號CK具有禁能電壓準位VGH1。此時，時脈信號CK可使電晶體T6、T8被關斷。電晶體T10則維持被關斷。節點ND4上的第一控制信號P(n)維持為前一個期間PRT1的信號(即，具有致能電壓準位VGL1的時脈信號CK)，並使電晶體T12、T13維持被導通。被導通的電晶體T12將節點ND3上的第二控制信號Q(n)拉至電壓信號VGH(即，禁能電壓準位VGH1)以使節點ND3上的信號維持在禁能電壓準位VGH1以關斷電晶體T7、T11。被導通的電晶體T13將節點ND1上的發光信號EM(n)拉至電壓信號VGH(即，禁能電壓準位VGH1)以使發光信號EM(n)被禁能。

在本實施例中，電晶體T1~T13是以P型金氧半場效電晶體(p-type Metal-Oxide-Semiconductor Field-Effect Transistor，PMOSFET)來被實現。在其他實施例中，電晶體T1~T13是以N型金氧半場效電晶體(NMOSFET)來被實現。在其他實施例中信號反向於本實施例中對應的信號。

請參考圖5，圖5是依據本發明另一實施例所繪示的顯示面板的方塊圖。在本實施例中，顯示面板500包括畫素陣列PXL以及閘極驅動電路GC。畫素陣列PXL包括子畫素陣列PXL_1、PXL_2。在俯視圖中，閘極驅動電路GC設置於子畫素陣列PXL_1、PXL_2之間。關於閘極驅動電路GC的實施細節，在前述的實施 例中已有詳細的說明，在此恕不多重述。

綜上所述，本發明實施例的閘極驅動電路及顯示面板用來產生發光信號的電路以及用來產生重置信號的電路被整合在相同的移位暫存電路中。此外，閘極驅動電路及顯示面板能夠依據發光信號來產生重置信號。如此一來，閘極驅動電路及顯示面板能夠省去額外用來控制重置信號的電路。因此每一級的移位暫存電路具有整合性的電路架構，以增加顯示面板上可配置的電路空間而助於設計零邊框的顯示面板。在部分實施例中，閘極驅動電路是設置於相鄰的子畫素陣列之間。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

110:發光信號產生電路

120:發光信號控制電路

130:重置信號產生電路

140:重置信號控制電路

EM(n):發光信號

GC_n:移位暫存電路

ND1:節點

RST(n):重置信號

Claims (15)

1. 一種閘極驅動電路，具有多級移位暫存電路，其中第n級的移位暫存電路包括：一發光信號產生電路，具有一第一節點輸出一發光信號至一畫素陣列，其中在一第一發光階段至一第二發光階段的期間內，該發光信號產生電路致能該發光信號；一發光信號控制電路，耦接於該第一節點，其中在一第一重置階段至一第二重置階段的期間內，該發光信號控制電路維持該發光信號的電壓準位為禁能的電壓準位；一重置信號產生電路，耦接於該第一節點，其中在該第一重置階段期間內，該重置信號產生電路反應於該發光信號來產生被致能的一重置信號；以及一重置信號控制電路，耦接於該發光信號控制電路以及該重置信號產生電路，其中在該第二重置階段期間內，該重置信號控制電路反應於該發光信號來使該重置信號被禁能。
2. 如請求項1所述的閘極驅動電路，其中該重置信號產生電路包括：一第一電晶體，具有控制端耦接於該第一節點，該第一電晶體的第一端接收一前級第一控制信號，該第一電晶體的第二端與該重置信號控制電路耦接於一第二節點；一第二電晶體，具有控制端耦接於該第二節點，該第二電晶體的第一端接收一時脈信號，該第二電晶體的第二端輸出該重置 信號；以及一第一電容器，具有第一端耦接於該第二節點，該第一電容器的第二端耦接於該第二電晶體的第二端。
3. 如請求項2所述的閘極驅動電路，其中該重置信號控制電路包括：一第三電晶體，具有控制端接收一後級第一控制信號，該第三電晶體的第一端耦接於該第二節點，該第三電晶體的第二端接收一第一電壓信號；一第四電晶體，具有控制端耦接於該第三電晶體的控制端，該第四電晶體的第一端耦接於該第二電晶體的第二端，該第四電晶體的第二端接收該第一電壓信號；以及一第五電晶體，具有控制端接收該發光信號，該第五電晶體的第一端耦接於該第二電晶體的第二端，該第五電晶體的第二端接收該第一電壓信號。
4. 如請求項3所述的閘極驅動電路，其中在該第一重置階段的期間內，該發光信號被禁能以關斷該第一電晶體以及該第五電晶體，該後級第一控制信號被禁能以關斷該第三電晶體以及該第四電晶體以使該第二節點浮接，該第一電容器改變該第二節點上的信號以導通該第二電晶體，該時脈信號被致能以使第二電晶體輸出被致能的該重置信號。
5. 如請求項3所述的閘極驅動電路，其中在該第二重置階段的期間內，該發光信號被禁能以關斷該第一電晶體以及該第五 電晶體，該後級第一控制信號被致能以導通該第三電晶體以及該第四電晶體以將該第一電容器兩端上的信號拉至該第一電壓信號以使該重置信號被禁能。
6. 如請求項3所述的閘極驅動電路，其中在該第一發光階段的期間內，該發光信號被致能以導通該第一電晶體以及該第五電晶體，該前級第一控制信號被禁能以關斷該第二電晶體，該後級第一控制信號被致能以導通該第三電晶體以及該第四電晶體以將該第一電容器兩端上的信號拉至該第一電壓信號以使該重置信號被禁能。
7. 如請求項3所述的閘極驅動電路，其中在該第二發光階段的期間內，該後級第一控制信號被禁能以關斷該第三電晶體以及該第四電晶體，該發光信號被致能以導通該第一電晶體以及該第五電晶體，該前級第一控制信號被致能以導通第二電晶體，該時脈信號被禁能以使第二電晶體輸出被禁能的該重置信號。
8. 如請求項1所述的閘極驅動電路，其中該發光信號產生電路包括：一第六電晶體，具有控制端接收一時脈信號，該第六電晶體的第一端接收一前級發光信號，該第六電晶體的第二端耦接於一第三節點；一第二電容器，具有第一端接收一後級發光信號，該第二電容器的第二端耦接於該第三節點；以及一第七電晶體，具有控制端耦接於該第三節點，該第七電晶 體的第一端接收一第二電壓信號，該第七電晶體的第二端耦接於該第一節點。
9. 如請求項8所述的閘極驅動電路，其中該發光信號控制電路包括：一第八電晶體，具有控制端以及第一端接收該時脈信號；一第九電晶體，具有控制端接收該前級發光信號，該第九電晶體的第一端耦接於該第八電晶體的第二端，該第九電晶體的第二端接收該第一電壓信號；一第十電晶體，具有控制端耦接於該第八電晶體的第二端，該第十電晶體的第一端耦接於該第八電晶體的控制端以及第一端；一電阻器，具有第一端耦接於該第十電晶體的第二端，該電阻器的第二端耦接於一第四節點；一第十一電晶體，具有控制端接收一第二控制信號，該第十一電晶體的第一端耦接於該第四節點，該第十一電晶體的第二端接收該第一電壓信號；一第十二電晶體，具有控制端耦接於該第四節點，該第十二電晶體的第一端耦接於該第三節點，該第十二電晶體的第二端接收該第一電壓信號；以及一第十三電晶體，具有控制端耦接於該第四節點，該第十三電晶體的第一端耦接於該第一節點，該第十三電晶體的第二端接收該第一電壓信號。
10. 如請求項9所述的閘極驅動電路，其中在該第一重置階段的期間內，該前級發光信號被禁能以關斷該第九電晶體，該時脈信號被致能以導通該第六電晶體以及該第八電晶體以關斷該第七電晶體與該第十一電晶體以及導通該第十電晶體，該第四節點上的信號被致能以導通該第十二電晶體以及該第十三電晶體以將該發光信號拉至該第一電壓信號以使該發光信號被禁能。
11. 如請求項9所述的閘極驅動電路，其中在該第二重置階段的期間內，該前級發光信號被禁能以關斷該第九電晶體，該時脈信號被禁能以關斷該第六電晶體以及該第八電晶體，該第十電晶體、該第七電晶體以及該第十一電晶體被關斷，該第十二電晶體以及該第十三電晶體被導通以將該發光信號拉至該第一電壓信號以使該發光信號被禁能。
12. 如請求項9所述的閘極驅動電路，其中在該第一發光階段的期間內，該前級發光信號被致能以導通該第九電晶體以關斷該第十電晶體，該時脈信號被致能以導通該第六電晶體以及該第八電晶體，該第二控制信號被致能以導通該第十一電晶體以將該第四節點上的信號拉至該第一電壓信號以關斷該第十二電晶體以及該第十三電晶體，該第七電晶體被導通以將該發光信號拉至該第二電壓信號而輸出被致能的該發光信號。
13. 如請求項9所述的閘極驅動電路，其中在該第二發光階段的期間內，該前級發光信號被禁能以關斷該第九電晶體，該第十電晶體被關斷，該時脈信號被禁能以關斷該第六電晶體以及該 第八電晶體以使該第三節點浮接，該第二電容器改變該第三節點上的信號以導通該第七電晶體以及致能該第二控制信號，該第十一電晶體被導通以將該第四節點上的信號被拉至該第一電壓信號以關斷該第十二電晶體以及該第十三電晶體，該第七電晶體將該發光信號拉至該第二電壓信號以輸出被致能的該發光信號。
14. 一種顯示面板，包括：一畫素陣列；以及如請求項1所述之閘極驅動電路，耦接於該畫素陣列。
15. 如請求項14所述的顯示面板，其中該畫素陣列包括一第一子畫素陣列以及一第二子畫素陣列，該閘極驅動電路設置於該第一子畫素陣列以及該第二子畫素陣列之間。

Images