JP2010238323A - シフトレジスタ及び電子機器 - Google Patents

Abstract

【課題】シフトレジスタの消費電力を削減するとともに、動作を安定させる。
【解決手段】トランジスタＴ１３〜Ｔ１６によって、ノードＡの電位Ｖaを反転させてノードＢの電位ＶbとするインバータＩＮＶが構成される。前段のシフト回路からＨｉｇｈレベルの入力信号ＩＮ（ｋ）が供給されると、ノードＡの電位ＶaはＨｉｇｈレベルとなり、トランジスタＴ１３がオンして、ノードＢの電位ＶbはＬｏｗレベルとなる。電流は、電圧ＶＨＩのラインから、トランジスタＴ１４，Ｔ１５，Ｔ１３を経由して、電圧ＶＬＷのアノードラインＬaへと流れる。電圧ＶＨＩが印加される第２の端子Ｐ２とノードＢ間の電圧はトランジスタＴ１４，Ｔ１５によって分圧されて、各トランジスタのバイアス電圧が分圧される。従って、第２の端子Ｐ２とノードＢ間の抵抗の増加によってインバータＩＮＶに流れる貫通電流が低減されて消費電力が削減されるとともに、トランジスタＴ１４、Ｔ１５の閾値電圧のシフトが抑制されて、シフト回路２１_ｋの動作が安定する。
【選択図】図３

Description

本発明は、シフトレジスタ及びこれを備えてなる電子機器に関するものである。

電子機器として、ＴＦＴを利用したゲートドライバ用シフトレジスタによって，有機ＥＬ素子やＬＣＤをアクティブ駆動し、表示する表示装置が開発されている（例えば、特許文献１参照）。

具体的には、アクティブ駆動型の表示装置は、行毎に配列された各画素をスイッチする画素回路を選択するゲートドライバを備え、このゲートドライバには、通常、シフトレジスタ回路が用いられる。

このシフトレジスタ回路は、例えば、各段に、図１０に示すようなインバータＩＮＶを備えたシフト回路を有し、複数のシフト回路が直列接続されることによって構成される。

このインバータＩＮＶは、トランジスタＴ５１，Ｔ５２によって構成される。トランジスタＴ５１，Ｔ５２は、ｎチャンネル型のＦＥＴ（Field Effect Transistor；電界効果トランジスタ）によって構成されたポリシリコンまたはアモルファスシリコン薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）である。

インバータＩＮＶは、ノードＡの電位を反転させ、反転させた電位をノードＢの電位とする。

特開２００１−０５２４９４号公報（第５頁、図４，５）

しかし、従来のシフト回路では、トランジスタＴ５１，Ｔ５２がＴＦＴによって構成されているため、インバータＩＮＶにＨｉレベルの入力信号が供給される入力期間と出力期間において、トランジスタＴ５１，Ｔ５２には、比較的大きなバイアス電圧が印加される。

このため、電圧ＶＨＩの電源から、このトランジスタＴ５１，Ｔ５２を経由して電圧ＶＬＷの電源に、貫通電流として大きな電流量の電流が流れる。このため、消費電力が増大する。

また、トランジスタＴ５１，Ｔ５２は、ゲート−ソース間への電圧印加により経時劣化して、閾値電圧が次第に高くなることが知られている。また、ドレイン−ソース間に過大な電流が流れると、上記の経時劣化が促進されることも知られている。

ここで、トランジスタＴ５１が経時劣化して閾値電圧が高くなると、非選択期間において本来ＨｉレベルとなるべきノードＢの電圧が低下して、このインバータＩＮＶに接続される回路の動作が不安定になってしまう。

本発明は、このような従来の問題点に鑑みてなされたもので、消費電力を削減するとともに、動作を安定させることが可能なシフトレジスタ及び電子機器を提供することを目的とする。

この目的を達成するため、本発明の第１の観点に係るシフトレジスタは、
縦続接続された複数のシフト回路からなる複数段のシフトレジスタであって、
前記各シフト回路は、
前段の出力信号が入力信号として供給される入力端子と、次段の出力信号がリセット信号として供給されるリセット端子と、第１のノードと、を有し、前記入力端子に前記入力信号が供給されたときに前記第１のノードの電位を前記入力信号のレベルに従った電位に設定する入力回路と、
第２のノードと、第１の端子と、第２の端子と、を有し、前記第１のノードの電位が供給され、前記第２のノードの電位を、前記第１のノードの電位を反転した電位とするインバータ回路と、
前記出力信号を出力する出力端子と、第１のクロック信号が供給される第３の端子と、を有し、前記第１のノードの電位と前記第２のノードの電位とが供給され、前記出力信号の電位を、前記第１のクロック信号に基づく電位とする出力回路と、を備え、
前記インバータ回路は、
前記第１の端子と前記第２のノードとの間に電流路が接続され、制御端子に前記第１のノードの電位が供給される第１のトランジスタと、電流路の一端が前記第２のノードに接続される第２のトランジスタと、電流路の一端が前記第２のトランジスタの前記電流路の他端に接続され、電流路の他端が前記第２の端子又は前記第３の端子のいずれか一方に接続される第３のトランジスタと、を備えたことを特徴とする。

前記第２のトランジスタは制御端子が該第２のトランジスタの電流路の他端に接続され、前記第３のトランジスタは制御端子が該第３のトランジスタの電流路の他端に接続されていてもよい。

前記インバータ回路は、電流路の一端が前記第２のノードに接続され、前記電流路の他端が前記第２の端子に接続され、制御端子に前記リセット信号が供給されて、前記第２のノードの電位を制御する第４のトランジスタを備えたものであってもよい。

前記第１の端子は一定の基準電位に設定され、前記第２の端子には前記基準電位より高い電位を有する一定の電圧が供給されていてもよい。

前記第２の端子には、前記第１のクロック信号に対して逆相の第２のクロック信号が供給されていてもよい。

本発明の第２の観点に係る電子機器は、
発光素子を備えて行列配置された複数の画素回路と、
上述のシフトレジスタを含み、当該シフトレジスタに含まれる各シフト回路の出力信号を、行を選択する行選択信号として各行毎に供給し、前記複数の画素回路を行毎に選択する行選択ドライバを備えたことを特徴とする。

本発明によれば、シフトレジスタにおいて、消費電力を削減するとともに、動作を安定させることができる。

本発明の第１の実施形態に係る表示装置の構成を示す図であり、（ａ）は、表示装置の全体構成を示すブロック図であり、（ｂ）は、各画素回路の構成を示す回路図である。 図１に示すゲートドライバにおけるシフトレジスタの構成を示す図である。 図２に示す各シフト回路の構成を示す回路図である。 第１の実施形態に係るシフト回路及びシフトレジスタの動作を説明するためのタイミングチャートである。 本発明の第２の実施形態に係るシフト回路を示す回路図である。 図５に示すシフト回路を備えたシフトレジスタの構成を示す図である。 図５に示すシフト回路及び図６に示すシフトレジスタの動作を説明するためのタイミングチャートである。 第２の実施形態におけるシフト回路の変形例を示す回路図である。 図８に示すシフト回路及びこれを備えるシフトレジスタの動作を説明するためのタイミングチャートである。 従来のインバータを示す回路図である。

以下、本発明の実施形態に係る電子機器を、図面を参照して説明する。尚、本実施形態では、電子機器を、複数の画素を有し、各画素に発光素子として有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）を備えた表示装置として説明する。

＜第１の実施形態＞
本発明の第１の実施形態に係る表示装置の構成を図１に示す。
本実施形態に係る表示装置１は、図１（ａ）に示すように、ｎ行、ｍ列の複数の画素回路１１(i,j)（ｉ＝１〜ｍ，ｊ＝１〜ｎ，ｍ，ｎは、それぞれ、自然数）と、ゲートドライバ（行選択ドライバ）１２と、アノードドライバ１３と、データドライバ１４と、コントローラ１５と、を備える。

画素回路１１(i,j)は、画像の各画素に対応するものであり、行列配置される。この画素回路１１(i,j)は、図１（ｂ）に示すように、有機ＥＬ素子ＯＬＥＤ１０１と、トランジスタＴ１，Ｔ２と、キャパシタＣ１と、を有する。

キャパシタＣ１は、トランジスタＴ２のゲート−ソース間に設けられたキャパシタである。

有機ＥＬ素子ＯＬＥＤ１０１は、画素電極（アノード電極）、単数或いは複数のキャリア輸送層からなる有機ＥＬ層、対向電極が積層された構造を有する表示素子であり、対向電極（カソード電極）にはカソード電位Ｖcathが印加されている。

トランジスタＴ１，Ｔ２は、ｎチャンネル型のＦＥＴ（Field Effect Transistor；電界効果トランジスタ）によって構成されたポリシリコンまたはアモルファスシリコンによって形成されたＴＦＴであり、ドレイン、ソースとゲートを有し、ドレイン−ソース間には半導体層が設けられ、ドレイン−ソース間に所定のバイアス電圧が印加されるとともに、ゲートに閾値電圧より大きい電圧が印加されたとき、半導体層中にチャネルが形成され、このチャネルがドレイン−ソース間の電流路となる。

トランジスタＴ１は、キャパシタＣ１の一端に、画像データＤataの階調を示す階調信号Ｖdataを印加するためのトランジスタである。各画素回路１１(i,j)のトランジスタＴ１のソースは、トランジスタＴ２のゲート及びキャパシタＣ１の一端に接続される。

画素回路１１(i,1)，・・・，１１(i,n)のトランジスタＴ１のドレインは、それぞれ、ｉ列目のデータラインＬdiに接続される。画素回路１１(1,j)，・・・，１１(m,j)の各トランジスタＴ１のゲートは、それぞれ、第ｊ行目のゲートラインＬgjに接続される。

そして、それぞれ、ゲートラインＬg1，・・・，ＬgnにＨｉｇｈレベルの信号が順次出力されると、画素回路１１(1,j)，・・・，１１(m,j)の各トランジスタＴ１はオンし、データラインＬd1，・・・，Ｌdmにそれぞれ入力された階調信号ＶdataをトランジスタＴ２のゲート及びキャパシタＣ１の一端に出力する。

トランジスタＴ２は、階調信号Ｖdataに基づいた電流量の電流を制御しつつ、有機ＥＬ素子ＯＬＥＤ１０１に供給するトランジスタであり、そのゲートがトランジスタＴ１のソース及びキャパシタＣ１の一端に接続され、ドレインは、アノードラインＬajに接続され、ソースがキャパシタＣ１の他端及び有機ＥＬ素子ＯＬＥＤ１０１のアノードに接続されている。

ゲートドライバ１２は、行毎に画素回路１１(i,j)を選択するためのドライバである。ゲートドライバ１２は、コントローラ１５から、電圧ＶＨＩ，ＶＬＷ（ＶＨＩ＞ＶＬＷ）が印加され、スタート信号Ｓt、クロック信号ＣＫ１，ＣＫ２，ｅｎｄ信号が供給されて動作を開始する。

ゲートドライバ１２は、スタート信号Ｓtが供給されて動作を開始し、クロック信号ＣＫ１，ＣＫ２に従って、出力信号ＯＵＴ（１）〜（ｎ）を、ゲートラインＬg1〜Ｌgnに、順次、出力する。

ゲートドライバ１２は、このようにして、画素回路１１(1,1)〜１１(m,1)，・・・，１１(1,n)〜１１(m,n)を選択する。

このゲートドライバ１２は、図２に示すようなシフトレジスタを有する。なお、ゲートドライバ１２は、シフトレジスタの出力端にバッファが設けられていてもよい。このシフトレジスタは、コントローラ１５から供給されたスタート信号Ｓtによって動作を開始し、クロック信号ＣＫ１，ＣＫ２に同期させてスタート信号Ｓtを転送し、出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ）を順次出力するものである。

シフトレジスタは、第１段乃至第ｎ段のシフト回路２１_１〜２１_ｎを備え、シフト回路２１_１〜２１_ｎが直列に接続されている。

シフト回路２１_１〜２１_ｎは、入力信号ＩＮ（スタート信号Ｓtを含む）とクロック信号ＣＫ１又はＣＫ２とが供給され、供給された入力信号ＩＮをクロック信号ＣＫ１又はＣＫ２に従ってシフトし、シフトした信号を出力信号ＯＵＴ（ｋ）（ｋ＝１〜ｎ）として出力するものである。

シフト回路２１_ｋ（ｋ＝１〜ｎ）は、図３に示すように、入力端子Ｐinと、出力端子Ｐoutと、リセット端子Ｐrstと、電圧端子として機能する第１の端子Ｐ１と、電圧端子として機能する第２の端子Ｐ２と、クロック端子として機能する第３の端子Ｐ３と、を有している。

入力端子Ｐinは、入力信号ＩＮ（ｋ）が供給される端子である。シフト回路２１_１の入力端子Ｐinには、コントローラ１５からスタート信号Ｓtが入力信号ＩＮ（１）として供給される。

出力端子Ｐoutは、出力信号ＯＵＴ（ｋ）を出力する端子であり、ゲートラインＬgkに接続されている。シフト回路２１_２〜２１_ｎの入力端子Ｐinは、それぞれ、前段のシフト回路２１_１〜２１_（ｎ−１）の出力端子Ｐoutに接続される。

リセット端子Ｐrstは、リセット信号ＲＳＴ（ｋ）が供給される端子である。シフト回路２１_１〜２１_（ｎ−１）のリセット端子Ｐrstは、それぞれ、次段のシフト回路２１_２〜２１_ｎの出力端子Ｐoutに接続され、出力信号ＯＵＴ（２）〜ＯＵＴ（ｎ）がリセット信号ＲＳＴ（１）〜ＲＳＴ（ｎ−１）として供給される。また、シフト回路２１_ｎには、コントローラ１５からｅｎｄ信号が供給される。

第３の端子Ｐ３は、クロック信号（第１のクロック信号）ＣＫ１又はＣＫ２が供給される端子であり、奇数段であるシフト回路２１_ｋの第３の端子Ｐ３には、コントローラ１５から、クロック信号ＣＫ１が供給される。

また、偶数段であるシフト回路２１_（ｋ＋１）の第３のクロック端子Ｐ３には、コントローラ１５から、クロック信号ＣＫ２が供給される。

第２の端子Ｐ２は、電圧ＶＨＩが印加される端子であり、第１の端子Ｐ１は、基準電圧としての電圧ＶＬＷが印加される端子である。

このシフト回路２１_ｋは、トランジスタＴ１１〜Ｔ１８を備えている。トランジスタＴ１１〜Ｔ１８は、ｎチャンネル型のＦＥＴによって構成されたトランジスタである。

このトランジスタＴ１１〜Ｔ１８は、単結晶シリコントランジスタでもよく、また画素回路１１(i,j)と一体に構成されるためにポリシリコンＴＦＴやアモルファスシリコンＴＦＴ（ａ−ＴＦＴ）によって構成されてもよい。

トランジスタＴ１１〜Ｔ１８は、ドレイン、ソースとゲートを有し、ドレイン−ソース間には半導体層が設けられ、ドレイン−ソース間に所定のバイアス電圧が印加されるとともに、ゲートに閾値電圧より大きい電圧が印加されたとき、半導体層中にチャネルが形成され、このチャネルがドレイン−ソース間の電流路となる。

トランジスタＴ１１は、入力端子Ｐinに供給された入力信号ＩＮ（ｋ）の信号レベルに従って、ノードＡの電位Ｖaを決定するためのトランジスタである。このトランジスタＴ１１のゲートとドレインとは、入力端子Ｐinに接続される。ノードＡは、信号出力端としてのトランジスタＴ１１のソースに接続された接続点である。

トランジスタＴ１２は、リセット端子Ｐrstに供給されたＨｉｇｈレベルのリセット信号ＲＳＴ（ｋ）でシフト回路２１_ｋをリセットするためのトランジスタである。

このトランジスタＴ１２のゲートは、リセット端子Ｐrstに接続され、ドレインは、トランジスタＴ１１のソースとノードＡとに接続され、ソースは、第１の端子Ｐ１に接続される。トランジスタＴ１１、Ｔ１２は入力回路に相当する。

トランジスタＴ１３〜Ｔ１６は、ノードＡの電位を反転するインバータＩＮＶを構成するトランジスタである。インバータＩＮＶはインバータ回路に相当する。

トランジスタＴ１３は、ノードＡの電位Ｖaに従って、ノードＢの電位Ｖbをコントロールするためのトランジスタである。このトランジスタＴ１３のゲートは、ノードＡに接続され、電流上流端としてのドレインは、ノードＢに接続され、電流下流端としてのソースは第１の端子Ｐ１に接続される。ノードＢはトランジスタＴ１５のソースとトランジスタＴ１３のドレインとの接続点である。

トランジスタＴ１４，Ｔ１５は、ダイオード接続されて抵抗として機能する半導体素子であり、トランジスタＴ１４のドレインとゲートとは、第２の端子Ｐ２に接続される。トランジスタＴ１４は、電圧ＶＨＩが印加されて、電流量を制限しつつトランジスタＴ１５、Ｔ１３に電流を供給する。

またトランジスタＴ１５のゲートとドレインとは、トランジスタＴ１４のソースに接続され、ソースはノードＢに接続される。トランジスタＴ１５は、トランジスタＴ１４と直列に接続されて、電流下流端としてのソースがノードＢに接続されて、第２の端子Ｐ２とノードＢ間の電圧を分圧するトランジスタである。

このように、電圧ＶＨＩが印加される第２の端子Ｐ２とノードＢ間との間にダイオード接続されたトランジスタＴ１４、Ｔ１５が直列接続されるため、各トランジスタＴ１４、１５のバイアス電圧が分圧（ストレス電圧が分散）される。また、これにより、第２の端子Ｐ２とノードＢ間の抵抗値が従来の構成に比べて増加して、貫通電流の電流値が従来の構成に比べて減少する。

トランジスタＴ１６は、ノードＢの電位Ｖbの立ち上がり速度の低下を抑制するためのトランジスタである。トランジスタＴ１６がトランジスタＴ１４，Ｔ１５と並列に接続されるように、トランジスタＴ１６のドレインはトランジスタＴ１４のドレイン（及びゲート）に接続されるとともに第２の端子Ｐ２に接続され、ソースはノードＢに接続される。

また、トランジスタＴ１６のゲートは、リセット端子Ｐrstに接続され、トランジスタＴ１６は、リセット信号ＲＳＴ（ｋ）の信号レベルに従って、ノードＢの電位をコントロールする。

尚、このトランジスタＴ１６は、Ｈｉｇｈレベルのリセット信号ＲＳＴ（ｋ）で動作するため、リセット信号ＲＳＴ（ｋ）の立ち上がりの際に、過渡的にしか電圧ストレス（ゲート−ソース間電圧）を受けないため、比較的劣化が少ない素子である。

このトランジスタＴ１３〜Ｔ１６によって構成されるインバータＩＮＶにより、ノードＡの電位Ｖa、ノードＢの電位Ｖbは相補的にＨｉｇｈ（オンレベル）、Ｌｏｗ（オフレベル）にスイッチされ、一方がＨｉｇｈであれば、他方がＬｏｗとなる。

尚、トランジスタＴ１３〜Ｔ１６のトランジスタサイズは、チャネル長が互いに同じ値である場合、チャネル幅も互いに同じ値に設定してよい。これに対し、図１０に示す従来のインバータＩＮＶでは、電圧ＶＨＩと電圧ＶＬＷとの間に接続されているトランジスタは、トランジスタＴ５１，Ｔ５２の２つであり、ノードＢの電圧を低下させるため、トランジスタＴ５１，Ｔ５２のトランジスタサイズを、チャネル長を同じとして、チャネル幅を、例えば１：３程度にする必要があった。

しかし、図３に示すインバータＩＮＶでは、トランジスタＴ１５が介挿されているため、トランジスタＴ１３のトランジスタサイズをＴ１４、Ｔ１５と同程度に小さくしてもノードＢの電位Ｖbを充分に低下させることができる。

また、ダイオード接続されたトランジスタＴ５１を備える従来の構成に比べて、Ｔ１６があることによってノードＢの電圧の立ち上がりが速められているため、トランジスタＴ１４、Ｔ１５のトランジスタサイズをＴ５１のトランジスタサイズより小さくすることができる。以上により、従来の構成に対してトランジスタが２つ増加されているものの、各トランジスタの大きさを比較的小さくすることが出来て、回路面積の増加を抑えることができる。

トランジスタＴ１７は、クロック信号ＣＫ１がドレインに供給され、ノードＡの電位Ｖaに従ってオン、オフし、オンしたときに、クロック信号ＣＫ１に同期して、シフト信号としての出力信号ＯＵＴ（ｋ）として出力するトランジスタである。

このトランジスタＴ１７のゲートは、ノードＡに接続され、ドレインは、第３の端子Ｐ３に接続され、ソースは出力端子Ｐoutに接続される。このトランジスタＴ１７のゲート−ソース間には、ブートストラップ効果をもたらすためのキャパシタＣx1が接続される。

トランジスタＴ１８は、ノードＢの電位Ｖbに従ってオン、オフし、第ｋ行の画素回路１１(i,k)の非選択期間にオンして出力信号ＯＵＴ（ｋ）を基準電圧としての電圧ＶＬＷに固定して出力信号ＯＵＴ（ｋ）を安定させるためのトランジスタである。

トランジスタＴ１８のゲートは、ノードＢに接続され、ドレインは、トランジスタＴ１７のソースと出力端子Ｐoutとに接続され、ソースは、第１の端子Ｐ１に接続される。トランジスタＴ１７、Ｔ１８は出力回路に相当する。

図１（ａ），（ｂ）に戻り、アノードドライバ１３は、アノードラインＬa(1)〜Ｌa(n)に、それぞれ、電圧VL又はVHの信号Ｖsource(1)〜Ｖsource(n)を出力するドライバである。アノードドライバ１３は、それぞれ、アノードラインＬaj（ｊ＝１〜ｎ）を介して、各画素回路１１(i,j)のトランジスタＴ３のドレインに接続される。

アノードドライバ１３は、コントローラ１５から供給されたスタート信号Ｓtにより動作を開始し、コントローラ１５から供給されたクロック信号ＣＫ１に従って動作する。

そして、アノードドライバ１３は、電圧VL又はVHの電圧信号Ｖsource(1)〜Ｖsource(n)を出力する。電圧VLは、書き込み処理時等において、各画素回路１１(i,j)の有機ＥＬ素子ＯＬＥＤ１０１を非発光状態にするための電圧である。

本実施形態では、有機ＥＬ素子ＯＬＥＤ１０１のカソード電圧Ｖcathが０Ｖに設定され、電圧VLは、０Ｖ、もしくは０Ｖより低い電位に設定される。また、電圧VHは、各画素回路１１(i,j)の有機ＥＬ素子ＯＬＥＤ１０１を発光状態にするための電圧であり、例えば、＋１５Ｖに設定される。

データドライバ１４は、画素回路１１(i,j)の各キャパシタＣ１に供給された画像データＤataに基づく表示信号の階調信号Ｖdataを書き込むドライバである。

データドライバ１４は、コントローラ１５から画像データＤataが供給され、この画像データＤataに基づいて、行毎の階調信号Ｖdataを生成する。

データドライバ１４は、生成した階調信号Ｖdataを、それぞれ、データラインＬd1〜Ｌdmを介して、ゲートドライバ１２が選択した第ｊ行の画素回路１１(1,j)〜１１(m,j)に供給する。

コントローラ１５は、ゲートドライバ１２、データドライバ１４を制御するものであり、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory），ＲＡＭ（Random Access Memory）、等を備える（いずれも図示せず）。

コントローラ１５は、シフト回路２１_１〜２１_ｎのうち奇数段にクロック信号ＣＫ１を出力し、偶数段にクロック信号ＣＫ２を出力した状態で、動作を開始させるスタート信号Ｓtをゲートドライバ１２の初段のシフト回路２１_１に供給する。コントローラ１５は、このようにして、ゲートドライバ１２に動作を開始させる。

また、コントローラ１５は、ゲートドライバ１２に、最終段のシフト回路２１_ｎのリセット信号ＲＳＴ（ｎ）としてｅｎｄ信号を供給する。

コントローラ１５は、データドライバ１４にスタート信号Ｓt及び画像データＤata、クロック信号ＣＫ１等を供給する。

次に本実施形態に係る表示装置１の動作を説明する。図４は、ゲートドライバ１２におけるシフト回路２１_ｋ及びシフトレジスタの動作を説明するためのタイミングチャートである。なお、Ｖa、Ｖb、Ｖcは初段のシフト回路２１_1のノードＡ、Ｂ、Ｃの電位を示す。

図４に示すように、コントローラ１５は、位相が１８０°異なるクロック信号ＣＫ１，ＣＫ２とＨｉｇｈレベルのスタート信号Ｓtとをゲートドライバ１２に供給する。

クロック信号ＣＫ１がＬｏｗレベルになる時刻ｔ１０において、このＨｉｇｈレベルのスタート信号Ｓtは、第１段のシフト回路２１_１の入力端子Ｐinに、入力信号ＩＮ（１）として供給される。

このＨｉｇｈレベルのスタート信号Ｓtが供給される期間を入力期間Ｔinとして、シフト回路２１_１のトランジスタＴ１１は、この入力期間Ｔinにおいて、オンする。

トランジスタＴ１１がオンすると、ノードＡの電位Ｖaは、Ｈｉｇｈレベルとなり、トランジスタＴ１３も、ゲートにＨｉｇｈレベルの信号が供給されてオンする。

トランジスタＴ１３がオンすると、トランジスタＴ１４，Ｔ１５は、ダイオード接続されているために、電流が、電圧ＶＨＩのラインから、第２の端子Ｐ２、トランジスタＴ１４，Ｔ１５，Ｔ１３の各ドレイン−ソース、第１の端子Ｐ１を経由して、電圧ＶＬＷのラインへと流れる。

電流がこのように流れて、ノードＢの電位Ｖbは、図４に示すように、入力期間ＴinにおいてＬｏｗレベルになり、トランジスタＴ１８はオフする。

しかし、トランジスタＴ１４，Ｔ１５は、抵抗素子として機能し、流れる電流の電流量は、トランジスタＴ１４，Ｔ１５によって制限され、トランジスタＴ１３の発熱量も低減される。また、トランジスタＴ１４、Ｔ１５のドレイン−ソース間に印加される電圧は、（ＶＨＩ−ＶＬＷ）／３となり、従来と比較して減少する。

図４に示すように、入力期間Ｔin経過後、クロック信号ＣＫ１がＨｉｇｈレベルになる出力期間Ｔoutにおいて、入力信号ＩＮ（１）がＬｏｗレベルとなり、トランジスタＴ１１はオフする。

ノードＡの電位Ｖaは、トランジスタＴ１１がオフしても、トランジスタＴ１７，Ｔ１８がオフしているため、Ｈｉｇｈレベルに保持されている。

この出力期間Ｔoutにおいて、クロック信号ＣＫ１がＨｉｇｈレベルになると、キャパシタＣx1のブートストラップ効果により、ノードＡの電位Ｖaは、さらに上昇し、トランジスタＴ１７は、確実にオンする。

トランジスタＴ１７がオンすると、シフト回路２１_１は、出力端子Ｐoutから、Ｈｉｇｈレベルの出力信号ＯＵＴ（１）を出力する。

このＨｉｇｈレベルの出力信号ＯＵＴ（１）は、ゲートラインＬg1に出力されるとともに、シフト回路２１_２に、入力信号ＩＮ（２）として供給される。

シフト回路２１_２は、この入力信号ＩＮ（２）をクロック信号ＣＫ２に同期してシフトし、Ｈｉｇｈレベルの出力信号ＯＵＴ（２）を出力する。

このＨｉｇｈレベルの出力信号ＯＵＴ（２）は、Ｈｉｇｈレベルのリセット信号ＲＳＴ（１）として、シフト回路２１_１のリセット端子Ｐrstに供給される。

このＨｉｇｈレベルのリセット信号ＲＳＴ（１）が供給されると、トランジスタＴ１２がオンする。トランジスタ１２がオンすると、ノードＡの電位ＶaはＬｏｗレベルに立ち下がる。

ノードＡの電位ＶaがＬｏｗレベルに立ち下がると、トランジスタＴ１３がオフし、ノードＢの電位ＶbはＨｉｇｈレベルとなる。

また、Ｈｉｇｈレベルのリセット信号ＲＳＴ（１）が供給されると、トランジスタＴ１６もオンする。

第２の端子Ｐ２と第１の端子Ｐ１との間には、トランジスタＴ１５が介挿されているため、トランジスタＴ１６がなければ、トランジスタＴ１５の寄生容量により、ノードＢの電位Ｖbの立ち上がり速度は、従来と比較して、遅くなる。

しかし、シフト回路２１_１には、トランジスタＴ１６が備えられ、トランジスタＴ１６がオンすることにより、第２の端子Ｐ２とノードＢとの間が短絡され、電位Ｖbの立ち上がり速度の遅れは解消され、ノードＢの電位Ｖbは、素早くＨｉｇｈレベルとなる。

ノードＢの電位ＶbがＨｉｇｈレベルになることにより、トランジスタＴ１８はオンし、出力信号ＯＵＴ（１）は、Ｌｏｗレベルに立ち下がる。

同様に、シフト回路２１_ｋ（ｋ＝２〜ｎ）は、それぞれ、クロック信号ＣＫ１，ＣＫ２に同期させて、シフト回路２１_（ｋ−１）から出力された出力信号ＯＵＴ（ｋ−１）を入力信号ＩＮ（ｋ）として、この入力信号ＩＮ（ｋ）をシフトする。そして、シフト回路２１_ｋは、シフトした信号を出力信号ＯＵＴ（ｋ）として出力する。

ゲートドライバ１２は、シフト回路２１_１のＨｉｇｈレベルの出力信号ＯＵＴ（１）をゲートラインＬg1に出力する。画素回路１１(1,1)〜１１(m,1)の各トランジスタＴ１は、このＨｉｇｈレベルの出力信号ＯＵＴ（１）によりオンする。

データドライバ１４は、この期間において、データラインＬd1〜Ｌdmを介して、ゲートドライバ１２が選択した画素回路１１(1,1)〜１１(m,1)に階調信号Ｖdataを供給する。

画素回路１１(1,1)〜１１(m,1)の各キャパシタＣ１には、各トランジスタＴ１を介して、この階調信号Ｖdataが書き込まれる。

同様にして、ゲートドライバ１２は、シフト回路２１_２，・・・，２１_ｎのＨｉｇｈレベルの出力信号ＯＵＴ（２）〜ＯＵＴ（ｎ）を、順次、ゲートラインＬg2，・・・，Ｌgnに出力する。

ゲートラインＬg2，・・・，Ｌgnに、順次、Ｈｉｇｈレベルの出力信号ＯＵＴ（１）が出力されると、画素回路１１(1,2)〜１１(m,2)，・・・，１１(1,n)〜１１(m,n)が選択される。

データドライバ１４は、供給された画像データに基づく階調信号Ｖdataを、それぞれ、データラインＬd1〜Ｌdmに印加し、選択された画素回路１１(1,2)〜１１(m,2)，・・・，１１(1,n)〜１１(m,n)の各キャパシタＣ１に階調信号Ｖdataを書き込む。

このようにして書き込み動作が完了すると、コントローラ１５は、発光動作を制御する。

アノードドライバ１３は、電圧VH（＝＋１５Ｖ）の信号Ｖsource(1)〜Ｖsource(n)を、アノードラインＬa(1)〜Ｌa(n)に出力する。

アノードラインＬa(1)〜Ｌa(n)の電圧がVHになると、各画素回路１１(i,j)のトランジスタＴ２は、各キャパシタＣ１が保持した電圧をゲート電圧Ｖgsとして、このゲート電圧Ｖgsに対応する電流を有機ＥＬ素子ＯＬＥＤ１０１に供給する。

そして、各有機ＥＬ素子ＯＬＥＤ１０１は、この電流が流れることにより、この電流の電流値に対応する輝度で発光する。

以上説明したように、本実施形態によれば、インバータＩＮＶのトランジスタＴ１４とノードＢとの間にトランジスタＴ１５が接続され、電圧ＶＨＩと電圧ＶＬＷとの間のバイアス電圧を分圧するようにした。

従って、各トランジスタＴ１３〜Ｔ１５のバイアス電圧は分散されるため、入力期間Ｔinと出力期間Ｔoutにおいて、トランジスタＴ１４、Ｔ１５の各々に印加されるバイアス電圧を従来の構成の場合に対してほぼ半減させることができ、電流を大幅に低減することができる。

また、このため、トランジスタＴ１４、Ｔ１５の劣化による閾値Ｖthシフトの発生を抑制することができる。

また、トランジスタＴ１４，Ｔ１５と並列に、トランジスタＴ１６が接続されることにより、トランジスタＴ１５を介挿したことによるノードＢの電位Ｖbの立ち上がり速度の遅れを防止することができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態に係るシフト回路の構成を図５に示す。
上記第１の実施形態では、シフト回路２１_ｋにおいて、トランジスタＴ１４のドレインに接続される第２の端子Ｐ２に一定の電圧値を有する電圧ＶＨＩを印加するようにした。しかし、インバータＩＮＶのトランジスタＴ１４のドレインには、図４に示した出力期間Ｔoutには電圧ＶＨＩが印加されていなくても、シフト回路２１_ｋは実質的に同様に動作する。

そこで、本第２の実施形態は、図５に示すように、第２の端子Ｐ２に、電圧ＶＨＩに代えて、第３の端子Ｐ３に印加されるクロック信号（正相のクロック信号（第１のクロック信号）ＣＫ＋とする）に対して逆相のクロック信号（第２のクロック信号）ＣＫ−を供給するようにしたものである。

この場合、ゲートドライバ１２は、図６に示すように、すべてのシフト回路２１_１〜２１_ｎに、クロック信号ＣＫ１，ＣＫ２を供給する。奇数段のシフト回路２１_ｋには、クロック信号ＣＫ１，ＣＫ２が、それぞれ、正相及び逆相のクロック信号ＣＫ＋，ＣＫ−として供給され、偶数段のシフト回路２１_ｋには、クロック信号ＣＫ１，ＣＫ２が、それぞれ、逆相及び正相のクロック信号ＣＫ−，ＣＫ＋として供給される。

ここで、本実施形態におけるシフト回路２１_ｋ及びシフトレジスタの動作は、図７に示すように、ノードＣの電位であるＶc以外は図４に示した動作と同じとなる。

ノードＣの電位Ｖcは、第２の端子Ｐ２に逆相のクロック信号ＣＫ−が印加されるために、初段のシフト回路２１_1においては、クロック信号ＣＫ２に対応して変化する。

このようにすることにより、電圧ＶＨＩを使用しないため、電圧ＶＨＩのラインの配線が不要となり、回路面積を縮小することができる。また、トランジスタＴ１４、Ｔ１５に印加されるバイアス電圧を低減することができるとともに、トランジスタＴ１４、Ｔ１５にバイアス電圧が印加される期間を入力期間Ｔinのみとし、出力期間ＴoutにはトランジスタＴ１４、Ｔ１５にバイアス電圧が印加されないため、バイアス電圧が印加される期間を短縮して、トランジスタＴ１４、Ｔ１５の劣化を更に抑制することができる。

さらに、第２の端子Ｐ２に逆相のクロック信号ＣＫ−を供給するようにしたことにより、出力期間Ｔoutにおいて、インバータＩＮＶに電流が供給されなくなるため、消費電流を低減させることができる。

次に、本実施形態の変形例について説明する。上記図５に示した構成においては、第２の端子Ｐ２にトランジスタＴ１６のドレインとトランジスタＴ１４のドレインとが接続されていたが、図８に示すように、第２の端子Ｐ２にはトランジスタＴ１６のドレインのみを接続し、第３の端子Ｐ３にトランジスタＴ１３のドレインとトランジスタＴ１７のドレインとを接続するようにしてもよい。

ここで、本実施形態におけるシフト回路２１_ｋ及びシフトレジスタの動作も、図９に示すように、ノードＢ、Ｃの電位であるＶb、Ｖc以外は図４に示した動作と同じとなる。

スタート信号Ｓtが供給されたときトランジスタＴ１６はオフ状態であり、トランジスタＴ１３、Ｔ１４もオフ状態であるため、ノードＢの電位Ｖbは、入力期間Ｔinに電圧ＶＬＷ近いLowレベルになり、出力期間Ｔoutにおいて、第３の端子Ｐ３にＨｉｇｈレベルのクロック信号が印加されて、そのＬｏｗレベルが上昇する。そして、ノードＣの電位Ｖcは、このノードＢの電位Ｖbの変化に応じた変化をする。

この場合においても、電圧ＶＨＩを使用しないため、電圧ＶＨＩのラインの配線が不要となり、回路面積を縮小することができる。また、トランジスタＴ１４、Ｔ１５に印加されるバイアス電圧を低減することができるとともに、トランジスタＴ１４、Ｔ１５にバイアス電圧が印加される期間を出力期間Ｔoutのみとし、入力期間ＴinにはトランジスタＴ１４、Ｔ１５にバイアス電圧が印加されないため、バイアス電圧が印加される期間を短縮して、トランジスタＴ１４、Ｔ１５の劣化を更に抑制することができる。

なお、上記実施形態では、電子機器を、有機ＥＬ素子を備えた表示装置として説明した、しかし、電子機器は、このものに限られるものではなく、発光素子を備えたものであれば、本実施形態に限定されるものではない。また、電子機器は、例えば、液晶素子を備えた液晶表示装置であってもよい。

１・・・表示装置、１１・・・画素回路、１２・・・ゲートドライバ、１３・・・アノードドライバ、１４・・・データドライバ、１５・・・コントローラ、２１_ｋ（ｋ；１〜ｎ）・・・シフト回路、１０１・・・有機ＥＬ素子ＯＬＥＤ、Ｔ１，Ｔ２，Ｔ１１〜Ｔ１８・・・トランジスタ、Ｃ１・・・キャパシタ、ＩＮＶ・・・インバータ

Claims (6)

1. 縦続接続された複数のシフト回路からなる複数段のシフトレジスタであって、
   前記各シフト回路は、
   前段の出力信号が入力信号として供給される入力端子と、次段の出力信号がリセット信号として供給されるリセット端子と、第１のノードと、を有し、前記入力端子に前記入力信号が供給されたときに前記第１のノードの電位を前記入力信号のレベルに従った電位に設定する入力回路と、
   第２のノードと、第１の端子と、第２の端子と、を有し、前記第１のノードの電位が供給され、前記第２のノードの電位を、前記第１のノードの電位を反転した電位とするインバータ回路と、
   前記出力信号を出力する出力端子と、第１のクロック信号が供給される第３の端子と、を有し、前記第１のノードの電位と前記第２のノードの電位とが供給され、前記出力信号の電位を、前記第１のクロック信号に基づく電位とする出力回路と、を備え、
   前記インバータ回路は、
   前記第１の端子と前記第２のノードとの間に電流路が接続され、制御端子に前記第１のノードの電位が供給される第１のトランジスタと、電流路の一端が前記第２のノードに接続される第２のトランジスタと、電流路の一端が前記第２のトランジスタの前記電流路の他端に接続され、電流路の他端が前記第２の端子又は前記第３の端子のいずれか一方に接続される第３のトランジスタと、を備えた、
   ことを特徴とするシフトレジスタ。
2. 前記第２のトランジスタは制御端子が該第２のトランジスタの電流路の他端に接続され、前記第３のトランジスタは制御端子が該第３のトランジスタの電流路の他端に接続されていることを特徴とする請求項１に記載のシフトレジスタ。
3. 前記インバータ回路は、電流路の一端が前記第２のノードに接続され、前記電流路の他端が前記第２の端子に接続され、制御端子に前記リセット信号が供給されて、前記第２のノードの電位を制御する第４のトランジスタを備えた、
   ことを特徴とする請求項１又は２に記載のシフトレジスタ。
4. 前記第１の端子は一定の基準電位に設定され、前記第２の端子には前記基準電位より高い電位を有する一定の電圧が供給されていることを特徴とする請求項３に記載のシフトレジスタ。
5. 前記第２の端子には、前記第１のクロック信号に対して逆相の第２のクロック信号が供給されていることを特徴とする請求項３に記載のシフトレジスタ。
6. 発光素子を備えて行列配置された複数の画素回路と、
   請求項１乃至５のいずれか１項に記載のシフトレジスタを含み、当該シフトレジスタに含まれる各シフト回路の出力信号を、行を選択する行選択信号として各行毎に供給し、前記複数の画素回路を行毎に選択する行選択ドライバを備えた、
   ことを特徴とする電子機器。
   

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