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TWI778188B - 用於防止干擾的半導體記憶體裝置 - Google Patents

用於防止干擾的半導體記憶體裝置 Download PDF

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TWI778188B
TWI778188B TW107144330A TW107144330A TWI778188B TW I778188 B TWI778188 B TW I778188B TW 107144330 A TW107144330 A TW 107144330A TW 107144330 A TW107144330 A TW 107144330A TW I778188 B TWI778188 B TW I778188B
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朴鎮壽
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韓商愛思開海力士有限公司
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Abstract

一種半導體記憶體裝置，其包括存取線控制電路。存取線控制電路向與目標記憶體單元耦接的所選存取線施加所選偏壓，並且向鄰近於所選存取線的未選存取線施加第一未選偏壓。向不鄰近於所選存取線的未選存取線施加第二未選偏壓。

Description

用於防止干擾的半導體記憶體裝置
各種實施例大體涉及集成電路技術，並且更具體地，涉及半導體裝置和半導體記憶體裝置。
電子裝置可以包括大量電子組件。在電子裝置之中，電腦系統可以包括透過半導體構造的許多電子組件。電腦系統可以包括記憶體裝置。DRAM正被廣泛地用作通用記憶體裝置，因為它具有以下優點：其能夠以高且恆定的速度儲存和輸出資料，並且能夠進行隨機存取。然而，由於DRAM包括各自使用電容器來構造的記憶體單元，因此DRAM具有揮發性特性，這在於其在電力被切斷時丟失所儲存的資料。為了克服DRAM的該缺點，已經開發了快閃記憶體。由於快閃記憶體包括各自使用浮置閘極來構造的記憶體單元，因此快閃記憶體具有非揮發性特性，這在於其在電力被切斷時能夠保留所儲存的資料。然而，快閃記憶體具有以下缺點：資料儲存和輸出速度低於DRAM，並且難以執行隨機存取。
目前，已經開發了下一代記憶體裝置，諸如相變RAM、磁性RAM、電阻性RAM和鐵電RAM。下一代記憶體裝置具有以下優點：它們具有 非揮發性特性，並且能夠以高速操作。特別地，PRAM包括使用硫族化合物形成的記憶體單元，並且可以透過改變每一個記憶體單元的電阻值來儲存資料。
相關申請案的交叉引用：本申請案請求於2018年3月27日在韓國智慧財產局提交的申請號為10-2018-0035215的韓國專利申請案的優先權，其全部內容透過引用合併於此。
在一個實施例中，一種半導體記憶體裝置可以包括存取線控制電路。存取線控制電路可以配置成向與目標記憶體單元耦接的所選存取線施加所選偏壓，並且配置成向鄰近於所選存取線的未選存取線施加第一未選偏壓。可以向不鄰近於所選存取線的未選存取線施加第二未選偏壓。
在一實施例中，一種半導體記憶體裝置可以包括位元線控制電路和字元線控制電路。位元線控制電路可以配置成向與目標記憶體單元耦接的所選字元線施加所選位元線偏壓，並且向鄰近於所選位元線的未選位元線施加第一未選位元線偏壓。字元線控制電路可以配置成向與目標記憶體單元耦接的所選字元線施加所選字元線偏壓，並且向鄰近於所選字元線的未選字元線施加第一未選字元線偏壓。可以向不鄰近於所選位元線的未選位元線施加第二未選位元線偏壓。另外，可以向不鄰近於所選字元線的未選字元線施加第二未選字元線偏壓。
在一實施例中，一種半導體記憶體裝置可以包括位元線控制電路和字元線控制電路。位元線控制電路可以配置成向與目標記憶體單元耦接的所選位元線施加所選位元線偏壓，並且施加位元線電壓，該位元線電壓具有在第一未選位元線偏壓與第二未選位元線偏壓之間的電壓位準，該電壓位準與從 所選位元線到位元線電壓被施加到的未選位元線的距離成比例地變高。字元線控制電路可以配置成向與目標記憶體單元耦接的所選字元線施加所選字元線偏壓，並且施加字元線電壓，該字元線電壓具有在第一未選字元線偏壓與第二未選字元線偏壓之間的電壓位準，該電壓位準與從所選字元線到該字元線電壓被施加到的未選字元線的距離成比例地變低。
在一實施例中，一種半導體記憶體裝置可以包括多個全域位元線、多個位元線組和位元線控制電路。所述多個位元線組可以各自包括分別與所述多個全域位元線耦接的多個位元線。位元線控制電路可以配置成基於位元線選擇信號而選擇所述多個位元線組中的一個，並且向所述多個全域位元線施加不同的位元線偏壓。
在另外的實施例中，不同的位元線偏壓可以包括以下中的至少兩個：所選位元線偏壓、第一未選位元線偏壓、第二未選位元線偏壓，以及第三未選位元線偏壓。第一未選位元線偏壓可以低於第三未選位元線偏壓，第三未選位元線偏壓可以低於第二未選位元線偏壓，並且第二未選位元線偏壓可以低於所選位元線偏壓。
在一實施例中，一種半導體記憶體裝置可以包括多個全域字元線、多個字元線組和字元線控制電路。所述多個字元線組可以各自包括分別與所述多個全域字元線耦接的多個字元線。字元線控制電路可以配置成基於字元線選擇信號而選擇所述多個字元線組中的一個，並且向所述多個全域字元線施加不同的字元線偏壓。
在另外的實施例中，不同的字元線偏壓可以包括以下中的至少兩個：所選字元線偏壓、第一未選字元線偏壓、第二未選字元線偏壓，以及第三未選字元線偏壓。第一未選字元線偏壓可以高於第三未選字元線偏壓，第三 未選字元線偏壓可以高於第二未選字元線偏壓，並且第二未選字元線偏壓可以高於所選字元線偏壓。
110:記憶體單元
111:電阻元件
112:開關元件
130:位元線供電部
140:字元線供電部
160:行開關
170:列開關
200:記憶體單元陣列
402:位元線控制電路
502:位元線控制電路
602:字元線控制電路
702:字元線控制電路
4100:記憶體卡系統
4110:控制器
4120:記憶體
4130:介面構件
4200:電子裝置
4210:處理器
4220:記憶體
4230:輸入/輸出設備
4302:主機
4311:SSD
4313:介面
4315:控制器
4318:非揮發性記憶體
4319:緩衝記憶體
4420:微處理器單元
4430:電力單元
4440:功能單元
4450:顯示控制器單元
4460:顯示單元
4470:外部設備
A:記憶體單元
B:記憶體單元
BL:位元線
BLS:位元線選擇信號
BSV:所選位元線偏壓
BUSV1:第一未選位元線偏壓
BUSV2:第二未選位元線偏壓
BUSV3:第三未選位元線偏壓
GBL:全域位元線
GBL1~GBL8:第一至第八全域位元線
GWL:全域字元線
GWL1~GWL8:第一至第八全域字元線
SBL:所選位元線
SWL:所選字元線
T:目標記憶體單元
UBL:未選位元線
UWL:未選字元線
Va:電壓位準差
Vb:電壓位準差
WL:字元線
WLS:字元線選擇信號
WSV:所選字元線偏壓
WUSV1:第一未選字元線偏壓
WUSV2:第二未選字元線偏壓
WUSV3:第三未選字元線偏壓
圖1示出圖示了依照實施例的半導體記憶體裝置的配置和操作的圖。
圖2示出圖示了依照實施例的半導體記憶體裝置和記憶體單元陣列的圖。
圖3示出圖示了依照實施例的半導體記憶體裝置的操作的圖。
圖4示出圖示了依照實施例的半導體記憶體裝置的操作的圖。
圖5示出圖示了依照實施例的半導體記憶體裝置和記憶體單元陣列的圖。
圖6示出圖示了依照實施例的半導體記憶體裝置的配置的圖。
圖7示出圖示了依照實施例的半導體記憶體裝置的配置的圖。
圖8示出圖示了依照實施例的半導體記憶體裝置的配置的圖。
圖9示出圖示了依照實施例的半導體記憶體裝置的配置的圖。
圖10示出圖示了依照實施例的包括半導體記憶體裝置的記憶體卡的圖。
圖11示出方塊圖以幫助解釋依照實施例的包括半導體記憶體裝置的電子裝置。
圖12示出圖示了依照實施例的包括半導體記憶體裝置的資料儲存設備的方塊圖。
圖13示出圖示了依照實施例的包括半導體記憶體裝置的電子系統的方塊圖。
以下，透過各種示例實施例，參照附圖在下文中描述用於防止或緩解干擾的半導體記憶體裝置。
圖1示出圖示了依照實施例的半導體記憶體裝置1的配置和操作的圖。在圖1中，半導體記憶體裝置1可以包括記憶體單元110。記憶體單元110可以包括電阻元件111和開關元件112。記憶體單元110的電阻元件111可以取決於在寫入操作期間施加的電流和/或電壓而具有不同的電阻狀態。例如，記憶體單元110可以具有高阻狀態和/或重設狀態，並且可以具有低阻狀態和/或設置狀態。記憶體單元110可以取決於電阻狀態而儲存不同的資料。在實施例中，記憶體單元110可以被改變成多個三狀態或更多狀態，並且可以儲存兩位或更多位的多位資料。可以在向記憶體單元110施加等於或大於閾值的電流，或者記憶體單元110的兩端的電壓差被施加成等於或高於閾值時，接通開關元件112。當被接通時，開關元件112允許無限量的電流流過記憶體單元110。開關元件112可以是雙向閾值開關(Ovonic threshold switch,OTS)。
記憶體單元110可以耦接在全域位元線GBL與全域字元線GWL之間。記憶體單元110可以具有與全域位元線GBL耦接的一端和與全域字元線GWL耦接的另一端。半導體記憶體裝置1可以具有分層的位元線和字元線結構。記憶體單元110的所述一端可以與位元線BL耦接，並且位元線BL可以透過行開關160與全域位元線GBL耦接。行開關160可以基於位元線選擇信號BLS耦接位元線BL和全域位元線GBL。記憶體單元110的另一端可以與字元線WL耦接，並且字元線WL可以透過列開關170與全域字元線GWL耦接。列開關170可以基於字元線選擇信號WLS耦接字元線WL和全域字元線GWL。
半導體記憶體裝置1可以包括位元線供電部130和字元線供電部140。位元線供電部130可以在半導體記憶體裝置1執行寫入操作或讀取操作時向全域位元線GBL供應位元線偏壓。位元線供電部130可以接收高電壓VH，並且可以在寫入操作或讀取操作期間向全域位元線GBL供應位元線偏壓，從而提升全域位元線GBL的電壓位準。高電壓VH可以是具有足夠高的電壓位準的電 源電壓。字元線供電部140可以在半導體記憶體裝置1執行寫入操作或讀取操作時向全域字元線GWL供應字元線偏壓。字元線供電部140可以接收低電壓VL，並且可以向全域字元線GWL供應字元線偏壓，從而降低全域字元線GWL的電壓位準。低電壓VL可以具有低於高電壓VH的位準，並且可以是接地電壓或具有等於或低於接地電壓的位準的電源電壓。透過位元線供電部130提升的全域位元線GBL的電壓位準與透過字元線供電部140降低的全域字元線GWL的電壓位準之間的差可以對應於寫入電壓或讀取電壓，該寫入電壓用於將資料編程到記憶體單元110，該讀取電壓用於讀取儲存在記憶體單元110中的資料。
在圖1中，示出針對半導體記憶體裝置1的設置寫入操作的時序圖。在半導體記憶體裝置1執行設置寫入操作之前，位元線BL可以保持在未選位元線偏壓BUSV的位準處，並且字元線WL可以保持在未選字元線偏壓WUSV的位準處。當半導體記憶體裝置1執行針對記憶體單元110的寫入操作時，可以將位元線選擇信號BLS和字元線選擇信號WLS致能以分別接通與記憶體單元110耦接的行開關160和列開關170。為了將記憶體單元110編程到設置狀態，位元線供電部130可以提升全域位元線GBL和位元線BL的電壓位準，並且字元線供電部140可以降低全域字元線GWL和字元線WL的電壓位準。如果位元線BL的電壓位準與字元線WL的電壓位準之間的差達到閾值Vth，發生記憶體單元110的驟回(snapback)，並且流過記憶體單元110的電流Icell的量可以急劇增加。如果發生驟回，位元線BL的電壓位準可以降低達預定位準，並且當降低的電壓被施加了預定時間時，記憶體單元110可以被編程到設置狀態。如果經過了預定時間並且設置寫入操作結束，則位元線BL和全域位元線GBL的電壓位準可以改變成未選位元線偏壓BUSV的位準，並且字元線WL和全域字元線GWL的電壓位準可以再次改變成未選字元線偏壓WUSV的位準。在一實施例中，未選位元線偏壓BUSV和未選字元線偏壓WUSV的位準可以具有對應於閾值Vth的 中部的位準。未選字元線偏壓WUSV可以具有與未選位元線偏壓BUSV相同的位準。可替換地，未選字元線偏壓WUSV可以具有高於未選位元線偏壓BUSV的位準。
圖2示出圖示了依照實施例的半導體記憶體裝置2和記憶體單元陣列200的圖。圖3示出依照該實施例的半導體記憶體裝置2的操作的圖。具體地，圖3示出所選位元線SBL、所選字元線SWL、未選位元線UBL和未選字元線UWL的電壓位準。在圖2中，記憶體單元陣列200可以包括多個存取線。所述多個存取線可以包括在行方向上佈置的多個第一存取線和在列方向上佈置的多個第二存取線。當在所述多個第一存取線之中選擇特定存取線，並且在所述多個第二存取線之中選擇特定存取線時，可以執行針對與所選存取線耦接的記憶體單元的寫入操作和/或讀取操作。例如，第一存取線可以是位元線，並且第二存取線可以是字元線。可以耦接多個記憶體單元，其中所述多個位元線和所述多個字元線與彼此交叉。為了執行針對目標記憶體單元T的寫入操作或讀取操作，可以選擇與目標記憶體單元T的一端耦接的位元線SBL和與目標記憶體單元T的另一端耦接的字元線SWL。如圖3中所示，可以提升所選位元線SBL的電壓位準，並且可以降低所選字元線SWL的電壓位準。如果所選位元線SBL和所選字元線SWL的電壓位準中的差達到閾值Vth，則可以接通目標記憶體單元T，並且可以發生驟回。因此，當電流從所選位元線SBL透過目標記憶體單元T流到所選字元線SWL時，可以執行針對目標記憶體單元T的寫入操作或讀取操作。
可以向所選位元線SBL施加所選位元線偏壓BSV，並且可以向未選位元線UBL施加未選位元線偏壓BUSV。可以向所選字元線SWL施加所選字元線偏壓WSV，並且可以向未選字元線UWL施加未選字元線偏壓WUSV。記憶體單元A的一端可以與未選字元線UWL耦接，並且記憶體單元A的另一端可 以與所選位元線SBL耦接。因此，所選位元線SBL與記憶體單元A所耦接到的未選字元線UWL之間的電壓位準差可以是VA。而且，記憶體單元B的一端可以與未選位元線UBL耦接，但是記憶體單元B的另一端可以與所選字元線SWL耦接。因此，未選位元線UBL與記憶體單元B所耦接到的所選字元線SWL之間的電壓位準差可以是VB。一般而言，由於VA和VB比記憶體單元的閾值更小，因此，除了目標記憶體單元T之外的記憶體單元未被接通。然而，記憶體單元的閾值可能取決於工藝、電壓和/或溫度方面的變化而改變，並且可能存在其中記憶體單元響應於VA或VB的電壓而接通的情況。因此，當鄰近於目標記憶體單元T的記憶體單元被接通時，可能發生其中記憶體單元丟失所儲存的資料的干擾。
圖4示出圖示了依照實施例的半導體記憶體裝置2的操作的圖。半導體記憶體裝置2可以向與目標記憶體單元T耦接的所選位元線SBL施加所選位元線偏壓BSV，並且可以向與目標記憶體單元T耦接的所選字元線SWL施加所選字元線偏壓WSV。所選位元線偏壓BSV與所選字元線偏壓WSV之間的位準差可以對應於寫入電壓或讀取電壓。半導體記憶體裝置2可以向鄰近於所選位元線SBL的未選位元線UBL施加第一未選位元線偏壓BUSV1。半導體記憶體裝置2可以向不鄰近於所選位元線SBL的未選位元線(未示出)施加第二未選位元線偏壓BUSV2。半導體記憶體裝置2可以向鄰近於所選字元線SWL的未選字元線UWL施加第一未選字元線偏壓WUSV1。半導體記憶體裝置2可以向不鄰近於所選字元線SWL的未選字元線(未示出)施加第二未選字元線偏壓WUSV2。第一未選位元線偏壓BUSV1可以具有低於第二未選位元線偏壓BUSV2的位準，並且第二未選位元線偏壓BUSV2可以具有低於所選位元線偏壓BSV的位準。第一未選字元線偏壓WUSV1可以具有高於第二未選字元線偏壓WUSV2的位準，並且第二未選字元線偏壓WUSV2可以具有高於所選字元線偏壓WSV的位準。 第二未選位元線偏壓BUSV2可以具有對應於所選位元線偏壓BSV和所選字元線偏壓WSV的中部的電壓位準。第二未選字元線偏壓WUSV2可以具有對應於所選位元線偏壓BSV和所選字元線偏壓WSV的中部的電壓位準。例如，第二未選位元線偏壓BUSV2和第二未選字元線偏壓WUSV2中的每一個可以具有對應於接地電壓的電壓位準。在一實施例中，第二未選位元線偏壓BUSV2可以具有低於第二未選字元線偏壓WUSV2的位準。半導體記憶體裝置2可以包括位元線控制電路，其可以向所選位元線SBL和未選位元線施加所選位元線偏壓BSV、第一未選位元線偏壓BUSV1和第二未選位元線偏壓BUSV2。半導體記憶體裝置2可以包括字元線控制電路，其可以向所選字元線SWL和未選字元線施加所選字元線偏壓WSV、第一未選字元線偏壓WUSV1和第二未選字元線偏壓WUSV2。
如圖4中所示，當位元線和字元線未被選擇時，位元線可以保持第二未選位元線偏壓BUSV2的位準，並且字元線可以保持第二未選字元線偏壓WUSV2的位準。為了執行針對目標記憶體單元T的寫入操作和/或讀取操作，可以提升所選位元線SBL的電壓位準，並且可以降低所選字元線SWL的電壓位準。所選位元線SLB可以被提升至所選位元線偏壓BSV的位準，並且所選字元線SWL可以被降低至所選字元線偏壓WSV的位準。不鄰近於所選位元線SBL的未選位元線可以保持第二未選位元線偏壓BUSV2的位準，並且不鄰近於所選字元線SWL的未選字元線可以保持第二未選字元線偏壓WUSV2的位準。鄰近於所選位元線SBL的未選位元線UBL可以被降低至第一未選位元線偏壓BUSV1的位準，並且鄰近於所選字元線SWL的未選字元線UWL可以被提升至第一未選字元線偏壓WUSV1的位準。因此，圖2中所示的記憶體單元A所耦接到的位元線和字元線的電壓位準差可以是Va，並且記憶體單元B所耦接到的位元線和字元線的電壓位準差可以是Vb。當與VA相比時，可以將Va減小第一未選字元線偏壓WUSV1與第二未選字元線偏壓WUSV2之間的差，並且當與VB相比時，可以 將Vb減小第一未選位元線偏壓BUSV1與第二未選位元線偏壓BUSV2之間的差。因此，鄰近於目標記憶體單元T的記憶體單元A和B中的每一個的兩端的電壓位準差可以減小，並且干擾可以減低。
圖5示出圖示了依照實施例的半導體記憶體裝置3和記憶體單元陣列300的圖。在圖5中，記憶體單元陣列300可以包括多個位元線和多個字元線。多個記憶體單元可以分別耦接，在這裡所述多個位元線和所述多個字元線與彼此交叉。半導體記憶體裝置3可以透過選擇特定位元線和特定字元線來執行針對目標記憶體單元T的寫入操作或讀取操作。為了允許執行寫入操作或讀取操作，可以向所選位元線SBL施加所選位元線偏壓BSV，並且可以向所選字元線SWL施加所選字元線偏壓WSV。在本實施例中，為了防止或緩解鄰近於目標記憶體單元T的記憶體單元的干擾，可以向鄰近於所選位元線SBL的第一未選位元線UBL1施加第一未選位元線偏壓BUSV1。可以向不鄰近於所選位元線SBL的第二未選位元線UBL2施加第三未選位元線偏壓BUSV3，並且可以向第三未選位元線UBL3施加第二未選位元線偏壓BUSV2。第三未選位元線偏壓BUSV3可以具有在第一和第二未選位元線偏壓BUSV1和BUSV2之間的電壓位準。相比於第三未選位元線UBL3，第二未選位元線UBL2可以相對更加鄰近於所選位元線SBL。因此，透過向第二未選位元線UBL2施加具有低於第二未選位元線偏壓BUSV2的位準的第三未選位元線偏壓BUSV3，可以進一步減小由於耦接到第二未選位元線UBL2的記憶體單元所致的干擾的發生概率。在實施例中，半導體記憶體裝置3可以向未選位元線施加電壓，該電壓的位準在第一未選位元線偏壓BUSV1與第二未選位元線偏壓BUSV2之間與從所選位元線SBL到未選位元線的距離成比例地增加。
在本實施例中，為了防止或緩解鄰近於目標記憶體單元T的記憶體單元的干擾，可以向鄰近於所選字元線SWL的第一未選字元線UWL1施加第 一未選字元線偏壓WUSV1。可以向不鄰近於所選字元線SWL的第二未選字元線UWL2施加第三未選字元線偏壓WUSV3，並且可以向第三未選字元線UWL3施加第二未選字元線偏壓WUSV2。第三未選字元線偏壓WUSV3可以具有在第一和第二未選字元線偏壓WUSV1和WUSV2之間的電壓位準。相比於第三未選字元線UWL3，第二未選字元線UWL2可以相對更加鄰近於所選字元線SWL。因此，透過向第二未選字元線UWL2施加具有高於第二未選字元線偏壓WUSV2的位準的第三未選字元線偏壓WUSV3，可以進一步減小由於耦接到第二未選字元線UWL2的記憶體單元所致的干擾的發生概率。在實施例中，半導體記憶體裝置3可以向未選字元線施加電壓，該電壓的位準在第一未選字元線偏壓WUSV1與第二未選字元線偏壓WUSV2之間與從所選字元線SWL到未選字元線的距離成比例地減小。半導體記憶體裝置3可以包括用來向所選位元線和未選位元線施加所選位元線偏壓BSV、第一未選位元線偏壓BUSV1、第二未選位元線偏壓BUSV2和第三未選位元線偏壓BUSV3的位元線控制電路。半導體記憶體裝置3可以包括用來向所選字元線和未選字元線施加所選字元線偏壓WSV、第一未選字元線偏壓WUSV1、第二未選字元線偏壓WUSV2和第三未選字元線偏壓WUSV3的字元線控制電路。
圖6示出圖示了依照實施例的半導體記憶體裝置4的配置的圖。在圖6中，半導體記憶體裝置4可以包括記憶體單元陣列401和位元線控制電路402。記憶體單元陣列401可以包括多個全域位元線和多個位元線。所述多個位元線可以是多個存取線。位元線控制單元可以是存取線控制電路。在圖6中，記憶體單元陣列401可以包括第一全域位元線GBL1、第二全域位元線GBL2、第三全域位元線GBL3和第四全域位元線GBL4。記憶體單元陣列401可以包括多個位元線組。所述多個位元線組可以包括第一位元線組BG1、第二位元線組BG2和第三位元線組BG3，並且第一至第三位元線組BG1、BG2和BG3中的每 一個可以包括其數目對應於全域位元線的數目的位元線。第一至第三位元線組BG1、BG2和BG3中的每一個可以包括四條位元線。第一位元線組BG1的第一至第四位元線BL1、BL2、BL3和BL4可以分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接。第二位元線組BG2的第一至第四位元線BL5、BL6、BL7和BL8可以分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接，並且第二位元線組BG2的第一位元線BL5可以鄰近於第一位元線組BG1的第四位元線BL4。第三位元線組BG3的第一至第四位元線BL9、BL10、BL11和BL12可以分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接，並且第三位元線組BG3的第一位元線BL9可以鄰近於第二位元線組BG2的第四位元線BL8。雖然圖6示出三個位元線組，但是其它實施例不因此受限，並且可以具有四個或更多的位元線組。而且，雖然圖示了全域位元線的數目和被包括在每一個位元線組中的位元線的數目為4，但是在其它實施例中全域位元線的數目和被包括在每一個位元線組中的位元線的數目可以大於或小於4。
記憶體單元陣列401可以包括第一組開關411、第二組開關412和第三組開關413。第一組開關411可以基於第一組選擇信號GY1而將第一位元線組BG1的第一至第四位元線BL1、BL2、BL3和BL4分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接。例如，第一組開關411可以在第一組選擇信號GY1被致能時，將第一位元線組BG1的第一至第四位元線BL1、BL2、BL3和BL4分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接，並且在第一組選擇信號GY1被失能時，可能不將第一位元線組BG1的第一至第四位元線BL1、BL2、BL3和BL4分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接。
第二組開關412可以基於第二組選擇信號GY2而將第二位元線組BG2的第一至第四位元線BL5、BL6、BL7和BL8分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接。例如，第二組開關412可以在第二組選擇信號GY2被致能時，將第二位元線組BG2的第一至第四位元線BL5、BL6、BL7和BL8分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接，並且在第二組選擇信號GY2被失能時，可能不將第二位元線組BG2的第一至第四位元線BL5、BL6、BL7和BL8分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接。
第三組開關413可以基於第三組選擇信號GY3而將第三位元線組BG3的第一至第四位元線BL9、BL10、BL11和BL12分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接。例如，第三組開關413可以在第三組選擇信號GY3被致能時，將第三位元線組BG3的第一至第四位元線BL9、BL10、BL11和BL12分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接，並且在第三組選擇信號GY3被失能時，可能不將第三位元線組BG3的第一至第四位元線BL9、BL10、BL11和BL12分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接。
位元線控制電路402可以接收位元線選擇信號BLS。位元線控制電路402可以基於位元線選擇信號BLS而生成第一至第三組選擇信號GY1、GY2和GY3。位元線控制電路402可以選擇性地將第一至第三組選擇信號GY1、GY2和GY3致能以選擇其中包括所選位元線的位元線組。例如，當基於位元線選擇信號BLS而選擇第一位元線組BG1的第一至第四位元線BL1、BL2、BL3和BL4之一時，位元線控制電路402可以將第一組選擇信號GY1致能，並且將第二和第三組選擇信號GY2和GY3失能。當基於位元線選擇信號BLS而選擇第二位元線組BG2的第一至第四位元線BL5、BL6、BL7和BL8之一時，位元線控制電路 402可以將第二組選擇信號GY2致能，並且將第一和第三組選擇信號GY1和GY3失能。類似地，當基於位元線選擇信號BLS而選擇第三位元線組BG3的第一至第四位元線BL9、BL10、BL11和BL12之一時，位元線控制電路402可以將第三組選擇信號GY3致能，並且將第一和第二組選擇信號GY1和GY2失能。
位元線控制電路402可以基於位元線選擇信號BLS而以不同的位元線偏壓來驅動第一至第四全域位元線GBL1、GBL2、GBL3和GBL4。不同的位元線偏壓可以包括以下中的全部或一些：所選位元線偏壓BSV、第一未選位元線偏壓BUSV1、第二未選位元線偏壓BUSV2和第三未選位元線偏壓BUSV3。在實施例中，不同的位元線偏壓可以包括所選位元線偏壓BSV和第一未選位元線偏壓BUSV1。位元線控制電路402可以向基於位元線選擇信號BLS而選擇的位元線所耦接到的全域位元線施加所選位元線偏壓BSV。位元線控制電路402可以向未與基於位元線選擇信號BLS而選擇的位元線耦接的全域位元線施加第一未選位元線偏壓BUSV1。例如，當基於位元線選擇信號BLS而選擇第二位元線組BG2的第二位元線BL6時，位元線控制電路402可以向與第二位元線BL6耦接的第二全域位元線GBL2施加所選位元線偏壓BSV，並且可以向第一全域位元線GBL1、第三全域位元線GBL3和第四全域位元線GBL4施加第一未選位元線偏壓BUSV1。
記憶體單元陣列401可以包括未選電壓供應電路421、422和423。未選電壓供應電路421、422和423可以分別與第一至第三位元線組BG1、BG2和BG3耦接。未選電壓供應電路421、422和423可以分別基於第一組選擇信號GY1、第二組選擇信號GY2和第三組選擇信號GY3向第一至第三位元線組BG1、BG2和BG3的第一至第四位元線BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BL9、BL10、BL11和BL12施加第二未選位元線偏壓BUSV2。未選電壓供應電路421、422和423可以在第一至第三組選擇信號GY1、GY2和GY3被 失能時，向第一至第三位元線組BG1、BG2和BG3的第一至第四位元線BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BL9、BL10、BL11和BL12施加第二未選位元線偏壓BUSV2。例如，當第二組選擇信號GY2被致能並且第一和第三組選擇信號GY1和GY3被失能時，未選電壓供應電路421可以以第二未選位元線偏壓BUSV2來驅動第一位元線組BG1的第一至第四位元線BL1、BL2、BL3和BL4，並且未選電壓供應電路423可以以第二未選位元線偏壓BUSV2來驅動第三位元線組BG3的第一至第四位元線BL9、BL10、BL11和BL12。未選電壓供應電路422可能不向第二位元線組BG2的第一至第四位元線BL5、BL6、BL7和BL8施加第二未選位元線偏壓BUSV2。
在實施例中，不同的位元線偏壓可以包括所選位元線偏壓BSV、第一未選位元線偏壓BUSV1和第二未選位元線偏壓BUSV2。位元線控制電路402可以向基於位元線選擇信號BLS而選擇的位元線所耦接到的全域位元線施加所選位元線偏壓BSV。位元線控制電路402可以向鄰近於基於位元線選擇信號BLS而選擇的位元線的位元線所耦接到的全域位元線施加第一未選位元線偏壓BUSV1。位元線控制電路402可以向不鄰近於基於位元線選擇信號BLS而選擇的位元線的位元線所耦接到的全域位元線施加第二未選位元線偏壓BUSV2。例如，當基於位元線選擇信號BLS而選擇第二位元線組BG2的第二位元線BL6時，位元線控制電路402可以向與第二位元線BL6耦接的第二全域位元線GBL2施加所選位元線偏壓BSV。位元線控制電路402可以向分別與鄰近於第二位元線BL6的第一位元線BL5和第三位元線BL7耦接的第一全域位元線GBL1和第三全域位元線GBL3施加第一未選位元線偏壓BUSV1。位元線控制電路402可以向與不鄰近於第二位元線BL6的第四位元線BL8耦接的第四全域位元線GBL4施加第二未選位元線偏壓BUSV2。
在實施例中，不同的位元線偏壓可以包括所選位元線偏壓BSV、第一未選位元線偏壓BUSV1和第三未選位元線偏壓BUSV3。位元線控制電路402可以向基於位元線選擇信號BLS而選擇的位元線所耦接到的全域位元線施加所選位元線偏壓BSV。位元線控制電路402可以向鄰近於基於位元線選擇信號BLS而選擇的位元線的位元線所耦接到的全域位元線施加第一未選位元線偏壓BUSV1。位元線控制電路402可以向下面這樣的全域位元線施加第三未選位元線偏壓BUSV3，即不直接鄰近於基於位元線選擇信號BLS而選擇的位元線但是鄰近於與基於位元線選擇信號BLS而選擇的位元線直接相鄰的位元線的位元線所耦接到的全域位元線。例如，當基於位元線選擇信號BLS而選擇第二位元線組BG2的第二位元線BL6時，位元線控制電路402可以向與第二位元線BL6耦接的第二全域位元線GBL2施加所選位元線偏壓BSV。位元線控制電路402可以向分別與鄰近於第二位元線BL6的第一位元線BL5和第三位元線BL7耦接的第一全域位元線GBL1和第三全域位元線GBL3施加第一未選位元線偏壓BUSV1。位元線控制電路402可以向與不鄰近於第二位元線BL6但是鄰近於第三位元線BL7的第四位元線BL8耦接的第四全域位元線GBL4施加第三未選位元線偏壓BUSV3。
圖7示出圖示了依照實施例的半導體記憶體裝置5的配置的圖。在圖7中，半導體記憶體裝置5可以包括記憶體單元陣列501和位元線控制電路502。記憶體單元陣列501可以包括多個全域位元線和多個位元線。所述多個位元線可以是多個存取線。位元線控制單元可以是存取線控制電路。在圖7中，記憶體單元陣列501可以包括第一全域位元線GBL1、第二全域位元線GBL2、第三全域位元線GBL3、第四全域位元線GBL4、第五全域位元線GBL5、第六全域位元線GBL6、第七全域位元線GBL7和第八全域位元線GBL8。記憶體單元陣列501可以包括多個位元線組。所述多個位元線組可以包括第一位元線組 BG1、第二位元線組BG2和第三位元線組BG3，並且第一至第三位元線組BG1、BG2和BG3中的每一個可以包括其數目對應於全域位元線的數目的一半的位元線。第一至第三位元線組BG1、BG2和BG3中的每一個可以包括四條位元線。第一位元線組BG1的第一至第四位元線BL1、BL2、BL3和BL4可以分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接。第二位元線組BG2的第一至第四位元線BL5、BL6、BL7和BL8可以分別與第五至第八全域位元線GBL5、GBL6、GBL7和GBL8耦接，並且第二位元線組BG2的第一位元線BL5可以鄰近於第一位元線組BG1的第四位元線BL4。第三位元線組BG3的第一至第四位元線BL9、BL10、BL11和BL12可以分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接，並且第三位元線組BG3的第一位元線BL9可以鄰近於第二位元線組BG2的第四位元線BL8。雖然圖7示出三個位元線組，但是其它實施例不因此受限，並且可以具有四個或更多的位元線組。例如，如果存在鄰近於第三位元線組BG3的第四位元線組，則第四位元線組的位元線可以分別與第五至第八全域位元線GBL5、GBL6、GBL7和GBL8耦接，類似於第二位元線組BG2。
記憶體單元陣列501可以包括第一組開關511、第二組開關512和第三組開關513。第一組開關511可以基於第一組選擇信號GY1而將第一位元線組BG1的第一至第四位元線BL1、BL2、BL3和BL4分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接。第二組開關512可以基於第二組選擇信號GY2而將第二位元線組BG2的第一至第四位元線BL5、BL6、BL7和BL8分別與第五至第八全域位元線GBL5、GBL6、GBL7和GBL8耦接。第三組開關513可以基於第三組選擇信號GY3而將第三位元線組BG3的第一至第四位元線BL9、BL10、BL11和BL12分別與第一至第四全域位元線GBL1、GBL2、GBL3和GBL4耦接。
位元線控制電路502可以接收位元線選擇信號BLS。位元線控制電路502可以基於位元線選擇信號BLS而生成第一至第三組選擇信號GY1、GY2和GY3。位元線控制電路502可以選擇性地將第一至第三組選擇信號GY1、GY2和GY3致能以選擇其中包括所選位元線的位元線組。位元線控制電路502可以基於位元線選擇信號BLS而將至少一個組選擇信號致能。當選擇特定位元線時，位元線控制電路502可以不僅使所選位元線所屬於的位元線組的組選擇信號致能，而且還使鄰近於所選位元線的位元線所屬於的另一位元線組的組選擇信號一起致能。例如，當基於位元線選擇信號BLS而選擇第一位元線組BG1的第一至第三位元線BL1、BL2、和BL3之一時，位元線控制電路502可以將第一組選擇信號GY1致能。當基於位元線選擇信號BLS而選擇第二位元線組BG2的第二和第三位元線BL6和BL7之一時，位元線控制電路502可以使第二組選擇信號GY2致能。當基於位元線選擇信號BLS而選擇第三位元線組BG3的第二至第四位元線BL10、BL11和BL12中的任何一個時，位元線控制電路502可以使第三組選擇信號GY3致能。當基於位元線選擇信號BLS而選擇第一位元線組BG1的第四位元線BL4或第二位元線組BG2的第一位元線BL5時，位元線控制電路502可以使第一組選擇信號GY1和第二組選擇信號GY2一起致能。當基於位元線選擇信號BLS而選擇第二位元線組BG2的第四位元線BL8或第三位元線組BG3的第一位元線BL9時，位元線控制電路502可以使第二組選擇信號GY2和第三組選擇信號GY3一起致能。
位元線控制電路502可以基於位元線選擇信號BLS而以不同的位元線偏壓來驅動第一至第八全域位元線GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7和GBL8中的全部或一些。不同的位元線偏壓可以包括以下中的全部或一些：所選位元線偏壓BSV、第一未選位元線偏壓BUSV1、第二未選位元線偏壓BUSV2和第三未選位元線偏壓BUSV3。在實施例中，不同的位 元線偏壓可以包括所選位元線偏壓BSV和第一未選位元線偏壓BUSV1。位元線控制電路502可以向基於位元線選擇信號BLS而選擇的位元線所耦接到的全域位元線施加所選位元線偏壓BSV。位元線控制電路502可以向未與基於位元線選擇信號BLS而選擇的位元線耦接的全域位元線施加第一未選位元線偏壓BUSV1。
在實施例中，不同的位元線偏壓可以包括所選位元線偏壓BSV、第一未選位元線偏壓BUSV1和第二未選位元線偏壓BUSV2。位元線控制電路502可以向基於位元線選擇信號BLS而選擇的位元線所耦接到的全域位元線施加所選位元線偏壓BSV。位元線控制電路502可以向鄰近於基於位元線選擇信號BLS而選擇的位元線的位元線所耦接到的全域位元線施加第一未選位元線偏壓BUSV1。位元線控制電路502可以向不鄰近於基於位元線選擇信號BLS而選擇的位元線的位元線所耦接到的全域位元線施加第二未選位元線偏壓BUSV2。
在實施例中，不同的位元線偏壓可以包括所選位元線偏壓BSV、第一未選位元線偏壓BUSV1和第三未選位元線偏壓BUSV3。位元線控制電路502可以向基於位元線選擇信號BLS而選擇的位元線所耦接到的全域位元線施加所選位元線偏壓BSV。位元線控制電路502可以向鄰近於基於位元線選擇信號BLS而選擇的位元線的位元線所耦接到的全域位元線施加第一未選位元線偏壓BUSV1。位元線控制電路502可以向下面這樣的全域位元線施加第三未選位元線偏壓BUSV3，即不直接鄰近於基於位元線選擇信號BLS而選擇的位元線但是鄰近於與基於位元線選擇信號BLS所選擇的位元線直接相鄰的位元線的位元線所耦接到的全域位元線。
記憶體單元陣列501可以包括未選電壓供應電路521、522和523。未選電壓供應電路521、522和523可以分別與第一至第三位元線組BG1、 BG2和BG3耦接。未選電壓供應電路521、522和523可以分別基於第一組選擇信號GY1、第二組選擇信號GY2和第三組選擇信號GY3向第一至第三位元線組BG1、BG2和BG3的第一至第四位元線BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BL9、BL10、BL11和BL12施加第二未選位元線偏壓BUSV2。未選電壓供應電路521、522和523可以在第一至第三組選擇信號GY1、GY2和GY3被失能時，向第一至第三位元線組BG1、BG2和BG3的第一至第四位元線BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BL9、BL10、BL11和BL12施加第二未選位元線偏壓BUSV2。例如，當第二組選擇信號GY2被致能並且第一和第三組選擇信號GY1和GY3被失能時，未選電壓供應電路521可以以第二未選位元線偏壓BUSV2來驅動第一位元線組BG1的第一至第四位元線BL1、BL2、BL3和BL4，並且未選電壓供應電路523可以以第二未選位元線偏壓BUSV2來驅動第三位元線組BG3的第一至第四位元線BL9、BL10、BL11和BL12。未選電壓供應電路522可能不向第二位元線組BG2的第一至第四位元線BL5、BL6、BL7和BL8施加第二未選位元線偏壓BUSV2。
以下描述依照實施例的半導體記憶體裝置5的操作。當基於位元線選擇信號BLS而選擇第二位元線組BG2的第二位元線BL6時，位元線控制電路502可以使第二組選擇信號GY2致能並且使第一和第三組選擇信號GY1和GY3失能。未選電壓供應電路521和523可以基於被失能的第一和第三組選擇信號GY1和GY3而向第一位元線組BG1的第一至第四位元線BL1、BL2、BL3和BL4以及第三位元線組BG3的第一至第四位元線BL9、BL10、BL11和BL12施加第二未選位元線偏壓BUSV2。當基於位元線選擇信號BLS而選擇第二位元線BL6時，位元線控制電路502可以向第六全域位元線GBL6施加所選位元線偏壓BSV，並且可以向第五全域位元線GBL5、第七全域位元線GBL7和第八全域位元線GBL8施加第一未選位元線偏壓BUSV1。在實施例中，位元線控制電路502 可以向第六全域位元線GBL6施加所選位元線偏壓BSV，可以向第五全域位元線GBL5和第七全域位元線GBL7施加第一未選位元線偏壓BUSV1，並且可以向第八全域位元線GBL8施加第二未選位元線偏壓BUSV2。在實施例中，位元線控制電路502可以向第六全域位元線GBL6施加所選位元線偏壓BSV，可以向第五全域位元線GBL5和第七全域位元線GBL7施加第一未選位元線偏壓BUSV1，並且可以向第八全域位元線GBL8施加第三未選位元線偏壓BUSV3。
因此，所選第二位元線BL6可以與第六全域位元線GBL6耦接，並且以所選位元線偏壓BSV來驅動，並且在未選位元線之中鄰近於第二位元線BL6的第一和第三位元線BL5和BL7可以分別與第五和第七全域位元線GBL5和GBL7耦接，並且以第一未選位元線偏壓BUSV1來驅動。不鄰近於第二位元線BL6的第一位元線組BG1的第一至第四位元線BL1、BL2、BL3和BL4以及第三位元線組BG3的第一至第四位元線BL9、BL10、BL11和BL12可以以第二未選位元線偏壓BUSV2來驅動，並且第二位元線組BG2的第四位元線BL8可以與第八全域位元線GBL8耦接，並且以第一至第三未選位元線偏壓BUSV1、BUSV2和BUSV3之一來驅動。鄰近於所選第二位元線BL6的第一和第三位元線BL5和BL7可以以第一未選位元線偏壓BUSV1來驅動，該第一未選位元線偏壓BUSV1具有低於第二未選位元線偏壓BUSV2的位準，並且可以防止或緩解與第一和第三位元線BL5和BL7耦接的記憶體單元的干擾的發生。位元線控制電路502可以在選擇第一位元線組BG1的第一至第三位元線BL1、BL2和BL3、第二位元線組BG2的第三位元線BL7以及第三位元線組BG3的第二至第四位元線BL10、BL11和BL12時執行與以上所描述的類似的操作。
當基於位元線選擇信號BLS而選擇第二位元線組BG2的第一位元線BL5時，位元線控制電路502可以將第一和第二組選擇信號GY1和GY2二者致能並且將第三組選擇信號GY3失能。未選電壓供應電路523可以基於失能的第 三組選擇信號GY3而向第三位元線組BG3的第一至第四位元線BL9、BL10、BL11和BL12施加第二未選位元線偏壓BUSV2。位元線控制電路502可以向與第二位元線組BG2的第一位元線BL5耦接的第五全域位元線GBL5施加所選位元線偏壓BSV。位元線控制電路502可以向第四全域位元線GBL4和第六全域位元線GBL6施加第一未選位元線偏壓BUSV1，該第四全域位元線GBL4與鄰近於第一位元線BL5的第一位元線組BG1的第四位元線BL4耦接，該第六全域位元線GBL6與鄰近於第一位元線BL5的第二位元線組BG2的第二位元線BL6耦接。位元線控制電路502可以向第一至第三全域位元線GBL1、GBL2和GBL3以及第七和第八全域位元線GBL7和GBL8施加第一至第三未選位元線偏壓BUSV1、BUSV2和BUSV3中的一個，該第一至第三全域位元線GBL1、GBL2和GBL3與不鄰近於第一位元線BL5的第一位元線組BG1的第一至第三位元線BL1、BL2和BL3耦接，該第七和第八全域位元線GBL7和GBL8與不鄰近於第一位元線BL5的第二位元線組BG2的第三和第四位元線BL7和BL8耦接。雖然向第一至第三全域位元線GBL1、GBL2和GBL3以及第七和第八全域位元線GBL7和GBL8施加的電壓可以是第一至第三未選位元線偏壓BUSV1、BUSV2和BUSV3中的任何一個，但是當未選位元線的位置接近於所選位元線時具有相對低位準的未選位元線偏壓可以被施加到與未選位元線耦接的全域位元線。例如，位元線控制電路502可以向第四和第六全域位元線GBL4和GBL6施加第一未選位元線偏壓BUSV1，可以向第三和第七全域位元線GBL3和GBL7施加第三未選位元線偏壓BUSV3，並且可以向第一、第二和第八全域位元線GBL1、GBL2和GBL8施加第二未選位元線偏壓BUSV2。位元線控制電路502可以在選擇第一位元線組BG1的第四位元線BL4、第二位元線組BG2的第四位元線BL8和第三位元線組BG3的第一位元線BL9時執行與以上描述的類似的操作。
圖8示出圖示了依照實施例的半導體記憶體裝置6的配置的圖。在圖8中，半導體記憶體裝置6可以包括記憶體單元陣列601和字元線控制電路602。記憶體單元陣列601可以包括多個全域字元線和多個字元線。所述多個字元線可以是多個存取線。字元線控制單元可以是存取線控制電路。在圖8中，記憶體單元陣列601可以包括第一全域字元線GWL1、第二全域字元線GWL2、第三全域字元線GWL3和第四全域字元線GWL4。記憶體單元陣列601可以包括多個字元線組。所述多個字元線組可以包括第一字元線組WG1、第二字元線組WG2和第三字元線組WG3，並且第一至第三字元線組WG1、WG2和WG3中的每一個可以包括其數目對應於全域字元線的數目的字元線。第一至第三字元線組WG1、WG2和WG3中的每一個可以包括四條字元線。第一字元線組WG1的第一至第四字元線WL1、WL2、WL3和WL4可以分別與第一至第四全域字元線GWL1、GWL2、GWL3和GWL4耦接。第二字元線組WG2的第一至第四字元線WL5、WL6、WL7和WL8可以分別與第一至第四全域字元線GWL1、GWL2、GWL3和GWL4耦接，並且第二字元線組WG2的第一字元線WL5可以鄰近於第一字元線組WG1的第四字元線WL4。第三字元線組WG3的第一至第四字元線WL9、WL10、WL11和WL12可以分別與第一至第四全域字元線GWL1、GWL2、GWL3和GWL4耦接，並且第三字元線組WG3的第一字元線WL9可以鄰近於第二字元線組WG2的第四字元線WL8。雖然圖8示出三個字元線組，但是其它實施例不因此受限，並且可以具有四個或更多的字元線組。而且，雖然圖示了全域字元線的數目和被包括在每一個字元線組中的字元線的數目為4，但是在其它實施例中全域字元線的數目和被包括在每一個字元線組中的字元線的數目可以大於或小於4。
記憶體單元陣列601可以包括第一組開關611、第二組開關612和第三組開關613。第一組開關611可以基於第一組選擇信號GX1而將第一字元線 組WG1的第一至第四字元線WL1、WL2、WL3和WL4分別與第一至第四全域字元線GWL1、GWL2、GWL3和GWL4耦接。第二組開關612可以基於第二組選擇信號GX2而將第二字元線組WG2的第一至第四字元線WL5、WL6、WL7和WL8分別與第一至第四全域字元線GWL1、GWL2、GWL3和GWL4耦接。第三組開關613可以基於第三組選擇信號GX3而將第三字元線組WG3的第一至第四字元線WL9、WL10、WL11和WL12分別與第一至第四全域字元線GWL1、GWL2、GWL3和GWL4耦接。
字元線控制電路602可以接收字元線選擇信號WLS。字元線控制電路602可以基於字元線選擇信號WLS而生成第一至第三組選擇信號GX1、GX2和GX3。字元線控制電路602可以選擇性地將第一至第三組選擇信號GX1、GX2和GX3致能以選擇其中包括基於字元線選擇信號WLS而選擇的字元線的字元線組。
字元線控制電路602可以基於字元線選擇信號WLS而以不同的字元線偏壓來驅動第一至第四全域字元線GWL1、GWL2、GWL3和GWL4。不同的字元線偏壓可以包括以下中的全部或一些：所選字元線偏壓WSV、第一未選字元線偏壓WUSV1、第二未選字元線偏壓WUSV2和第三未選字元線偏壓WUSV3。在實施例中，不同的字元線偏壓可以包括所選字元線偏壓WSV和第一未選字元線偏壓WUSV1。字元線控制電路602可以向基於字元線選擇信號WLS而選擇的字元線所耦接到的全域字元線施加所選字元線偏壓WSV。字元線控制電路602可以向未與基於字元線選擇信號WLS而選擇的字元線所耦接到的全域字元線施加第一未選字元線偏壓WUSV1。例如，當基於字元線選擇信號WLS而選擇第二字元線組WG2的第二字元線WL6時，字元線控制電路602可以向與第二字元線WL6耦接的第二全域字元線GWL2施加所選字元線偏壓WSV， 並且可以向第一全域字元線GWL1、第三全域字元線GWL3和第四全域字元線GWL4施加第一未選字元線偏壓WUSV1。
在實施例中，不同的字元線偏壓可以包括所選字元線偏壓WSV、第一未選字元線偏壓WUSV1和第二未選字元線偏壓WUSV2。字元線控制電路602可以向基於字元線選擇信號WLS而選擇的字元線所耦接到的全域字元線施加所選字元線偏壓WSV。字元線控制電路602可以向鄰近於基於字元線選擇信號WLS而選擇的字元線的字元線所耦接到的全域字元線施加第一未選字元線偏壓WUSV1。字元線控制電路602可以向不鄰近於基於字元線選擇信號WLS而選擇的字元線的字元線所耦接到的全域字元線施加第二未選字元線偏壓WUSV2。例如，當基於字元線選擇信號WLS而選擇第二字元線組WG2的第二字元線WL6時，字元線控制電路602可以向與第二字元線WL6耦接的第二全域字元線GWL2施加所選字元線偏壓WSV。字元線控制電路602可以向分別與鄰近於第二字元線WL6的第一字元線WL5和第三字元線WL7耦接的第一全域字元線GWL1和第三全域字元線GWL3施加第一未選字元線偏壓WUSV1。字元線控制電路602可以向與不鄰近於第二字元線WL6的第四字元線WL8耦接的第四全域字元線GWL4施加第二未選字元線偏壓WUSV2。
在實施例中，不同的字元線偏壓可以包括所選字元線偏壓WSV、第一未選字元線偏壓WUSV1和第三未選字元線偏壓WUSV3。字元線控制電路602可以向基於字元線選擇信號WLS而選擇的字元線所耦接到的全域字元線施加所選字元線偏壓WSV。字元線控制電路602可以向鄰近於基於字元線選擇信號WLS而選擇的字元線的字元線所耦接到的全域字元線施加第一未選字元線偏壓WUSV1。字元線控制電路602可以向下面這樣的全域字元線施加第三未選字元線偏壓WUSV3，即不直接鄰近於基於字元線選擇信號WLS而選擇的字元線但是鄰近於與基於字元線選擇信號WLS而選擇的字元線直接相鄰的字元 線的字元線所耦接到的全域字元線。例如，當基於字元線選擇信號WLS而選擇第二字元線組WG2的第二字元線WL6時，字元線控制電路602可以向與第二字元線WL6耦接的第二全域字元線GWL2施加所選字元線偏壓WSV。字元線控制電路602可以向分別與鄰近於第二字元線WL6的第一字元線WL5和第三字元線WL7耦接的第一全域字元線GWL1和第三全域字元線GWL3施加第一未選字元線偏壓WUSV1。字元線控制電路602可以向與不鄰近於第二字元線WL6但是鄰近於第三字元線WL7的第四字元線WL8耦接的第四全域字元線GWL4施加第三未選字元線偏壓WUSV3。
記憶體單元陣列601可以包括未選電壓供應電路621、622和623。未選電壓供應電路621、622和623可以分別基於第一組選擇信號GX1、第二組選擇信號GX2和第三組選擇信號GX3向第一至第三字元線組WG1、WG2和WG3的第一至第四字元線WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10、WL11和WL12施加第二未選字元線偏壓WUSV2。未選電壓供應電路621、622和623可以在第一至第三組選擇信號GX1、GX2和GX3被失能時，向第一至第三字元線組WG1、WG2和WG3的第一至第四字元線WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10、WL11和WL12施加第二未選字元線偏壓WUSV2。
圖9示出圖示了依照實施例的半導體記憶體裝置7的配置的圖。在圖9中，半導體記憶體裝置7可以包括記憶體單元陣列701和字元線控制電路702。記憶體單元陣列701可以包括多個全域字元線和多個字元線。所述多個字元線可以是多個存取線。字元線控制單元可以是存取線控制電路。在圖9中，記憶體單元陣列701可以包括第一全域字元線GWL1、第二全域字元線GWL2、第三全域字元線GWL3、第四全域字元線GWL4、第五全域字元線GWL5、第六全域字元線GWL6、第七全域字元線GWL7和第八全域字元線GWL8。記憶體單 元陣列701可以包括多個字元線組。所述多個字元線組可以包括第一字元線組WG1、第二字元線組WG2和第三字元線組WG3，並且第一至第三字元線組WG1、WG2和WG3中的每一個可以包括其數目對應於全域字元線的數目的一半的字元線。第一至第三字元線組WG1、WG2和WG3中的每一個可以包括四條字元線。第一字元線組WG1的第一至第四字元線WL1、WL2、WL3和WL4可以分別與第一至第四全域字元線GWL1、GWL2、GWL3和GWL4耦接。第二字元線組WG2的第一至第四字元線WL5、WL6、WL7和WL8可以分別與第五至第八全域字元線GWL5、GWL6、GWL7和GWL8耦接，並且第二字元線組WG2的第一字元線WL5可以鄰近於第一字元線組WG1的第四字元線WL4。第三字元線組WG3的第一至第四字元線WL9、WL10、WL11和WL12可以分別與第一至第四全域字元線GWL1、GWL2、GWL3和GWL4耦接，並且第三字元線組WG3的第一字元線WL9可以鄰近於第二字元線組WG2的第四字元線WL8。雖然圖9示出三個字元線組，但是其它實施例不因此受限，並且可以具有四個或更多的字元線組。例如，如果存在鄰近於第三字元線組WG3的第四字元線組，則第四字元線組的字元線可以分別與第五至第八全域字元線GWL5、GWL6、GWL7和GWL8耦接，類似於第二字元線組WG2。
記憶體單元陣列701可以包括第一組開關711、第二組開關712和第三組開關713。第一組開關711可以基於第一組選擇信號GX1而將第一字元線組WG1的第一至第四字元線WL1、WL2、WL3和WL4分別與第一至第四全域字元線GWL1、GWL2、GWL3和GWL4耦接。第二組開關712可以基於第二組選擇信號GX2而將第二字元線組WG2的第一至第四字元線WL5、WL6、WL7和WL8分別與第五至第八全域字元線GWL5、GWL6、GWL7和GWL8耦接。第三組開關713可以基於第三組選擇信號GX3而將第三字元線組WG3的第一至第四 字元線WL9、WL10、WL11和WL12分別與第一至第四全域字元線GWL1、GWL2、GWL3和GWL4耦接。
字元線控制電路702可以接收字元線選擇信號WLS。字元線控制電路702可以基於字元線選擇信號WLS而生成第一至第三組選擇信號GX1、GX2和GX3。字元線控制電路702可以基於字元線選擇信號WLS而選擇性地將第一至第三組選擇信號GX1、GX2和GX3致能。字元線控制電路702可以基於字元線選擇信號WLS而將至少一個組選擇信號致能。當選擇特定字元線時，字元線控制電路702可以不僅使包括所選字元線的字元線組的組選擇信號致能，而且還使鄰近於所選字元線的字元線所屬於的另一字元線組的組選擇信號一起致能。例如，當基於字元線選擇信號WLS而選擇第一字元線組WG1的第一至第三字元線WL1、WL2和WL3之一時，字元線控制電路702可以將第一組選擇信號GX1致能。當基於字元線選擇信號WLS而選擇第二字元線組WG2的第二和第三字元線WL6和WL7之一時，字元線控制電路702可以將第二組選擇信號GX2致能。當基於字元線選擇信號WLS而選擇第三字元線組WG3的第二至第四字元線WL10、WL11和WL12中的任何一個時，字元線控制電路702可以將第三組選擇信號GX3致能。當基於字元線選擇信號WLS而選擇第一字元線組WG1的第四字元線WL4或第二字元線組WG2的第一字元線WL5時，字元線控制電路702可以使第一組選擇信號GX1和第二組選擇信號GX2一起致能。當基於字元線選擇信號WLS而選擇第二字元線組WG2的第四字元線WL8或第三字元線組WG3的第一字元線WL9時，字元線控制電路702可以使第二組選擇信號GX2和第三組選擇信號GX3一起致能。
字元線控制電路702可以基於字元線選擇信號WLS而以不同的字元線偏壓來驅動第一至第八全域字元線GWL1、GWL2、GWL3、GWL4、GWL5、GWL6、GWL7和GWL8中的全部或一些。不同的字元線偏壓可以包括 以下中的全部或一些：所選字元線偏壓WSV、第一未選字元線偏壓WUSV1、第二未選字元線偏壓WUSV2和第三未選字元線偏壓WUSV3。在實施例中，不同的字元線偏壓可以包括所選字元線偏壓WSV和第一未選字元線偏壓WUSV1。字元線控制電路702可以向基於字元線選擇信號WLS而選擇的字元線所耦接到的全域字元線施加所選字元線偏壓WSV。字元線控制電路702可以向未與基於字元線選擇信號WLS而選擇的字元線耦接的全域字元線施加第一未選字元線偏壓WUSV1。
在實施例中，不同的字元線偏壓可以包括所選字元線偏壓WSV、第一未選字元線偏壓WUSV1和第二未選字元線偏壓WUSV2。字元線控制電路702可以向基於字元線選擇信號WLS而選擇的字元線所耦接到的全域字元線施加所選字元線偏壓WSV。字元線控制電路702可以向鄰近於基於字元線選擇信號WLS而選擇的字元線的字元線所耦接到的全域字元線施加第一未選字元線偏壓WUSV1。字元線控制電路702可以向不鄰近於基於字元線選擇信號WLS而選擇的字元線的字元線所耦接到的全域字元線施加第二未選字元線偏壓WUSV2。
在實施例中，不同的字元線偏壓可以包括所選字元線偏壓WSV、第一未選字元線偏壓WUSV1和第三未選字元線偏壓WUSV3。字元線控制電路702可以向基於字元線選擇信號WLS而選擇的字元線所耦接到的全域字元線施加所選字元線偏壓WSV。字元線控制電路702可以向鄰近於基於字元線選擇信號WLS而選擇的字元線的字元線所耦接到的全域字元線施加第一未選字元線偏壓WUSV1。字元線控制電路702可以向下面這樣的全域字元線施加第三未選字元線偏壓WUSV3，即不直接鄰近於基於字元線選擇信號WLS而選擇的字元線但是鄰近於與基於字元線選擇信號WLS所選擇的字元線直接相鄰的字元線的字元線所耦接到的全域字元線。
記憶體單元陣列701可以包括未選電壓供應電路721、722和723。未選電壓供應電路721、722和723可以分別基於第一組選擇信號GX1、第二組選擇信號GX2和第三組選擇信號GX3向第一至第三字元線組WG1、WG2和WG3的第一至第四字元線WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10、WL11和WL12施加第二未選字元線偏壓WUSV2。未選電壓供應電路721、722和723可以在第一至第三組選擇信號GX1、GX2和GX3被失能時，向第一至第三字元線組WG1、WG2和WG3的第一至第四字元線WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10、WL11和WL12施加第二未選字元線偏壓WUSV2。例如，當第二組選擇信號GX2被致能並且第一和第三組選擇信號GX1和GX3被失能時，未選電壓供應電路721可以以第二未選字元線偏壓WUSV2來驅動第一字元線組WG1的第一至第四字元線WL1、WL2、WL3和WL4，並且未選電壓供應電路723可以以第二未選字元線偏壓WUSV2來驅動第三字元線組WG3的第一至第四字元線WL9、WL10、WL11和WL12。未選電壓供應電路722可能不向第二字元線組WG2的第一至第四字元線WL5、WL6、WL7和WL8施加第二未選字元線偏壓WUSV2。
以下描述依照實施例的半導體記憶體裝置7的操作。當基於字元線選擇信號WLS而選擇第二字元線組WG2的第二字元線WL6時，字元線控制電路702可以將第二組選擇信號GX2致能並且將第一和第三組選擇信號GX1和GX3失能。未選電壓供應電路721和723可以基於被失能的第一和第三組選擇信號GX1和GX3而向第一字元線組WG1的第一至第四字元線WL1、WL2、WL3和WL4以及第三字元線組WG3的第一至第四字元線WL9、WL10、WL11和WL12施加第二未選字元線偏壓WUSV2。當基於字元線選擇信號WLS而選擇第二字元線WL6時，字元線控制電路702可以向第六全域字元線GWL6施加所選字元線偏壓WSV，並且可以向第五全域字元線GWL5、第七全域字元線GWL7和第八 全域字元線GWL8施加第一未選字元線偏壓WUSV1。在實施例中，字元線控制電路702可以向第六全域字元線GWL6施加所選字元線偏壓WSV，可以向第五全域字元線GWL5和第七全域字元線GWL7施加第一未選字元線偏壓WUSV1，並且可以向第八全域字元線GWL8施加第二未選字元線偏壓WUSV2。在實施例中，字元線控制電路702可以向第六全域字元線GWL6施加所選字元線偏壓WSV，可以向第五全域字元線GWL5和第七全域字元線GWL7施加第一未選字元線偏壓WUSV1，並且可以向第八全域字元線GWL8施加第三未選字元線偏壓WUSV3。
因此，所選第二字元線WL6可以與第六全域字元線GWL6耦接，並且以所選字元線偏壓WSV來驅動，並且在未選字元線之中鄰近於第二字元線WL6的第一和第三字元線WL5和WL7可以分別與第五和第七全域字元線GWL5和GWL7耦接，並且以第一未選字元線偏壓WUSV1來驅動。不鄰近於第二字元線WL6的第一字元線組WG1的第一至第四字元線WL1、WL2、WL3和WL4以及第三字元線組WG3的第一至第四字元線WL9、WL10、WL11和WL12可以以第二未選字元線偏壓WUSV2來驅動，並且第二字元線組WG2的第四字元線WL8可以與第八全域字元線GWL8耦接，並且以第一至第三未選字元線偏壓WUSV1、WUSV2和WUSV3之一來驅動。鄰近於所選第二字元線WL6的第一和第三字元線WL5和WL7可以以第一未選字元線偏壓WUSV1來驅動，該第一未選字元線偏壓WUSV1具有低於第二未選字元線偏壓WUSV2的位準，並且可以防止或緩解與第一和第三字元線WL5和WL7耦接的記憶體單元的干擾的發生。字元線控制電路702可以在選擇第一字元線組WG1的第一至第三字元線WL1、WL2和WL3、第二字元線組WG2的第三字元線WL7以及第三字元線組WG3的第二至第四字元線WL10、WL11和WL12時執行與以上所描述的類似的操作。
當基於字元線選擇信號WLS而選擇第二字元線組WG2的第一字元線WL5時，字元線控制電路702可以使第一和第二組選擇信號GX1和GX2一起致能並且使第三組選擇信號GX3失能。未選電壓供應電路423可以基於失能的第三組選擇信號GX3而向第三字元線組WG3的第一至第四字元線WL9、WL10、WL11和WL12施加第二未選字元線偏壓WUSV2。字元線控制電路702可以向與第二字元線組WG2的第一字元線WL5耦接的第五全域字元線GWL5施加所選字元線偏壓WSV。字元線控制電路702可以向第四全域字元線GWL4和第六全域字元線GWL6施加第一未選字元線偏壓WUSV1，該第四全域字元線GWL4與鄰近於第一字元線WL5的第一字元線組WG1的第四字元線WL4耦接，該第六全域字元線GWL6與鄰近於第一字元線WL5的第二字元線組WG2的第二字元線WL6耦接。字元線控制電路702可以向第一至第三全域字元線GWL1、GWL2和GWL3以及第七和第八全域字元線GWL7和GWL8施加第一至第三未選字元線偏壓WUSV1、WUSV2和WUSV3中的一個，該第一至第三全域字元線GWL1、GWL2和GWL3與不鄰近於第一字元線WL5的第一字元線組WG1的第一至第三字元線WL1、WL2和WL3耦接，該第七和第八全域字元線GWL7和GWL8與不鄰近於第一字元線WL5的第二字元線組WG2的第三和第四字元線WL7和WL8耦接。雖然向第一至第三全域字元線GWL1、GWL2和GWL3以及第七和第八全域字元線GWL7和GWL8施加的電壓可以是第一至第三未選字元線偏壓WUSV1、WUSV2和WUSV3中的任何一個，但是當未選字元線的位置接近於所選字元線時具有相對高位準的未選字元線偏壓可以被施加到與未選字元線耦接的全域字元線。例如，字元線控制電路702可以向第四和第六全域字元線GWL4和GWL6施加第一未選字元線偏壓WUSV1，可以向第三和第七全域字元線GWL3和GWL7施加第三未選字元線偏壓WUSV3，並且可以向第一、第二和第八全域字元線GWL1、GWL2和GWL8施加第二未選字元線偏壓WUSV2。 字元線控制電路702可以在選擇第一字元線組WG1的第四字元線WL4、第二字元線組WG2的第四字元線WL8和第三字元線組WG3的第一字元線WL9時執行與以上描述的類似的操作。
圖10示出圖示了依照一些實施例的包括半導體記憶體裝置的記憶體卡的圖。參照圖10，記憶體卡系統4100可以包括控制器4110、記憶體4120和介面構件4130。控制器4110和記憶體4120可以配置成交換命令和/或資料。例如，記憶體4120可以使用在儲存要由控制器4110執行的命令和/或用戶資料中。
記憶體卡系統4100可以儲存記憶體4120中的資料，或者從記憶體4120向外部輸出資料。記憶體4120可以包括根據以上描述的實施例的半導體記憶體裝置。
介面構件4130可以控制來自/去往外部的資料的輸入/輸出。記憶體卡系統4100可以是多媒體卡(MMC)、安全數位卡(SD)或可攜式資料儲存設備。
圖11示出幫助解釋依照一些實施例的包括半導體記憶體裝置的電子裝置的方塊圖。參照圖11，電子裝置4200可以包括處理器4210、記憶體4220和輸入/輸出設備4230。處理器4210、記憶體4220和輸入/輸出設備4230可以透過總線4246耦接。
記憶體4220可以從處理器4210接收控制信號。記憶體4220可以儲存用於處理器4210的操作的代碼和資料。記憶體4220可以用於儲存要透過總線4246存取的資料。記憶體4220可以包括根據以上描述的實施例的半導體記憶體裝置。為了得到詳細實現和修改，可以提供附加的電路和控制信號。
電子裝置4200可以配置使用記憶體4220的各種電子控制裝置。例如，電子裝置4200可以使用在電腦系統、無線通信設備(例如PDA)、膝上型電腦、筆記本電腦、網絡平板電腦、無線電話、可攜式電話、數位音樂播放 器、MP3播放器、導航儀、固態硬碟(SSD)、家用電器或能夠在無線情境下傳送和接收訊息的所有設備中。
以下呈現參照圖12和13針對電子裝置4200的詳細實現和修改示例的描述。
圖12示出圖示了依照一些實施例的包括半導體記憶體裝置的資料儲存設備的方塊圖。參照圖12，可以提供資料儲存設備，諸如固態硬碟(SSD)4311。固態硬碟(SSD)4311可以包括介面4313、控制器4315、非揮發性記憶體4318和緩衝記憶體4319。
固態硬碟4311是透過使用半導體裝置來儲存訊息的設備。當與硬碟(HDD)相比時，固態硬碟4311提供以下優點：速度高，此外，機械延遲、故障率、熱生成和雜訊產生減小，以及可以實現小型化和輕量。固態硬碟4311可以被廣泛地使用在筆記型PC、小筆電、桌上型PC、MP3播放器或可攜式儲存設備中。
控制器4315可以鄰近於介面4313而形成，並且電氣耦接到介面4313。控制器4315可以是包括記憶體控制器和緩衝控制器的微處理器。非揮發性記憶體4318可以鄰近於控制器4315而形成，並且經由連接端子T電氣耦接到控制器4315。固態硬碟4311的資料儲存容量可以對應於非揮發性記憶體4318。緩衝記憶體4319可以鄰近於控制器4315而形成，並且電氣耦接到控制器4315。
介面4313可以耦接到主機4302，並且起到傳送和接收諸如資料之類的電氣信號的作用。例如，介面4313可以是使用與SATA、IDE、SCSI和/或其組合相同的協定的設備。非揮發性記憶體4318可以經由控制器4315耦接到介面4313。
非揮發性記憶體4318可以起到儲存透過介面4313接收的資料的作用。非揮發性記憶體4318中的每一個可以包括根據以上描述的實施例的半導 體記憶體裝置。非揮發性記憶體4318具有以下特性：即使至固態硬碟4311的電源被切斷，也保留儲存在其中的資料。
緩衝記憶體4319可以包括揮發性記憶體或非揮發性記憶體。揮發性記憶體可以是DRAM和/或SRAM。非揮發性記憶體可以包括根據以上描述的實施例的半導體記憶體裝置1。
當與非揮發性記憶體4318的操作速度相比時，介面4313的資料處理速度可以相對更快。緩衝記憶體4319可以起到臨時儲存資料的作用。透過介面4313接收的資料可以經由控制器4315被臨時儲存在緩衝記憶體4319中，並且然後遵照非揮發性記憶體4318的資料記錄速度而被永久儲存在非揮發性記憶體4318中。
在儲存於非揮發性記憶體4318中的資料之中被頻繁使用的資料可以被提前讀取並且臨時儲存在緩衝記憶體4319中。即，緩衝記憶體4319可以起到增加有效操作速度並且減小固態硬碟4311的錯誤發生率的作用。
圖13示出圖示了依照一些實施例的包括半導體記憶體裝置的電子系統的方塊圖。參照圖13，電子系統4400可以包括主體4410、微處理器單元4420、電力單元4430、功能單元4440和顯示控制器單元4450。
主體4410可以是由印刷電路板(PCB)形成的母板。可以將微處理器單元4420、電力單元4430、功能單元4440和顯示控制器單元4450安裝到主體4410。顯示單元4460可以佈置在主體4410內部或在主體4410外部。例如，顯示單元4460可以佈置在主體4410的表面上，並且顯示由顯示控制器單元4450處理的圖像。
電力單元4430可以起到從外部電池等接收電壓，將電壓劃分成期望的電壓位準，並且向微處理器單元4420、功能單元4440、顯示控制器單元4450等供應經劃分的電壓的作用。微處理器單元4420可以從電力單元4430接收 電壓，並且控制功能單元4440和顯示單元4460。功能單元4440可以執行電子系統4400的各種功能。例如，在電子系統4400是可攜式電話的情況下，功能單元4440可以包括能夠執行可攜式電話的功能的各種組件元件，所述功能諸如撥號、透過與外部設備4470的通信至顯示單元4460的圖像輸出、至揚聲器的語音輸出等等。在相機被一起安裝的情況下，功能單元4440還可以起到相機圖像處理器的作用。
在電子系統4400與記憶體卡等耦接以擴展容量的情況下，功能單元4440可以是記憶體卡控制器。功能單元4440可以透過有線或無線通信單元4480與外部設備4470交換信號。在電子系統4400需要USB等以擴大功能性的情況下，功能單元4440可以起到介面控制器的作用。依照以上描述的實施例的半導體記憶體裝置可以被用作微處理器單元4420和功能單元4440中的至少任何一個。
雖然以上已經描述了各種實施例，但是本領域技術人員將理解到，所描述的實施例僅僅代表有限數目的可能實施例。相應地，本文所描述的用於防止或緩解干擾的半導體記憶體裝置不應當基於所描述的實施例而受限。
BSV:所選位元線偏壓
BUSV1:第一未選位元線偏壓
BUSV2:第二未選位元線偏壓
SBL:所選位元線
SWL:所選字元線
UBL:未選位元線
UWL:未選字元線
Va:電壓位準差
Vb:電壓位準差
WSV:所選字元線偏壓
WUSV1:第一未選字元線偏壓
WUSV2:第二未選字元線偏壓

Claims (11)

  1. 一種半導體記憶體裝置，包括：存取線控制電路，所述存取線控制電路配置成向與目標記憶體單元耦接的所選存取線施加所選偏壓，並且配置成向鄰近於所述所選存取線的未選存取線施加第一未選偏壓，其中，向不鄰近於所述所選存取線的未選存取線施加第二未選偏壓，其中，所述所選偏壓對應於寫入電壓和讀取電壓中的至少一個。
  2. 一種半導體記憶體裝置，包括：存取線控制電路，所述存取線控制電路配置成向與目標記憶體單元耦接的所選位元線施加所選偏壓，並且配置成向鄰近於所述所選位元線的未選位元線施加第一未選偏壓，其中，向不鄰近於所述所選位元線的未選位元線施加第二未選偏壓，其中，所述第一未選偏壓低於所述第二未選偏壓，以及其中，所述第二未選偏壓低於所述所選偏壓。
  3. 一種半導體記憶體裝置，包括：存取線控制電路，所述存取線控制電路配置成向與目標記憶體單元耦接的所選字元線施加所選偏壓，並且配置成向鄰近於所述所選字元線的未選字元線施加第一未選偏壓，其中，向不鄰近於所述所選字元線的未選字元線施加第二未選偏壓， 其中，所述第一未選偏壓高於所述第二未選偏壓，以及其中，所述第二未選偏壓高於所述所選偏壓。
  4. 一種半導體記憶體裝置，包括：位元線控制電路，所述位元線控制電路配置成向與目標記憶體單元耦接的所選位元線施加所選位元線偏壓，並且配置成向鄰近於所述所選位元線的未選位元線施加第一未選位元線偏壓；以及字元線控制電路，所述字元線控制電路配置成向與所述目標記憶體單元耦接的所選字元線施加所選字元線偏壓，並且配置成向鄰近於所述所選字元線的未選字元線施加第一未選字元線偏壓，其中，向不鄰近於所述所選位元線的未選位元線施加第二未選位元線偏壓，以及其中，向不鄰近於所述所選字元線的未選字元線施加第二未選字元線偏壓。
  5. 如請求項4所述的半導體記憶體裝置，其中，所述第一未選位元線偏壓低於所述第二未選位元線偏壓，並且其中，所述第二未選位元線偏壓低於所述所選位元線偏壓。
  6. 如請求項4所述的半導體記憶體裝置，其中，所述第一未選字元線偏壓高於所述第二未選字元線偏壓，並且其中，所述第二未選字元線偏壓高於所述所選字元線偏壓。
  7. 如請求項4所述的半導體記憶體裝置，其中，所述所選位元線偏壓和所述所選字元線偏壓之差對應於寫入電壓和讀取電壓中的至少一個。
  8. 一種半導體記憶體裝置，包括：位元線控制電路，所述位元線控制電路配置成向與目標記憶體單元耦接的所選位元線施加所選位元線偏壓，並且配置成施加位元線電壓，所述位元線電壓具有在第一未選位元線偏壓與第二未選位元線偏壓之間的電壓位準，所述電壓位準與從所述所選位元線到所述位元線電壓被施加到的未選位元線的距離成比例地變高；以及字元線控制電路，所述字元線控制電路配置成向與所述目標記憶體單元耦接的所選字元線施加所選字元線偏壓，並且配置成施加字元線電壓，所述字元線電壓具有在第一未選字元線偏壓與第二未選字元線偏壓之間的電壓位準，所述電壓位準與從所述所選字元線到所述字元線電壓被施加到的未選字元線的距離成比例地變低。
  9. 如請求項8所述的半導體記憶體裝置，其中，所述第一未選位元線偏壓低於所述第二未選位元線偏壓，並且其中，所述第二未選位元線偏壓低於所述所選位元線偏壓。
  10. 如請求項8所述的半導體記憶體裝置，其中，所述第一未選字元線偏壓高於所述第二未選字元線偏壓，並且其中，所述第二未選字元線偏壓高於所述所選字元線偏壓。
  11. 如請求項8所述的半導體記憶體裝置，其中，所述所選位元線偏壓與所述所選字元線偏壓之差對應於寫入電壓和讀取電壓中的至少一個。
TW107144330A 2018-03-27 2018-12-10 用於防止干擾的半導體記憶體裝置 TWI778188B (zh)

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