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TWI774097B - 雙極接面電晶體及其形成方法 - Google Patents

雙極接面電晶體及其形成方法 Download PDF

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TWI774097B
TWI774097B TW109136881A TW109136881A TWI774097B TW I774097 B TWI774097 B TW I774097B TW 109136881 A TW109136881 A TW 109136881A TW 109136881 A TW109136881 A TW 109136881A TW I774097 B TWI774097 B TW I774097B
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dielectric layer
bjt
layer
dielectric
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郭俊聰
盧玠甫
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台灣積體電路製造股份有限公司
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Abstract

本發明的各種實施例針對形成雙極接面電晶體(BJT)的 方法。沉積介電膜於基底上方且包括下部介電層、上部介電層以及在下部介電層與上部介電層之間的中間介電層。沉積第一半導體層於介電膜上方且隨後圖案化以形成暴露介電膜的開口。經由開口對上部介電層執行第一蝕刻，以使開口延伸至中間介電層。此外，第一蝕刻在中間介電層上停止且側向地底切第一半導體層。執行額外蝕刻以使開口延伸至基底。在開口中堆疊且填充形成下部基極結構及射極，並圖案化第一半導體層以形成上部基極結構。

Description

雙極接面電晶體及其形成方法
本發明的各種實施例是有關於雙極接面電晶體及其形成方法。
雙極接面電晶體(Bipolar junction transistor；BJT)通常用於高頻應用的數位及模擬積體電路元件中。BJT包括共用稱為基極的陰極或陽極區的兩個PN接面。所述基極分離分別稱為射極及集極的兩個區。射極及集極具有彼此相同的摻雜型且具有與基極相對的摻雜型。視基極、集極以及射極的摻雜型而定，BJT可以是NPN BJT或PNP BJT。
依據本發明的各種實施例提出一種雙極接面電晶體(BJT)，包括：基底；介電膜，上覆於所述基底且包括下部介電層、上部介電層以及位於所述下部介電層與所述上部介電層之間的中間介電層；下部基極結構，上覆於所述中間介電層上且穿過所述中間介電層及所述下部介電層突出至所述基底；上部基極結構，上覆於所述下部基極結構，其中所述下部基極結構及所述上部基極結 構為不同半導體且在異質接面處接觸；以及射極，上覆於所述上部基極結構且延伸穿過所述上部基極結構至所述下部基極結構。
依據本發明的各種實施例提出一種雙極接面電晶體(BJT)，包括：半導體基底；介電膜，上覆於所述半導體基底；下部基極結構，插入至所述介電膜中且接觸所述半導體基底；上部基極結構，上覆於所述下部基極結構及所述介電膜，其中所述上部基極結構自所述介電膜的頂表面至所述介電膜的側壁圍繞所述介電膜的頂角，其中所述上部基極結構沿所述介電膜的所述側壁延伸至所述下部基極結構，且其中所述下部基極結構及所述上部基極結構為不同半導體；以及射極，延伸穿過所述上部基極結構至所述下部基極結構。
依據本發明的各種實施例提出一種形成雙極接面電晶體(BJT)的方法，所述方法包括：沉積膜上覆於基底上且所述膜包括下部介電層、上部介電層以及位於所述下部介電層與所述上部介電層之間的中間介電層；在所述膜上方沉積第一半導體層；圖案化所述第一半導體層，以形成暴露所述膜的開口；經由所述開口對所述上部介電層執行第一蝕刻，以使所述開口延伸至所述中間介電層，其中所述第一蝕刻在所述中間介電層上停止且側向地底切所述第一半導體層；執行至少一種額外蝕刻，以使所述開口延伸至所述基底；在所述開口中堆疊形成下部基極結構及射極，且所述下部基極結構及所述射極填充所述開口，其中所述下部基極結構及所述射極為半導體；以及圖案化所述第一半導體層，以形成上部基極結構。
100:橫截面圖
102:BJT
102a:第一BJT
102b:第二BJT
104:多層基極介電膜
106:基極
108:下部基極結構
110:上部基極結構
112:下部基極介電層
114:上部基極介電層
116:中間基極介電層
118:集極
120:接觸面積
122:半導體基底
122d:元件區
124:溝渠隔離結構
124s:區段
126:硬罩幕
128:下部硬罩幕層
130:上部硬罩幕層
132:射極
134:側壁間隙壁結構
200A、200B:頂部佈局圖
300A、300B、300C、300D、300E、400A、400B、500A、500B、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、2000、2100、2200、2300、2400、2500、2600、2700、2800、2900、3000:橫截面圖
302:側向蝕刻終止層
304:襯層
306:基極介電層
402:第二溝渠隔離結構
404:集極接觸區
502:處理基底
504:內埋介電層
506:元件層
602:內連線結構
604:導線
606:接觸窗
608:通孔
610:內連線介電層
802:第一半導體層
804:多層硬罩幕膜
902:開口
904、1602、1702、2104:罩幕
1502:第二半導體層
1900、3100:方塊圖
1902、1904、1906、1908、1910、1912、1914、1916、1918、1920、1922、1924、3102、3104、3106、3108、3110、3112、3114、3116、3118、3120、3122、3124:步驟
2102:凹部
A、B:線
D1:第一深度
D2:第二深度
D3、D4:距離
S:分開距離
T:厚度
T1:第一厚度
T2:第二厚度
Tc:厚度
Wb:寬度
Wo:寬度
當結合附圖閱讀時，自以下詳細描述最佳地理解本發明的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見，任意地增大或減小各種特徵的尺寸。
圖1說明包括多層基極介電膜的雙極接面電晶體(BJT)的一些實施例的橫截面圖。
圖2A及圖2B說明圖1的BJT的一些不同實施例的頂部佈局圖。
圖3A至圖3E說明圖1的BJT的一些不同替代實施例的橫截面圖。
圖4A及圖4B說明BJT在塊狀半導體基底上的圖1的BJT的一些實施例的橫截面圖。
圖5A及圖5B說明其中BJT在絕緣層上半導體(SOI)基底上的圖4A及圖4B的BJT的一些替代實施例的橫截面圖。
圖6說明其中多個BJT共用多層基極介電膜且由內連線結構覆蓋的包括多個BJT的積體電路(IC)晶片的一些實施例的橫截面圖。
圖7至圖18說明形成包括多層基極介電膜的BJT的方法的一些實施例的一系列橫截面圖。
圖19說明圖7至圖18的方法的一些實施例的方塊圖。
圖20至圖30說明其中上部基極結構及射極形成於凹部中的形成BJT的方法的一些實施例的一系列橫截面圖。
圖31說明圖20至圖30的方法的一些實施例的方塊圖。
本發明提供用於實施本發明的不同特性的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本發明。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包括第一特徵及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本發明可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡化及清楚的目的，且自身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，本文中可使用諸如「在...下方」、「在...之下」、「下部」、「在...上方」、「上部」以及類似者的空間相對術語，以描述如諸圖中所說明的一個部件或特徵相對於另一(一些)部件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
形成雙極接面電晶體(BJT)的一些方法包括：在基底上方沉積氧化層；在所述氧化層上方沉積基極多晶矽層；圖案化基極多晶矽層以形成開口，所述開口暴露氧化層且位於界定集極的基底中的摻雜區上方；在開口中的基極多晶矽層的側壁上形成側壁間隙壁結構；經由開口在氧化層中垂直地及側向地執行蝕刻以使開口延伸至集極且使開口在基極多晶矽層下方延伸；在開口的底 部處沉積矽鍺基極；沉積射極多晶矽層以填充矽鍺基極上方的開口的其餘部分；以及圖案化基極多晶矽層及射極多晶矽層，以分別形成多晶矽基極及射極。多晶矽基極及矽鍺基極直接接觸且共同地界定基極。
方法所面臨的挑戰在於多晶矽基極與矽鍺基極之間的接觸面積小，因此多晶矽基極與矽鍺基極之間具有高的接觸電阻。接觸電阻部分地界定基極的總電阻。舉例而言，基極的電阻(例如，Rb)是接觸電阻、多晶矽基極的電阻以及矽鍺基極的電阻的總和。因此，基極的電阻也是高的。基極電阻高將導致電流小，因而造成較長的轉變時間(transit time)。較長的轉變時間限制轉變頻率(例如，Ft)及最大振盪頻率(例如，Fmax)。因此，較長的轉變時間限制BJT的效能。最大振盪頻率可以例如是功率增益為1(例如，均一(unity))的頻率。轉變頻率可以例如是短路電流增益為1(例如，均一)的頻率。
本發明的各種實施例針對形成包括多層基極介電膜的BJT的方法，以及以此方法所形成的BJT。在此方法的一些實施例中，多層基極介電膜沉積於基底上方，且包括下部介電層、上部介電層以及在下部介電層與上部介電層之間的中間介電層。第一半導體層沉積於多層基極介電膜上方，且隨後圖案化以形成暴露多層基極介電膜的開口。經由開口對上部介電層執行第一蝕刻以使開口延伸至中間介電層。此外，第一蝕刻在中間介電層上停止且側向地底切第一半導體層。執行額外蝕刻以使開口延伸至基底。在開口中堆疊形成下部基極結構及射極，且所述下部基極結構及所述射極填充開口，其中射極上覆於下部基極結構。此外，圖案化第一 半導體層以形成直接接觸下部基極結構的上部基極結構。下部基極結構與上部基極結構為具有不同能隙的半導體且與第一半導體層被第一蝕刻底切的位置直接接觸。
由於在第一蝕刻期間中間介電層做為蝕刻終止層，且由於第一蝕刻側向底切第一半導體層，因此第一蝕刻可在第一半導體層下方大幅度地延伸且下部基極結構與上部基極結構之間可以具有大的接觸面積。因為接觸面積大，因此下部基極結構與上部基極結構之間的接觸電阻(例如，接觸面積處的電阻)小。如此，由下部基極結構及上部基極結構共同地界定的基極可以具有小的總電阻。由於基極的電阻小，通過BJT的電流大，因此BJT的轉變時間小。由於電流大及轉變時間小，BJT的轉變頻率及BJT的最大振盪頻率大。接觸面積藉由一系列沉積(例如，用於多層基極介電膜)及一系列蝕刻(例如，第一蝕刻及額外蝕刻)而變大，因此接觸面積可在相對低複雜度下及在相對低成本下變大。
參考圖1，提供包括多層基極介電膜104的BJT 102的一些實施例的橫截面圖100。如下文所見，多層基極介電膜104可促進具有低電阻的基極106的形成。因此，BJT 102具有高的轉變頻率(例如，Ft)及BJT 102的最大振盪頻率(例如，Fmax)。BJT 102可例如是異質接面BJT(heterojunction BJT；HBT)或一些其他合適類型的BJT。BJT 102的應用可例如包括天基雷達(space-based radar)、自動化雷達以及高速短程無線通信。然而，其他合適的應用也是可行的。
多層基極介電膜104容納下部基極結構108且在上部基極結構110下方。下部基極結構108及上部基極結構110共同界 定基極106。此外，多層基極介電膜104包括下部基極介電層112、上部基極介電層114以及中間基極介電層116。下部基極介電層112及上部基極介電層114分別在中間基極介電層116之下及上覆於中間基極介電層116上，使得中間基極介電層116埋在多層基極介電膜104中。此外，下部基極介電層112及上部基極介電層114為與中間基極介電層116不同的介電質，且在一些實施例中，為相同介電質。
下部基極介電層112及上部基極介電層114可例如是或包括氧化矽、氮氧化矽、一些其他合適的介電質或前述內容的任何組合。中間基極介電層116可例如是或包括氮化矽、氮氧化矽、碳化矽、一些其他合適的介電質或前述內容的任何組合。在一些實施例中，下部基極介電層112及上部基極介電層114為氧化矽，而中間基極介電層116為氮化矽，使得多層基極介電膜104為ONO介電膜。
下部基極結構108插入於多層基極介電膜104中，且在下部基極結構108的周邊處上覆於中間基極介電層116及下部基極介電層112上。此外，下部基極結構108在下部基極結構108的中心處穿過中間基極介電層116及下部基極介電層112突出至集極118。因此，下部基極結構108的寬度Wb由上而下分散地(discretely)減小，且可例如具有T型輪廓或一些其他合適的輪廓。由於寬度Wb由上而下分散地減小，因此在開口的形成期間較少集極118暴露於蝕刻劑及/或周圍環境，下部基極結構108形成於所述開口中。如此，可減小集極118的損害，並減少漏電流。因此，可增強BJT 102的效能。
在一些實施例中，下部基極結構108的頂表面為與多層基極介電膜104的頂表面齊平或大致齊平，及/或下部基極結構108的底部表面為與多層基極介電膜104的底部表面齊平或大致齊平。此外，在一些實施例中，下部基極結構108的厚度與多層基極介電膜104的厚度相同或大約相同。
上部基極結構110上覆於多層基極介電膜104及下部基極結構108上。此外，上部基極結構110在接觸面積120處直接接觸下部基極結構108。如下文詳細地說明及解釋，由於多層基極介電膜104的多層以及可藉由形成BJT 102的方法，因此具有較大的接觸面積120。此方法可例如包括：1)在多層基極介電膜104上方沉積半導體層；2)圖案化半導體層以形成暴露多層基極介電膜104的開口；3)以中間基極介電層116做為蝕刻終止層，對上部基極介電層114垂直地及側向地執行第一蝕刻；4)執行額外蝕刻以將開口延伸至集極118；5)在開口的底部處沉積下部基極結構108；以及6)圖案化半導體層以形成上部基極結構110。然而，其他適合形成BJT 102的方法也是可行的。
由於在第一蝕刻期間中間基極介電層116做為蝕刻終止層，且因為第一蝕刻側向地延伸至上部基極介電層114中，因此蝕刻可以大幅地延伸至半導體層下方。由於上部基極結構110以半導體層形成，且由於下部基極結構108沉積在開口的底部處，因此下部基極結構108可以在上部基極結構110下方大幅地延伸。因此，可以具有大的接觸面積120。
由於接觸面積120大，因此下部基極結構108與上部基極結構110之間接觸電阻(例如，接觸面積120處的電阻)小。如 此，基極106具有小的總電阻。由於基極106的電阻小，通過BJT 102的電流大，因此BJT 102具有小的轉變時間。由於電流大及轉變時間小，因此，轉變頻率(例如，Ft)及最大振盪頻率(例如，Fmax)高。舉例而言，當BJT 102為NPN型BJT時，轉變頻率可大於約240GHz或一些其他合適的值，及/或最大振盪頻率可大於約400GHz或一些其他合適的值。做為另一實例，當BJT 102為PNP型BJT時，轉變頻率可大於約100GHz或其他合適的值，及/或最大振盪頻率可大於約160GHz或一些其他合適的值。最大振盪頻率可以例如是功率增益為1(例如，均一)的頻率。轉變頻率可以例如是短路電流增益為1(例如，均一)的頻率。
下部基極結構108及上部基極結構110為具有不同能隙的半導體材料。舉例而言，下部基極結構108可具有比上部基極結構110低的能隙。因為下部基極結構108及上部基極結構110為具有不同能隙的半導體材料，因此下部基極結構108及上部基極結構110界定接觸面積120處的異質接面。下部基極結構108及上部基極結構110進一步共用共同摻雜型(例如，p型或n型)。下部基極結構108可例如是或包括摻雜矽鍺及/或一些其他合適的半導體材料，及/或上部基極結構110可例如是或包括摻雜多晶矽及/或一些其他合適的半導體材料。在其中下部基極結構108為或包括鍺的一些實施例中，上部基極結構110由矽組成或基本上由矽組成。
集極118在多層基極介電膜104及下部基極結構108之下。此外，集極118直接接觸下部基極結構108，且在一些實施例中，接觸多層基極介電膜104。集極118為由溝渠隔離結構124圍 繞的半導體基底122的摻雜區。此外，集極118具有與基極106相對的摻雜型。舉例而言，集極118可以是P型，而基極106可以是N型，或反之亦然。
溝渠隔離結構124在多層基極介電膜104之下且延伸至半導體基底122中，以圍繞且分界集極118。溝渠隔離結構124可例如是或包括氧化矽及/或一些其他合適的介電質。此外，溝渠隔離結構124可例如是淺溝渠隔離(STI)結構、深溝渠隔離(DTI)結構或一些其他合適類型的溝渠隔離結構。
半導體基底122在界面處具有與下部基極結構108不同的能隙，集極118及下部基極結構108在所述界面處直接接觸。舉例而言，半導體基底122可在界面處具有比下部基極結構108高的能隙。因為半導體基底122及下部基極結構108在界面處具有不同能隙，因此半導體基底122及下部基極結構108界定界面處的異質接面。半導體基底122可例如是或包括單晶矽及/或一些其他合適的半導體材料，及/或下部基極結構108可例如是或包括矽鍺及/或一些其他合適的半導體材料。
在一些實施例中，半導體基底122為塊狀半導體基底、絕緣層上半導體(SOI)基底或一些其他合適類型的基底。在一些實施例中，半導體基底122及上部基極結構110共用共同半導體部件。舉例而言，半導體基底122可以是或包括單晶矽，而上部基極結構110可以是或包括多晶矽，使得半導體基底122及上部基極結構110共用矽。在一些實施例中，半導體基底122及上部基極結構110分別具有單晶晶格及多晶晶格。
硬罩幕126上覆於上部基極結構110且包括下部硬罩幕 層128及上部硬罩幕層130。在替代實施例中，省略下部硬罩幕層128及/或上部硬罩幕層130。下部硬罩幕層128及上部硬罩幕層130垂直地堆疊，其中上部硬罩幕層130上覆於下部硬罩幕層128。此外，下部硬罩幕層128及上部硬罩幕層130為不同介電質。舉例而言，下部硬罩幕層128可以是或包括氧化矽，而上部硬罩幕層130可以是或包括氮化矽。然而，也可以採用其他合適的介電質。在一些實施例中，下部硬罩幕層128為或包括與下部基極介電層112及/或上部基極介電層114相同的介電材料。此外，在一些實施例中，上部硬罩幕層130為或包括與中間基極介電層116相同的介電材料。
射極132上覆於硬罩幕126且向下延伸穿過硬罩幕126及上部基極結構110以與下部基極結構108直接接觸。射極132為或包括具有與基極106相對的摻雜型及/或與集極118相同的摻雜型的摻雜半導體材料。舉例而言，射極132可以是P型，而基極106可以是N型，或反之亦然。此外，射極132具有不同於下部基極結構108的能隙。如此，射極132及下部基極結構108界定界面處的異質接面，射極132及下部基極結構108在所述界面處直接接觸。在一些實施例中，射極132具有比下部基極結構108高的能隙。此外，在一些實施例中，射極132具有與上部基極結構110相同的能隙。射極132可例如是或包括多晶矽及/或一些其他合適的半導體材料。
在一些實施例中，射極132及上部基極結構110為相同半導體材料。舉例而言，射極132及上部基極結構110可均為摻雜多晶矽。在一些實施例中，射極132及半導體基底122共用共 同半導體部件。舉例而言，射極132可以是或包括多晶矽，而半導體基底122可以是或包括單晶矽。在一些實施例中，射極132及半導體基底122分別具有多晶晶格及單晶晶格。
側壁間隙壁結構134側向地分離射極132與硬罩幕126及上部基極結構110。側壁間隙壁結構134可以是或包括氮化矽及/或一些其他合適的介電材料。在一些實施例中，側壁間隙壁結構134為或包括與上部硬罩幕層130及/或與中間基極介電層116相同的介電材料。
在一些實施例中，下部基極介電層112及上部基極介電層114具有約160埃、約100埃至115埃、約100埃至160埃、約40埃至100埃或一些其他合適的值的個別第一厚度T1。在一些實施例中，中間基極介電層116具有約30埃、約50埃、約10埃至50埃、約25埃至75埃或一些其他合適的值的第二厚度T2。若第一厚度T1及/或第二厚度T2過大(例如，高於以上範圍及/或值)，則下部基極結構108過厚，因此基極106具有高電阻。高電阻對BJT 102的轉變頻率、BJT 102的最大振盪頻率以及BJT 102的其他合適參數有不利影響。若第一厚度T1及/或第二厚度T2過小(例如，低於以上範圍及/或值)，則下部基極結構108及多層基極介電膜104將過薄而因此導致漏電流變大。此將不利地影響BJT 102的效能。此外，若第二厚度T2過小(例如，小於約10埃或一些其他合適的值)，則中間基極介電層116將過薄而不能在形成下部基極結構108時做為蝕刻終止層。如此，對在其內形成下部基極結構108的開口的控制變差。因而對集極118的造成損害及/或導致接觸面積120變小。
參考圖2A及圖2B，提供圖1的BJT 102的一些不同實施例的頂部佈局圖200A及頂部佈局圖200B。圖1的橫截面圖100可例如沿著圖2A及圖2B中的任一者中的線A截取。側壁間隙壁結構134在第一封閉路徑中延伸以圍繞射極132，而上部基極結構110在第二封閉路徑中延伸以圍繞側壁間隙壁結構134。在圖2A中，側壁間隙壁結構134及上部基極結構110為圓環形。在圖2B中，側壁間隙壁結構134及上部基極結構110為方環形。在其他實施例中，側壁間隙壁結構134及上部基極結構110也可以是其他合適的形狀。
下部基極結構108的外部邊界以虛線表示，且接觸面積120在下部基極結構108的外部邊界與側壁間隙壁結構之間。在圖2A中，下部基極結構108的外部邊界為圓形，使得接觸面積120為圓環形。在圖2B中，下部基極結構108的外部邊界為方形，使得接觸面積120為方環形。在其他實施例中，接觸面積120也可以是其他合適的形狀。
在一些實施例中，接觸面積120的厚度Tc為約10奈米至50奈米、約10奈米至30奈米、約30奈米至50奈米或一些其他合適的數值。若厚度Tc過小(例如，小於約10奈米或一些其他合適的值)，接觸面積120小，因此下部基極結構108與上部基極結構110之間的接觸電阻大。因此，基極106的具有大的總電阻，BJT 102的效能較差。例如，轉變頻率及/或最大振盪頻率低。若厚度Tc過大(例如，大於約50奈米或一些其他合適的數值)，則自其形成上部基極結構110的半導體層將塌陷至在其內形成下部基極結構108的開口中。
參考圖3A至圖3E，提供圖1的BJT 102的一些不同替代實施例的橫截面圖300A至橫截面圖300E。
在圖3A中，省略下部基極介電層112，此種多層基極介電膜104具有兩層而非三層。此外，中間基極介電層116更適於稱為下部基極介電層。藉由省略下部基極介電層112，可減小材料成本。在替代實施例中，多層基極介電膜可包括四個或大於四個基極介電層。
在圖3B中，側向蝕刻終止層302在上部基極結構110之下且延伸至上部基極介電層114中至中間基極介電層116。側向蝕刻終止層302為與下部基極介電層112及上部基極介電層114不同的介電質，且可例如是或包括氮化矽、碳化矽、氮氧化矽或一些其他合適的介電質。在一些實施例中，側向蝕刻終止層302為或包括氮化矽，而下部基極介電層112及上部基極介電層114為或包括氧化矽，或反之亦然。在一些實施例中，側向蝕刻終止層302為或包括與中間基極介電層116相同的介電質。
側向蝕刻終止層302可使用微影在高度控制下進行定位。舉例而言，形成側向蝕刻終止層302的製程可包括：1)使用微影來圖案化上部基極介電層114以形成用於側向蝕刻終止層302的開口；2)沉積側向蝕刻終止層302以覆蓋上部基極介電層114且填充開口；以及3)回蝕側向蝕刻終止層302。然而，亦可採用其他合適的製程。由於側向蝕刻終止層302可在高度控制下進行定位，因此側向蝕刻終止層302可強化對接觸面積120的控制。舉例而言，如下文詳細地所說明，下部基極結構108的形成可包括側向地蝕刻位於用來形成上部基極結構110的半導體層下方的上 部基極介電層114。側向蝕刻終止層302可提供做為此側向蝕刻的蝕刻終止層以強化側向蝕刻範圍的控制，藉以強化對接觸面積120的控制。
在圖3C中，上部基極結構110圍繞上部基極介電層114的頂角。此外，相較於下部基極介電層112，上部基極介電層114具有較大的厚度。在替代實施例中，下部基極介電層112與上部基極介電層114具有相同厚度。在替代實施例中，相較於上部基極介電層114，下部基極介電層112具有較大的厚度。
在圖3D中，下部基極結構108在上部基極結構110的底部表面及上部基極結構110的側壁兩處直接接觸上部基極結構110。如此，下部基極結構108與上部基極結構110之間的接觸面積120圍繞上部基極結構110的底角，且接觸面積120大於位於上部基極結構110的底部表面的情況。由於接觸面積120變大，下部基極結構108與上部基極結構110之間的接觸電阻變小，因此基極106具有更低的總電阻。此轉而可提高BJT 102的轉變頻率、BJT 102的最大振盪頻率以及BJT 102的其他合適的參數。
襯層304分離側壁間隙壁結構134與硬罩幕126及上部基極結構110。襯層304為與中間基極介電層116不同的介電質，且可例如是或包括氧化矽及/或一些其他合適的介電質。在一些實施例中，襯層304為或包括氧化矽，而中間基極介電層116為或包括氮化矽，或反之亦然。在一些實施例中，襯層304為或包括與下部基極介電層112及/或上部基極介電層114相同的介電質。
在BJT 102的形成期間，襯層304可具有自半導體層的側壁沿側壁間隙壁結構134的底部表面延伸的側向區段，上部基 極結構110自所述半導體層形成。此外，在BJT 102的形成期間，襯層304及上部基極介電層114可垂直地及側向地進行蝕刻，以形成可在其中沉積下部基極結構108的開口。側向蝕刻可移除側向區段，使得開口暴露半導體層的側壁。此外，側向蝕刻可使半導體層下的開口延伸。由於下部基極結構108沉積在開口中，且上部基極結構110是以半導體層形成，因此如上形成開口可使得下部基極結構108形成在上部基極結構110的底部表面及上部基極結構110的側壁兩者上。
在圖3E中，以基極介電層306取代多層基極介電膜104，上部基極結構110自基極介電層306的頂表面至基極介電層306的側壁圍繞基極介電層306的頂角。此外，下部基極結構108為具有類似於橢圓形的彎曲輪廓的長方形。然而，在替代實施例中，亦可以是其他合適的輪廓。
如下文詳細地所說明，由於上部基極結構110圍繞基極介電層306的頂角以及形成BJT 102的方法，因此，具有大的接觸面積120。方法可例如包括：1)圖案化基極介電層306層以沿基極介電層306的頂部形成凹部；2)沉積半導體層層以覆蓋基極介電層306並襯於凹部中；3)圖案化半導體層層以形成暴露基極介電層306的開口；4)在基極介電層306中垂直地及側向地執行蝕刻，以使開口垂直地延伸至半導體基底122且使開口在半導體層下方側向地延伸；5)在開口的底部處沉積下部基極結構108；以及6)圖案化半導體層，以形成上部基極結構110。然而，亦可採用其他適合形成BJT 102的方法。
因為凹部，半導體層的底部表面與半導體基底122之間 的分開距離減小。已瞭解，藉由減小分開距離，可以更有效地自半導體層的底部表面蝕刻清除基極介電層306。如此，相較於以其他方式的情況，有更多底部表面暴露於開口中。因為暴露更多底部表面，因此當下部基極結構108沉積於開口中時，具有較大的接觸面積120。由於接觸面積120大，因此下部基極結構108與上部基極結構110之間的接觸電阻較低，且基極106具有較低的總電阻。此轉而提高BJT 102的轉變頻率、BJT 102的最大振盪頻率以及BJT 102的其他合適的參數。
基極介電層306可例如是或包括氧化矽、氮氧化矽、一些其他合適的介電質或前述內容的任何組合。在一些實施例中，基極介電層306與下部基極介電層112及/或上部基極介電層114所描述者。在一些實施例中，基極介電層306的厚度T為約250埃至400埃、約250埃至325埃、約325埃至400埃、約350埃或一些其他合適的值。若厚度T過小(例如，小於約250埃或一些其他合適的值)，則漏電流變大。此反轉對於BJT 102的效能有不利影響。若厚度T過大(例如，大於約400埃或一些其他合適的值)，則下部基極結構108厚，因而導致基極106的電阻變大。電阻變大對BJT 102的轉變頻率BJT 102的最大振盪頻率以及BJT 102的其他合適參數有不利影響。
參考圖4A及圖4B，提供圖1的BJT的一些實施例的橫截面圖400A、橫截面圖400B，其中半導體基底122為塊狀基底。圖4A的橫截面圖400A可例如沿著圖4B的橫截面圖400B中的線B截取，而圖4B的橫截面圖400B可例如沿著圖4A的橫截面圖400A中的線B截取。
第一溝渠隔離結構124延伸至半導體基底122中且延伸至第一深度，而與第一溝渠隔離結構124重疊的第二溝渠隔離結構402延伸至半導體基底122中且延伸至大於第一深度的第二深度。第一溝渠隔離結構124及第二溝渠隔離結構402圍繞且分界集極118。此外，第一溝渠隔離結構124及第二溝渠隔離結構402可以是介電質或包括介電質，且使BJT 102與半導體基底122上的其他半導體元件(未表示)電隔離。第一溝渠隔離結構124可例如是STI及/或一些其他合適的溝渠隔離結構，及/或第二溝渠隔離結構402可例如是DTI及/或一些其他合適的溝渠隔離結構。
特定參考圖4B，第一溝渠隔離結構124包括使集極接觸區404與集極118的一部分分離的區段124s，集極118與下部基極結構108在所述部分處直接接觸。集極接觸區404上覆於集極118且為半導體基底122的摻雜區，所述摻雜區具有與集極118相同的摻雜型，但比集極118高的摻雜濃度。集極接觸區404有助於集極118與內連線結構(未表示)的電耦合。
參考圖5A及圖5B，提供圖4A及圖4B的BJT 102的一些替代實施例的橫截面圖500A、橫截面圖500B，其中半導體基底122為SOI基底。類似於圖4A及圖4B，圖5A的橫截面圖500A可例如沿著圖5B的橫截面圖500B中的線B截取，且圖5B的橫截面圖500B可例如沿著圖5A的橫截面圖500A中的線B截取。半導體基底122包括處理基底502、內埋介電層504以及元件層506。
內埋介電層504上覆於處理基底502上，且可例如是或包括氧化矽及/或一些其他合適的介電質。處理基底502可例如是 或包括單晶矽及/或一些其他合適類型的半導體。元件層506上覆於內埋介電層504且容納集極118。元件層506可例如是或包括單晶矽及/或一些其他合適類型的半導體。
集極118自多層基極介電膜104延伸至內埋介電層504。此外，第二溝渠隔離結構402自第一溝渠隔離結構124延伸至內埋介電層504。如此，集極118藉由第一溝渠隔離結構124及第二溝渠隔離結構402以及內埋介電層504與半導體基底122中的其他元件(未表示)的摻雜區完全地分離。此提供BJT 102與其他元件之間的高度電隔離且可因此增強BJT 102的效能。
雖然圖4A及圖4B以及圖5A及圖5B利用圖1中的BJT 102的實施例加以說明，但可代替地使用圖3A至圖3E中的任一者中的BJT 102的實施例。此外，雖然圖2A及圖2B的頂部佈局圖200A、頂部佈局圖200B關於圖1的BJT 102加以描述，但圖2A及圖2B的頂部佈局圖200A、頂部佈局圖200B適用於圖3A至圖3E、圖4A、圖4B、圖5A以及圖5B中的任一者中的BJT 102。舉例而言，圖3A至圖3E、圖4A、圖4B、圖5A以及圖5B中的任一者中的BJT 102可具有如圖2A及圖2B中的任一者中的頂部佈局圖。
參考圖6，提供包括第一BJT 102a及第二BJT 102b的積體電路(IC)晶片的一些實施例的橫截面圖600，其中第一BJT 102a及第二BJT 102b共用多層基極介電膜104且被內連線結構602覆蓋。第一BJT 102a及第二BJT 102b在半導體基底122上且藉由第一溝渠隔離結構124及第二溝渠隔離結構402彼此電分離。
第一BJT 102a及第二BJT 102b各自與圖5A及圖5B的 BJT 102所說明及描述者，但可替代地具有其他合適的架構。在替代實施例中，第一BJT 102a及第二BJT 102b各自與圖1、圖3A至圖3E、圖4A以及圖4B中的任一者中的BJT 102所說明及描述者。在一些實施例中，第一BJT 102a及第二BJT 102b各自具有如圖2A及圖2B中的任一者中的頂部佈局圖。類似於第一BJT 102a及第二BJT 102b，半導體基底122以及第一溝渠隔離結構124及第二溝渠隔離結構402如圖5A及圖5B中所說明但可替代地具有其他合適的架構。在替代實施例中，半導體基底122如圖4A及圖4B中所說明及描述，及/或第一溝渠隔離結構124及第二溝渠隔離結構402如圖4A及圖4B中所說明及描述。
在一些實施例中，第一BJT 102a為NPN型BJT，而第二BJT 102b為PNP型BJT，或反之亦然。舉例而言，第一BJT 102a的集極118及第一BJT 102a的射極132可以是N型，而第一BJT 102a的基極106可以是P型。此外，第二BJT 102b的集極118及第二BJT 102b的射極132可以是P型，而第二BJT 102b的基極106可以是N型。在替代實施例中，第一BJT 102a及第二BJT 102b均為NPN型BJT或PNP型BJT。
內連線結構602覆蓋且電耦合至第一BJT 102a及第二BJT 102b。內連線結構602包括多個導線604、多個接觸窗606以及多個通孔608。導線604與內連線介電層610中的接觸窗606及通孔608堆疊且界定自第一BJT 102a及第二BJT 102b引導的導電路徑。接觸窗606自基極106、射極132以及集極接觸區404延伸。導線604及通孔608上覆於且電耦合至接觸窗606。雖然內連線結構602以兩個層級的導線及單個層級的通孔來表示，但在替 代實施例中，內連線結構602可包括額外層級的導線及/或額外層級的通孔。
接觸窗606可例如是或包括鎢及/或一些其他合適的導電材料。導線604及通孔608可例如是或包括銅、鋁銅、鋁、一些其他合適的導電材料或前述內容的任何組合。內連線介電層610可例如是或包括氧化矽及/或一些其他合適的介電質。
參考圖7至圖18，提供形成包括多個基極介電層的BJT的方法的一些實施例的一系列橫截面圖700至橫截面圖1800。方法可例如用於根據在圖1中說明及描述的實施例或其他合適的實施例來形成BJT。
如圖7的橫截面圖700所說明，形成第一溝渠隔離結構124及第二溝渠隔離結構402。第一溝渠隔離結構124及第二溝渠隔離結構402分別與半導體基底122重疊且延伸至半導體基底122中至第一深度D1及大於第一深度D1的第二深度D2。此外，第一溝渠隔離結構124及第二溝渠隔離結構402圍繞且界定隨後所形成集極118的半導體基底122的元件區122d。第一溝渠隔離結構124為介電質或包括介電質，且可例如是STI或一些其他合適類型的溝渠隔離結構。類似地，第二溝渠隔離結構402為介電質或包括介電質，且可例如是DTI或一些其他合適類型的溝渠隔離結構。半導體基底122可例如是或包括單晶矽及/或一些其他合適的半導體材料。
仍以圖7的橫截面圖700說明，於半導體基底122中形成集極118。集極118為具有P型摻雜或N型摻雜的半導體基底122的摻雜區。集極118可例如藉由離子植入及/或一些其他合適 的摻雜製程形成。
如由圖8的橫截面圖800所說明，於半導體基底122上方沉積多層基極介電膜104。多層基極介電膜104包括下部基極介電層112、上部基極介電層114以及中間基極介電層116。下部基極介電層112及上部基極介電層114分別在中間基極介電層116之下且上覆於中間基極介電層116，使得中間基極介電層116埋在多層基極介電膜104中。此外，下部基極介電層112及上部基極介電層114為與中間基極介電層116不同的介電質，且在一些實施例中，下部基極介電層112及上部基極介電層114為相同介電質。
下部基極介電層112及上部基極介電層114可例如是或包括氧化矽、氮氧化矽、一些其他合適的介電質或前述內容的任何組合。中間基極介電層116可例如是或包括氮化矽、氮氧化矽、碳化矽、一些其他合適的介電質或前述內容的任何組合。在一些實施例中，下部基極介電層112及上部基極介電層114為氧化矽，而中間基極介電層116為氮化矽，使得多層基極介電膜104為ONO介電膜。
在一些實施例中，下部基極介電層112及上部基極介電層114具有約160埃、約100埃至115埃、約100埃至160埃、約40埃至100埃或一些其他合適的值的個別第一厚度T1。在一些實施例中，中間基極介電層118具有約30埃、約50埃、約10埃至50埃、約25埃至75埃或一些其他合適的值的第二厚度T2。若第一厚度T1及/或第二厚度T2過大(例如，高於以上範圍及/或值)，則後續形成的下部基極結構將過厚，因而造成所形成的BJT的基 極的電阻過大。過大的電阻轉而對於BJT的轉變頻率、BJT的最大振盪頻率以及BJT的其他合適參數有不利的影響。若第一厚度T1及/或第二厚度T2過小(例如，低於以上範圍及/或值)，則多層基極介電膜104太薄，因而造成大的漏電流。此可轉而對於所形成的BJT的效能有不利的影響。此外，若第二厚度T2過小(例如，小於約10埃或一些其他合適的值)，則中間基極介電層116過薄，而無法在後續處理期間做為蝕刻終止層，將導致後續形成的下部基極結構的輪廓的控制變差。
多層基極介電膜104可例如藉由對應於多層基極介電膜104的個別層(例如，112、114以及116)的一系列沉積製程來沉積。沉積製程可各自為化學氣相沉積(CVD)、物理氣相沉積(PVD)、一些其他合適的沉積製程或前述內容的任何組合。在一些實施例中，下部基極介電層112藉由熱氧化來沉積，而中間基極介電層116及上部基極介電層114藉由氣相沉積來沉積。
亦由圖8的橫截面圖800所說明，於多層基極介電膜104上方沉積第一半導體層802。第一半導體層802具有與集極118相對的摻雜型。舉例而言，第一半導體層802可具有P型摻雜，而集極118可具有N型摻雜，或反之亦然。第一半導體層802可例如是多晶矽及/或一些其他合適的半導體材料。在一些實施例中，第一半導體層802及半導體基底122共用共同半導體部件及/或具有相同或類似能隙。舉例而言，第一半導體層802及半導體基底122可分別為多晶矽及單晶矽且可因此具有相同或類似能隙。
亦由圖8的橫截面圖800所說明，於第一半導體層802上方沉積多層硬罩幕膜804。多層硬罩幕膜804包括下部硬罩幕層 128及上部硬罩幕層130。在替代實施例中，省略下部硬罩幕層128及/或上部硬罩幕層130。下部硬罩幕層128及上部硬罩幕層130垂直地堆疊且為不同介電質。舉例而言，下部硬罩幕層128可以是或包括氧化矽，而上部硬罩幕層130可以是或包括氮化矽。然而，其他合適的介電質亦是可行的。在一些實施例中，下部硬罩幕層128為或包括與下部基極介電層112及/或上部基極介電層114相同的介電材料。此外，在一些實施例中，上部硬罩幕層130為或包括與中間基極介電層116相同的介電材料。
如由圖9的橫截面圖900所說明，將多層硬罩幕膜804及第一半導體層802圖案化，以形成開口902，所述開口902位於集極118上，且暴露多層基極介電膜104。圖案化可例如包括：1)在多層硬罩幕膜804上方形成具有開口902的佈局的罩幕904；2)利用在適當位置的罩幕904蝕刻多層硬罩幕膜804及第一半導體層802；3)以及移除罩幕904。然而，其他合適的用於圖案化的製程亦是可行的。罩幕904可例如是由微影形成的光阻罩幕，或其他合適類型的一些罩幕。蝕刻可例如藉由乾式蝕刻執行，但其他合適類型的蝕刻亦是可行的。
如由圖10的橫截面圖1000所說明，於開口902的側壁上形成側壁間隙壁結構134。側壁間隙壁結構134可以是或包括氮化矽及/或一些其他合適的介電材料。在一些實施例中，側壁間隙壁結構134為或包括與上部硬罩幕層130及/或與中間基極介電層116相同的介電材料。在一些實施例中，側壁間隙壁結構134具有如圖2A及圖2B中的任一者中的頂部佈局。形成側壁間隙壁結構134的製程可例如包括：1)沉積間隙壁層以覆蓋多層硬罩幕膜804 且進一步襯於開口902中；以及2)回蝕間隙壁層。然而，其他合適的製程亦是可行的。
如由圖11的橫截面圖1100所說明，經由開口902對上部基極介電層114執行第一蝕刻。第一蝕刻垂直地蝕刻上部基極介電層114，且在中間基極介電層116上停止，以將開口902延伸至中間基極介電層116。因此，中間基極介電層116做為蝕刻終止層。此外，第一蝕刻側向地蝕刻上部基極介電層114以使開口902在側壁間隙壁結構134及第一半導體層802下延伸。因此，第一蝕刻底切側壁間隙壁結構134及第一半導體層802。
第一蝕刻採用具有用於上部基極介電層114的相對於中間基極介電層116的蝕刻速率的高蝕刻速率的蝕刻劑。高蝕刻速率可例如大於用於中間基極介電層116的蝕刻速率的約10倍至40倍、約20倍至30倍、約20倍或約30倍。然而，其他合適的倍數亦是可行的。在一些實施例中，蝕刻劑亦具有用於上部基極介電層114的相對於用於上部硬罩幕層130的蝕刻速率及/或相對於用於側壁間隙壁結構134的蝕刻速率的高蝕刻速率。第一蝕刻可例如藉由濕式蝕刻執行，但其他合適類型的蝕刻亦是可行的。在其中第一蝕刻由濕式蝕刻執行的一些實施例中，蝕刻劑可例如是包括去離子水及以質量計的1%氟化氫的濕蝕刻劑。然而，其他合適濕式蝕刻劑及/或質量百分比亦是可行的。
在完成第一蝕刻後，開口902在第一半導體層802下方延伸距離D3。距離D3可例如是約1奈米至10奈米、約10奈米至20奈米或一些其他合適的數值。如將在下文可見，側向蝕刻結合做為蝕刻終止層的中間介電層116的使用有助於增加所形成的 BJT的基極的組成部分之間的接觸面積。接觸面積增加，可使得基極的電阻減小，因而使得BJT的轉變時間減少。此轉而增強BJT的轉變頻率、BJT的最大振盪頻率以及BJT的其他合適參數。若距離D3太小(例如，小於約1奈米或一些其他合適的值)，則接觸面積變小，BJT的效能變差。若距離D3過大(例如，大於約20奈米或一些其他合適的值)，則第一半導體層802可能在第一蝕刻期間或在後續蝕刻期間塌陷至開口902中。
如由圖12的橫截面圖1200所說明，經由開口902對中間基極介電層116執行第二蝕刻。第二蝕刻垂直地蝕刻中間基極介電層116，且在下部基極介電層112上停止，以將開口902延伸至下部基極介電層112。因此，下部基極介電層112做為蝕刻終止層。此外，第二蝕刻為非等向性的且幾乎不具有側向蝕刻，因此開口902的寬度Wo在中間基極介電層116處比在上部基極介電層114處更小。例如此可使得後續暴露的集極118的面積最小化，且可因此使得集極118的損害最小化。藉由最小化集極118的損害，漏電流可減小且增強形成的BJT的效能。在替代實施例中，第二蝕刻可以是等向性的且可因此具有側向蝕刻。然而，其代價是將會增加集極118的損害。
第二蝕刻採用的蝕刻劑對於中間基極介電層116(相對於下部基極介電層112的蝕刻速率)具有高蝕刻速率。高蝕刻速率可例如大於用於下部基極介電層112的蝕刻速率的約10倍至40倍、約20倍至30倍、約20倍或約30倍。然而，其他合適的倍數亦是可行的。在一些實施例中，蝕刻劑亦具有用於上部硬罩幕層130及/或側壁間隙壁結構134的相對於用於下部基極介電層112 的蝕刻速率的高蝕刻速率。如此，上部硬罩幕層130的厚度及/或側壁間隙壁結構134的高度可減小。第二蝕刻可例如藉由乾式蝕刻執行，但其他合適類型的蝕刻亦是可行的。
如由圖13的橫截面圖1300所說明，經由開口902對下部基極介電層112執行第三蝕刻。第三蝕刻垂直地蝕刻下部基極介電層112，且在集極118上停止，以將開口902延伸至集極118。此外，第三蝕刻側向地蝕刻上部基極介電層114以使開口902進一步在第一半導體層802下延伸。換言之，第三蝕刻進一步底切第一半導體層802。
第三蝕刻採用的蝕刻劑對於下部基極介電層112(相對於用於集極118的蝕刻速率)具有高蝕刻速率。高蝕刻速率可例如大於用於集極118的蝕刻速率的約10倍至40倍、約20倍至30倍、約20倍或約30倍。然而，其他合適的倍數亦是可行的。由於相對於集極118的蝕刻速率具有高的高蝕刻速率，因此對集極118的過蝕刻低，因而可以減少過蝕刻對集極118的損害。此可減少漏電流且可因此增強所形成的BJT的效能。
在一些實施例中，蝕刻劑對於下部基極介電層112(相對於用於中間基極介電層116的蝕刻速率)具有高蝕刻速率。如此，中間基極介電層116可遮蔽下部基極介電層112的下伏部分。此使得開口902的寬度Wo在下部基極介電層112處小於在上部基極介電層114處。因為在下部基極介電層112處寬度Wo小，因此開口902中的集極118的暴露區域小。因此，過蝕刻以及暴露於周圍環境對集極118的損害小。損害小可降減少漏電流且所形成的BJT的效能可因此而增強。在一些實施例中，蝕刻劑對於下部基極 介電層112(相對於用於上部硬罩幕層130的蝕刻速率及/或相對於側壁間隙壁結構134的蝕刻速率)具有的高蝕刻速率。
在一些實施例中，蝕刻劑對於下部基極介電層112與上部基極介電層114具有相同的蝕刻速率。在一些實施例中，蝕刻劑對於上部基極介電層114(相對於中間基極介電層116的蝕刻速率、上部硬罩幕層130的蝕刻速率、側壁間隙壁結構134的蝕刻速率、集極118的蝕刻速率或前述內容的任何組合)具有高蝕刻速率。
第三蝕刻可例如藉由濕式蝕刻執行，但其他合適類型的蝕刻亦是可行的。在其中第三蝕刻由濕式蝕刻執行的一些實施例中，蝕刻劑可例如是包括去離子水及以質量百分比為1的氟化氫的濕式蝕刻劑。然而，其他合適濕式蝕刻劑及/或質量百分比亦是可行的。在一些實施例中，第一蝕刻及第三蝕刻採用相同蝕刻劑。
在完成第三蝕刻後，開口902在第一半導體層802下延伸距離D4。距離D4大於圖11中的距離D3，且可例如是約10奈米至50奈米、約10奈米至30奈米、約30奈米至50奈米或一些其他合適的數值。如將在下文可見，距離D4對應於所形成的BJT的基極的部分之間的重疊。距離D4愈大，部分之間的接觸面積愈大。若距離D4過小(例如，小於約10奈米或一些其他合適的值)，則接觸面積變小，BJT的效能變差。若距離D4過大(例如，大於約50奈米或一些其他合適的數值)，則第一半導體層802可能塌陷至開口902中且造成低良率。
如由圖14的橫截面圖1400所說明，將下部基極結構108沉積在開口902的底部處部分地填充開口902。在完成沉積後，下 部基極結構108上覆於且直接接觸集極118上。此外，下部基極結構108在第一半導體層802之下且在接觸面積120處直接接觸第一半導體層802。由於圖12處的側向蝕刻，因此具有大的接觸面積120。
由於接觸面積120大，因此下部基極結構108與第一半導體層802之間的接觸電阻(例如，接觸面積120處的電阻)小。如下文所見，上部基極結構由第一半導體層802形成，且下部基極結構108及上部基極結構共同地界定所形成的BJT的基極。由於接觸面積120大，因此下部基極結構108與上部基極結構之間的電阻小，因此基極具有小的總電阻。由於基極的電阻小，通過BJT的電流大，因此BJT的轉變時間小。由於電流大及轉變時間小，因此BJT具有高的轉變頻率及BJT的最大振盪頻率。
下部基極結構108為具有與集極118及第一半導體層802不同的能隙的半導體材料，使得下部基極結構108在異質接面處直接接觸集極118及第一半導體層802。在一些實施例中，下部基極結構108具有比集極118及/或第一半導體層802低的能隙。此外，下部基極結構108具有與第一半導體層802相同的摻雜型及與集極118相對的摻雜型。下部基極結構108可例如是或包括矽鍺、鍺、一些其他合適的半導體或前述內容的任何組合。
如由圖15的橫截面圖1500所說明，沉積第二半導體層1502以覆蓋多層硬罩幕膜804且填充開口902(參見例如圖14)。此外，第二半導體層1502沉積於下部基極結構108上方且直接接觸下部基極結構108。
第二半導體層1502為具有與下部基極結構108不同的能 隙的半導體材料，使得第二半導體層1502在異質接面處直接接觸下部基極結構108。在一些實施例中，第二半導體層1502具有比下部基極結構108高的能隙。此外，在一些實施例中，第二半導體層1502具有與第一半導體層802及/或集極118相同或類似的能隙。第二半導體層1502具有與下部基極結構108及/或第一半導體層802相對的摻雜型。此外，第二半導體層1502具有與集極118相同的摻雜型。第二半導體層1502可例如是多晶矽及/或一些其他合適的半導體材料。在一些實施例中，第二半導體層1502為與第一半導體層802相同的材料。
如由圖16的橫截面圖1600所說明，圖案化多層硬罩幕膜804(參見例如圖15)及第二半導體層1502(參見例如圖15)以分別形成硬罩幕126及射極132。射極132可例如具有如圖2A及圖2B中的任一者中的頂部佈局或一些其他合適的頂部佈局。圖案化可例如包括：1)在第二半導體層1502上方形成罩幕1602；2)利用在適當位置的罩幕1602蝕刻多層硬罩幕膜804及第二半導體層1502；3)以及移除罩幕1602。然而，其他適合用於圖案化的製程亦是可行的。罩幕1602可例如是由微影形成的光阻罩幕或一些其他合適類型的罩幕。蝕刻可例如藉由乾式蝕刻執行，但其他合適類型的蝕刻亦是可行的。
如由圖17的橫截面圖1700所說明，圖案化第一半導體層802(參見例如圖16)以形成上部基極結構110。上部基極結構110可例如具有如圖2A及圖2B中的任一者中的頂部佈局或一些其他合適的頂部佈局。下部基極結構108及上部基極結構110共同地界定基極106，且基極106、集極118以及射極132共同地界 定BJT 102。如上文所描述，下部基極結構108與上部基極結構110之間的接觸面積120因為圖11處的側向蝕刻變大。接觸面積大可降低基極106的電阻，增強BJT 102的效能。舉例而言，BJT 102的轉變頻率、BJT 102的最大振盪頻率以及BJT 102的其他合適的參數可藉由降低電阻來增強之。
圖案化可例如包括：1)在射極132上方形成罩幕1702；2)利用在適當位置的罩幕1702蝕刻第一半導體層802；3)以及移除罩幕1702。然而，其他合適的用於圖案化的製程亦是可行的。罩幕1702可例如是由微影形成的光阻罩幕或一些其他合適類型的罩幕。蝕刻可例如藉由乾式蝕刻執行，但其他合適類型的蝕刻亦是可行的。
如由圖18的橫截面圖1800所說明，形成內連線結構602以覆蓋且電耦合至BJT 102。內連線結構602包括多個導線604、多個接觸窗606以及多個通孔608(僅表示其中的一者)。導線604與內連線介電層610中的接觸窗606及通孔608堆疊且界定自BJT 102起始的導電路徑。接觸窗606自基極106及射極132延伸，且導線604及通孔608上覆於且電耦合至接觸窗606。雖然內連線結構602用兩個層級的導線及單個層級的通孔表示，但在替代實施例中，內連線結構602可包括額外層級的導線及/或額外層級的通孔。
雖然圖7至圖18參考方法加以描述，但應瞭解，表示於圖7至圖18中的結構並不限於所述方法而是可與所述方法單獨分離。雖然將圖7至圖18描述為1系列動作，但應瞭解，在其他實施例中，可更改動作的次序。雖然圖7至圖18說明且描述為特定 動作集，但在其他實施例中，可省略所說明及/或描述的一些動作。此外，未說明及/或未描述的動作可包括在其他實施例中。
參考圖19，提供圖7至圖18的方法的一些實施例的方塊圖1900。
在1902處，於半導體基底中形成界定集極且具有第一摻雜型的摻雜區。參見例如圖7。
在1904處，沉積多層基極介電膜於半導體基底上方，其中多層介電膜包括下部介電層、上部介電層以及下部層與上部層之間的中間介電層。參見例如圖8。
在1906處，沉積第一半導體層於多層基極介電膜上方且具有與第一摻雜型相對的第二摻雜型。參見例如圖8。
在1908處，沉積硬罩幕層於第一半導體層上方。參見例如圖8。
在1910處，圖案化硬罩幕層及第一半導體層以形成開口，所述開口暴露多層基極介電膜且上覆於集極。參見例如圖9。
在1912處，於開口的側壁上形成側壁間隙壁結構。參見例如圖10。
在1914處，對上部介電層執行第一蝕刻以將開口延伸至中間介電層且使開口在第一半導體層下側向地延伸，其中中間介電層做為用於第一蝕刻的蝕刻終止層。參見例如圖11。
在1916處，執行額外蝕刻以使開口延伸穿過中間介電層及下部介電層至集極。參見例如圖12及圖13。
在1918處，沉積下部基極結構以在開口的底部處部分地填充開口，其中下部基極結構為具有第二摻雜型的半導體且在異 質接面處直接接觸集極及第一半導體層。參見例如圖14。
在1920處，在下部基極結構上方沉積第二半導體層以填充開口且覆蓋硬罩幕層，其中第二半導體層具有第一摻雜型。參見例如圖15。
在1922處，圖案化以第一半導體層及第二半導體層以分別形成上部基極結構及射極，其中下部基極結構及上部基極結構直接接觸以界定基極。參見例如圖16及圖17。
在1924處，將內連線結構形成於由集極、射極以及基極界定的BJT上方且電耦合至BJT。參見例如圖18。
雖然圖19的方塊圖1900在本文中說明且描述為1系列動作或事件，但應瞭解，不應以限制性意義來解釋這些動作或事件的所說明次序。舉例而言，除本文中所說明及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時出現。此外，並非可需要所有所說明的動作來實施本文中的描述的一或多個態樣或實施例，且本文中所描繪的動作中的一或多者可在一或多個單獨動作及/或階段中進行。
參考圖20至圖30，提供形成BJT的方法的一些實施例的一系列橫截面圖2000至橫截面圖3000，其中上部基極結構及射極形成於凹部中。方法可例如用於根據在圖3E中說明及描述的實施例或其他合適的實施例來形成BJT。
如由圖20的橫截面圖2000所說明，第一溝渠隔離結構124、第二溝渠隔離結構402以及集極118形成於半導體基底122中，如關於圖7所描述。
亦由圖20的橫截面圖2000所說明，基極介電層306沉 積於半導體基底122上方。基極介電層306可例如是或包括氧化矽、氮氧化矽、一些其他合適的介電質或前述內容的任何組合。此外，基極介電層306可例如藉由CVD、PVD、熱氧化、一些其他合適的沉積製程或前述內容的任何組合來沉積。
在一些實施例中，基極介電層306的厚度T為約250埃至400埃、約250埃至325埃、約325埃至400埃、約350埃或一些其他合適的值。若厚度T過小(例如，小於約250埃或一些其他合適的值)，則漏電流大。此可轉而對於所形成的BJT的效能有不利的影響。若厚度T過大(例如，大於約400埃或一些其他合適的值)，則後續形成的下部基極結構過厚，因此BJT的基極具有高電阻。高電阻轉而對於BJT的轉變頻率、BJT的最大振盪頻率以及BJT的其他合適參數有不利的影響。
如圖21的橫截面圖2100所說明，圖案化基極介電層306以界定上覆於集極118的凹部2102。凹部2102部分地但不完全延伸穿過基極介電層306，使得基極介電層306分離凹部2102與集極118。如下文所說明，凹部2102可有助於所形成的BJT降低電阻且可因此有助於增強BJT的效能。
圖案化可例如包括：1)在基極介電層306上方形成具有凹部2102的佈局的罩幕2104；2)利用在適當位置的罩幕2104蝕刻基極介電層306；3)以及移除罩幕2104。然而，其他合適的用於圖案化的製程亦是可行的。罩幕2104可例如是由微影形成的光阻罩幕或一些其他合適類型的罩幕。蝕刻可例如藉由乾式蝕刻執行，但其他合適類型的蝕刻亦是可行的。
如由圖22的橫截面圖2200所說明，將第一半導體層802 及多層硬罩幕膜804堆疊沉積在基極介電層306上且襯於凹部2102(參見例如圖21)。多層硬罩幕膜804上覆於第一半導體層802且包括下部硬罩幕層128及上部硬罩幕層130。在替代實施例中，省略下部硬罩幕層128及/或上部硬罩幕層130。第一半導體層802及多層硬罩幕膜804經沉積，如關於圖8所描述。
如由圖23及圖24的橫截面圖2300、橫截面圖2400所說明，使用基極介電層306替代多層基極介電膜104來執行圖9及圖10處的動作。在圖23處，圖案化多層硬罩幕膜804及第一半導體層802以形成上覆於集極118且暴露基極介電層306的開口902，如關於圖9所描述。在圖24處，側壁間隙壁結構134形成於開口902的側壁上，如關於圖10所描述。
如由圖25的橫截面圖2500所說明，經由開口902對基極介電層306執行蝕刻。蝕刻垂直地蝕刻基極介電層306，且在集極118上停止，以將開口902延伸至集極118。此外，蝕刻側向地蝕刻基極介電層306以使開口902在側壁間隙壁結構134及第一半導體層802下延伸。因此，蝕刻底切側壁間隙壁結構134及第一半導體層802。
蝕刻所採用蝕刻劑對於基極介電層306(相對於集極118的蝕刻速率)具有高蝕刻速率，因此集極118的過蝕刻低。由於過蝕刻低，因此過蝕刻對集極118的損害少。高蝕刻速率可例如大於集極118的蝕刻速率的約10倍至40倍、約20倍至30倍、約20倍或約30倍。然而，其他合適的倍數亦是可行的。在一些實施例中，蝕刻劑亦對於基極介電層306(相對於用於上部硬罩幕層130的蝕刻速率及/或相對於用於側壁間隙壁結構134的蝕刻速率)具 有高蝕刻速率。蝕刻可例如藉由濕式蝕刻執行，但其他合適類型的蝕刻亦是可行的。在其中蝕刻由濕式蝕刻執行的一些實施例中，蝕刻劑可例如是包括去離子水及以質量計的1%氟化氫的濕蝕刻劑。然而，其他合適濕式蝕刻劑及/或質量百分比亦是可行的。
在完成蝕刻後，開口902的底部部分具有在第一半導體層802下延伸的長方形輪廓(例如，具有高寬度與高度比率的輪廓)。此外，因為形成於圖21處的凹部2102(參見例如圖21)，因此第一半導體層802圍繞基極介電層306的頂角且在基極介電層306的頂表面下方延伸。因此，第一半導體層802的底部表面與半導體基底122之間的分開距離S減小。因為分開距離S減小，開口902的底部部分具有比凹部2102不形成的情況下更長方形的輪廓。
已瞭解，藉由減小分開距離S，可以更有效地自第一半導體層802的底部表面蝕刻清除基極介電層306。如此，可以使得更多底部表面暴露於開口902中。如將在下文可見，此可造成所形成的BJT的基極的成分之間的接觸面積的增加。接觸面積增加可降低基極的電阻，因此可減少BJT的轉變時間。此轉而增強BJT的轉變頻率、BJT的最大振盪頻率以及BJT的其他合適參數。
如由圖26至圖30的橫截面圖2600至橫截面圖3000所說明，分別執行圖14至圖18處的動作。在圖26處，沉積下部基極結構108以在開口902的底部處部分地填充開口902，如關於圖14所描述。形成於圖21處的凹部(參見例如圖21)使得更多第一半導體層802暴露於開口902中，使得下部基極結構108與第一半導體層802之間的接觸面積120增加且所形成的BJT的效能 增強。在圖27處，沉積第二半導體層1502以覆蓋多層硬罩幕膜804且填充開口902(參見例如圖26)，如關於圖15所描述。在圖28處，圖案化多層硬罩幕膜804(參見例如圖27)及第二半導體層1502(參見例如圖27)，以分別形成硬罩幕126及射極132，如關於圖16所描述。在圖29處，圖案化第一半導體層802(參見例如圖28)，以形成上部基極結構110，如關於圖17所描述。下部基極結構108及上部基極結構110共同地界定基極106，而基極106、集極118以及射極132共同地界定BJT 102。在圖30處，形成內連線結構602以覆蓋且電耦合至BJT 102，如關於圖18所描述。
雖然圖20至圖30參考方法加以描述，但應瞭解，表示於圖20至圖30中的結構並不限於所述方法而是可與所述方法單獨分離。雖然將圖20至圖30描述為1系列動作，但應瞭解，在其他實施例中，可更改動作的次序。雖然圖20至圖30說明且描述為特定動作集，但在其他實施例中，可省略所說明及/或描述的一些動作。此外，未說明及/或未描述的動作可包括在其他實施例中。
參考圖31，提供圖20至圖30的方法的一些實施例的方塊圖3100。
在3102處，於半導體基底中形成界定集極且具有第一摻雜型的摻雜區。參見例如圖20。
在3104處，於半導體基底上方沉積基極介電層。參見例如圖20。
在3106處，圖案化基極介電層以於集極的上方形成凹部。 參見例如圖21。
在3108處，於基極介電層上方沉積具有與第一摻雜型相對的第二摻雜型的第一半導體層。參見例如圖22。
在3110處，於第一半導體層上方沉積硬罩幕層。參見例如圖22。
在3112處，圖案化硬罩幕層及第一半導體層，以形成開口，所述開口暴露基極介電層且位於集極上方。參見例如圖23。
在3114處，於開口的側壁上形成側壁間隙壁結構。參見例如圖24。
在3116處，對基極介電層執行蝕刻，以將開口延伸至集極且使開口在第一半導體層下方側向地延伸。參見例如圖25。
在3118處，沉積下部基極結構以在開口的底部處部分地填充開口，其中下部基極結構為具有第二摻雜型且在異質接面處直接接觸集極及第一半導體層的半導體。參見例如圖26。
在3120處，沉積第二半導體層以填充在下部基極結構上方的開口且覆蓋硬罩幕層，其中第二半導體層具有第一摻雜型。參見例如圖27。
在3122處，圖案化第一半導體層及第二半導體層，以分別形成上部基極結構及射極，其中下部基極結構及上部基極結構直接接觸以界定基極。參見例如圖28及圖29。
在3124處，於由集極、射極以及基極界定的BJT上方形成與BJT電耦合的內連線結構。參見例如圖30。
雖然圖31的方塊圖3100在本文中說明且描述為1系列動作或事件，但應瞭解，不應以限制性意義來解釋這些動作或事件 的所說明次序。舉例而言，除本文中所說明及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時出現。此外，並非可需要所有所說明的動作來實施本文中的描述的一或多個態樣或實施例，且本文中所描繪的動作中的一或多者可在一或多個單獨動作及/或階段中進行。
本發明提供BJT，所述BJT包括：基底；介電膜，上覆於基底且包括下部介電層、上部介電層以及位於下部介電層與上部介電層之間的中間介電層；下部基極結構，上覆於中間介電層且穿過中間介電層及下部介電層突出至基底；上部基極結構，上覆於下部基極結構，其中下部基極結構及上部基極結構為不同半導體且在異質接面處直接接觸；以及射極，上覆於上部基極結構且延伸穿過上部基極結構至下部基極結構。在一些實施例中，介電膜包括第一介電質及第二介電質，且其中下部介電層及上部介電層包括第一介電質，且其中中間介電層包括第二介電質。在一些實施例中，下部基極結構包括鍺，其中上部基極結構基本上由矽組成。在一些實施例中，上部基極結構具有背向射極的外部側壁及面向射極的內側壁，其中下部基極結構的側壁上覆於側向地位於內側壁與外部側壁之間且與內側壁及外部側壁側向地間隔開的中間介電層。在一些實施例中，下部基極結構具有T型輪廓。在一些實施例中，射極為半導體且在異質接面處直接接觸下部基極結構。在一些實施例中，下部基極結構的頂表面及上部介電層的頂表面為大致齊平。在一些實施例中，基底包括摻雜區，所述摻雜區界定集極且在下部基極結構下方，其中摻雜區具有與下部基極結構及上部基極結構相對的摻雜型。
在一些實施例中，本發明提供另一BJT，所述BJT包括：半導體基底；多層介電膜，上覆於半導體基底且包括埋在多層介電膜中的第一介電層；上部基極結構，上覆於多層介電膜；下部基極結構，插入至多層介電膜中且延伸穿過多層介電膜至半導體基底，其中下部基極結構具有在上部基極結構之下且上覆於第一介電層的第一側壁，其中下部基極結構進一步具有自第一側壁側向地偏移且面向及毗鄰第一介電層的側壁的第二側壁，其中下部基極結構及上部基極結構為不同半導體；以及射極，延伸穿過上部基極結構至下部基極結構。在一些實施例中，多層介電膜為ONO膜，其中第一介電層包括氮化物。在一些實施例中，BJT進一步包括側向地分離射極與上部基極結構的側壁間隙壁結構，其中第二側壁在側壁間隙壁結構之下。在一些實施例中，第一側壁及第二側壁為環形。在一些實施例中，其中下部基極結構的寬度由上而下分散地減小。在一些實施例中，下部基極結構具有比上部基極結構低的能隙。在一些實施例中，射極及上部基極結構包括多晶半導體材料。
在一些實施例中，本發明提供另一BJT，所述BJT包括：半導體基底；介電膜，上覆於半導體基底；下部基極結構，插入至介電膜中且接觸半導體基底；上部基極結構，上覆於下部基極結構及介電膜，其中上部基極結構自介電膜的頂表面至介電膜的側壁圍繞介電膜的頂角，其中上部基極結構沿介電膜的側壁延伸至下部基極結構，且其中下部基極結構及上部基極結構為不同半導體；以及射極，延伸穿過上部基極結構至下部基極結構。在一些實施例中，下部基極結構具有比上部基極結構低的能隙。在一些實施例中，射極及上部基極結構包括多晶半導體材料。在一些實施例中， 介電膜為ONO膜。在一些實施例中，BJT進一步包括：側壁間隙壁結構，側向地分離射極與上部基極結構，其中側壁間隙壁結構的底部表面相對於介電膜的頂表面凹入。在一些實施例中，上部基極結構的底部表面及射極的底部表面為大致齊平且相對於介電膜的頂表面凹入。在一些實施例中，下部基極結構具有彎曲的長方形輪廓。
在一些實施例中，本發明提供形成BJT的方法，方法包括：沉積膜，所述膜上覆於基底且包括下部介電層、上部介電層以及位於下部介電層與上部介電層之間的中間介電層；在膜上方沉積第一半導體層；圖案化第一半導體層以形成暴露膜的開口；經由開口對上部介電層執行第一蝕刻以將開口延伸至中間介電層，其中第一蝕刻在中間介電層上停止且側向地底切第一半導體層；執行額外蝕刻以使開口延伸至基底；在開口中堆疊形成下部基極結構及射極且所述下部基極結構及所述射極填充所述開口，其中下部基極結構及射極為半導體；以及圖案化第一半導體層以形成上部基極結構。在一些實施例中，第一蝕刻包括濕式蝕刻。在一些實施例中，下部基極結構的形成包括沉積下部基極結構，所述下部基極結構在開口的底部處直接接觸第一半導體層的底部表面。在一些實施例中，執行額外蝕刻包括：對中間介電層執行第二蝕刻以使開口延伸至下部介電層，其中第二蝕刻在下部介電層上停止；以及對下部介電層執行第三蝕刻以使開口延伸至基底，其中第三蝕刻在基底上停止；其中第二蝕刻及第三蝕刻分別藉由乾式蝕刻及濕式蝕刻來執行。在一些實施例中，方法更包括在基底中形成摻雜半導體區，其中摻雜半導體區界定集極且具有與射極相同的摻雜型， 且其中開口形成為位於摻雜半導體區上方。
前文概述若干實施例的特徵，以使得本領域的技術人員可較好地理解本發明的態樣。本領域的技術人員應理解，其可易於使用本發明做為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基極。本領域的技術人員亦應認識到，這些等效構造並不脫離本發明的精神及範疇，且本領域的技術人員可在不脫離本發明的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:橫截面圖
102:BJT
104:多層基極介電膜
106:基極
108:下部基極結構
110:上部基極結構
112:下部基極介電層
114:上部基極介電層
116:中間基極介電層
118:集極
120:接觸面積
122:半導體基底
124:溝渠隔離結構
126:硬罩幕
128:下部硬罩幕層
130:上部硬罩幕層
132:射極
134:側壁間隙壁結構
T1:第一厚度
T2:第二厚度
Wb:寬度

Claims (10)

  1. 一種雙極接面電晶體(BJT)，包括：基底；介電膜，上覆於所述基底且包括下部介電層、上部介電層以及位於所述下部介電層與所述上部介電層之間的中間介電層；下部基極結構，上覆於所述中間介電層上且穿過所述中間介電層及所述下部介電層突出至所述基底；上部基極結構，上覆於所述下部基極結構，其中所述下部基極結構及所述上部基極結構為不同半導體且在異質接面處接觸；以及射極，上覆於所述上部基極結構且延伸穿過所述上部基極結構至所述下部基極結構。
  2. 如請求項1之BJT，其中所述介電膜包括第一介電質及第二介電質，且其中所述下部介電層及所述上部介電層包括所述第一介電質，且其中所述中間介電層包括所述第二介電質。
  3. 如請求項1之BJT，其中所述下部基極結構包括鍺，且其中所述上部基極結構基本上由矽組成。
  4. 如請求項1之BJT，其中所述上部基極結構具有背向所述射極的外部側壁及面向所述射極的內側壁，且其中所述下部基極結構的側壁上覆於側向地位於所述內側壁與所述外部側壁之間且側向地與所述內側壁及所述外部側壁間隔開的所述中間介電層。
  5. 一種雙極接面電晶體(BJT)，包括：半導體基底； 介電膜，上覆於所述半導體基底；下部基極結構，插入至所述介電膜中且接觸所述半導體基底；上部基極結構，上覆於所述下部基極結構及所述介電膜，其中所述上部基極結構自所述介電膜的頂表面至所述介電膜的側壁圍繞所述介電膜的頂角，其中所述上部基極結構沿所述介電膜的所述側壁延伸至所述下部基極結構，且其中所述下部基極結構及所述上部基極結構為不同半導體；以及射極，延伸穿過所述上部基極結構至所述下部基極結構。
  6. 如請求項5之BJT，其中所述下部基極結構具有比所述上部基極結構低的能隙；所述射極及所述上部基極結構包括多晶半導體材料；所述介電膜為氧化物/氮化物/氧化物(ONO)膜。
  7. 如請求項5之BJT，更包括：側壁間隙壁結構，側向地分離所述射極與所述上部基極結構，其中所述側壁間隙壁結構的底部表面相對於所述介電膜的所述頂表面凹入。
  8. 如請求項5之BJT，其中所述上部基極結構的底部表面及所述射極的底部表面為大致齊平且相對於所述介電膜的所述頂表面凹入。
  9. 一種形成雙極接面電晶體(BJT)的方法，所述方法包括：沉積膜上覆於基底上且所述膜包括下部介電層、上部介電層以及位於所述下部介電層與所述上部介電層之間的中間介電層；在所述膜上方沉積第一半導體層；圖案化所述第一半導體層，以形成暴露所述膜的開口； 經由所述開口對所述上部介電層執行第一蝕刻，以使所述開口延伸至所述中間介電層，其中所述第一蝕刻在所述中間介電層上停止且側向地底切所述第一半導體層；執行至少一種額外蝕刻，以使所述開口延伸至所述基底；在所述開口中堆疊形成下部基極結構及射極，且所述下部基極結構及所述射極填充所述開口，其中所述下部基極結構及所述射極為半導體；以及圖案化所述第一半導體層，以形成上部基極結構。
  10. 如請求項9之形成雙極接面電晶體的方法，其中所述執行所述至少一種額外蝕刻包括：對所述中間介電層執行第二蝕刻，以使所述開口延伸至所述下部介電層，其中所述第二蝕刻在所述下部介電層上停止；以及對所述下部介電層執行第三蝕刻，以使所述開口延伸至所述基底，其中所述第三蝕刻在所述基底上停止；其中所述第二蝕刻及所述第三蝕刻分別以乾式蝕刻及濕式蝕刻執行。
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