[go: up one dir, main page]

CN107316889B - 双极结型晶体管的紧凑器件结构 - Google Patents

双极结型晶体管的紧凑器件结构 Download PDF

Info

Publication number
CN107316889B
CN107316889B CN201710187559.3A CN201710187559A CN107316889B CN 107316889 B CN107316889 B CN 107316889B CN 201710187559 A CN201710187559 A CN 201710187559A CN 107316889 B CN107316889 B CN 107316889B
Authority
CN
China
Prior art keywords
trench isolation
base layer
region
sub
isolation region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710187559.3A
Other languages
English (en)
Other versions
CN107316889A (zh
Inventor
夫厚尔·杰恩
瑞纳塔·卡米罗-卡斯罗
刘岂之
J·J·派卡里克
亚文·Ｊ·乔瑟夫
P·B·格雷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN107316889A publication Critical patent/CN107316889A/zh
Application granted granted Critical
Publication of CN107316889B publication Critical patent/CN107316889B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/80—Heterojunction BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/133—Emitter regions of BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/133—Emitter regions of BJTs
    • H10D62/135—Non-interconnected multi-emitter structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/133—Emitter regions of BJTs
    • H10D62/136—Emitter regions of BJTs of heterojunction BJTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/137—Collector regions of BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/231—Emitter or collector electrodes for bipolar transistors
    • H10W10/014—
    • H10W10/17—

Landscapes

  • Engineering & Computer Science (AREA)
  • Bipolar Transistors (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

一双极结型晶体管的紧凑器件结构及使用一衬底制造一器件结构的方法。一个或多个主沟槽隔离区域围绕该衬底的一有源器件区域以及该衬底的一集电极接触区域的周围而形成。一基极层形成于该有源器件区域以及该集电极接触区域上，且该有源器件区域包括一集电极。各主沟槽隔离区域垂直延伸至该衬底内的一第一深度。一沟槽横向位于该基极层与该集电极接触区域之间而形成，并垂直延伸通过该基极层并延伸至该衬底内小于该第一深度的一第二深度。一介电质形成于该沟槽内以形成一次沟槽隔离区域。一发射极形成于该基极层上。

Description

双极结型晶体管的紧凑器件结构
技术领域
本发明涉及半导体器件制造，尤指用于双极结型晶体管的双极结型晶体管及制造方法。
背景技术
除了其他的最终用途之外，双极结型晶体管(bipolar junction transistor)可应用于高频以及高功率的应用中。尤其是双极结型晶体管可在无线通信系统与移动器件、开关、以及振荡器等的放大器中找到具体的最终用途。双极结型晶体管同样也可用于高速逻辑电路。
一双极结型晶体管为包括一发射极(emitter)、一本征基极(intrinsic base)、以及由不同半导体材料的区域所定义的一集电极(collector)的一三端电子器件。一异质结双极晶体管(heterojunction bipolar transistor)为一双极结型晶体的变种，其中，集电极、发射极、以及本征基极中的至少两种是由不同能量带隙的半导体材料所组成的。于该器件结构中，该本征基极位于该发射极与集电极之间。一NPN双极结型晶体管可包括构成该发射极与集电极的n型半导体材料的区域，以及构成该本征基极的一p型半导体材料的区域。一PNP双极结型晶体管包括构成该发射极以及集电极的p型半导体材料的区域，以及构成该本征基极的一n型半导体材料的区域。于操作时，该基极-发射极结为正向偏压，该基极-集电极结为反向偏压，该集电极-发射极电流可由该基极-发射极电压控制。
器件结构以及制造方法需要改善一双极结型晶体管的性能及/或紧凑性。
发明内容
本发明的一实施例中，提供一种使用一衬底制造一器件结构的方法。一个或多个主沟槽隔离区域围绕该衬底的一有源器件区域以及该衬底的一集电极接触区域的周围而形成。一基极层形成于该有源器件区域与该集电极接触区域上，且该有源器件区域包括一集电极。各主沟槽隔离区域垂直延伸至该衬底内的一第一深度。一沟槽横向位于该基极层与该集电极接触区域之间而形成，且其垂直延伸通过该基极层并延伸至该衬底内小于该第一深度的一第二深度。一介电质形成于该沟槽中以形成一次沟槽隔离区域。一发射极形成于该基极层上。
于本发明的一实施例中，提供一种使用一衬底而形成的一器件结构。该器件区域包括围绕该衬底的一有源器件区域以及该衬底的一集电极接触区域周围的一个或多个主沟槽隔离区域。各主沟槽隔离区域垂直延伸至该衬底内的一第一深度。该有源器件区域包括一集电极。一基极层位于该有源器件区域上以及一发射极位于该基极层上。一次沟槽隔离区域垂直延伸通过该基极层并延伸至该衬底内小于该第一深度的一第二深度。该次沟槽隔离区域横向位于该基极层与该集电极接触区域之间。
附图说明
被纳入并组成本说明书的一部分的该附图，通过结合上述的一般描述以及下述的实施例的详细描述，用以说明本发明的各种实施例，有助于解释本发明的实施例。
图1至图5为根据本发明的一实施例所示的用于制造一器件结构的一工艺方法的各连续制造阶段的一衬底的一部分的横截面图。
图5A为图5所示的该器件构造的一图形化的俯视图，其中所示的该接触件、发射极、以及沟槽隔离区域为说明该器件结构中的结构元件的设置。
图6至图9为根据本发明之一替换实施例所示的类似于图5所示的器件结构的横截面图。
具体实施方式
参考图1，根据本发明的一实施例，一衬底10包括用以形成一集成电路的器件的一单晶半导体材料。构成该衬底10的该半导体材料可包括在其表面上的一外延层，其可包括电活性掺杂剂以改变其电性能。例如，该衬底10可包括位于其顶表面的一单晶硅层，其可在成长过程中掺杂或植入具有能有效传递n型导电性的一浓度的来自周期表的第V族的一n型掺杂剂(如磷(P)、砷(As)、或锑(Sb))。
一个或多个沟槽隔离区域12,13，也称为主沟槽隔离区域12,13，形成于该衬底10中。该沟槽隔离区域12,13的形成可通过依赖于光刻以及干式蚀刻工艺的一浅沟槽隔离(shallow trench isolation；STI)技术以于衬底10中定义沟槽，沉积一电绝缘体以填充该沟槽，以及利用一化学机械抛光(chemical mechanical polishing；CMP)工艺以相较于该衬底10的该顶表面平坦化该电绝缘体。该电绝缘体可以由硅氧化物，例如通过化学气相沉积而沉积的二氧化硅所组成。
一集电极基座15形成于位于该沟槽隔离区域12,13之间的该衬底10的一部分的一顶表面上。该集电极基座15可由与该衬底10具有相同导电类型的一半导体材料(如硅)所组成，并且可以横向延伸至该沟槽隔离区域12,13的一顶表面的上方。该集电极基座15可以通过一横向外延形成工艺而形成，以使该集电极基座15与该衬底10具有一外延关系。构成该集电极基座15的该半导体材料将获得该衬底10的单晶半导体材料的晶体取向以及晶体结构，以作为形成该集电极基座15的一模板。当形成集电极基座15的该半导体材料在生长时，多晶半导体材料的附加部分可沉积至该集电极基座15外围的沟槽隔离区域12,13上。
一基极层16是作为该集电极基座15的该顶表面上的一附加层以及该沟槽隔离区域12,13上的多晶硅半导体的部分而形成。该基极层16可由一半导体材料所组成，如包括硅(Si)和锗(Ge)的硅锗(SiGe)，在合金中的硅含量范围从95原子百分率至50原子百分率和锗含量范围从5原子百分率至50原子百分率。该基极层16的锗含量可为分级及/或阶梯状跨过该基极层16的厚度。如果该锗含量为阶梯状，该基极层16的厚度，如在其顶表面及底表面的各自厚度，可能缺乏一些锗含量，并可能完全替换为硅所组成。该基极层16可掺杂有一种或多种杂质物种，例如硼(B)以及可选的碳(C)的一掺杂剂。
该基极层16可采用一低温外延(low temperature epitaxial；LTE)生长工艺而形成，例如在一生长温度从400℃至850℃的范围内执行的气相外延(vapor phase epitaxy；VPE)，从而于该集电极基座15上形成单晶半导体材料(如，单晶硅及/或单晶硅锗)。外延生长是用以生长该基极层16的该单晶半导体材料或沉积于该集电极基座15的该单晶半导体材料上的一工艺，于该工艺中，该集电极基座15的单晶材料的晶体结构在该基极层16的半导体材料中被再现。于外延生长期间，构成该基极层16的该半导体材料将获得该集电极基座15的单晶半导体材料的晶体取向以及晶体结构，以作为生长该基极层16的一模板，并具有该衬底10的该晶体取向与晶体结构。
一基极介电层18形成于该基极层16的一顶表面上。该基极介电层18可以由具有一介电材料的一介电常数(如一介电率)特性的一电绝缘体所构成。于一实施例中，该基极介电层18可由采用500℃或更高温度的一快速热处理工艺(rapid thermal process；RTP)所沉积的一高温氧化物(如二氧化硅)所构成。
一牺牲层20由例如形成于该基极介电层18的该顶表面上的一半导体材料所构成。例如，该牺牲层20可以由通过化学气相沉积的多晶硅所组成。
请参考图2，其中相似的数字表示图1中的相似特征，以及于该工艺方法的一后续制造阶段，一次沟槽隔离区域22形成于垂直延伸通过层16,18,20以及该集电极基座15至该衬底10的一浅深度的一沟槽23中。可在该沟槽隔离区域12与该次沟槽隔离区域22之间定义一有源器件区域14。该沟槽隔离区域12,22定义出该有源器件区域14的尺寸以及位置。
该次沟槽隔离区域22及其沟槽23横向位于该沟槽隔离区域12,13之间，并自该有源器件区域14的一中心线向该沟槽隔离区域13横向偏离。该次沟槽隔离区域22及沟槽23垂直延伸至该衬底10中相较于该沟槽隔离区域12,13更浅的深度。该沟槽23止于沿其于由该沟槽隔离区域12,13的该内墙11所建立的一边界之内的纵轴的相对两端，最佳如图5A所示。
该次沟槽隔离区域22可通过图案化一蚀刻掩膜，利用该蚀刻掩膜就地蚀刻该沟槽23，沉积一电绝缘体以填充沟槽23，以及利用一化学机械抛光工艺以相较于该牺牲层20的该顶表面平坦化该电绝缘体而形成。该蚀刻掩膜可以由应用一旋涂工艺、预烘焙、通过一光掩膜暴露于一光投射、曝光后烘焙、以及一化学显影剂显影等的一有机光阻层所构成。该蚀刻掩膜包括用于该沟槽的位于一预定位置的一开口。该蚀刻工艺可通过一单一蚀刻步骤或多个步骤进行，可以使用一个或一个以上的蚀刻化学品，并可以包括一个或多个离散时间的或终点指向的蚀刻。该电绝缘体可以由通过化学气相沉积而沉积的硅氧化物(例如二氧化硅)所组成。
该次沟槽隔离区域22的该沟槽23的位置定义了该基极层16的一边缘17，该基极层16止于该边缘17处。于该边缘17的位置，该次沟槽隔离区域22的一侧壁21及其沟槽23同延(coextensive)于位于该基极层16的侧面的该边缘17。该基极层16的边缘17沿着该次沟槽隔离区域22及其沟槽23的长轴纵向延伸。该次沟槽隔离区域22的一顶表面露出于该基极层16的该顶表面的上方，以及该基极层16上的该基极介电层18的该顶表面的上方。该次沟槽隔离区域22没有垂直位于该基极层16下方的部分；相反的，该次沟槽隔离区域22相对于该基极层16的侧面的该边缘17横向定位。特别是，这种并列关系呈现在与包含该第二沟槽隔离区22及其沟槽23的侧壁21的一平面正交的该基极层16的一平面内的该边缘17处。
一非本征基极层24形成于该牺牲层20的该顶表面。于一实施例中，该非本征基极层24可以由通过化学气相沉积的非晶半导体材料或多晶半导体材料(例如，硅或多晶SiGe)所组成。如果该非本征基极层24是由硅锗组成，该锗的浓度可以具有一分级或一突变轮廓并可包括附加层，例如一硅覆盖层。该非本征基极层24可在沉积过程中原位掺杂一浓度的掺杂剂，例如能有效传递p型导电性的来自周期表第III族(例如硼)的一杂质物种。
介电层26,28,30于该非本征基极层24上连续形成一堆栈。介电层26形成于非本征基极层24的一顶表面，介电层28形成于介电层26的一顶表面，以及介电层30形成于介电层28的一顶表面。介电层26,30可以由相同的电绝缘体组成，例如通过化学气相沉积而沉积的硅氧化物(例如二氧化硅)。介电层28可以由具有与介电层26,30不同的蚀刻选择性的一电绝缘体组成。于该介电层26,30是由二氧化硅组成的一实施例中，该介电层28可以由利用化学气相沉积而沉积的氮化硅(Si3N4)组成。
请参考图3，其为显示该工艺方法的一随后的制造阶段，其中相似的参考数字为指代图2中的相似特征，介电层26,28,30为使用光刻以及蚀刻工艺进行图案化以定义出与位于沟槽隔离区域12以及次沟槽隔离区域22之间的该有源器件区域14上的该集电极基座15的一部分对齐的一发射极开口32。该发射极开口32通过一蚀刻工艺(例如反应离子蚀刻)延伸，以部分通过该非本征基极层24。间隔件34形成于该发射极开口32的该垂直侧壁上。该发射极开口32，在形成该间隔件34而变窄后，通过一蚀刻工艺(例如，反应离子蚀刻)而完全延伸以通过该非本征基极层24并止于该基极介电层18。
该发射极开口32通过一湿式化学蚀刻工艺以通过该基极介电层18延伸至止于该基极层16上的一深度。如果该基极介电层18是由二氧化硅所构成，该湿式化学蚀刻工艺可使用稀释的氢氟酸(dilute hydrofluoric；DHF)或缓冲氢氟酸(buffered hydrofluoric；BHF)作为一蚀刻剂。该湿式化学蚀刻工艺可以移除该代表实施例中所示的介电层30。该蚀刻工艺可导致该基极介电层18横向凹陷至该间隔件34的下方，以形成位于该基极层16与该覆盖牺牲层20与非本征基极层24之间的一空腔。一链路层(link layer)36形成于该发射极开口32内的基极层16的该顶表面上。该链路层36可由通过一外延生长工艺而沉积的半导体材料所组成，并可利用以选择性外延生长工艺而形成，其中，该半导体材料不核从绝缘体表面外延生长。在其边缘，该链路36填充位于该集电极基座15与该覆盖牺牲层20与非本征基极层24之间的空腔，并使该非本征基极层24电性以及物理耦接该基极层16。
在形成该链路层36之后，一衬垫层38以及间隔件39,40形成于该发射极开口32内。该衬垫层38与间隔件39可由一电绝缘的介电材料形成，例如二氧化硅的一薄层。间隔件40可以由一不同的介电材料的一薄层所形成，例如氮化硅。在形成该间隔件39,40之后，通过该间隔件39,40而变窄的该发射极开口32通过该衬垫层38延伸至该基极层16上的该链路层36的该顶表面。
请参考图4，其中相似的参考数字为指代图3于该工艺方法的一随后的制造阶段中的相似特征，一发射极指(emitter finger)42形成于该发射极开口32中。该非导电的间隔件39,40围绕该发射极指42并电性隔离该发射极指42与该非本征基极层24。该发射极指42由于该中间的链路层36而间接接触该基极层16。该发射极指42可由一重掺杂半导体材料层而形成，例如来自该周期表的第V族的一掺杂剂(如磷(P)或砷(As))的具有一浓度的多晶重掺杂以传递n型导电，即沉积(如，通过化学气相沉积)然后用光刻以及蚀刻工艺图案化。由于沉积期间的过度生长，该发射极指42的头部可从该发射极开口32的嘴部突出，并可包括与该间隔件34,39,40重叠的侧臂。
介电层26,28可利用用以形成该发射极指42相同的蚀刻掩膜以及蚀刻工艺(如反应离子蚀刻)，通过合适的蚀刻化学作用而进行图案化。一介电盖帽可选择性地形成于该发射极指42的该头部上以于蚀刻期间保护该发射极指42。该发射极指42横向位于该次沟槽隔离区域22以及该主沟槽隔离区域12之间垂直于该发射极指42的一纵轴的一方向上。
一图案化蚀刻掩膜44用于覆盖该发射极指42以及邻接该发射极指42的该非本征基极层24，但暴露出该非本征基极层24中位于该沟槽隔离区域13以及该次沟槽隔离区域22之间的一场区域(field region)。该蚀刻掩膜44可以由应用一旋涂工艺、预烘焙、通过一光掩膜暴露于一光投射、曝光后烘焙、以及一化学显影剂显影等的一有机光阻层所构成。
参考图5及图5A，其为显示该工艺方法的一随后的制造阶段，其中相似的参考数字为指代图4中的相似特征，层16,18,20,24可在该场区域中移除，并通过一干式蚀刻工艺(如反应离子蚀刻(RIE))、一湿式化学蚀刻工艺、或利用一个或多个蚀刻化学作用进行的一个或多个步骤的湿式蚀刻工艺与干式蚀刻工艺的结合，以形成该图案化蚀刻掩膜44。该沟槽隔离区域13以及该次沟槽隔离区域22之间的该有源器件区域14的该顶表面提供用于接触形成所有或部分该有源器件区域14的一集电极50的一集电极接触区域48。可通过离子植入而提高该集电极接触区域48的掺杂浓度以提高其导电性。该集电极接触区域48设置于邻接该集电极50并通过该次沟槽隔离区域22与该有源器件区域14横向隔离。该次沟槽隔离区域22同样横向设置于该集电极接触区域48及该基极层16的边缘17及其沟槽23之间。
间隔件51,52可由一电绝缘体(例如氮化硅)通过化学气相沉积而沉积及蚀刻工艺(如反应离子蚀刻)而蚀刻以构成的一介电层所形成。间隔体52与该次沟槽隔离区域22的该暴露侧边缘重叠。
一硅化物层54形成于该发射极指42的该顶表面，该非本征基极层24的该顶表面邻接该发射极指42以及该集电极接触区域48的该顶表面。该间隔件52以及该次沟槽隔离区域22可电性并物理隔离该集电极接触区域48上的该硅化物层54的部分与该非本征基极层24。
所得到的器件结构56为一具有一垂直结构的双极结型晶体管，其中，该基极层16位于该发射极指42与该集电极50之间，该发射极指42、该基极层16、以及该集电极50为垂直设置。一p-n结定义于作为该器件结构56的该发射极的该发射极指42与该基极层16之间的界面上。另一p-n结定义于该集电极50与该基极层16之间的界面上。该器件结构56可为一异质结双极晶体管，其中该基极层16的半导体材料具有不同于该发射极指42与集电极50的半导体材料的能隙值的一能隙值。于一实施例中，该发射极指42与集电极50可以由硅组成，且该基极层16可以由具有比硅更窄的能隙值的硅锗组成。该器件结构56可以由一NPN器件或一PNP器件构成，视依该发射极指42、基极层16、以及集电极50的导电类型而定。
于一实施例中，该器件结构56可为一双极结型晶体管或异质结双极晶体管，其仅包括作为该器件结构56的发射极的该单发射极指42。于一替换实施例中，该器件结构56可修正为包括多个发射极指。
该集电极50可包括一选择性植入集电极(selectively implanted collector；SIC)，其通过在该工艺流程的一合适阶段，例如在形成该发射极开口32之后，于该有源器件区域14的该中心部分的离子植入所形成。该可选的SIC植入可用于调整该器件击穿电压，或可与一植入掩膜结合使用，以选择性地产生具有不同击穿电压特性的器件结构56。
随后的中间工艺(middle-of-line；MOL)流程形成包括一介电层(未予图示)、接触件62,63,64以及接线(未予图示)的一局部互连阶层。一个或多个接触件62耦接至该集电极接触区域48，并横向位于该沟槽隔离区域12,13内。一个或多个接触件63耦接至作为一基极接触区域的该非本征基极层24的一部分，并位于该沟槽隔离区域12的上方，该沟槽隔离区域12位于由该沟槽隔离区域12的该内墙11所部分建立的该边界之外。一个或多个接触件64同样耦接至该发射极指42。该介电层可由二氧化硅、氮化硅、氟硅玻璃(FSG)、硼磷硅玻璃(BPSG)、以及上述和其他介电材料的组合。该接触件62,63,64可以由一金属(如钨(W))所组成，其通过例如物理气相沉积(PVD)而沉积的一层以填充接触孔，然后例如通过化学机械抛光进行平坦化以自该介电层的该顶表面移除多余的金属。
随后的后段工艺(back-end-of-line；BEOL)，其包括形成附加介电层、通孔栓、与用以将一互连结构与该器件结构56的该局部互连结构耦接的接线、以及类似于器件结构56与可能包括于该衬底10上制造的其他电路中的互补金属氧化物半导体(CMOS)场效应晶体管的附加器件结构的其他类似接触件。因此，双极结型晶体管以及CMOS场效应晶体管两者均可用于在同一衬底10上作为一种BiCMOS集成电路的电路。
形成双极结型晶体管的该CMOS场效应晶体管以及该器件结构56的多个工艺可以共享。例如，形成该间隔件46,47的工艺可与用以形成该CMOS场效应晶体管的该栅极结构上的间隔件的工艺相同。又如，用以减少该集电极接触区域48的电阻率的工艺可与用以减少该CMOS场效应晶体管的该源极与漏极的电阻率的工艺相同。另如，形成该集电极50的该有源器件区域14的部分的电阻率可通过用以形成一n阱以制造该CMOS场效应晶体管的相同的工艺来降低。
请参考图6，其为显示一替换实施例，其中相似的参考数字为指代图5中的相似特征，该次沟槽隔离区域22可形成于具有一不同形状(例如由倾斜侧壁代替垂直侧壁)的一沟槽60中。沉积该介电材料以形成符合该沟槽60的不同形状的该次沟槽隔离区域22。例如，用以形成该次沟槽隔离区域22的该沟槽60可包括底切(undercut)该基极层16的一部分的倾斜侧壁。该次沟槽隔离区域22的这一部分可用以降低该器件结构56在运行过程中的寄生电容。
为形成该次沟槽隔离区域22的该沟槽60，该衬底10的半导体材料可通过湿式化学蚀刻工艺、干式蚀刻工艺、或湿式化学与干式蚀刻工艺的结合进行蚀刻，而通过选择因素，如该蚀刻工艺的化学作用、时间等，该沟槽的轮廓可进行调整以具有一特定形状、底切角、底切距离(即偏差)等。该(多个)蚀刻工艺可与半导体材料的植入损伤及/或半导体材料的掺杂相结合以改变蚀刻速率，从而形成沟槽轮廓。该(多个)蚀刻工艺还可以依据在单晶体半导体材料中表现出不同的晶体方向(由例如米勒指数所指定的)的蚀刻速率的晶圆取向以及各向异性蚀刻工艺，以调整该沟槽60的轮廓。该(多个)蚀刻工艺可始于用以形成该沟槽23的蚀刻工艺，然后通过一附加蚀刻工艺改变该垂直侧壁21以形成该沟槽60的倾斜侧壁。
请参考图7，其为显示一替换实施例，其中相似的参考数字为指代图5中的相似特征，该器件结构可修改为省略该次沟槽隔离区域22。该间隔件52将该集电极接触区域48上的该硅化物层54的部分与该基极层16分开，以防止来自该基极层16的一电短路于该集电极接触区域48之间发展。该集电极接触区域48以及该集电极50由于该次沟槽隔离区域22的消失而连续。
请参考图8，其为显示一替换实施例，其中相似的参考数字为指代图5中的相似特征，所提供的一器件结构66可修改该器件56除了该发射极指42之外，还包括一个或多个附加的发射极指70，以使该器件结构66包括由多个发射极指42,70所组成的一发射极。该发射极指70与该发射极指42是由相同的物质形成，但位于不同的发射极开口中，并与发射极指42平行排列。各该发射极指42,70与该基极层16的不同部分相关联。
于一沟槽中提供类似于该次沟槽隔离区域22的一次沟槽隔离区域72，以将另一个集电极接触区域76从该有源器件区域14隔离。于一沟槽中还提供横向位于该发射极指42,70之间以及该次沟槽隔离区域22,72之间的一次沟槽隔离区域74。该沟槽隔离区域22,72,74的沟槽的各自的纵轴彼此平行对齐，并与该发射极指42,72的各自的纵轴平行排列。该次沟槽隔离区域72,74及其关联的沟槽延伸通过该基极层16，并延伸至该衬底10至与该次沟槽隔离区域22及其关联的沟槽23相同的深度。该次沟槽隔离区域22,72,74的各自的顶表面从该基极层16的该顶表面露出。
该集电极接触区域76横向位于该沟槽隔离区域12的该内墙11建立的该边界的一部分之中的沟槽隔离区域12与次沟槽隔离区域72之间。该次沟槽隔离区域72横向位于该发射极指70与该集电极接触区域76之间。该集电极接触区域48,76位于该器件结构56的该外围边缘，且该集电极接触区域76与前述的集电极接触区域48以相同的方式定义。
该基极层16被有效地分为多个部分，且每个部分于一对相邻的该次沟槽隔离区域22,72,74之间横向分界。该次沟槽隔离区域22,72,74的位置限定该基极层16的部分的边缘17，其中，该关联的沟槽沿着该边缘17通过该基极层16的厚度延伸，且该基极层16于该边缘17处终止。该次沟槽隔离区域72横向位于该基极层16(更具体而言，该基极层16的边缘17中的一处)以及该集电极接触区域76之间。该基极层16的边缘17平行于该次沟槽隔离区域22,72,74及其沟槽的该纵轴而纵向延伸。于这些边缘17的位置处，各该次沟槽隔离区域22,72,74的一部分与该基极层16同延。例如，该次沟槽隔离区域22的一部分与该基极层16于该基极层16的一边缘17处并置且同延。该次沟槽隔离区域72的一部分与该基极层16于该基极层16的另一边缘17处并置且同延，该发射极指42,70横向位于该基极层16的这些边缘17之间。
该图案化蚀刻掩膜44(图4)进行大小调整以从次沟槽隔离区域72延伸至次沟槽隔离区域22，从而于随后的蚀刻工艺中，在形成该接触件62之前，暴露出为形成该硅化物层54的部分的该集电极接触区域48,76的顶表面。位于该次沟槽隔离区域22以及该次沟槽隔离区域72之间的该发射极指42,70与该非本征基极层24的一部分以及潜在的结构特征，于该未覆盖以及暴露集电极接触区域48,76的蚀刻工艺期间，受该经尺寸调整的蚀刻掩膜44的保护。
一个或多个接触件62与各该集电极接触区域48,76耦接，并横向位于该沟槽隔离区域12,13内。一个或多个接触件63与作为发射极指42,70之间的一基极接触区域的该非本征基极层24的一部分耦接，并可垂直位于(即垂直对齐)该次沟槽隔离区域74的上方。一个或多个接触件64还与各该发射极指42,70耦接。该器件结构66的布局表现为一集电极-发射极-基极-发射极-集电极(CEBEC)架构，并可通过引入发射极指、次沟槽隔离区域、基极接触区域的附加部件进行扩展，以提供附加EB对。
于该代表实施例中，该次沟槽隔离区域22,74,78具有相同的架构。于一替换实施例中，该次沟槽隔离区域22,74,78可具有选自图5至图7所示的各种架构的任意组合的不同架构。例如，该次沟槽隔离区域22,74可为图5所示的架构，而该次沟槽隔离区域78可为图6所示的架构。
请参考图9，其为显示一替换实施例，其中相似的参考数字为指代图5中的相似特征，一器件结构86可提供为修改该器件结构56以包括由如上所述之该发射极所组成的该多个发射极指42,70。该次沟槽隔离区域22被复制以提供与该第二给沟槽隔离区域22隔开的一次沟槽隔离区域84。该次沟槽隔离区域84及其关联的沟槽延伸通过该基极层16并延伸至该衬底10内与该次沟槽隔离区域22相同的深度。该次沟槽隔离区域22,84的各自顶表面从该基极层16的该顶表面露出。
该集电极接触区域48横向位于该次沟槽隔离区域22与该次沟槽隔离区域84之间。该次沟槽隔离区域22的一部分与该基极层16于该基极层16的一边缘17处并置且同延，而该次沟槽隔离区域84的一部分同样也与该基极层16于该基极层16的另一边缘17处并置且同延。该基极层16的这些边缘17横向位于发射极指42与发射极指70之间。
一个或多个接触件62与该集电极接触区域48耦接并横向位于该沟槽隔离区域12,13内，以使该接触件62不垂直于该沟槽隔离区域12,13的上方。一个或多个接触件63与在该有源器件区域14的各周边边缘提供基极接触区域的该非本征基极层24耦接，并位于(即垂直对齐)该沟槽隔离区域12,13的上方。一个或多个接触件64还与该发射极的各发射极指42,70耦接。该器件结构66的布局表现为一集电极-发射极-基极-发射极-集电极(CEBEC)架构，并可通过引入发射极指、次沟槽隔离区域、以及基极接触区域的附加部件进行扩展，以提供附加EB对。
上述的方法用于集成电路芯片的制作。由此产生的集成电路芯片可以由制造商以原晶圆形式(例如作为具有多个未封装芯片的一单一晶圆)，作为一裸片，或以封装形式分布。在后者的情况下，该芯片被安装于一单芯片封装件(例如，具有附接至一主板或其他更高级别载体的引脚的一塑料载体)内、或一多芯片封装件(例如，具有表面互连或掩埋互连中的一者或两者的一陶瓷载体)内。在任何情况下，该芯片可以与其他芯片、独立电路元件、及/或其他信号处理器件集成为一中间产品或一最终产品的一部分。
本文所引用的术语，如“垂直”，“水平”等，是通过举例的方式而非限制的方式以建立一个参照。本文所使用的术语“水平”定义为与一半导体衬底的一传统平面平行的一平面，而不考虑其实际的三维空间取向。术语“垂直”和“正常”是指垂直于水平的一个方向，正如所定义的那样。术语“横向”是指水平平面内的一个维度。如“上方”以及“下方”等术语用于表示元件或结构相对于相对标高的相对位置。
一个特征“连接”或“耦接”至另一个元件或与另一元件“连接”或“耦接”可为直接连接或耦接至其他元件，或者，可能存在一个或多个中间元件。如果中间元件不存在，一个特征可以“直接连接”或“直接耦接”至另一元件。如果至少一中间元件存在，则一特征可“间接连接”或“间接耦接”至另一元件。
本发明的各种实施例的描述仅用于说明的目的，而非局限于所公开的实施例。在不违背所描述的实施例的范围及精神下，各种修改以及变化对于本领域的技术人员而言将是显而易见的。本文中使用的术语被选为可最好地解释实施例的原则，在市场中发现的技术的实际应用或技术改进，或使本领域的其他技术人员能了解本文所披露的实施例。

Claims (19)

1.一种使用一衬底形成的一器件结构，该器件结构包括：
一个或多个主沟槽隔离区域，其位于该衬底的一有源器件区域以及该衬底的一第一集电极接触区域的周围，该一个或多个主沟槽隔离区域的一顶表面与该衬底的一顶表面共面，各该主沟槽隔离区域垂直延伸至该衬底内的一第一深度，且该有源器件区域包括一集电极；
一基极层，其位于该有源器件区域上，该基极层具有一顶表面；
一基极介电层，位于该基极层的该顶表面上；
一第一次沟槽隔离区域，其邻接该基极层设置并延伸至该衬底内小于该第一深度的一第二深度，该第一次沟槽隔离区域横向位于该基极层与该第一集电极接触区域之间，该第一次沟槽隔离区域延伸通过该基极层及该基极介电层，并且该第一次沟槽隔离区域的一顶表面露出于该基极层的该顶表面的上方；
一半导体层，位于该基极介电层上方，该半导体层的一顶表面与该第一次沟槽隔离区域的一顶表面共面；
一非本征基极层，位于该半导体层的该顶表面及该第一次沟槽隔离区域的该顶表面上；
一发射极，位于一发射极开口中，该发射极开口延伸通过该非本征基极层及该半导体层并止于该基极介电层。
2.根据权利要求1所述的器件结构，其特征为，该第一集电极接触区域横向位于该第一次沟槽隔离区域与该一个或多个主沟槽隔离区域的其中一者之间，且还包括：
一第一接触件，其耦接该第一集电极接触区域，
其中，该第一次沟槽隔离区域横向位于该第一接触件与该发射极之间。
3.根据权利要求2所述的器件结构，其特征为，该器件结构还包括：
一第二接触件，其耦接该基极层，
其中，该第二接触件与该一个或多个主沟槽隔离区域的其中一者垂直对齐。
4.根据权利要求1所述的器件结构，其特征为，该器件结构还包括：
一接触件，其耦接该基极层与该非本征基极层，
其中，该接触件完全横向设置于该一个或多个主沟槽隔离区域的其中一者与该有源器件区域之间所建立的一边界之外，并且该第一次沟槽隔离区域完全横向设置于该边界之内。
5.根据权利要求4所述的器件结构，其特征为，该发射极横向位于该接触件与该第一次沟槽隔离区域之间。
6.根据权利要求1所述的器件结构，其特征为，该发射极包括一单发射极指，该单发射极指横向位于该第一次沟槽隔离区域与该一个或多个主沟槽隔离区域的其中一者之间。
7.根据权利要求1所述的器件结构，其特征为，该第一次沟槽隔离区域邻接该基极层的一边缘设置，且该第一次沟槽隔离区域横向位于该基极层的该边缘与该第一集电极接触区域之间。
8.根据权利要求1所述的器件结构，其特征为，该第一次沟槽隔离区域的一部分与该基极层沿着一边缘并列。
9.根据权利要求1所述的器件结构，其特征为，该一个或多个主沟槽隔离区域还围绕该衬底的一第二集电极接触区域，该发射极包括一第一发射极指以及一第二发射极指，且还包括：
一第二次沟槽隔离区域，邻接该基极层设置并延伸至该衬底中的该第二深度，该第二次沟槽隔离区域横向位于该基极层与该第二集电极接触区域之间。
10.根据权利要求9所述的器件结构，其特征为，该第一次沟槽隔离区域横向位于该第一发射极指与该第一集电极接触区域之间，该第二次沟槽隔离区域横向位于该第二发射极指与该第二集电极接触区域之间。
11.根据权利要求9所述的器件结构，其特征为，该第一次沟槽隔离区域的一部分与该基极层在该基极层的一第一边缘处并列，该第二次沟槽隔离区域的一部分与该基极层在该基极层的一第二边缘处并列，且该第一发射极指与该第二发射极指横向位于该基极层的该第一边缘与该基极层的该第二边缘之间。
12.根据权利要求9所述的器件结构，其特征为，该器件结构还包括：
一第三次沟槽隔离区域，邻接该基极层设置并延伸至该衬底内的该第二深度，该第三次沟槽隔离区域横向位于该第一发射极指与该第二发射极指之间；以及
一接触件，其耦接该基极层与该非本征基极层，
其中，该接触件与该第三次沟槽隔离区域垂直对齐。
13.根据权利要求1所述器件结构，其特征为，该发射极包括一第一发射极指以及一第二发射极指，且还包括：
一第二次沟槽隔离区域，其邻接该基极层设置并延伸至该衬底内的该第二深度，
其中，该第一集电极接触区域横向位于该第一次沟槽隔离区域与该第二次沟槽隔离区域之间。
14.根据权利要求13所述的器件结构，其特征为，该第一次沟槽隔离区域的一部分与该基极层在该基极层的一第一边缘处并列，该第二次沟槽隔离区域的一部分与该基极层在该基极层的一第二边缘处并列，且该基极层的该第一边缘与该基极层的该第二边缘横向位于该第一发射极指与该第二发射极指之间。
15.根据权利要求13所述的器件结构，其特征为，该器件结构还包括：
一接触件，其耦接该基极层与该非本征基极层，
其中，该接触件完全横向设置于该一个或多个主沟槽隔离区域的其中一者与该有源器件区域之间所建立的一边界之外，并且该第一次沟槽隔离区域完全横向设置于该边界之内。
16.一种制造一器件结构的方法，该方法包括：
形成围绕一衬底的一有源器件区域以及该衬底的一第一集电极接触区域的一个或多个主沟槽隔离区域，其中，该一个或多个主沟槽隔离区域的一顶表面与该衬底的一顶表面共面，并且各主沟槽隔离区域垂直延伸至该衬底内的一第一深度且该有源器件区域包括一集电极；
形成位于该有源器件区域以及该第一集电极接触区域上的一基极层；
形成位于该基极层的一顶表面上的一基极介电层；
形成位于该基极介电层上方的一半导体层；
形成横向位于该有源器件区域以及该第一集电极接触区域之间的一沟槽，其中，该沟槽垂直延伸通过该基极层、该基极介电层及该半导体层并延伸至该衬底内小于该第一深度的一第二深度；
形成一电绝缘体于该沟槽中以形成一次沟槽隔离区域；
平坦化该电绝缘体，使得该次沟槽隔离区域的一顶表面与该半导体层的一顶表面共面；
形成位于该半导体层的该顶表面及该次沟槽隔离区域的该顶表面上的一非本征基极层；
形成一发射极开口，该发射极开口延伸通过该非本征基极层及该半导体层并止于该基极介电层；以及
形成位于该发射极开口中的一发射极，
其中，该次沟槽隔离区域的一顶表面露出于该基极层的一顶表面的上方。
17.根据权利要求16所述的方法，其特征为，该第一集电极接触区域横向位于该次沟槽隔离区域与该一个或多个主沟槽隔离的其中一者之间，且该方法还包括：
形成耦合该第一集电极接触区域的一第一接触件，
其中，该次沟槽隔离区域横向位于该第一接触件与该发射极之间。
18.根据权利要求17所述的方法，其特征为，该方法还包括：
形成耦合该基极层与该非本征基极层的一第二接触件，
其中，该第二接触件完全横向设置于该一个或多个主沟槽隔离区域的其中一者与该有源器件区域之间所建立的一边界之外，并且该次沟槽隔离区域完全横向设置于该边界之内。
19.根据权利要求16所述的方法，其特征为，该方法还包括：
形成耦合该基极层与该非本征基极层的一接触件，
其中，该接触件完全横向设置于该一个或多个主沟槽隔离区域的其中一者与该有源器件区域之间所建立的一边界之外，并且该次沟槽隔离区域完全横向设置于该边界之内。
CN201710187559.3A 2016-03-25 2017-03-27 双极结型晶体管的紧凑器件结构 Active CN107316889B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/081,443 US10367083B2 (en) 2016-03-25 2016-03-25 Compact device structures for a bipolar junction transistor
US15/081,443 2016-03-25

Publications (2)

Publication Number Publication Date
CN107316889A CN107316889A (zh) 2017-11-03
CN107316889B true CN107316889B (zh) 2020-09-25

Family

ID=59898862

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710187559.3A Active CN107316889B (zh) 2016-03-25 2017-03-27 双极结型晶体管的紧凑器件结构

Country Status (2)

Country Link
US (2) US10367083B2 (zh)
CN (1) CN107316889B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108520896B (zh) * 2018-05-03 2021-01-01 西安建筑科技大学 一种耐压双极晶体管及其制作方法
US10916642B2 (en) * 2019-04-18 2021-02-09 Globalfoundries U.S. Inc. Heterojunction bipolar transistor with emitter base junction oxide interface
US11276770B2 (en) * 2019-11-05 2022-03-15 Globalfoundries U.S. Inc. Gate controlled lateral bipolar junction/heterojunction transistors
US11791334B2 (en) 2020-10-20 2023-10-17 Globalfoundries U.S. Inc. Heterojunction bipolar transistor with buried trap rich isolation region
US11721719B2 (en) 2020-10-20 2023-08-08 Globalfoundries U.S. Inc. Heterojunction bipolar transistor with buried trap rich isolation region
US11695064B2 (en) * 2021-02-16 2023-07-04 Globalfoundries U.S. Inc. Bipolar junction transistors with a wraparound base layer
US12211910B2 (en) * 2021-08-30 2025-01-28 Taiwan Semiconductor Manufacturing Company, Ltd. Bipolar junction transistor (BJT) and fabricating method thereof
US12237407B2 (en) 2022-11-01 2025-02-25 Globalfoundries U.S. Inc. Heterojunction bipolar transistor with amorphous semiconductor regions

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120235143A1 (en) * 2011-03-15 2012-09-20 International Business Machines Corporation Vertical polysilicon-germanium heterojunction bipolar transistor
US8796149B1 (en) * 2013-02-18 2014-08-05 International Business Machines Corporation Collector-up bipolar junction transistors in BiCMOS technology
US20150008559A1 (en) * 2011-11-11 2015-01-08 International Business Machines Corporation Bipolar junction transistor with multiple emitter fingers

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4452645A (en) * 1979-11-13 1984-06-05 International Business Machines Corporation Method of making emitter regions by implantation through a non-monocrystalline layer
US5109263A (en) * 1989-07-28 1992-04-28 Hitachi, Ltd. Semiconductor device with optimal distance between emitter and trench isolation
US6521974B1 (en) * 1999-10-14 2003-02-18 Hitachi, Ltd. Bipolar transistor and manufacturing method thereof
JP3507012B2 (ja) * 2000-07-11 2004-03-15 沖電気工業株式会社 エンボスキャリアテープ
JP2002141476A (ja) * 2000-11-07 2002-05-17 Hitachi Ltd ＢｉＣＭＯＳ半導体集積回路装置およびその製造方法
US6579771B1 (en) 2001-12-10 2003-06-17 Intel Corporation Self aligned compact bipolar junction transistor layout, and method of making same
JP4643130B2 (ja) * 2003-06-19 2011-03-02 株式会社日立製作所 半導体装置およびその製造方法
US7190046B2 (en) * 2004-03-29 2007-03-13 International Business Machines Corporation Bipolar transistor having reduced collector-base capacitance
DE102004061327A1 (de) 2004-12-11 2006-06-14 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Vertikaler Bipolartransistor
US7888745B2 (en) * 2006-06-21 2011-02-15 International Business Machines Corporation Bipolar transistor with dual shallow trench isolation and low base resistance
US8288758B2 (en) * 2010-12-02 2012-10-16 International Business Machines Corporation SOI SiGe-base lateral bipolar junction transistor
US20130277804A1 (en) * 2012-04-20 2013-10-24 International Business Machines Corporation Bipolar junction transistors with reduced base-collector junction capacitance
US9093491B2 (en) 2012-12-05 2015-07-28 International Business Machines Corporation Bipolar junction transistors with reduced base-collector junction capacitance
US8927381B2 (en) * 2013-03-20 2015-01-06 International Business Machines Corporation Self-aligned bipolar junction transistors
US8975146B2 (en) * 2013-05-01 2015-03-10 International Business Machines Corporation Trench isolation structures and methods for bipolar junction transistors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120235143A1 (en) * 2011-03-15 2012-09-20 International Business Machines Corporation Vertical polysilicon-germanium heterojunction bipolar transistor
US20150008559A1 (en) * 2011-11-11 2015-01-08 International Business Machines Corporation Bipolar junction transistor with multiple emitter fingers
US8796149B1 (en) * 2013-02-18 2014-08-05 International Business Machines Corporation Collector-up bipolar junction transistors in BiCMOS technology

Also Published As

Publication number Publication date
US10367083B2 (en) 2019-07-30
US20190181250A1 (en) 2019-06-13
CN107316889A (zh) 2017-11-03
US20170278955A1 (en) 2017-09-28

Similar Documents

Publication Publication Date Title
CN107316889B (zh) 双极结型晶体管的紧凑器件结构
US9318551B2 (en) Trench isolation structures and methods for bipolar junction transistors
US9368608B1 (en) Heterojunction bipolar transistor with improved performance and breakdown voltage
US9570564B2 (en) Self-aligned emitter-base bipolar junction transistor with reduced base resistance and base-collector capacitance
TWI601289B (zh) 具有多個射極指之雙極性接面電晶體
US9245951B1 (en) Profile control over a collector of a bipolar junction transistor
US9722057B2 (en) Bipolar junction transistors with a buried dielectric region in the active device region
US9553145B2 (en) Lateral bipolar junction transistors on a silicon-on-insulator substrate with a thin device layer thickness
US9159816B2 (en) PNP bipolar junction transistor fabrication using selective epitaxy
CN101256983A (zh) 半导体结构及其方法
US10014397B1 (en) Bipolar junction transistors with a combined vertical-lateral architecture
TWI752599B (zh) 具有標記層的異質接面雙極電晶體及其製造方法
US10128358B2 (en) Transistor having a monocrystalline connection
US11177347B2 (en) Heterojunction bipolar transistor
US11145725B2 (en) Heterojunction bipolar transistor
TWI711117B (zh) 異質接面雙極性電晶體及形成異質接面雙極性電晶體之方法
CN114628490A (zh) 具有底切非本征基极区的异质结双极晶体管
US9202869B2 (en) Self-aligned bipolar junction transistor having self-planarizing isolation raised base structures
CN119653791A (zh) 双极晶体管
TW202537407A (zh) 垂直異質接面雙極電晶體

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20210310

Address after: California, USA

Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Patentee before: GLOBALFOUNDRIES Inc.