TWI773519B

TWI773519B - 積體晶片及其形成方法

Info

Publication number: TWI773519B
Application number: TW110133174A
Authority: TW
Inventors: 劉銘棋
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2021-07-15
Filing date: 2021-09-07
Publication date: 2022-08-01
Also published as: TW202306105A; US12170284B2; US20240371882A1; US20230018629A1; CN115295480A

Abstract

本公開的各種實施例關於一種積體晶片。所述積體晶片包括半導體基底。半導體層設置在半導體基底之上。絕緣結構隱埋在半導體基底與半導體層之間。絕緣結構具有第一區及第二區。絕緣結構在絕緣結構的第一區中具有第一厚度，且絕緣結構在絕緣結構的第二區中具有與第一厚度不同的第二厚度。

Description

積體晶片及其形成方法

本發明實施例關於積體晶片及其形成方法。

半導體裝置是利用半導體材料的電子性質來影響電子或其相關聯的場的電子元件。一種廣泛使用的類型的半導體裝置是金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)。半導體裝置在傳統上形成在塊狀半導體基底上。近年來，絕緣體上半導體(semiconductor-on-insulator，SOI)基底已作為塊狀半導體基底的替代而出現。SOI基底包括第一半導體材料層、上覆在第一半導體材料層上的絕緣層及上覆在絕緣層上的第二半導體材料層。除此之外，SOI基底會促成減小的寄生電容、減小的洩漏電流、減小的閂鎖(latch up)以及改善的半導體裝置性能(例如，較低的功耗及較高的切換速度)。

在一些實施例中，本申請提供一種積體晶片。所述積體晶片包括半導體基底。半導體層設置在所述半導體基底之上。絕緣結構隱埋在所述半導體基底與所述半導體層之間。所述絕緣結構具有第一區及第二區。所述絕緣結構在所述絕緣結構的所述第一區中具有第一厚度，且所述絕緣結構在所述絕緣結構的所述第二區中具有與所述第一厚度不同的第二厚度。

在一些實施例中，本申請提供一種積體晶片。所述積體晶片包括半導體基底。絕緣結構設置在所述半導體基底之上。半導體層設置在所述絕緣結構之上。所述半導體層的上表面是實質上平坦的。所述半導體層的所述上表面上覆在所述半導體層的第一下表面及所述半導體層的第二下表面二者上。所述半導體層的所述第一下表面在垂直方向上與所述半導體層的所述上表面間隔開第一距離，且所述半導體層的所述第二下表面在垂直方向上與所述半導體層的所述上表面間隔開第二距離，所述第二距離與所述第一距離不同。

在一些實施例中，本申請提供一種形成積體晶片的方法。所述方法包括接收工件，所述工件包括設置在第一半導體基底之上的半導體層。在所述半導體層中形成凹槽。在所述半導體層之上及在所述凹槽中形成第一絕緣層。將第二半導體基底接合到所述工件，使得所述第一絕緣層將所述第二半導體基底與所述半導體層隔開。在將所述第二半導體基底接合到所述工件之後，移除所述第一半導體基底。

100、200、300、400、500、600、700、800、900、1000、1100a、1100b、1200a、1200b、1300a、1300b、1400a、1400b、1500、1600、1700、1800、1900:剖視圖

101:積體晶片(IC)

102:絕緣體上半導體(SOI)基底

104、902:半導體基底

106:絕緣結構

108:半導體層

110:第一區

112:第二區

114:第一厚度

116:第二厚度

118:第三厚度

120:第四厚度

122:半導體裝置

122a:第一半導體裝置

122b:第二半導體裝置

122c:第三半導體裝置

126:第一源極/汲極區

128、134、210:閘極介電質

130、136、212:導電閘極電極

132:第二源極/汲極區

202:第三區

204:第五厚度

206:第六厚度

208:第三源極/汲極區

214:上表面

216:第一上表面

218:第二上表面

220:第三上表面

222、408:第一側壁

224、410:第二側壁

302:第一隔離結構

304:第二隔離結構

306:層間介電(ILD)結構

308:導電接觸件

402:第一下表面

404:第二下表面

406:第三下表面

412:第三隔離結構

414:第四隔離結構

602:第一ILD層

604:第二ILD層

606:導電線

608:第五隔離結構

702:介電層

702a:第一介電層

702b:第二介電層

702c:第三介電層

704:填充結構

704a:第一填充結構

704b:第二填充結構

904:蝕刻停止層

1002:第一凹槽

1004:第一圖案化遮蔽層

1102:第三圖案化遮蔽層

1202:第二凹槽

1204:第二圖案化遮蔽層

1302:第四介電層

1602:蝕刻製程

2000:流程圖

2002、2004、2006、2008、2010、2012、2014:動作

結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並未按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1示出包括絕緣體上半導體(SOI)基底的積體晶片(integrated chip，IC)的一些實施例的剖視圖，所述絕緣體上半導體基底具有不同厚度的半導體層。

圖2示出圖1所示IC的一些其他實施例的剖視圖。

圖3示出圖1所示IC的一些其他實施例的剖視圖。

圖4示出圖1所示IC的一些其他實施例的剖視圖。

圖5示出圖1所示IC的一些其他實施例的剖視圖。

圖6示出圖1所示IC的一些其他實施例的剖視圖。

圖7示出圖1所示IC的一些其他實施例的剖視圖。

圖8示出圖7所示IC的一些其他實施例的剖視圖。

圖9到圖19示出形成包括SOI基底的IC的方法的一些實施例的一系列剖視圖，所述SOI基底具有不同厚度的半導體層。

圖20示出形成包括SOI基底的IC的方法的一些實施例的流程圖，所述SOI基底具有不同厚度的半導體層。

現將參照圖式闡述本公開，其中通篇中使用相同的參考編號來指代相同的元件，且其中所示的結構未必按比例繪製。應理解，此詳細說明及對應的圖並不以任何方式限制本公開的範圍，且所述詳細說明及圖僅提供幾個實例來例示一些使本發明概念可顯而易見的方式。

本公開提供用於實施本揭露的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中在第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複使用參考編號和/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各種實施例和/或配置之間的關係。

此外，為易於說明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。除了圖中所繪示的取向以外，所述空間相對性用語還旨在囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)，且本文中所使用的空間相對性描述語可同樣相應地作出解釋。

一些積體晶片(IC)包括設置在絕緣體上半導體(SOI)基底之上/絕緣體上半導體(SOI)基底內的多個半導體裝置(例如，絕緣閘極場效電晶體(insulated gate field-effect transistor，IGFET))。SOI基底包括在垂直方向上將半導體層與半導體基底隔開的絕緣層。通常，半導體層具有跨越整個SOI基底的實質上均勻的厚度。此外，絕緣層通常具有跨越整個SOI基底的實質上均勻的厚度。

以上SOI基底的一個挑戰在於將不同類型的半導體裝置(例如，具有不同信號處理功能的IGFET)整合到單個SOI基底上。更具體來說，所述挑戰在於對受益於SOI基底的半導體層的不同厚度的不同類型的半導體裝置進行整合。舉例來說，邏輯裝置受益於設置在非常薄的半導體層之上/非常薄的半導體層內(例如，完全耗盡型絕緣體上半導體(fully-depleted semiconductor-on-insulator，FDSOI)基底)，射頻(radio frequency，RF)切換裝置受益於設置在適度薄的半導體層之上/適度薄的半導體層內(例如，局部耗盡型絕緣體上半導體(partially-depleted semiconductor-on-insulator，PDSOI)基底)，且功率裝置和/或輸入/輸出(input/output，I/O)裝置受益於設置在厚的半導體層之上/厚的半導體層內(例如，塊狀(bulk-like)SOI基底)。更具體來說，設置在非常薄的半導體層之上/非常薄的半導體層內的邏輯裝置受益於低的基底洩漏及高的切換速度，設置在適度薄的半導體層之上/適度薄的半導體層內的RF切換裝置受益於當RF切換裝置處於關斷狀態(例如，C_OFF)時的低電容，且設置在厚的半導體層之上/厚的半導體層內的功率裝置和/或I/O裝置受益於由於固定本體電位的能力而具有良好的閾值電壓控制。

本申請的各種實施例關於一種積體晶片(IC)。IC包括SOI基底。SOI基底包括半導體基底、絕緣結構及半導體層。半導體層設置在半導體基底之上。絕緣結構隱埋在半導體基底與半導體層之間。IC具有第一IC區及第二IC區。半導體層在第一IC區中具有第一厚度。半導體層在第二IC區中具有第二厚度。第二厚度與第一厚度不同。由於半導體層在第一IC區與第二IC區中具有不同的厚度，因此可將不同類型的半導體裝置(例如，具有不同信號處理功能的IGFET)整合到單個SOI基底上。舉例來說，可在第一IC區的半導體層之上/第一IC區的半導體層內設置邏輯裝置，從而受益於半導體層的第一厚度，且可在第二IC區的半導體層之上/第二IC區的半導體層內設置RF切換裝置，從而受益於半導體層的第二厚度。因此，可因半導體層具有不同厚度而改善IC的性能(例如，較低的功耗、較高的切換速度等)。

圖1示出包括絕緣體上半導體(SOI)基底102的積體晶片(IC)101的一些實施例的剖視圖100，絕緣體上半導體(SOI)基底102具有不同厚度的半導體層108。

如圖1的剖視圖100中所示，IC 101(例如，系統晶片(system on a chip，SoC))包括SOI基底102。SOI基底102包括半導體基底104。半導體基底104可為任何類型的半導體材料，例如矽(Si)、鍺(Ge)、矽-鍺(SiGe)、砷化鎵(GaAs)、一些其他半導體材料或其組合。在一些實施例中，半導體基底104是矽(Si)。在另一些實施例中，半導體基底104是單晶矽(Si)。在一些實施例中，半導體基底104可為經摻雜的(例如，經n型摻雜劑或p型摻雜劑摻雜)或本徵的(例如，未經摻雜的)。在一些實施例中，半導體基底104的上表面是實質上平坦的(例如，實質上平的)，如圖1的剖視圖100中所示。

在半導體基底104之上設置有絕緣結構106。絕緣結構106是電絕緣體。絕緣結構106可為或可包含例如氧化物(例如，二氧化矽(SiO2))、氮化物(例如，氮化矽(SiN))、氮氧化物(例如，氮氧化矽(SiON))、碳化物(例如，碳化矽(SiC))、藍寶石、一些其他電絕緣材料或其組合。

在絕緣結構106及半導體基底104之上設置有半導體層108。絕緣結構106隱埋在半導體基底104與半導體層108之間。半導體層108可為任何類型的半導體材料，例如矽(Si)、鍺(Ge)、矽-鍺(SiGe)、砷化鎵(GaAs)、一些其他半導體材料或其組合。半導體層108可為經摻雜的或本徵的。在一些實施例中，半導體層108的一些部分可為經摻雜的，而半導體層108的其他部分是本徵的。

在一些實施例中，半導體層108是矽(Si)。在其他實施例中，半導體層108是矽鍺(SiGe)。在一些實施例中，半導體層108與半導體基底104是相同的半導體材料(例如，Si)。在其他實施例中，半導體層108是與半導體基底104不同的半導體材料(例如，半導體層108是SiGe且半導體基底104是Si)。

絕緣結構106具有第一區110及第二區112。絕緣結構106在絕緣結構106的第一區110中具有第一厚度114。絕緣結構106在絕緣結構106的第二區112中具有與第一厚度114不同(例如，小於第一厚度114)的第二厚度116。在一些實施例中，第一區110的邊緣(例如，側)及第二區112的第一邊緣(例如，第一側)由絕緣結構106的厚度從第一厚度114改變到第二厚度116的點來界定。

半導體層108在絕緣結構106的第一區110之上(例如，直接在第一區110之上)具有第三厚度118。半導體層108在絕緣結構106的第二區112之上(例如，直接在第二區112之上)具有與第三厚度118不同(例如，大於第三厚度118)的第四厚度120。在一些實施例中，半導體層108的直接設置在絕緣結構106 的第一區110之上的部分被稱為半導體層108的第一區，且半導體層108的直接設置在絕緣結構106的第二區112之上的部分被稱為半導體層108的第二區。這樣一來，應理解，半導體層108的第一區具有第三厚度118，且半導體層108的第二區具有第四厚度120。為使在圖中清晰起見，未標記出半導體層108的第一區及半導體層108的第二區。由於半導體層108的第一區具有第三厚度118且半導體層108的第二區具有第四厚度120，因此可將受益於半導體層108的不同厚度的多個半導體裝置(例如，絕緣閘極場效電晶體(IGFET))整合到SOI基底102中。

更具體來說，如圖1的剖視圖100中所示，IC 101包括多個半導體裝置122。舉例來說，IC 101包括第一半導體裝置122a及第二半導體裝置122b。第一半導體裝置122a與第二半導體裝置122b在側向上間隔開。

第一半導體裝置122a包括設置在半導體層108中的一對第一源極/汲極區126。第一源極/汲極區126在側向上間隔開。在一些實施例中，第一源極/汲極區126設置在(例如，直接設置在)絕緣結構106的第一區110之上。第一源極/汲極區126是半導體層108的具有第一摻雜類型(例如，n型)的部分。在一些實施例中，半導體層108的與第一源極/汲極區126鄰接的部分可具有與第一摻雜類型相反的第二摻雜類型(例如，p型)。在其他實施例中，半導體層108的與第一源極/汲極區126鄰接的第一區可為本徵的。

第一半導體裝置122a包括閘極介電質128及導電閘極電極130。閘極介電質128設置在半導體層108之上及第一源極/ 汲極區126之間。導電閘極電極130上覆在閘極介電質128上。在一些實施例中，閘極介電質128與導電閘極電極130被統稱為閘極堆疊。在一些實施例中，導電閘極電極130包含多晶矽。在此種實施例中，閘極介電質128可包含或可為例如氧化物(例如，SiO₂)。在其他實施例中，導電閘極電極130可為或可包含金屬，例如鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鈷(Co)等。在此種實施例中，閘極介電質128可為或可包含高介電常數(high-k)介電材料，例如氧化鉿(HfO)、氧化鉭(TaO)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鋁(AlO)、氧化鋯(ZrO)等。

第二半導體裝置122b包括設置在半導體層108中的一對第二源極/汲極區132。第二源極/汲極區132在側向上間隔開。在一些實施例中，第二源極/汲極區132設置在(例如，直接設置在)絕緣結構106的第二區112之上。第二源極/汲極區132是半導體層108的具有第一摻雜類型的部分。在一些實施例中，半導體層108的與第二源極/汲極區132鄰接的部分可具有第二摻雜類型。在其他實施例中，半導體層108的與第二源極/汲極區132鄰接的部分可為本徵的。

第二半導體裝置122b包括閘極介電質134及導電閘極電極136。閘極介電質134設置在半導體層108之上及第二源極/汲極區132之間。導電閘極電極136上覆在閘極介電質134上。在一些實施例中，閘極介電質134與導電閘極電極136被統稱為閘極堆疊。在一些實施例中，導電閘極電極136包含多晶矽。在此種實施例中，閘極介電質134可包含或可為例如氧化物(例如， SiO₂)。在其他實施例中，導電閘極電極136可為或可包含金屬，例如鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鈷(Co)等。在此種實施例中，閘極介電質134可為或可包含高介電常數介電材料，例如氧化鉿(HfO)、氧化鉭(TaO)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鋁(AlO)、氧化鋯(ZrO)等。

在一些實施例中，第三厚度118介於約60埃(angstrom，Å)與約120Å之間。在此種實施例中，半導體層108的第一區可被稱作SOI基底102的完全耗盡型絕緣體上半導體(FDSOI)區。在另一些實施例中，第四厚度120大於約1000Å。在此種實施例中，半導體層108的第二區可被稱作SOI基底102的塊狀SOI區。

第一半導體裝置122a受益於半導體層108的具有第三厚度的第一區，而第二半導體裝置122b受益於半導體層108的具有第四厚度120的第二區。舉例來說，在一些實施例中，第一半導體裝置122a可為邏輯裝置且第二半導體裝置122b可為功率裝置或輸入/輸出(I/O)裝置。在此種實施例中，由於第三厚度118介於約60Å與約120Å之間，因此第一半導體裝置122a可具有低的基底洩漏及高的切換速度(例如，由於第一半導體裝置122a具有設置在SOI基底102的FDSOI區中的益處)。由於第四厚度大於約1000Å，因此第二半導體裝置122b可具有良好的閾值電壓控制(例如，由於第二半導體裝置122b具有設置在SOI基底102的塊狀SOI區中的益處)。因此，由於半導體層108具有不同厚度(例如，通過利用半導體層108的不同厚度為具有不同功能的半導體裝置(例如，邏輯裝置與功率裝置)提供的益處)，因此可改善IC 101的性能(例如，較低的功耗、較高的切換速度等)。

圖2示出圖1所示IC 101的一些其他實施例的剖視圖200。

如圖2的剖視圖200中所示，絕緣結構106具有第一區110、第二區112及第三區202。絕緣結構106在絕緣結構106的第三區202中具有第五厚度204。第五厚度204與第一厚度114及第二厚度116二者不同。舉例來說，第五厚度204小於第一厚度114且大於第二厚度116。

半導體層108在絕緣結構106的第三區202之上(例如，直接在第三區202之上)具有第六厚度206。在一些實施例中，半導體層108的直接設置在絕緣結構106的第一區110之上的部分被稱為半導體層108的第一區，半導體層108的直接設置在絕緣結構106的第二區112之上的部分被稱為半導體層108的第二區，且半導體層108的直接設置在絕緣結構106的第三區202之上的部分被稱為半導體層108的第三區。這樣一來，應理解，半導體層108的第三區具有第六厚度206。

在一些實施例中，IC 101包括第一半導體裝置122a、第二半導體裝置122b及第三半導體裝置122c。第一半導體裝置122a、第二半導體裝置122b及第三半導體裝置122c在側向上彼此間隔開。第三半導體裝置122c包括設置在半導體層108中的一對第三源極/汲極區208。第三源極/汲極區208在側向上間隔開。在一些實施例中，第三源極/汲極區208設置在(例如，直接設置在)絕緣結構106的第三區202之上。第三源極/汲極區208是半導體層108的具有第一摻雜類型的部分。在一些實施例中，半導體層108的與第三源極/汲極區208鄰接的部分可具有第二摻雜類型或者可為本徵的。

第三半導體裝置122c包括閘極介電質210及導電閘極電極212。閘極介電質210設置在半導體層108之上及第三源極/汲極區208之間。導電閘極電極212上覆在閘極介電質210上。在一些實施例中，閘極介電質210與導電閘極電極212被統稱為閘極堆疊。在一些實施例中，閘極介電質128、閘極介電質134及閘極介電質210各自在垂直方向上與半導體基底104的上表面間隔開相同的距離。

在一些實施例中，導電閘極電極212包含多晶矽。在此種實施例中，閘極介電質210可包含或可為例如氧化物(例如，SiO₂)、氮化物(例如，SiN)等。在其他實施例中，導電閘極電極212可為或可包含金屬，例如鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鈷(Co)等。在此種實施例中，閘極介電質210可為或可包含高介電常數介電材料，例如氧化鉿(HfO)、氧化鉭(TaO)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鋁(AlO)、氧化鋯(ZrO)等。

在一些實施例中，第六厚度206介於約500Å與約1000Å之間。在此種實施例中，半導體層108的第三區可被稱作SOI基底102的局部耗盡型絕緣體上半導體(PDSOI)區。第三半導體裝置122c受益於半導體層108的具有第六厚度206的第三區。舉例來說，在一些實施例中，第三半導體裝置122c可為射頻(RF)切換裝置。在此種實施例中，由於第六厚度206介於約500Å與約1000Å之間，因此當第三半導體裝置122c處於關斷狀態(例如，C_OFF)時，第三半導體裝置122c可具有低電容。因此，由於半導體層108的第一區具有第三厚度118、半導體層108的第二區具有第四厚度120且半導體層108的第三區具有第六厚度206，因此可將受益於半導體層108的不同厚度的甚至更多個半導體裝置整合到SOI基底102上。因此，由於半導體層108具有不同的厚度，IC 101的性能可得到進一步改善。

半導體層108具有上表面214。在一些實施例中，半導體層108的上表面214是實質上平坦的。通過增強用於形成IC 101的製程視窗，半導體層108的實質上平坦的上表面214可進一步改善第一半導體裝置122a、第二半導體裝置122b及第三半導體裝置122c在SOI基底102上的整合。舉例來說，將半導體裝置122整合到SOI基底102上的另一挑戰在於在平坦化製程期間對半導體裝置122的損壞(例如，由化學機械研磨(chemical-mechanical polishing，CMP)製程的凹形(dishing)造成的對半導體裝置122的損壞)。

第三厚度118是從半導體層108的上表面214到絕緣結構106的第一上表面216的距離。在一些實施例中，絕緣結構106的第一上表面216是實質上平坦的。第四厚度120是從半導體層108的上表面214到絕緣結構106的第二上表面218的距離。在一些實施例中，絕緣結構106的第二上表面218是實質上平坦的。第六厚度206是從半導體層108的上表面214到絕緣結構106的第三上表面220的距離。在一些實施例中，絕緣結構106的第三上表面220是實質上平坦的。

在一些實施例中，絕緣結構106的第一區110的邊緣(例如，側)及絕緣結構106的第二區112的第一邊緣(例如，第一側)由絕緣結構106的厚度從第一厚度114改變到第二厚度116的點界定。舉例來說，絕緣結構106的第一側壁222從絕緣結構106的第一上表面216連續地延伸到絕緣結構106的第二上表面218。這樣一來，在一些實施例中，絕緣結構106的第一側壁222界定第一區110的邊緣及第二區112的第一邊緣。在另一些實施例中，絕緣結構106的第一側壁222是實質上垂直的，如圖2的剖視圖200中所示。在其他實施例中，絕緣結構106的第一側壁222可為成角度的(angled)和/或圓化的(rounded)。

在一些實施例中，絕緣結構106的第二區112的與第一邊緣相對的第二邊緣(例如，第二側)及絕緣結構106的第三區202的邊緣(例如，側)由絕緣結構106的厚度從第二厚度116改變到第五厚度204的點界定。舉例來說，絕緣結構106的第二側壁224從絕緣結構106的第二上表面218連續地延伸到絕緣結構106的第三上表面220。這樣一來，在一些實施例中，絕緣結構106的第二側壁224界定絕緣結構106的第二區112的第二邊緣及絕緣結構106的第三區202的邊緣。在另一些實施例中，絕緣結構106的第二側壁224是實質上垂直的，如圖2的剖視圖200中所示。在其他實施例中，絕緣結構106的第二側壁224可為成角度的和/或圓化的。

在一些實施例中，絕緣結構106的第二區112設置在絕緣結構106的第一區110與絕緣結構106的第三區202之間。應理解，第一區110、第二區112及第三區202可以任何配置進行定位(例如，第一區110(或第三區202)可設置在第二區112與第三區202(或第一區110)之間)。還應理解，絕緣結構106可包括第一區110、第二區112及第三區202的任意組合。舉例來說，絕緣結構106可僅包括第一區110及第三區202，絕緣結構106可僅包括第一區110及第二區112，絕緣結構106可僅包括第二區112及第三區202，絕緣結構106可包括第一區110、第二區112及第三區202，等等。還應理解，絕緣結構106並不限於具有不同厚度的僅三個區，而是絕緣結構106可包括具有不同的有區別的厚度的任意數目的區。

圖3示出圖1所示IC 101的一些其他實施例的剖視圖300。

如圖3的剖視圖300中所示，在半導體層108中設置有第一隔離結構302及第二隔離結構304。第一隔離結構302(例如，淺溝槽隔離(shallow trench isolation，STI)結構)設置在第一半導體裝置122a與第二半導體裝置122b之間。第二隔離結構304(例如，STI結構)設置在第二半導體裝置122b與第三半導體裝置122c之間。第一隔離結構302及第二隔離結構304從半導體層108的上表面214延伸到半導體層108中。在一些實施例中，第一隔離結構302及第二隔離結構304可為或可包含例如氧化物(例如，SiO₂)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、碳化物(例如，碳化矽(SiC))、一些其他介電材料或其組合。

在一些實施例中，第一隔離結構302設置在(例如，直接設置在)絕緣結構106的第一區110的邊緣及絕緣結構106的第二區112的第一邊緣之上。舉例來說，第一隔離結構302設置在(例如，直接設置在)絕緣結構106的第一側壁222之上。在一些實施例中，第二隔離結構304設置在(例如，直接設置在)絕緣結構106的第二區112的第二邊緣及第三區202的邊緣之上。舉例來說，第二隔離結構304設置在(例如，直接設置在)絕緣結構106的第二側壁224之上。

在一些實施例中，第一隔離結構302在垂直方向上延伸到半導體層108中第一距離，且第二隔離結構304在垂直方向上延伸到半導體層108中第二距離，所述第二距離與第一距離不同(例如，大於第一距離)。第一隔離結構302可延伸到半導體層108中且接觸絕緣結構106的第一上表面216。第二隔離結構304可延伸到半導體層108中且接觸絕緣結構106的第三上表面220。

在半導體層108及半導體裝置122之上設置有層間介電(interlayer dielectric，ILD)結構306。ILD結構306包括一個或多個堆疊的ILD層，所述一個或多個堆疊的ILD層可分別包含低介電常數介電質(例如，介電常數小於約3.9的介電材料)、氧化物(例如，SiO₂)、氮氧化物(例如，SiON)、經摻雜二氧化矽(例如，經碳摻雜二氧化矽)、硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphoric silicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)等。

在ILD結構306中及半導體層108之上設置有多個導電接觸件308(例如，金屬接觸件)。導電接觸件308電耦合到以下元件且在垂直方向上從以下組件延伸：半導體裝置122的閘極電極(例如，導電閘極電極130、導電閘極電極136及導電閘極電極212)、第一源極/汲極區126、第二源極/汲極區132及第三源極/ 汲極區208。導電接觸件308可為或可包含例如鎢(W)、銅(Cu)、鋁(Al)、一些其他導電材料或其組合。

圖3的剖視圖300中還示出，第一源極/汲極區126、第二源極/汲極區132及第三源極/汲極區208從半導體層108的上表面214延伸到半導體層108中。在一些實施例中，第一源極/汲極區126在垂直方向上延伸到半導體層108中第三距離。在一些實施例中，第二源極/汲極區132在垂直方向上延伸到半導體層108中第四距離，所述第四距離與第三距離不同(例如，大於第三距離)。在一些實施例中，第三源極/汲極區208在垂直方向上延伸到半導體層108中第五距離，所述第五距離與第三距離及第四距離二者不同。舉例來說，第五距離大於第三距離且小於第四距離。

如圖3的剖視圖300中所示，第一源極/汲極區126可在垂直方向上從絕緣結構106的上表面214延伸到接觸絕緣結構106的第一上表面216。在一些實施例中，第二源極/汲極區132在垂直方向上延伸到絕緣結構106中且在垂直方向上與絕緣結構106的第二上表面218間隔開。在一些實施例中，第三源極/汲極區208在垂直方向上從絕緣結構106的上表面214延伸到接觸絕緣結構106的第三上表面220。

圖4示出圖1所示IC 101的一些其他實施例的剖視圖400。

如圖4的剖視圖400中所示，半導體層108具有第一下表面402、第二下表面404、第三下表面406、第一側壁408及第二側壁410。半導體層108的第一下表面402與絕緣結構106的第一上表面216(參見圖3)接合。半導體層108的第二下表面404 與絕緣結構106的第二上表面218(參見圖3)接合。半導體層108的第三下表面406與絕緣結構106的第三上表面220(參見圖3)接合。半導體層108的第一側壁408與絕緣結構106的第一側壁222(參見圖3)接合。半導體層108的第二側壁410與絕緣結構106的第二側壁224(參見圖3)接合。

圖4的剖視圖400中還示出，在半導體層108中設置有第三隔離結構412及第四隔離結構414。第三隔離結構412(例如，深溝槽隔離(deep trench isolation，DTI)結構)設置在第一半導體裝置122a與第二半導體裝置122b之間。第四隔離結構414(例如，DTI結構)設置在第二半導體裝置122b與第三半導體裝置122c之間。第三隔離結構412及第四隔離結構414從半導體層108的上表面214延伸到半導體層108中。在一些實施例中，第三隔離結構412及第四隔離結構414可為或可包含例如氧化物(例如，SiO₂)、氮化物(例如，SiN)、氮氧化物(例如，氮氧化矽(SiON))、碳化物(例如，碳化矽(SiC))、一些其他介電材料或其組合。

在一些實施例中，第三隔離結構412設置在(例如，直接設置在)絕緣結構106的第一區110的邊緣及絕緣結構106的第二區112的第一邊緣之上。舉例來說，第三隔離結構412設置在(例如，直接設置在)半導體層108的第一側壁408之上。在一些實施例中，第四隔離結構414設置在(例如，直接設置在)絕緣結構106的第二區112的第二邊緣及第三區202的邊緣之上。舉例來說，第四隔離結構414設置在(例如，直接設置在)半導體層108的第二側壁410之上。

在一些實施例中，第三隔離結構412在垂直方向上延伸到半導體層108中且接觸絕緣結構106的第一上表面216(參見圖3)及絕緣結構106的第二上表面218(參見圖3)二者。在另一些實施例中，第三隔離結構412沿著絕緣結構106的第一側壁222(參見圖3)連續地延伸且接觸絕緣結構106的第一側壁222。在一些實施例中，第四隔離結構414在垂直方向上延伸到半導體層108中且接觸絕緣結構106的第三上表面220(參見圖3)及絕緣結構106的第二上表面218(參見圖3)二者。在另一些實施例中，第四隔離結構414沿著絕緣結構106的第二側壁224(參見圖3)連續地延伸且接觸絕緣結構106的第二側壁224。

圖5示出圖1所示IC 101的一些其他實施例的剖視圖500。

如圖5的剖視圖500中所示，第三隔離結構412可延伸穿過(例如，完全穿過)半導體層108及絕緣結構106。在一些實施例中，第三隔離結構412延伸穿過半導體層108及絕緣結構106以接觸(例如，直接接觸)半導體基底104。在此種實施例中，半導體層108的第一下表面402設置在第三隔離結構412的第一側上，且半導體層108的第二下表面404設置在第三隔離結構412的與第三隔離結構412的第一側相對的第二側上。

第四隔離結構414也可延伸穿過(例如，完全穿過)半導體層108及絕緣結構106。在一些實施例中，第四隔離結構414延伸穿過半導體層108及絕緣結構106以接觸(例如，直接接觸)半導體基底104。在此種實施例中，半導體層108的第三下表面406設置在第四隔離結構414的第一側上，且半導體層108的第二下表面404設置在第四隔離結構414的與第四隔離結構414的第一側相對的第二側上。

圖6示出圖1所示IC 101的一些其他實施例的剖視圖600。

如圖6的剖視圖600中所示，第一半導體裝置122a是設置在(例如，直接設置在)絕緣結構106的第一區110之上的第一多個半導體裝置中的一者。在一些實施例中，第一多個半導體裝置中的每一者包括與第一半導體裝置122a實質上相同的特徵(例如，結構特徵)。第二半導體裝置122b是設置在(例如，直接設置在)絕緣結構106的第二區112之上的第二多個半導體裝置中的一者。在一些實施例中，第二多個半導體裝置中的每一者包括與第二半導體裝置122b實質上相同的特徵(例如，結構特徵)。第三半導體裝置122c是設置在(例如，直接設置在)絕緣結構106的第二區112之上的第三多個半導體裝置中的一者。在一些實施例中，第三多個半導體裝置中的每一者包括與第三半導體裝置122c實質上相同的特徵(例如，結構特徵)。

ILD結構306可包括第一ILD層602及第二ILD層604。所述多個導電接觸件308設置在第一ILD層602中。在一些實施例中，第一ILD層602具有實質上平坦的上表面。在另一些實施例中，第一ILD層602的上表面在側向上與半導體層108的上表面和/或半導體基底104的上表面平行地延伸。

第二ILD層604上覆在第一ILD層602及所述多個導電接觸件308上。在第二ILD層604中設置有電耦合到所述多個導電接觸件308的多條導電線606(例如，金屬線)。導電線606可為或可包含例如銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、一些其他導電材料或其組合。導電接觸件308及導電線606是內連線結構的一部分，所述內連線結構嵌置在ILD結構306中且被配置成以預先定義的方式將IC 101的半導體裝置122電耦合在一起。儘管未示出，然而應理解，可在導電接觸件308及導電線606之上設置電耦合到導電接觸件308及導電線606的任意數目的其他導電特徵(例如，導電線及導通孔)。

圖6的剖視圖600中還示出，IC 101包括第一隔離結構302、第二隔離結構304、第三隔離結構412、第四隔離結構414及第五隔離結構608。第一隔離結構302、第二隔離結構304、第三隔離結構412、第四隔離結構414及第五隔離結構608從半導體層108的上表面214延伸到半導體層108中。第五隔離結構608可延伸到半導體層108中且接觸(例如，直接接觸)絕緣結構106的第三上表面220。在其他實施例中，第五隔離結構608可在垂直方向上與絕緣結構106的第三上表面220間隔開。在一些實施例中，第一隔離結構302、第二隔離結構304、第三隔離結構412、第四隔離結構414及第五隔離結構608可為或可包含例如氧化物(例如，SiO₂)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、碳化物(例如，SiC)、一些其他介電材料或其組合。

在一些實施例中，第一隔離結構302在側向上環繞第一多個半導體裝置。第二隔離結構304可在側向上環繞第二多個半導體裝置。第五隔離結構608可在側向上環繞第三多個半導體裝置。在一些實施例中，第三隔離結構412在側向上設置在第一隔離結構302與第二隔離結構304之間。在另一些實施例中，第四隔離結構414在側向上設置在第二隔離結構304與第五隔離結構 608之間。

在一些實施例中，第三隔離結構412設置在(例如，直接設置在)絕緣結構106的第一區110的邊緣及絕緣結構106的第二區112的第一邊緣之上。在另一些實施例中，第四隔離結構414設置在(例如，直接設置在)絕緣結構106的第三區202的邊緣及絕緣結構106的第二區112的與第二區112的第一邊緣相對的第二邊緣之上。第一隔離結構302可設置在(例如，直接設置在)絕緣結構106的第一區110之上且與絕緣結構106的第一區110的邊緣間隔開。第二隔離結構304可設置在(例如，直接設置在)絕緣結構106的第二區112之上且設置在絕緣結構106的第二區112的第一邊緣與第二邊緣之間。第五隔離結構608可設置在(例如，直接設置在)絕緣結構106的第三區202之上且與絕緣結構106的第三區202的邊緣間隔開。

在一些實施例中，第一隔離結構302、第三隔離結構412、第四隔離結構414及第五隔離結構608可延伸穿過半導體層108以接觸(例如，直接接觸)絕緣結構106。在另一些實施例中，第二隔離結構304可在垂直方向上與絕緣結構106間隔開。在其他實施例中，第二隔離結構304可延伸穿過半導體層108以接觸(例如，直接接觸)絕緣結構106。第一隔離結構302、第二隔離結構304及第五隔離結構608可延伸到半導體層108中不同的距離。舉例來說，第一隔離結構302在垂直方向上延伸到半導體層108中第一距離，第五隔離結構608在垂直方向上延伸到半導體層108中第二距離，所述第二距離與第一距離不同(例如，大於第一距離)，且第二隔離結構304在垂直方向上延伸到半導體層108 中第三距離，所述第三距離與第一距離及第二距離二者不同(例如，大於第一距離及第二距離二者)。

圖7示出圖1所示IC 101的一些其他實施例的剖視圖700。

如圖7的剖視圖700中所示，絕緣結構106包括一個或多個介電層702及一個或多個填充結構704。舉例來說，絕緣結構106包括第一介電層702a、第二介電層702b、第一填充結構704a及第二填充結構704b。所述一個或多個介電層702將所述一個或多個填充結構704與半導體層108及半導體基底104隔開。舉例來說，第一介電層702a將第一填充結構704a及第二填充結構704b與半導體層108隔開，且第二介電層702b將第一填充結構704a及第二填充結構704b與半導體基底104隔開。

如圖7的剖視圖700中所示，第一填充結構704a可具有與第二填充結構704b不同的厚度。在其他實施例中，第一填充結構704a的厚度與第二填充結構704b的厚度可實質上相同。在一些實施例中，如圖7的剖視圖700中所示，第一介電層702a與第二介電層702b可具有不同的厚度。在其他實施例中，第一介電層702a的厚度與第二介電層702b的厚度可實質上相同。

在一些實施例中，第一填充結構704a的底表面與第二填充結構704b的底表面可共面。在另一些實施例中，第一填充結構704a的底表面也可與第一介電層702a的底表面共面。在又一些實施例中，第一填充結構704a的底表面也可與半導體層108的底表面共面。第二填充結構704b的上表面與第一填充結構704a的上表面可在垂直方向上與半導體層108的上表面214間隔開不同的距離。舉例來說，如圖7的剖視圖700中所示，與第一填充結構704a的上表面相比，第二填充結構704b的上表面在垂直方向上與半導體層108的上表面214間隔開較大的距離。

第二介電層702b可接觸(例如，直接接觸)第一填充結構704a、第二填充結構704b、第一介電層702a及半導體基底104。第一介電層702a可接觸(例如，直接接觸)第一填充結構704a、第二填充結構704b、第二介電層702b及半導體層108。在一些實施例中，所述一個或多個介電層702可為或可包含例如氧化物(例如，SiO₂)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、碳化物(例如，SiC)、一些其他介電材料或其組合。所述一個或多個介電層702可為或可包含相同的材料。更具體來說，在一些實施例中，所述一個或多個介電層702是二氧化矽(SiO₂)。在其他實施例中，第一介電層702a可包含與第二介電層702b不同的介電材料。

所述一個或多個填充結構704可為或可包含例如半導體材料(例如，矽(Si)、鍺(Ge)等)、與所述一個或多個介電層702的介電材料不同的介電材料、陶瓷、高介電常數介電材料、低介電常數介電材料、聚合物、一些其他填充材料或其組合。更具體來說，在一些實施例中，所述一個或多個填充結構704是多晶矽。所述一個或多個填充結構704可為或可包含相同的材料。在其他實施例中，第一填充結構704a可包含與第二填充結構704b不同的材料。

圖8示出圖7所示IC 101的一些其他實施例的剖視圖800。

如圖8的剖視圖800中所示，絕緣結構106包括所述一個或多個介電層702及所述一個或多個填充結構704。舉例來說，絕緣結構106包括第一介電層702a、第二介電層702b、第三介電層702c、第一填充結構704a及第二填充結構704b。第一介電層702a將第一填充結構704a與半導體層108隔開。第二介電層702b將第二填充結構704b與半導體層108隔開。第三介電層702c將第一填充結構704a、第二填充結構704b、第一介電層702a及第二介電層702b與半導體基底104隔開。

第二介電層702b可將第一介電層702a的一部分與第三介電層702c的一部分隔開。在一些實施例中，第一介電層702a接觸(例如，直接接觸)半導體層108、第一填充結構704a及第二介電層702b。第一介電層702a可與第二填充結構704b間隔開。第二介電層702b可接觸(例如，直接接觸)半導體層108、第一介電層702a、第二填充結構704b、第一填充結構704a及第三介電層702c。在一些實施例中，第三介電層702c接觸(例如，直接接觸)半導體基底104、第二填充結構704b及第二介電層702b。第三介電層702c可與第一填充結構704a和/或第一介電層702a間隔開。

在一些實施例中，第三介電層702c的厚度與第二介電層702b的厚度和/或第一介電層702a的厚度可實質上相同。在其他實施例中，第三介電層702c的厚度與第二介電層702b的厚度和/或第一介電層702a的厚度可不同。在一些實施例中，第一填充結構704a的底表面與第二填充結構704b的底表面可在垂直方向上與半導體層108的上表面214間隔開不同的距離。舉例來說，如圖8的剖視圖800中所示，與第一填充結構704a的底表面相比，第二填充結構704b的底表面在垂直方向上與半導體層108的上表面214間隔開較大的距離。

在一些實施例中，第一填充結構704a的底表面與第一介電層702a的底表面共面。第二填充結構704b的底表面可與第二介電層702b的底表面共面。在一些實施例中，第一填充結構704a的底表面和/或第二填充結構704b的底表面在垂直方向上設置在半導體層108的最底表面與半導體基底104之間。在其他實施例中，第一填充結構704a的底表面和/或第二填充結構704b的底表面可與半導體層108的底表面共面。

圖9到圖19示出形成包括SOI基底的積體晶片(IC)的方法的一些實施例的一系列剖視圖900到1900，所述SOI基底具有不同厚度的半導體層。儘管參照一種方法闡述圖9到圖19，然而應理解，圖9到圖19中所示的結構並不僅限於所述方法，而是可單獨地獨立於所述方法。

如圖9的剖視圖900中所示，在半導體基底902之上形成半導體層108。在一些實施例中，在半導體基底902之上設置蝕刻停止層904。在此種實施例中，半導體層108形成在半導體基底902及蝕刻停止層904之上。在其他實施例中，省略蝕刻停止層904。蝕刻停止層904可具有介於約10Å與約100微米(micrometer，μm)之間的厚度。

半導體基底902可為任何類型的半導體材料，例如矽(Si)、鍺(Ge)、矽-鍺(SiGe)、砷化鎵(GaAs)、一些其他半導體材料或其組合。在一些實施例中，半導體基底902是矽 (Si)。在一些實施例中，半導體基底902具有第一摻雜類型(例如，p型)。在此種實施例中，半導體基底902具有第一摻雜類型摻雜劑(例如，p型摻雜劑，例如硼(B)、鎵(Ga)等)的第一摻雜濃度。半導體基底902可為重摻雜的或輕摻雜的。在其中半導體基底902是重摻雜的實施例中，第一摻雜濃度大於或等於約1×10¹⁷cm^-3。在其中半導體基底902是輕摻雜的實施例中，第一摻雜濃度小於或等於約1×10¹⁶cm^-3。

蝕刻停止層904可為任何類型的半導體材料，例如矽(Si)、鍺(Ge)、矽-鍺(SiGe)、砷化鎵(GaAs)、一些其他半導體材料或其組合。在一些實施例中，蝕刻停止層904是矽(Si)。在此種實施例中，蝕刻停止層904可具有第一摻雜類型。在另一些此種實施例中，蝕刻停止層904具有第一摻雜類型摻雜劑的第二摻雜濃度。第二摻雜濃度與第一摻雜濃度不同。舉例來說，在一些實施例中，第二摻雜濃度可大於或等於約1×10¹⁹cm^-3(例如，蝕刻停止層904是重摻雜的)，且第一摻雜濃度小於或等於約1×10¹⁶cm^-3(例如，半導體基底902是輕摻雜的)。由於第二摻雜濃度與第一摻雜濃度不同，因此隨後對半導體基底902執行的蝕刻製程可在蝕刻停止層904上停止。

在其他實施例中，蝕刻停止層904是矽鍺(SiGe)。在此種實施例中，蝕刻停止層904可包含介於約20%與約70%之間的鍺(Ge)及介於約30%與約80%之間的矽(Si)。在另一些此種實施例中，半導體基底902可為矽(Si)。由於蝕刻停止層904是矽鍺(SiGe)且半導體基底902是矽(Si)，因此隨後對半導體基底902執行的蝕刻製程可在蝕刻停止層904上停止。

在一些實施例中，形成半導體層108的製程包括執行磊晶製程以在蝕刻停止層904上生長半導體層108。磊晶製程包括從蝕刻停止層904生長半導體材料(例如，Si)，從而形成半導體層108。磊晶製程可為例如氣相磊晶(vapor-phase epitaxy，VPE)、分子束磊晶(molecular-beam epitaxy，MBE)、液相磊晶(liquid-phase epitaxy，LPE)、固相磊晶(solid-phase epitaxy，SPE)、減壓化學氣相沉積(reduced pressure chemical vapor deposition，RP-CVD)磊晶、金屬有機氣相磊晶(metalorganic vapor phase epitaxy，MOVPE)、一些其他磊晶製程或其組合。應理解，在省略蝕刻停止層904的實施例中，半導體層108可生長在半導體基底902上。

在一些實施例中，半導體層108被形成為具有第一摻雜類型。在此種實施例中，半導體層108經第一摻雜類型摻雜劑(例如，p型摻雜劑，例如硼(B)、鎵(Ga)等)摻雜，使得半導體層108具有第一摻雜類型摻雜劑的第三摻雜濃度。第三摻雜濃度可小於或等於約1×10¹⁶cm^-3(例如，半導體層108是輕摻雜的)。半導體層108可處於磊晶製程期間。換句話說，在磊晶製程期間對半導體層108進行原位摻雜。在其他實施例中，可在形成半導體層108之後通過例如植入製程(例如，毯覆式離子植入(blanket ion implantation))、擴散製程等對半導體層108進行摻雜。

在一些實施例中，第三摻雜濃度與第一摻雜濃度可實質上相同。在其他實施例中，第三摻雜濃度與第一摻雜濃度不同。舉例來說，第三摻雜濃度小於或等於約1×10¹⁶cm^-3，且第一摻雜濃度大於或等於約1×10¹⁷cm^-3。由於第三摻雜濃度與第一摻雜濃度不同，因此隨後對半導體基底902執行的蝕刻製程可在半導體層108上停止(例如，在省略蝕刻停止層904且半導體層108生長在半導體基底902上的實施例中)。

如圖10的剖視圖1000中所示，在半導體層108中形成第一凹槽1002。在一些實施例中，第一凹槽1002被形成為在垂直方向上延伸到半導體層108中第一深度。如圖10的剖視圖1000中所示，第一凹槽1002可被形成為具有實質上直的側壁。在其他實施例中，第一凹槽1002可被形成為具有成角度的側壁和/或圓化的側壁。在另一些實施例中，第一凹槽1002可被形成為具有實質上平坦的底表面。

在一些實施例中，形成第一凹槽1002的製程包括在半導體層108之上形成第一圖案化遮蔽層1004(例如，正性光阻/負性光阻、硬罩幕等)。可通過以下方法形成第一圖案化遮蔽層1004：在半導體層108上形成遮蔽層(未示出)(例如，通過旋轉塗佈製程)；將遮蔽層暴露到圖案(例如，通過微影製程(lithography process)，例如微影法(photolithography)、極紫外微影等)；以及對遮蔽層進行顯影，從而形成第一圖案化遮蔽層1004。此後，在第一圖案化遮蔽層1004定位在適當位置的情況下，對半導體層108執行蝕刻製程，以根據第一圖案化遮蔽層1004選擇性地對半導體層108進行蝕刻。蝕刻製程移除半導體層108的未被遮蔽的部分，從而形成第一凹槽1002。在一些實施例中，蝕刻製程可為例如濕式蝕刻製程、乾式蝕刻製程、反應性離子蝕刻(reactive ion etching，RIE)製程、一些其他蝕刻製程或其組合。在另一些實施例中，隨後剝除第一圖案化遮蔽層1004。

如圖11A的剖視圖1100a中所示，在半導體層108之上及在第一凹槽1002(參見圖10)中形成第一介電層702a。在一些實施例中，第一介電層702a被形成為加襯於半導體層108及第一凹槽1002。在另一些實施例中，第一介電層702a被形成為共形層。

在一些實施例中，形成第一介電層702a的製程包括移除(例如，剝除)第一圖案化遮蔽層1004(參見圖10)。此後，在半導體層108上生長或沉積第一介電材料，從而形成第一介電層702a。第一介電材料可為或可包括例如氧化物(例如，SiO₂)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、碳化物(例如，SiC)、一些其他介電材料或其組合。更具體來說，在一些實施例中，第一介電材料是二氧化矽(SiO₂)。可通過例如化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、熱氧化、一些其他沉積或生長製程或其組合來沉積或生長第一介電材料。

圖11A的剖視圖1100a中還示出，在第一介電層702a之上及在第一凹槽1002中形成第一填充結構704a。在一些實施例中，第一填充結構704a被形成為在垂直方向上延伸出第一凹槽1002之外非零距離。在另一些實施例中，第一填充結構704a被形成為具有與第一介電層702a的上表面共面的上表面。

在一些實施例中，形成第一填充結構704a的製程包括在第一介電層702a之上及在第一凹槽1002中沉積第一填充材料層(未示出)。第一填充材料層可為或可包含例如半導體材料(例如，矽(Si)、鍺(Ge)等)、與第一介電層702a的介電材料不同的介電材料、陶瓷，高介電常數介電材料、低介電常數介電材料、聚合物、一些其他填充材料或其組合。更具體來說，在一些實施例中，第一填充材料層是多晶矽。可通過例如CVD、PVD、ALD、濺鍍、一些其他沉積製程或其組合來沉積第一填充材料層。

此後，對第一填充材料層執行蝕刻製程，以移除第一填充材料層的上部部分，從而將第一填充材料層的下部部分留在適當位置作為第一填充結構704a。蝕刻製程可為例如濕式蝕刻製程、乾式蝕刻製程、RIE製程、一些其他蝕刻製程或其組合。在一些實施例中，蝕刻製程可被稱為回蝕製程。在一些實施例中，可對第一填充結構704a及第一介電層702a執行平坦化製程(例如，化學機械研磨(CMP))，以將第一填充結構704a的上表面及第一介電層702a的上表面平坦化。

如圖12A的剖視圖1200a中所示，在半導體層108中形成第二凹槽1202。在一些實施例中，第二凹槽1202被形成為在垂直方向上延伸到半導體層108中第二深度，所述第二深度與第一深度不同(例如，小於第一深度)。如圖12A的剖視圖1200a中所示，第二凹槽1202可被形成為具有實質上直的側壁。在其他實施例中，第二凹槽1202可被形成為具有成角度的側壁和/或圓化的側壁。在另一些實施例中，第二凹槽1202可被形成為具有實質上平坦的底表面。

在一些實施例中，形成第二凹槽1202的製程包括在半導體層108、第一介電層702a及第一填充結構704a之上形成第二圖案化遮蔽層1204(例如，正性光阻/負性光阻、硬罩幕等)。可以與第一圖案化遮蔽層1004(參見圖10)實質上相似的方式形成第二圖案化遮蔽層1204。此後，在第二圖案化遮蔽層1204定位在適當位置的情況下，對第一介電層702a及半導體層108執行蝕刻製程，以根據第二圖案化遮蔽層1204選擇性地對第一介電層702a及半導體層108進行蝕刻。蝕刻製程移除第一介電層702a的未被遮蔽的部分及半導體層108的未被遮蔽的部分，從而形成第二凹槽1202。在一些實施例中，蝕刻製程可為例如濕式蝕刻製程、乾式蝕刻製程、RIE製程、一些其他蝕刻製程或其組合。在另一些實施例中，隨後剝除第二圖案化遮蔽層1204。

如圖13A的剖視圖1300a中所示，在半導體層108、第一介電層702a、第一填充結構704a之上及在第二凹槽1202(參見圖12A)中形成第二介電層702b。在一些實施例中，第二介電層702b被形成為加襯於第二凹槽1202、第一介電層702a及第一填充結構704a。在另一些實施例中，第二介電層702b被形成為共形層。

在一些實施例中，形成第二介電層702b的製程包括移除(例如，剝除)第二圖案化遮蔽層1204(參見圖12A)。此後，在半導體層108、第一介電層702a及第一填充結構704a上沉積第二介電材料，從而形成第二介電層702b。第二介電材料可為或可包括例如氧化物(例如，SiO₂)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、碳化物(例如，SiC)、一些其他介電材料或其組合。更具體來說，在一些實施例中，第二介電材料是二氧化矽(SiO₂)。可通過例如CVD、PVD、ALD、一些其他沉積製程或其組合來沉積第二介電材料。

圖13A的剖視圖1300a中還示出，在第二介電層702b之上及在第二凹槽1202中形成第二填充結構704b。在一些實施例中，第二填充結構704b被形成為在垂直方向上延伸出第二凹槽1202之外非零距離。在另一些實施例中，第二填充結構704b被形成為具有與第二介電層702b的上表面共面的上表面。

在一些實施例中，形成第二填充結構704b的製程包括在第二介電層702b之上及在第二凹槽1202中沉積第二填充材料層(未示出)。第二填充材料層可為或可包含例如半導體材料(例如，矽(Si)、鍺(Ge)等)、與第二介電層702b的介電材料不同的介電材料、陶瓷、高介電常數介電材料、低介電常數介電材料、聚合物、一些其他填充材料或其組合。更具體來說，在一些實施例中，第二填充材料層是多晶矽。可通過例如CVD、PVD、ALD、濺鍍、一些其他沉積製程或其組合來沉積第二填充材料層。

此後，對第二填充材料層執行蝕刻製程，以移除第二填充材料層的上部部分，從而將第二填充材料層的下部部分留在適當位置作為第二填充結構704b。蝕刻製程可為例如濕式蝕刻製程、乾式蝕刻製程、RIE製程、一些其他蝕刻製程或其組合。在一些實施例中，蝕刻製程可被稱為回蝕製程。在一些實施例中，可對第二填充結構704b及第二介電層702b執行平坦化製程(例如，CMP)，以將第二填充結構704b的上表面及第二介電層702b的上表面平坦化。

如圖14A的剖視圖1400a中所示，在第一介電層702a、第一填充結構704a、第二介電層702b及第二填充結構704b之上形成第三介電層702c。第三介電層702c可被形成為具有實質上平坦的上表面。在一些實施例中，形成第三介電層702c的製程包括在第二介電層702b及第二填充結構704b上沉積第三介電材料，從而形成第三介電層702c。第三介電材料可為或可包含例如氧化物(例如，SiO₂)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、碳化物(例如，SiC)、一些其他介電材料或其組合。更具體來說，在一些實施例中，第三介電材料是二氧化矽(SiO₂)。可通過例如CVD、PVD、ALD、一些其他沉積製程或其組合來沉積第三介電材料。隨後，可對第三介電層702c執行平坦化製程(例如，CMP)，以將第三介電層702c的上表面平坦化。在一些實施例中，形成第三介電層702c便完成了絕緣結構106的形成。絕緣結構106包括第一區110、第二區112及第三區202。

儘管圖11A到圖14A示出絕緣結構106被形成為具有第一介電層702a、第二介電層702b、第三介電層702c、第一填充結構704a及第二填充結構704b，然而應當理解，絕緣結構106可被形成為具有任意數目的填充結構704和/或任意數目的介電層702。還應理解，在一些實施例(例如，參見圖1到圖6)中，絕緣結構106可被形成為不具有任何填充結構(例如，絕緣結構106可為單個介電結構)。舉例來說，圖11B到圖14B的剖視圖1100b到1400b示出用於形成絕緣結構106的一些替代實施例的一系列剖視圖。

如圖11B的剖視圖1100b中所示，在半導體層108之上及在第一凹槽1002(例如，參見圖10)中形成第三圖案化遮蔽層1102(例如，正性光阻/負性光阻、硬罩幕等)。可以與第二圖案化遮蔽層1204實質上相似的方式形成第三圖案化遮蔽層1102。如圖12B的剖視圖1200b中所示，在第三圖案化遮蔽層1102定位在適當位置的情況下，對半導體層108執行蝕刻製程，從而在半導體層108中形成第二凹槽1202。蝕刻製程可為例如濕式蝕刻製程、乾式蝕刻製程、RIE製程、一些其他蝕刻製程或其組合。

如圖13B的剖視圖1300b中所示，在半導體層108之上以及在第一凹槽1002(參見圖10)及第二凹槽1202(參見圖12B)二者中形成第四介電層1302。在一些實施例中，形成第四介電層1302的製程包括移除(例如，剝除)第三圖案化遮蔽層1102(參見圖11B)。此後，在半導體層108上以及在第一凹槽1002及第二凹槽1202二者中生長或沉積介電材料，從而形成第四介電層1302。介電材料可為或可包括例如氧化物(例如，SiO₂)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、碳化物(例如，SiC)、一些其他介電材料或其組合。更具體來說，在一些實施例中，介電材料是二氧化矽(SiO₂)。可通過例如CVD、PVD、ALD、熱氧化、一些其他沉積或生長製程或其組合來沉積或生長介電材料。

如圖14B的剖視圖1400b中所示，在一些實施例中，移除第四介電層1302的上部部分(在圖14B的剖視圖1400b中由虛線示出)，從而將第四介電層1302的下部部分留在適當位置作為絕緣結構106。在一些實施例中，通過平坦化製程(例如，CMP)和/或回蝕製程移除第四介電層1302的上部部分。

如圖15的剖視圖1500中所示，將半導體基底104接合到絕緣結構106及半導體層108。在一些實施例中，半導體基底902、蝕刻停止層904、半導體層108及絕緣結構106被統稱為工件。因此，如圖15的剖視圖1500中所示，將半導體基底104接合到工件。在一些實施例中，將半導體基底104直接接合到絕緣結構106。舉例來說，可將半導體基底104直接接合到第三介電層702c。通過接合製程(例如熔融接合、共晶接合或一些其他接合製程)將半導體基底104接合到工件。

如圖15的剖視圖1500中所示，圖15的剖視圖1500從圖14A的剖視圖1400a繼續進行圖9到圖14中所示的形成IC的方法。此外，圖16到圖19從圖15的剖視圖1500繼續進行圖9到圖15中所示的形成IC的方法。然而，應理解，在其他實施例中，可從圖14B的剖視圖1400b繼續進行圖15到圖19中所示的方法。

如圖16的剖視圖1600中所示，移除半導體基底902(在圖16的剖視圖1600中由虛線示出)。在一些實施例中，移除半導體基底902的製程包括對半導體基底902執行蝕刻製程1602。在一些實施例中，蝕刻製程1602在蝕刻停止層904上停止，如圖16的剖視圖1600中所示。在其他實施例中，蝕刻製程1602在半導體層108上停止。

蝕刻製程1602可為濕式蝕刻製程、乾式蝕刻製程、RIE製程、一些其他蝕刻製程或其組合。在一些實施例中，蝕刻製程1602是各向同性濕式蝕刻製程。在另一些實施例中，蝕刻製程1602是氫氟酸-硝酸-乙酸(hydrofluoric acid-nitric acid-acetic acid，HNA)蝕刻(例如，利用HNA混合物作為蝕刻劑的蝕刻)或四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)蝕刻(例如，利用TMAH混合物作為蝕刻劑的蝕刻)。應理解，可通過其他合適的製程(例如，CMP)移除半導體基底902中的至少一些半導體基底902。

如圖17的剖視圖1700中所示，移除蝕刻停止層904(在圖17的剖視圖1700中由虛線示出)。在一些實施例中，移除蝕刻停止層904的製程包括對蝕刻停止層904執行蝕刻製程。蝕刻製程可為濕式蝕刻製程、乾式蝕刻製程、RIE製程、一些其他蝕刻製程或其組合。在一些實施例中，蝕刻製程是TMAH蝕刻。

在一些實施例中，移除蝕刻停止層904的製程還可包括對蝕刻停止層904執行平坦化製程(例如，CMP)。在另一些實施例中，也可對半導體層108執行平坦化製程，以減薄半導體層108且將半導體層108的上表面平坦化。在其他實施例中，平坦化製程可在不對蝕刻停止層904執行蝕刻製程的情況下移除蝕刻停止層904(例如，僅可利用CMP移除蝕刻停止層904)。

如圖18的剖視圖1800中所示，在半導體層108中形成第一隔離結構302及第二隔離結構304。第一隔離結構302可形成在(例如，直接形成在)絕緣結構106的第一區110的邊緣之上(以及絕緣結構106的第二區112的第一邊緣之上)。第二隔離結構304可形成在(例如，直接形成在)絕緣結構106的第三區202的邊緣之上(以及絕緣結構106的第二區112的第二邊緣之上)。在一些實施例中，形成第一隔離結構302及第二隔離結構304的製程包括選擇性地對半導體層108進行蝕刻以在半導體層108中形成第一溝槽及第二溝槽。隨後，使用介電材料填充第一溝槽及第二溝槽。

通過在半導體層108之上形成第一圖案化遮蔽層(未示出)(例如，正性光阻/負性光阻、硬罩幕等)來選擇性地對半導體層108進行蝕刻。此後，在第一圖案化遮蔽層定位在適當位置的情況下，根據第一圖案化遮蔽層對半導體層108執行第一蝕刻製程。第一蝕刻製程移除半導體層108的未被遮蔽的部分，從而在半導體層108中形成第一溝槽。在一些實施例中，第一蝕刻製程可為例如濕式蝕刻製程、乾式蝕刻製程、RIE製程、一些其他蝕刻製程或其組合。

接著在半導體層108之上形成覆蓋第一溝槽的第二圖案化遮蔽層(未示出)(例如，正性光阻/負性光阻、硬罩幕等)。在一些實施例中，第二圖案化遮蔽層形成在半導體層108及第一圖案化遮蔽層之上。在其他實施例中，在半導體層108之上形成第二圖案化遮蔽層之前，剝除第一圖案化遮蔽層。此後，在第二圖案化遮蔽層定位在適當位置的情況下，根據第二圖案化遮蔽層對半導體層108執行第二蝕刻製程。第二蝕刻製程移除半導體層108的未被遮蔽的部分，從而在半導體層108中形成第二溝槽。在一些實施例中，第二蝕刻製程可為例如濕式蝕刻製程、乾式蝕刻製程、RIE製程、一些其他蝕刻製程或其組合。隨後，剝除第二圖案化遮蔽層(及第一圖案化遮蔽層)。

此後，使用介電材料填充第一溝槽及第二溝槽。介電材料可為或可包括例如氧化物(例如，SiO₂)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、碳化物(例如，SiC)、一些其他介電材料或其組合。在一些實施例中，使用介電材料填充第一溝槽及第二溝槽的製程包括在半導體層108上以及在第一溝槽及第二溝槽中沉積或生長介電材料。可通過例如CVD、PVD、ALD、熱氧化、一些其他沉積或生長製程或其組合來沉積或生長介電材料。在一些實施例中，可對介電材料執行平坦化製程(例如，CMP) 以移除介電材料的上部部分，從而將介電材料的第一下部部分留在第一溝槽中作為第一隔離結構302且將介電材料的第二下部部分留在第二溝槽中作為第二隔離結構304。應理解，也可通過實質上相似的製程在半導體層108中形成其他隔離結構(例如，第三隔離結構412、第四隔離結構414、第五隔離結構608等)。

圖18的剖視圖1800中還示出，在半導體層108中及在絕緣結構106之上形成多個半導體裝置122。舉例來說，在半導體層108中形成第一半導體裝置122a、第二半導體裝置122b及第三半導體裝置122c。第一半導體裝置122a可形成在(例如，直接形成在)絕緣結構106的第一區110之上，第二半導體裝置122b可形成在(例如，直接形成在)絕緣結構106的第二區112之上，且第三半導體裝置122c可形成在(例如，直接形成在)絕緣結構106的第三區202之上。

第一半導體裝置122a包括一對第一源極/汲極區126、閘極介電質128及導電閘極電極130。第二半導體裝置122b包括一對第二源極/汲極區132、閘極介電質134及導電閘極電極136。第三半導體裝置122c包括一對第三源極/汲極區208、閘極介電質210及導電閘極電極212。閘極介電質128、閘極介電質134及閘極介電質210可被統稱為閘極介電質128/134/210。導電閘極電極130、導電閘極電極136、導電閘極電極212可被統稱為導電閘極電極130/136/212。

在一些實施例中，形成半導體裝置122的製程包括在半導體層108上沉積和/或生長(例如，通過CVD、PVD、ALD、熱氧化等)閘極介電層。接下來，在閘極介電層上沉積(例如，通過CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆等)閘極電極層。隨後，對閘極介電層及閘極電極層進行圖案化及蝕刻以形成閘極介電質128/134/210及導電閘極電極130/136/212。在另一些實施例中，閘極電極層可包含例如多晶矽、金屬(例如，Al、Cu、Ti、Ta、W、Mo、Co等)。在又一些實施例中，閘極介電層可包含例如氧化物(例如，SiO₂)、氮化物(例如，SiN)、高介電常數介電質(例如，HfO、TaO、HfSiO、HfTaO、AlO、ZrO等)或類似材料。

此後，在半導體層108中及在閘極介電質128的相對的側上形成第一源極/汲極區126。在一些實施例中，可通過第一選擇性植入製程(例如，離子植入、擴散等)形成第一源極/汲極區126，所述第一選擇性植入製程利用設置在半導體層108之上的第一遮蔽層(未示出)選擇性地將第二摻雜類型摻雜劑(例如，n型摻雜劑，例如磷、砷、銻等)植入到半導體層108中。第一植入製程將第二摻雜類型摻雜劑驅入到半導體層108中第一距離。

在半導體層108中及在閘極介電質134的相對的側上形成第二源極/汲極區132。在一些實施例中，可通過第二選擇性植入製程(例如，離子植入、擴散等)形成第二源極/汲極區132，所述第二選擇性植入製程利用設置在半導體層108之上的第二遮蔽層(未示出)選擇性地將第二摻雜類型摻雜劑植入到半導體層108中。第二植入製程將第二摻雜類型摻雜劑驅入到半導體層108中第二距離，所述第二距離與第一距離不同。

在半導體層108中及在閘極介電質210的相對的側上形成第三源極/汲極區208。在一些實施例中，可通過第三選擇性植入製程(例如，離子植入、擴散等)形成第三源極/汲極區208，所述第三選擇性植入製程利用設置在半導體層108之上的第三遮蔽層(未示出)選擇性地將第二摻雜類型摻雜劑植入到半導體層108中。第三植入製程將第二摻雜類型摻雜劑驅入到半導體層108中第三距離，所述第三距離與第一距離和/或第二距離不同。應理解，在其他實施例中，可通過少於(或多於)三個的植入製程形成第一源極/汲極區126、第二源極/汲極區132及第三源極/汲極區208(例如，可通過單個選擇性植入製程形成第一源極/汲極區126、第二源極/汲極區132及第三源極/汲極區208)。

如圖19的剖視圖1900中所示，在半導體層108及半導體裝置122之上形成ILD結構306。在一些實施例中，ILD結構306包括第一ILD層602及第二ILD層604。圖19的剖視圖1900中還示出，在半導體層108之上形成嵌置在ILD結構306中的多個導電接觸件308及多條導電線606。導電接觸件308及導電線606是內連線結構的一部分，所述內連線結構嵌置在ILD結構306中且被配置成以預先定義的方式將半導體裝置122電耦合在一起。

在一些實施例中，形成ILD結構306、導電接觸件308及導電線606的製程包括在半導體層108及半導體裝置122之上沉積第一ILD層602。可通過例如CVD、PVD、ALD、一些其他沉積製程或其組合來形成第一ILD層602。此後，在第一ILD層602中形成接觸開口。接著在第一ILD層602上及在接觸開口中形成導電材料(例如，鎢(W))。可使用沉積製程(例如，CVD、PVD、濺鍍等)和/或鍍覆製程(例如，電化學鍍覆、無電鍍覆等)形成導電材料。此後，嚮導電材料中執行平坦化製程(例如，CMP) 以在第一ILD層602中形成導電接觸件308。

接著在第一ILD層602及導電接觸件308之上形成第二ILD層604。可通過例如CVD、PVD、ALD、一些其他沉積製程或其組合形成第二ILD層604。接著在第二ILD層604中形成多個溝槽。在第二ILD層604上及在溝槽中形成導電材料(例如，銅(Cu))。可使用沉積製程(例如，CVD、PVD、濺鍍等)和/或鍍覆製程(例如，電化學鍍覆、無電鍍覆等)形成導電材料。此後，嚮導電材料中執行平坦化製程(例如，CMP)以在第二ILD層604中形成導電線606。儘管未示出，然而應理解，可在半導體層108及半導體裝置122之上形成任意數目的其他導電特徵(例如，導電線及導通孔)及ILD層，從而形成其中嵌置有內連線結構的ILD結構306。

圖20示出形成包括SOI基底的IC的方法的一些實施例的流程圖2000，所述SOI基底具有不同厚度的半導體層。儘管圖20所示流程圖2000在本文中被示出並闡述為一系列動作或事件，然而應理解，此類動作或事件的示出次序不應被解釋為具有限制性意義。舉例來說，一些動作可以不同的次序進行和/或與除本文中所示出和/或闡述的動作或事件以外的其他動作或事件同時進行。此外，可能並非需要所有所示出的動作來實施本文中所作說明的一個或多個方面或實施例，且本文中所繪示的動作中的一者或多者可以一個或多個單獨的動作和/或階段施行。

在動作2002處，在第一半導體基底之上形成半導體層。圖9示出與動作2002對應的一些實施例的剖視圖900。

在動作2004處，在半導體層中及在第一半導體基底之上形成一個或多個凹槽。圖10到圖12示出與動作2004對應的一些實施例的一系列剖視圖1000到1200。

在動作2006處，在半導體層之上及在所述一個或多個凹槽中形成絕緣結構。圖11到圖14示出與動作2006對應的一些實施例的一系列剖視圖1100到1400。

在動作2008處，將第二半導體基底接合到絕緣結構，使得絕緣結構將第二半導體基底與半導體層隔開。圖15示出與動作2008對應的一些實施例的剖視圖1500。

在動作2010處，移除第一半導體基底。圖16到圖17示出與動作2010對應的一些實施例的一系列剖視圖1600到1700。

在動作2012處，在半導體層中形成多個半導體裝置。圖18示出與動作2012對應的一些實施例的剖視圖1800。

在動作2014處，在半導體層及半導體裝置之上形成層間介電(ILD)結構。圖19示出與動作2014對應的一些實施例的剖視圖1900。

在一些實施例中，所述半導體層具有實質上平坦的上表面。在一些實施例中，所述半導體基底具有實質上平坦的上表面。在一些實施例中，所述絕緣結構包括一個或多個介電層及一個或多個填充結構；且所述一個或多個介電層將所述一個或多個填充結構與所述半導體基底及所述半導體層二者隔開。在一些實施例中，更包括：一對第一源極/汲極區，設置在所述半導體層中及直接設置在所述絕緣結構的所述第一區之上；以及一對第二源極/汲極區，設置在所述半導體層中且與所述第一源極/汲極區間隔開，其中所述第二源極/汲極區直接設置在所述絕緣結構的所述第二區之上。在一些實施例中，更包括：第一閘極介電質，設置在所述半導體層之上及所述第一源極/汲極區之間，其中所述第一閘極介電質與所述半導體基底間隔開第一距離；以及第二閘極介電質，設置在所述半導體層之上及所述第二源極/汲極區之間，其中所述第二閘極介電質與所述半導體基底間隔開第二距離，所述第二距離與所述第一距離實質上相同。在一些實施例中，所述第一源極/汲極區延伸到所述半導體層中第三距離；且所述第二源極/汲極區延伸到所述半導體層中第四距離，所述第四距離與所述第三距離不同。在一些實施例中，所述第一源極/汲極區在垂直方向上從所述半導體層的上表面延伸到所述絕緣結構；且所述第二源極/汲極區在垂直方向上從所述半導體層的所述上表面延伸到所述絕緣結構。在一些實施例中，所述第一源極/汲極區在垂直方向上從所述半導體層的上表面延伸到所述絕緣結構；所述第二源極/汲極區在垂直方向上從所述半導體層的所述上表面延伸到所述半導體層中；且所述第二源極/汲極區在垂直方向上與所述絕緣結構間隔開。

在一些實施例中，所述半導體層的側壁從所述半導體層的所述第一下表面連續地延伸到所述半導體層的所述第二下表面。在一些實施例中，所述半導體層的所述側壁是實質上垂直的。在一些實施例中，更包括：第一隔離結構，設置在所述半導體層中及所述半導體層的所述第一下表面之上，其中所述第一隔離結構的底表面在垂直方向上與所述半導體基底間隔開第三距離；以及第二隔離結構，設置在所述半導體層中及所述半導體層的所述第二下表面之上，其中所述第二隔離結構的底表面在垂直方向上與所述半導體基底間隔開第四距離，所述第四距離與所述第三距離不同。在一些實施例中，更包括：一對第一源極/汲極區，設置在所述半導體層中及直接設置在所述半導體層的所述第一下表面之上；以及一對第二源極/汲極區，設置在所述半導體層中且與所述第一源極/汲極區間隔開，其中所述第二源極/汲極區直接設置在所述半導體層的所述第二下表面之上。在一些實施例中，所述第一源極/汲極區在垂直方向上與所述半導體基底間隔開第五距離；且所述第二源極/汲極區在垂直方向上與所述半導體基底間隔開第六距離，所述第六距離與所述第五距離不同。

在一些實施例中，形成所述凹槽包括：在所述半導體層之上形成遮蔽層；以及在所述遮蔽層定位在所述半導體層之上的情況下，對所述半導體層進行蝕刻。在一些實施例中，更包括：在移除所述第一半導體基底之後，在所述半導體層中及直接在所述第一絕緣層的在所述凹槽中形成的部分之上形成一對源極/汲極區。在一些實施例中，更包括：在將所述第二半導體基底接合到所述第一絕緣層之前，在所述第一絕緣層之上及在所述凹槽中沉積填充結構；以及在將所述第二半導體基底接合到所述第一絕緣層之前，在所述第一絕緣層及所述填充結構之上形成第二絕緣層。在一些實施例中，將所述第二半導體基底接合到所述工件包括將所述第一絕緣層接合到所述第二半導體基底。

以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、替代及變更。

100:剖視圖