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TW202107705A - 半導體結構及其形成方法 - Google Patents

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TW202107705A
TW202107705A TW109113986A TW109113986A TW202107705A TW 202107705 A TW202107705 A TW 202107705A TW 109113986 A TW109113986 A TW 109113986A TW 109113986 A TW109113986 A TW 109113986A TW 202107705 A TW202107705 A TW 202107705A
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TW
Taiwan
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gate
silicon
feature
semiconductor structure
channel
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TW109113986A
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TWI729789B (zh
Inventor
林大鈞
廖忠志
潘國華
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
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Abstract

本發明實施例提供一種半導體結構。半導體結構包括第一主動區、閘極結構、閘極切斷特徵與通道隔離特徵。第一主動區位於基底上並沿著第一方向延伸。閘極結構位於第一主動區上並沿著第二方向延伸。第二方向垂直於第一方向。閘極切斷特徵鄰接於閘極結構的一端。通道隔離特徵沿著第二方向延伸並位於第一與第二主動區之間。閘極結構包括直接接觸於閘極切斷特徵的金屬電極。通道隔離特徵包括在沿第二方向延伸的側壁上的襯墊以及在側壁之間的介電填充層。閘極切斷特徵鄰接通道隔離特徵的一端，以及介電填充層是直接接觸於閘極切斷特徵。

Description

半導體結構及其形成方法
本發明係有關於一種半導體結構，且特別係有關於一種具有環繞式閘極電晶體的半導體結構。
積體電路形成在半導體基底上，並且包括各種元件，例如電晶體、二極體和/或電阻器，其被配置並一起並連接到功能電路。特別地，積體電路更包括場效電晶體（FET），例如金屬氧化物半導體場效電晶體（MOSFET）或互補式MOSFET，其中每一場效電晶體包括閘極電極，以控制相對應之FET的主動區。當透過各種技術世代按比例縮小半導體元件（例如MOSFET）時，會採用高介電常數的介電材料和金屬來形成金屬閘極結構。然而，在形成用於n型MOS（nMOS）電晶體和p型MOS（pMOS）電晶體的金屬閘極結構的方法中，當為此目的而整合製程和材料時會出現各種問題。例如，當透過閘極替換來形成金屬閘極時，由於閘極介電層也形成在側壁上，因此線端（line-end）製程的窗口不足，會留下較少的開口，無法填充金屬或金屬合金來形成閘極電極。此外，已經形成金屬閘極結構之後，在形成用於環繞式閘極（gate-all-around，GAA）FET的通道隔離溝槽時，去除金屬閘極電極、閘極介電層和通道構件（channel members）可能需要延長刻蝕的時間，從而損壞元件性能並降低產量。因此，希望具有一種新的元件結構及其製造方法以解決上述問題。
本發明實施例提供一種半導體結構。半導體結構包括一第一主動區、一閘極結構、一閘極切斷特徵與一通道隔離特徵。第一主動區位於一基底上並沿著一第一方向延伸。閘極結構位於第一主動區上並沿著一第二方向延伸，其中第二方向垂直於第一方向。閘極切斷特徵鄰接於閘極結構的一端。通道隔離特徵沿著第二方向延伸並位於第一主動區與一第二主動區之間。閘極結構包括直接接觸於閘極切斷特徵的一金屬電極。通道隔離特徵包括在沿第二方向延伸的側壁上的一襯墊以及在側壁之間的一介電填充層。閘極切斷特徵鄰接通道隔離特徵的一端，以及介電填充層是直接接觸於閘極切斷特徵。
再者，本發明實施例提供一種半導體結構。半導體結構包括一第一主動區、一第一閘極結構、一閘極切斷特徵與一通道隔離特徵。第一主動區位於一基底上並沿著一第一方向延伸。第一閘極結構位於第一主動區上並沿著一第二方向延伸，其中第二方向垂直於第一方向。閘極切斷特徵鄰接於第一閘極結構的一端。通道隔離特徵沿著第二方向延伸並位於一第二閘極結構與一第三閘極結構之間。通道隔離特徵設置在第一主動區和沿著第一方向延伸的一第二主動區之間。第二閘極結構和第三閘極結構包括一閘極介電層。通道隔離特徵包括位於側壁上的一襯墊和被側壁包圍的一介電填充層。通道隔離特徵的襯墊是直接接觸於第二和第三閘極結構的閘極介電層。
再者，本發明實施例提供一種形成半導體結構的方法。方法包括：提供一半導體結構，其中半導體結構包括一第一主動區和在第一主動區上方的複數偽閘極結構；形成一通道隔離特徵，以將第一主動區分成一第一區段和一第二區段；在形成通道隔離特徵之後，去除偽閘極結構；圖樣化第一主動區，以形成複數通道構件；在半導體結構上形成複數閘極結構，以圍繞通道構件；蝕刻閘極結構，以形成一閘極切斷開口；以及在閘極切斷開口中沉積一介電材料，以形成一閘極切斷特徵。
需要了解的是下列說明提供許多不同實施例，或實例用以實現各種實施例的不同特徵。以下說明特定的元件實例及安排來簡化本發明。這些當然都只是實例並且非用以作為限制。另外，本發明在各實例中重覆的參照數字和/或文字。這些重覆是為了簡單明瞭的目的並且非自我定義所討論的各式實施例和/或結構的關係。
另外，本發明在各實例中重覆的參照數字和/或文字。這些重覆是為了簡單明瞭的目的並且非自我定義所討論的各式實施例和/或結構的關係。另外，本揭露中特徵在另一特徵上，特徵連接到，及/或耦接到另一特徵上的形式緊接著可能包括形成特徵直接接觸的實施例，並且可能也包括形成額外特徵插入特徵的實施例，以至於特徵可能不是直接接觸。此外，空間相對的術語，舉例來說，”較低”、”較高”、”水平的”、”垂直的”、”在...之上”、”在...之下”、”上”、”下”、”頂”、”底”等等以及其衍生字(例如水平地、向下地、向上地等等)用於本揭露的案例的一個特徵相關另一特徵。空間相關的術語是要覆蓋具有特徵的裝置的不同方向。此外，本文使用的「約」或「近似」等，除非另有說明，否則該術語旨在涵蓋所述數量的±10%範圍內的數字。例如，術語「約5nm」包括4.5nm至5.5nm的尺寸範圍。
本揭露提供形成在半導體基底上的半導體結構的各種實施例。半導體結構包括各種裝置，例如具有金屬閘極結構的場效電晶體（FET），而其金屬閘極結構具有高介電常數之介電材料的閘極介電層以及金屬或金屬合金的閘極電極。半導體結構更包括與金屬閘極結構整合的通道隔離特徵和閘極切斷（gate cut）特徵。在一些傳統方法中，在使用功能性金屬閘極結構代替多晶矽偽閘極（dummy gate）之前，形成通道隔離特徵和閘極切斷特徵。在那些傳統方法中，用於主動區與閘極切斷特徵之間的閘極介電質和閘極電極的填充窗口可能太小而不能形成可靠的閘極電極，從而導致低良率。在形成金屬結構之後而形成通道隔離特徵的一些其他傳統方法中，可能難以蝕刻穿過GAA FET的主動區以形成用於通道隔離特徵的通道隔離溝槽。在一些實施例中，本揭露提供一種方法，在形成金屬閘極之前形成通道隔離特徵，並且在形成金屬閘極之後形成閘極切斷特徵，以降低製程複雜度並擴大製程窗口，從而提高生產率和裝置性能。
第1圖係顯示根據一些實施例之用於製造具有鰭式場效電晶體（FinFET）或環繞式閘極鰭式場效電晶體（GAA FET）和金屬閘極結構之半導體結構的方法100的流程圖。方法100包括方框102、104、106、108、110、112、114、116和118。將結合第2a-11a、2b-11b、2c-11c和5d-11d所示的半導體結構200的上視圖和剖面圖來描述方法100。第2a-11a圖是半導體結構200的上視圖。第2b至11b圖是在第2a-11a圖中沿著X-X’線之半導體結構的剖面圖。第2c-11c是在第2a-11a圖中沿著Y1-Y1'線之半導體結構的剖面圖。第5d-11d圖是在第2a-11a圖中沿著Y2-Y2'線之半導體結構的剖面圖。可以在方法100之前、期間和之後提供附加的步驟，並且對於方法100的其他實施例，可以移動、替換和消除所描述的某些步驟。
參考第1圖以及第2a、2b和2c圖，方法100包括方框102，其中提供了半導體結構200。半導體結構200包括主動區204和在主動區204上方的多個偽閘極結構206。第2a、2b和2c圖中的半導體結構是製造在基底上，為簡單起見並未示出。基底包括鍺、矽鍺或其他合適的半導體材料。基底可以替代地由其他合適的元素半導體製成，例如金剛石或鍺；合適的化合物半導體，例如碳化矽（silicon carbide）、砷化銦（indium arsenide）或磷化銦（indium phosphide）；或是合適的合金半導體，例如碳化矽鍺（silicon germanium carbide）、磷砷化鎵（gallium arsenide phosphide）或是磷化鎵銦（gallium indium phosphide）。基底亦可包括各種摻雜區域，例如n型井區和p型井區。在一實施例中，基底包括磊晶半導體層。在另一實施例中，基底包括透過適當的技術形成的用於隔離之埋藏的介電質材料層，例如被稱為注氧隔離（separation by implanted oxygen，SIMOX）的技術。在一些實施例中，基底可為絕緣層上覆半導體，例如，絕緣層上覆矽(silicon on insulator，SOI)。
仍參考第2a、2b和2c圖，半導體結構200包括主動區（或半導體特徵）204，其將被形成為一或多個場效電晶體（FET）的通道區和源極/汲極區。主動區204從基底突出並且包括嵌入絕緣特徵203中的底部，而隔離特徵203也可以被稱為淺溝槽隔離（STI）特徵203。在各個實施例中，主動區204可以藉由對基底進行圖樣化或對形成在基底上的一或多個磊晶層進行圖樣化而形成。在第2c圖的實施例中，主動區204是由交替堆疊的不同半導體層所形成。在一示範例中，交替堆疊的半導體層包括以交替方式與多個第二半導體層交錯的多個第一半導體層。在一些實施方式中，第一半導體層包括矽，而第二半導體層包括鍺。在某些情況下，將硬光罩沉積在交替堆疊的半導體層上，並通過微影製程將其圖樣化。硬光罩（hard mask）層包括介電質，例如半導體氧化物、半導體氮化物、半導體氧氮化物和/或半導體碳化物。在示例性實施例中，硬光罩層包括氧化矽薄膜和氮化矽薄膜。硬光罩層可藉由熱成長、原子層沉積（ALD）、化學氣相沉積（CVD）、高密度電漿化學氣相沉積（HDP-CVD）以及其他合適之沉積製程而形成。用於定義鰭式結構之光阻層（或是光阻劑）可形成在硬光罩層上。一示範性光阻層包括曝露於，例如紫外（UV）光、深紫外（DUV）光或是極紫外（EUV）光時產生質變之光敏材料。質變可被用於藉由顯影製程而選擇性地去除曝光或未曝光之光阻層部位。此形成圖樣化之光阻層的過程亦稱為微影圖樣化。
於一實施例中，藉由微影製程來圖樣化光阻層，並留下設置於半導體結構200上之一部分的光阻材料。在圖樣化光阻層後，執行一蝕刻製程於半導體結構200上以使硬光罩層產生開口，藉此將光阻層之圖案轉移至硬光罩層。剩餘之光阻層可於圖樣化硬光罩層後移除。一示範性微影製程包括光阻層自旋塗布、軟烤、光罩對準、曝光、曝光後烘烤、光阻層顯影、清洗以及風乾（例如硬烤）。可替代地，微影製程可被執行、附加或是由其他方法取代，而其他方法例如無光罩微影、電子束直寫以及離子束直寫。圖樣化硬光罩層之蝕刻製程可包括濕蝕刻、乾蝕刻或是上述製程之組合。蝕刻製程可包括多重蝕刻步驟。例如，硬光罩層中的氧化矽（silicon oxide）薄膜可以藉由稀釋的氫氟酸（hydrofluorine）溶液進行蝕刻，以及硬光罩層中的氮化矽（silicon nitride）薄膜可以藉由磷酸（phosphoric acid）溶液進行蝕刻。
於蝕刻製程中，接著蝕刻堆疊之半導體層中未被已圖案化之硬光罩層所覆蓋之部分。蝕刻製程中利用圖案化之硬光罩層做為蝕刻光罩，以對堆疊之半導體層進行圖案化。蝕刻製程可包括任何合適之蝕刻技術，例如乾蝕刻、濕蝕刻及/或其他蝕刻方法（例如活性離子蝕刻（reactive ion etching，RIE））。在一些實施例中，蝕刻製程包括具有不同蝕刻化學組成之多個蝕刻步驟，其設計為對堆疊之半導體層進行蝕刻而形成具有特定凹槽輪廓之凹槽，以增進元件效能以及圖案密度。在一些示範例中，堆疊之半導體層的半導體材料可藉由使用氟基蝕刻液（fluorine-based etchant）之乾蝕刻製程來進行蝕刻。在蝕刻製程之後，主動區204會定義於基底上方。
一或更多之介電材料係填充於凹槽，其定義在相鄰的主動區204之間，以形成淺溝槽隔離特徵203。合適之填充介電材料包括半導體氧化物、半導體氮化物、半導體氮氧化物（oxynitrides）、氟矽氧玻璃（FSG）、低介電常數之介電材料，及/或其組合。在各種示範性實施例中，介電材料係藉由高密度電漿化學氣相沉積（HDP-CVD）製程、次大氣壓化學氣相沉積（SACVD）製程、高縱深比製程（HARP）、流動式化學氣相沉積（FCVD）及/或自旋塗布製程而形成。介電材料之沉積可接續化學機械研磨/平坦化（CMP）製程，以去除多餘之介電材料並平坦化半導體結構之頂表面。化學機械研磨製程可利用硬光罩層為研磨停止層以避免研磨至主動區204。
然後，將STI特徵203拉回或回蝕，使得主動區204突出到STI特徵203上方。拉回/回蝕製程是採用一或多個蝕刻步驟（例如乾蝕刻、濕蝕刻或其組合），以選擇性地回蝕STI特徵203。例如，當STI特徵203是氧化矽時，可以使用氫氟酸的濕蝕刻製程進行蝕刻。第2a、2b和2c圖中示範性主動區204沿著X方向延伸，並且沿著Y方向彼此間隔。在一些實施方式中，STI特徵203的拉回還可以去除主動區204頂部上的硬光罩。在交替堆疊的半導體層包括矽層和鍺層並且形成在基底上的實施例中，主動區204包括與鍺層2042交錯的矽層2041。在一些情況下，矽層2041可以形成為GAA裝置的通道構件，例如奈米線GAA電晶體或是奈米片GAA電晶體。
仍參考第2a、2b和2c圖所示，半導體結構200還包括多個偽閘極結構206。偽閘極結構206具有細長的形狀並且沿Y方向延伸。每一偽閘極結構206設置在一或多個主動區204上（第2a圖中只顯示一個）。偽閘極結構206可各自包括偽閘極介電層以及在偽閘極介電層上的偽閘極電極。偽閘極介電層包括例如氧化矽的介電材料，而偽閘極電極包括多晶矽。偽閘極結構206也可以稱為佔位（placeholder）閘極結構，因為它們會被金屬閘極結構所取代，例如金屬閘極結構227，如下所述。偽閘極結構206的形成包括沉積偽閘極材料（在本示範例中包括形成氧化矽和多晶矽）；以及通過顯影製程和蝕刻對閘極材料進行圖樣化。硬光罩層208可以形成在偽閘極材料上，並且在偽閘極結構206的形成期間作為蝕刻光罩。硬光罩層208可包括任何合適的材料，例如氧化矽（silicon oxide）、氮化矽（silicon nitride）、碳化矽（silicon carbide）、氧氮化矽（silicon oxynitride）和其他合適的材料和/或其組合。在一實施例中，硬光罩層208包括多個膜，例如氧化矽和氮化矽。在一些實施例中，形成偽閘極結構206的圖樣化製程包括藉由微影製程而形成圖樣化的光阻層；使用圖案化的光阻層作為蝕刻光罩來蝕刻硬光罩層208；並使用圖案化的硬光罩層作為蝕刻光罩來蝕刻偽閘極材料，以形成偽閘極結構206。
在偽閘極結構206的側壁上形成一個或多個閘極間隔物（為簡單起見未顯示）。閘極間隔物可用於偏移隨後形成的源極/汲極特徵，並可用於設計或修改源極/汲極結構輪廓。閘極間隔物可包括任何合適的介電材料，例如半導體氧化物、半導體氮化物、半導體碳化物、半導體氧氮化物、其他合適的電介質材料和/或其組合。閘極間隔物可以包括多個膜，例如兩個膜（氧化矽膜和氮化矽膜）或是三個膜（氧化矽膜、氮化矽膜和氧化矽膜）。閘極間隔物的形成包括沉積和各向異性（anisotropic）蝕刻，例如乾蝕刻。
儘管在第2a、2b和2c圖中沒有清楚地顯示，半導體結構200可包括與多個偽閘極結構206相鄰的源極/汲極特徵。源極與汲極可包括輕摻雜汲極（light doped drain，LDD）特徵和重摻雜源極與汲極（S / D）。在一些實施例中，可以在半導體結構上形成多個場效電晶體（FET），以及每一場效電晶體包括形成在相應的主動區204上的源極/汲極特徵，而源極/汲極特徵被偽閘極結構206之一者插入。在主動區204的一部分中形成通道區，其是在對應的偽閘極結構206下方。通道區是橫向夾在兩個源極/汲極特徵之間。
可以藉由選擇性的磊晶生長來形成源極/汲極特徵，以產生具有增強的載子遷移率和元件性能的應變效應。偽閘極結構206和閘極間隔物定義了形成源極/汲極特徵的源極/汲極區。在一些實施例中，源極/汲極特徵是由一或多個磊晶製程所形成的，其中矽特徵、矽鍺特徵、碳化矽特徵和/或其他合適的特徵是以結晶態生長在主動區204上。或者，在磊晶生長之前，採用蝕刻製程來回蝕源極/汲極區。合適的磊晶製程包括CVD沉積技術（例如氣相磊晶（VPE）和/或超高真空CVD（UHV-CVD）、分子束磊晶和/或其他合適的製程。磊晶製程可以使用氣體和/或液體前趨物（precursors），其與主動區204的成分相互作用。
源極/汲極特徵可以在磊晶製程中通過藉由引入摻雜物質而被原位（in-situ）摻雜，而摻雜物質包括：P型摻雜物，例如硼或BF2 ；N型摻雜劑物，例如磷或砷；和/或其他合適的摻雜劑物，包括其組合。假如源極與汲極未被原位摻雜，則執行植入製程（即介面植入製程）以將相應的摻雜物引入到源極和汲極中。在示例性實施例中，n型FET中的源極/汲極特徵包括摻雜有磷的碳化矽或矽，而p型FET中的源極/汲極特徵包括摻雜有硼的鍺或矽鍺。在一些其他實施例中，源極/汲極特徵包括不止一個半導體材料層。例如，在源極/汲極區內的基底上磊晶生長矽鍺層，並且在矽鍺層上磊晶生長矽層。此後，可執行一或多次退火製程以激活源極/汲極特徵。合適的退火製程包括快速熱退火（RTA）、雷射退火製程、其他合適的退火技術或其組合。
參考第1圖和第3a-3c圖，方法100包括方框104，其中在半導體結構200上方形成層間介電（interlayer dielectric，ILD）層210。第3a圖是半導體結構200的示意性上視圖。第3b圖是第3a圖中半導體結構200沿X-X’線的剖面圖，而第3c圖是第3a圖中半導體結構200沿Y1-Y1’線的剖面圖。ILD層210設置在相鄰的偽閘極結構206之間的空間中。去除了偽閘極結構206之後，ILD層210和閘極間隔物定義了閘極溝槽，而金屬閘極結構將在閘極溝槽中形成。ILD層210也可以是電互連結構的一部分，而該電互連結構是電性互連半導體結構200的各種元件。在這樣的實施例中，ILD層210是作為支撐並隔離導電線、導線和導通孔接觸點的絕緣體。ILD層210可以包括任何合適的介電質材料，例如半導體氧化物、半導體氮化物、半導體氧氮化物、其他合適的電介質材料或其組合。在一些實施例中，ILD層210的形成包括沉積和CMP以提供平坦化的頂表面。可以在該階段，例如藉由CMP或另外的蝕刻製程去除硬光罩208。
參考第1圖和第4a-4c、5a-5d和6a-6d圖，方法100包括方框106，在方框106中形成通道隔離特徵219。首先參考第4a-4c圖，方框106包括在半導體結構200的平坦化之頂表面上方形成硬光罩212。然後通過微影製程對硬光罩212進行圖樣化，並蝕刻以形成第5a-5d圖中所示之具有一或多個開口213之圖案化的硬光罩212。然後，利用圖案化的硬光罩212作為蝕刻光罩對半導體結構200進行蝕刻，以穿過一或多個偽閘極結構206、一部分的ILD層210、一部分的STI特徵203與一部分的主動區204而形成一或多個通道隔離溝槽214。在第5c圖所示的一些實施例中，可選擇蝕刻製程以更快地蝕刻主動區204，使得主動區204被過度蝕刻以具有比STI特徵203更低的底表面，以形成凹部2140。這確保了主動區204在STI特徵203上被切斷並分成多個區段。每一切斷和隔離的區段都可以成為單獨的主動區，並且可包括多個通道構件。
現在參考第6a-6d圖。將介電材料沉積在半導體結構200上，包括在通道隔離溝槽214內，以形成通道隔離特徵219。通道隔離特徵219將主動區204切斷並將其分成兩個主動區。在一些實施例中，通道隔離特徵219包括使用原子層沉積（ALD）、化學氣相沉積（CVD）或其他合適的沉積技術沉積的一層以上。在一些實施方式中，首先順應性沉積半導體氧化物材料以形成作為襯墊（liner）的第一介電層216，並且在第一介電層216上方沉積介電材料以形成作為介電填充層的第二介電層218。在某些情況下，用於第一介電層216（或襯墊216）的半導體氧化物材料包括氧化矽，以及用於第二介電層218的介電材料包括氮化矽（silicon nitride）、氮氧化矽（silicon oxynitride）、碳氮氧化矽（silicon oxycarbonitride）、碳氮化矽（silicon carbonitride）、碳氧化矽（silicon oxycarbide）或其組合。由於第一介電層216比第二介電層218更好地附接到主動區204並使第二介電層218與主動區204隔離，因此第一介電層216可作為襯墊，以防止意外的表面電荷或是由於第二介電層218與主動區204之間直接接觸而產生的應力。雖然在第6a-6d圖未明確顯示，但第一介電層216和第二介電層218被平坦化以去除硬光罩212，使得ILD層210、偽閘極結構206、第一介電層216與第二介電層218為共面。
參考第1圖和第7a-7d圖，方法100包括方框108。在方框108中，去除多個偽閘極結構206。在一些實施例中，藉由例如濕蝕刻、乾蝕刻或其組合的蝕刻製程來去除偽閘極結構206，以選擇性地去除偽閘極結構206。假如偽閘極結構206包括一層以上的層，例如偽閘極介電層和偽電極，則蝕刻製程可包括多個蝕刻步驟，以去除偽閘極結構。在第7a-7d圖所示的一些實施例中，去除偽閘極結構206留下了多個閘極溝槽220。在一些情況下，閘極溝槽220在通道隔離特徵219的側壁上暴露出第一介電層216，如第7c圖所顯示。另外，閘極溝槽220暴露出主動區204，如第7d圖所顯示。在實施例中，主動區204包括矽層2041和鍺層2042的交替堆疊的層，而矽層2041和鍺層2042暴露在閘極溝槽220中。在一些實施例中，方框108的操作不會去除通道隔離特徵219的第一介電層216，且第一介電層216是暴露在閘極溝槽220中。在一些替代實施例中，方框108的操作會沿Y方向（Y1）去除通道隔離特徵219兩端的第一介電層216，使得第二介電層218暴露在閘極溝槽220中。
參考第1圖和第8a-8d圖，方法100包括方框110，其中主動區204被圖案化。在主動區204包括矽層2041和鍺層2042之交替堆疊的層的一些實施例中，選擇性地去除暴露在閘極溝槽220中的鍺層2042，以形成由矽層2041所形成的多個通道構件。雖然在第8a圖中僅顯示兩矽層2041，本揭露不限於此，並且可包括更多的矽層2041。在一些實施例中，通道構件被拉長，而根據方法100形成電晶體可以被稱為奈米線GAA電晶體。在一些替代實施例中，通道構件是板狀的，而根據方法100所形成的電晶體可以被稱為奈米板GAA電晶體。
參考第1圖與第9a- 9d圖，方法100包括方框112，其中形成多個金屬閘極結構227。在方框112中，每一金屬閘極結構227包括閘極介電層224和閘極電極226，並且可藉由沉積一或多個介電材料和一或多個金屬層來形成，隨後通過平面化以去除在ILD層210之頂表面上多餘的介電材料和金屬層。金屬閘極結構形成在基底上，且橫跨主動區204的各個部分，並圍繞主動區204中的通道構件。在第9d圖所顯示的示範例中，閘極介電層224包圍住由矽層2041所形成的每一通道構件，以及閘極電極226包圍閘極介電層224。一或多個介電材料包括高介電常數的介電材料，例如金屬氧化物、金屬氮化物，例如氧化鑭（lanthanum oxide）、氧化鋁（aluminum oxide）、氧化鋯（zirconium oxide）、氧化鈦（titanium oxide）、氧化鉭（tantalum oxide）、氧化釔（yittrium oxide）、鈦酸鍶（strontium titanate ，STO）、鈦酸鋇（barium titanate）、鋯酸鋇（barium zirconate ，BTO）、鋯酸鋇（barium zirconate）、鋯酸鉿（hafnium zirconate）、矽酸鉿（hafnium silicate）、鑭系元素（hafnium lanthanide）、矽酸鑭（lanthanum silicate）、矽酸鋁（aluminum silicate）、鉭酸鉿（hafnium tantalate）、鈦酸鉿（hafnium titanate）、鈦酸鍶鋇（barium strontium titanate）或其他合適的介電材料，例如氮化矽（SiN）和氧氮化矽（SiON）。在第9d圖所顯示的實施例中，閘極介電層224是形成在由矽層2041形成的通道構件周圍。閘極介電層224更可包括夾在高介電常數之介電層和主動區204之間的界面層。界面層可包括氧化矽、氮化矽、氮氧化矽和/或其他合適的材料。藉由適當的方法（例如ALD、CVD、臭氧氧化等）可沉積界面層。藉由適當的技術，例如ALD、 CVD、金屬有機CVD（MOCVD）、PVD、熱氧化、其組合和/或其他合適的技術，可將高介電常數之介電層沉積在界面層上（假如界面層存在）。
閘極電極226可形成在閘極介電層224周圍，並且可包括鈦、銀、氮化鋁鈦（titanium aluminum nitride）、碳化鉭（tantalum carbide）、碳氮化鉭（tantalum carbonitride）、氮化鉭矽（tantalum silicon nitride）、錳、鋯、氮化鈦（titanium nitride）、氮化鉭（tantalum nitride）、釕、鉬、鋁、氧化鎢（tungsten oxide）、銅、鎢或其他任何合適的導電材料。在一些實施例中，不同的金屬或金屬氮化物用於nFET和pFET元件以賦予不同的功函數。閘極電極226可包括多種導電材料。在一些實施例中，閘極電極226還可包括覆蓋層、第一阻擋層、功函數金屬層、第二阻擋層和填充金屬層。在實施例的進一步方案中，覆蓋層包括氮化鈦（titanium nitride）、氮化鉭（tantalum nitride）或其他合適的材料，其通過例如ALD的適當沉積技術而形成。第一阻擋層和第二阻擋層中的每一個包括藉由例如ALD的適當沉積技術而形成的氮化鈦、氮化鉭或其他合適的材料。在一些示範例中，在閘極電極中可以不存在所述阻擋層或僅存在其中的一層。功函數金屬層包括具有適當功函數的金屬或金屬合金的導電層，從而增強所相應之FET的元件性能。pFET和nFET的功函數（WF）金屬層是不同的，其分別稱為n型WF金屬和p型WF金屬。 WF金屬的選擇是取決於要在主動區上形成的FET。例如，半導體結構200包括用於nFET的第一主動區和用於pFET的第二主動區。因此，n型WF金屬和p型WF金屬分別形成在所對應的金屬閘極結構中。特別地，n型WF金屬是具有第一功函數的金屬，使得相關的nFET的臨界電壓能降低。n型WF金屬的功函數接近矽導帶能（silicon conduction band energy，Ec）或是較低的功函數，從而使電子更容易逃逸。例如，n型WF金屬的功函數約為4.2eV或更小。p型WF金屬是具有第二功函數的金屬，使得相關pFET的臨界電壓降低。p型WF金屬的功函數接近於矽價帶能（silicon valence band energy，Ev）或更高的功函數，其對原子核（nuclei）具有很強的電子鍵能（electron bonding energy）。例如，p型功函數金屬的WF約為5.2eV或更高。在一些實施例中，n型WF金屬包括鉭（Ta）。在其他實施例中，n型WF金屬包括鈦鋁（TiAl）、氮化鈦鋁（TiAlN）或其組合。在其他實施例中，n型金屬包括Ta、TiAl、TiAlN、氮化鎢（WN）或其組合。n型WF金屬可包括各種基於金屬的膜作為堆疊，以優化元件性能和製程相容性。在一些實施例中，p型WF金屬包括氮化鈦（TiN）或氮化鉭（TaN）。在其他實施例中，p金屬包括TiN、TaN、氮化鎢（WN）、鈦鋁（TiAl）或其組合。p型WF金屬可包括各種基於金屬的膜作為堆疊，以優化元件性能和製程相容性。功函數金屬是透過適當的技術（例如PVD）進行沉積。在各種實施例中，填充金屬層包括鋁、鎢或其他合適的金屬。可透過例如PVD或電鍍（plating）的合適技術來沉積填充金屬層。
參考第1圖的方框114以及第10a-10d圖，方法100包括方框114，其中形成閘極切斷開口230。在方框114中，藉由包括微影和蝕刻的程序來對金屬閘極結構227進行圖樣化。在本實施例中，方框114包括在半導體結構200上形成圖案化的硬光罩228，而該圖案化的硬光罩228具有定義了金屬閘極結構227要被切割的區域的閘極切斷開口230。然後使用硬光罩228作為蝕刻光罩對金屬閘極結構227進行蝕刻。方框114的操作在金屬閘極結構227中形成閘極切斷開口230。硬光罩228可以包括合適的材料，例如氧化矽、氮化矽、氮氧化矽、其他合適的介電材料或其組合。硬光罩222的形成是通過沉積硬光罩、通過微影而形成圖案化的光阻層並在圖案化的光阻層的開口內蝕刻硬光罩。應用到金屬閘極結構227的蝕刻製程可包括多個蝕刻步驟，而所述蝕刻步驟具有個別閘極材料的蝕刻劑，並且可以包括濕式蝕刻、乾式蝕刻或其組合。
方法100的方框114可包括各種實施例。在第10c圖所顯示的一些實施例中，閘極切斷開口230切斷了金屬閘極結構227，包括閘極介電層224和閘極電極226，使得閘極介電層224和閘極介電層224與閘極電極226暴露於閘極切斷開口230內。另外，閘極切斷開口230的形成會去除第一介電層216，以暴露出在閘極切斷開口中的第二介電層218。在這些實施例中，如第10c圖所示，通道隔離特徵219沿著Y方向（Y1）的長度被定義在兩個閘極切斷開口230之間。本揭露不限於此。在一些其他實施例中，閘極切斷開口230不會延伸跨過通道隔離特徵219，且通道隔離特徵219的兩端是鄰接於金屬閘極結構227的閘極介電層224。也就是說，在這些實施例中，閘極切斷開口230在其到達通道隔離特徵219之前終止。在其他實施例中，第一介電層216沒有被去除且閘極切斷開口230在形狀上不是矩形的。在這些實施例中，閘極切斷開口230可以延伸到通道隔離特徵219中，或者閘隔離特徵219可以延伸到閘極切斷開口230中。
參考第1圖的方框116以及第11a-11d圖，方法100包括方框116，其中介電材料沉積在閘極切斷開口230中以形成閘極切斷特徵232。在本實施例中，閘極切斷特徵232的形成包括沉積，並且在沉積之後還可包括CMP製程。沉積製程可以使用適當的沉積技術，例如CVD、可流動化學氣相沉積（FCVD）、高密度電漿CVD（HDPCVD）、其他適當的技術或其組合，在閘極切斷開口230中沉積任何適當的介電材料。在形成閘極切斷特徵232之後，方框116可包括CMP製程，使得閘極切斷特徵232的頂表面與金屬閘極結構27和ILD層210的頂表面共面。
參考第1圖的方框118，方法100包括方框118，其中執行進一步的製程。這些進一步的製程可包括形成互連結構、閘極接點和源極/汲極接點。例如，可以在半導體結構200上方形成另一個ILD層，並且可以形成閘極接點或是源極/汲極接點。
現在參考第12-17圖。如先前所描述之方法100的方框108和114，本揭露公開了關於閘極溝槽220和閘極切斷開口230之形成的各種實施例。這些各種實施例可以導致各種半導體結構200。現在參考第12圖，在形成的閘極切斷開口230去除閘極介電層224並暴露了通道隔離特徵219的第二介電層218的實施例中，閘極切斷特徵232是直接接觸於閘級介電層224、閘極電極226、第一介電層216與第二介電層218。亦即，在半導體結構200中的通道隔離特徵219包括第二介電體218，其是由主動區204的第一介電層216、ILD層210（為了簡化未顯示在第12圖）和STI特徵203所屏蔽。閘極切斷特徵232沿Y方向具有均勻的寬度並沿X方向對齊。
現在參考第13和14圖，在一些實施例中，閘極切斷開口230不會延伸越過通道隔離特徵219。在這些實施例中，取決於當形成閘極溝槽220時是否蝕刻了第一介電層216，以及通道隔離特徵219的第二介電層218可以與閘極電極226接觸，如第13圖所顯示，或是閘極介電層224可以與第二介電層218接觸，如第14圖所顯示。
現在參考第15圖，在一些實施方式中，閘極切斷開口230的形成可以使通道隔離特徵219的第二介電層218大體上未被蝕刻，而僅去除閘極介電層224。在這些實施方式中，第二介電層218可以與閘極切斷特徵232接觸，而閘極電極226可以與閘極切斷特徵232接觸。在這些實施方式中，通道隔離特徵219延伸到閘極切斷特徵232中，並且相較於不相鄰於通道隔離特徵219之閘極切斷特徵232相比，相鄰於通道隔離特徵219的閘極切斷特徵232沿著Y方向的長度可以更短。現在參考第16圖，在一些其他實施方式中，可以去除第二介電層218以暴露第一介電層216。通道隔離特徵219仍然延伸到閘極切斷特徵232。在這些實施方式中，閘極切斷特徵232是直接接觸於第一介電層216和閘極電極226。如第15與16圖所顯示，當通道隔離特徵219延伸到閘極切斷特徵232時，閘極切斷特徵232不會沿著X方向對齊。
現在參考第17圖，在一些替代實施例中，僅將通道隔離特徵219的第二介電層218部分地去除，且閘極切斷特徵232會延伸到第二介電層218中，使得相鄰於通道隔離特徵219相鄰的閘極切斷特徵232沿著Y方向的長度會更長，並且大於閘極的寬度。
基於以上討論，可以看出本揭露提供了優於傳統方法和半導體結構的優點。然而，應理解，其他實施例可以提供附加的優點，並且在本文中不必公開所有優點，並且對於所有實施例都不需要特定的優點。例如，本揭露提供一種方法，其中在形成金屬閘極之前形成通道隔離特徵，且在形成金屬閘極之後形成閘極切斷特徵。本揭露的方法避免了通過堆疊的閘極電極、閘極介電層和通道構件來形成閘極切斷開口，並且可以擴大金屬閘極結構的填充窗口，以提高元件性能和生產良率。在一些實施例中，本揭露的方法可以導致半導體結構內的閘極切斷特徵與通道隔離特徵的第二介電層和閘極電極直接接觸。
本發明實施例提供一種半導體結構。半導體結構包括一第一主動區、一閘極結構、一閘極切斷特徵與一通道隔離特徵。第一主動區位於一基底上並沿著一第一方向延伸。閘極結構位於第一主動區上並沿著一第二方向延伸，其中第二方向垂直於第一方向。閘極切斷特徵鄰接於閘極結構的一端。通道隔離特徵沿著第二方向延伸並位於第一主動區與一第二主動區之間。閘極結構包括直接接觸於閘極切斷特徵的一金屬電極。通道隔離特徵包括在沿第二方向延伸的側壁上的一襯墊以及在側壁之間的一介電填充層。閘極切斷特徵鄰接通道隔離特徵的一端，以及介電填充層是直接接觸於閘極切斷特徵。
在一些實施例中，閘極切斷特徵包括氮化矽、氮氧化矽、氧化矽、碳氮氧化矽、碳氮化矽、碳氧化矽或其組合。
在一些實施例中，通道隔離特徵包括氮化矽、氮氧化矽、氧化矽、碳氮氧化矽、碳氮化矽、碳氧化矽或其組合。
在一些實施例中，襯墊包括氧化矽，以及介電填充層包括氮化矽、氮氧化矽、碳氮氧化矽、碳氮化矽、碳氧化矽或其組合。
在一些實施例中，閘極切斷特徵沿著第二方向具有均勻的寬度。
在一些實施例中，第一主動區包括複數第一通道構件，其中第二主動區包括複數第二通道構件，其中通道隔離特徵將第一通道構件與第二通道構件隔離。
在一些實施例中，第一通道構件被閘極結構圍繞。
本發明實施例提供一種半導體結構。半導體結構包括一第一主動區、一第一閘極結構、一閘極切斷特徵與一通道隔離特徵。第一主動區位於一基底上並沿著一第一方向延伸。第一閘極結構位於第一主動區上並沿著一第二方向延伸，其中第二方向垂直於第一方向。閘極切斷特徵鄰接於第一閘極結構的一端。通道隔離特徵沿著第二方向延伸並位於一第二閘極結構與一第三閘極結構之間。通道隔離特徵設置在第一主動區和沿著第一方向延伸的一第二主動區之間。第二閘極結構和第三閘極結構包括一閘極介電層。通道隔離特徵包括位於側壁上的一襯墊和被側壁包圍的一介電填充層。通道隔離特徵的襯墊是直接接觸於第二和第三閘極結構的閘極介電層。
在一些實施例中，閘極切斷特徵包括氮化矽、氮氧化矽、氧化矽、碳氮氧化矽、碳氮化矽、碳氧化矽或其組合，以及通道隔離特徵包括氮化矽、氮氧化矽、氧化矽、碳氮氧化矽、碳氮化矽、碳氧化矽或其組合。
在一些實施例中，襯墊包括氧化矽，以及介電填充層包括氮化矽、氮氧化矽、碳氮氧化矽、碳氮化矽、碳氧化矽或其組合。。
在一些實施例中，閘極切斷特徵在到達通道隔離特徵之前終止。
在一些實施例中，第一主動區包括複數第一通道構件，其中第二主動區包括複數第二通道構件，其中通道隔離特徵將第一通道構件與第二通道構件隔離。
在一些實施例中，第一通道構件被第一閘極結構圍繞。
本發明實施例提供一種形成半導體結構的方法。方法包括：提供一半導體結構，其中半導體結構包括一第一主動區和在第一主動區上方的複數偽閘極結構；形成一通道隔離特徵，以將第一主動區分成一第一區段和一第二區段；在形成通道隔離特徵之後，去除偽閘極結構；圖樣化第一主動區，以形成複數通道構件；在半導體結構上形成複數閘極結構，以圍繞通道構件；蝕刻閘極結構，以形成一閘極切斷開口；以及在閘極切斷開口中沉積一介電材料，以形成一閘極切斷特徵。
在一些實施例中，第一主動區包括與複數鍺層交錯的複數矽層，其中第一主動區的圖案化包括選擇性地去除鍺層。
在一些實施例中，形成閘極結構包括：沉積一閘極介電層；以及沉積一閘極電極於閘極介電層上方。。
在一些實施例中，形成通道隔離特徵包括：回蝕與第一主動區平行的一第二主動區，以形成一通道隔離溝槽；沉積一襯墊於通道隔離溝槽中；沉積一介電填充層在設置在通道隔離溝槽中的襯墊；以及平坦化半導體結構的一頂表面。第二主動區的凹陷包括在第二主動區下方凹陷的第一主動區。
在一些實施例中，襯墊包括氧化矽，以及介電填充層包括氮化矽、氮氧化矽、碳氮氧化矽、碳氮化矽、碳氧化矽或其組合。
在一些實施例中，介電填充層是由介電材料所組成。
在一些實施例中，形成閘極結構包括：沉積一閘極介電層；以及沉積一閘極電極在閘極介電層之上。蝕刻閘極結構包括蝕刻襯墊、介電填充層、閘極介電層和閘極電極。
雖然本發明已以較佳實施例發明如上，然其並非用以限定本發明，任何所屬技術領域中包括通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:方法 102,104,106,108,110,112,114,116,118:方框 200:半導體結構 203:隔離特徵 204:主動區 2041:矽層 2042:鍺層 206:偽閘極結構 208,212,228:硬光罩層 210:ILD層 213:開口 214,2140:凹部 216:第一介電層 218:第二介電層 219:通道隔離特徵 220:閘極溝槽 224:閘極介電層 226:閘極電極 227:金屬閘極結構 230:閘極切斷開口 232:閘極切斷特徵
第1圖係顯示根據本揭露一些實施例所述之製造具有多鰭結構的半導體結構的方法的流程圖。 第2a、3a、4a、5a、6a、7a、8a、9a、10a與11a圖係顯示根據本揭露一些實施例所述之半導體結構在各個製造階段的上視圖。 第2b、3b、4b、5b、6b、7b、8b、9b、10b與11b圖係顯示根據本揭露一些實施例所述之在第2a、3a、4a、5a、6a、7a、8a、9a、10a與11a圖之各個製造階段中沿著X-X’線之半導體結構的剖面圖。 第2c、3c、4c、5c、6c、7c、8c、9c、10c與11c圖係顯示根據本揭露一些實施例所述之在第2a、3a、4a、5a、6a、7a、8a、9a、10a與11a圖之各個製造階段中沿著Y1-Y1’線之半導體結構的剖面圖。 第5d、6d、7d、8d、9d、10d與11d圖係顯示根據本揭露一些實施例所述之在第5a、6a、7a、8a、9a、10a與11a圖之各個製造階段中沿著Y2-Y2’線之半導體結構的剖面圖。 第12-17圖係顯示根據本揭露一些實施例所述之半導體結構的上視圖。
200:半導體結構
204:主動區
216:第一介電層
218:第二介電層
219:通道隔離特徵
224:閘極介電層
226:閘極電極
227:金屬閘極結構
232:閘極切斷特徵

Claims (20)

  1. 一種半導體結構，包括： 一第一主動區，位於一基底上並沿著一第一方向延伸； 一閘極結構，位於上述第一主動區上並沿著一第二方向延伸，其中上述第二方向垂直於上述第一方向； 一閘極切斷特徵，鄰接於上述閘極結構的一端；以及 一通道隔離特徵，沿著上述第二方向延伸並位於上述第一主動區與一第二主動區之間， 其中上述閘極結構包括直接接觸於上述閘極切斷特徵的一金屬電極， 其中上述通道隔離特徵包括在沿上述第二方向延伸的側壁上的一襯墊以及在上述側壁之間的一介電填充層， 其中上述閘極切斷特徵鄰接上述通道隔離特徵的一端，以及上述介電填充層是直接接觸於上述閘極切斷特徵。
  2. 如請求項1所述之半導體結構，其中上述閘極切斷特徵包括氮化矽、氮氧化矽、氧化矽、碳氮氧化矽、碳氮化矽、碳氧化矽或其組合。
  3. 如請求項1所述之半導體結構，其中上述通道隔離特徵包括氮化矽、氮氧化矽、氧化矽、碳氮氧化矽、碳氮化矽、碳氧化矽或其組合。
  4. 如請求項1所述之半導體結構，其中上述襯墊包括氧化矽，以及上述介電填充層包括氮化矽、氮氧化矽、碳氮氧化矽、碳氮化矽、碳氧化矽或其組合。
  5. 如請求項1所述之半導體結構，其中上述閘極切斷特徵沿著第二方向具有均勻的寬度。
  6. 如請求項1所述之半導體結構，其中上述第一主動區包括複數第一通道構件，其中上述第二主動區包括複數第二通道構件，其中上述通道隔離特徵將上述第一通道構件與上述第二通道構件隔離。
  7. 如請求項6所述之半導體結構，其中上述第一通道構件被上述閘極結構圍繞。
  8. 一種半導體結構，包括： 一第一主動區，位於一基底上並沿著一第一方向延伸； 一第一閘極結構，位於上述第一主動區上並沿著一第二方向延伸，其中上述第二方向垂直於上述第一方向； 一閘極切斷特徵，鄰接於上述第一閘極結構的一端；以及 一通道隔離特徵，沿著上述第二方向延伸並位於一第二閘極結構與一第三閘極結構之間， 其中上述通道隔離特徵設置在上述第一主動區和沿著上述第一方向延伸的一第二主動區之間， 其中上述第二閘極結構和上述第三閘極結構包括一閘極介電層， 其中上述通道隔離特徵包括位於側壁上的一襯墊和被上述側壁包圍的一介電填充層， 其中上述通道隔離特徵的上述襯墊是直接接觸於上述第二和第三閘極結構的上述閘極介電層。
  9. 如請求項8所述之半導體結構，其中上述閘極切斷特徵包括氮化矽、氮氧化矽、氧化矽、碳氮氧化矽、碳氮化矽、碳氧化矽或其組合，以及上述通道隔離特徵包括氮化矽、氮氧化矽、氧化矽、碳氮氧化矽、碳氮化矽、碳氧化矽或其組合。
  10. 如請求項8所述之半導體結構，其中上述襯墊包括氧化矽，以及上述介電填充層包括氮化矽、氮氧化矽、碳氮氧化矽、碳氮化矽、碳氧化矽或其組合。
  11. 如請求項8所述之半導體結構，其中上述閘極切斷特徵在到達上述通道隔離特徵之前終止。
  12. 如請求項8所述之半導體結構，其中上述第一主動區包括複數第一通道構件，其中上述第二主動區包括複數第二通道構件，其中上述通道隔離特徵將上述第一通道構件與上述第二通道構件隔離。
  13. 如請求項12所述之半導體結構，其中上述第一通道構件被上述第一閘極結構圍繞。
  14. 一種形成半導體結構的方法，包括： 提供一半導體結構，其中上述半導體結構包括一第一主動區和在上述第一主動區上方的複數偽閘極結構； 形成一通道隔離特徵，以將上述第一主動區分成一第一區段和一第二區段； 在形成上述通道隔離特徵之後，去除上述偽閘極結構； 圖樣化上述第一主動區，以形成複數通道構件； 在上述半導體結構上形成複數閘極結構，以圍繞上述通道構件； 蝕刻上述閘極結構，以形成一閘極切斷開口；以及 在上述閘極切斷開口中沉積一介電材料，以形成一閘極切斷特徵。
  15. 如請求項14所述之形成半導體結構的方法，其中上述第一主動區包括與複數鍺層交錯的複數矽層，其中上述第一主動區的圖案化包括選擇性地去除上述鍺層。
  16. 如請求項14所述之方法，其中形成上述閘極結構包括： 沉積一閘極介電層；以及 沉積一閘極電極於上述閘極介電層上方。
  17. 如請求項14所述之形成半導體結構的方法，其中形成上述通道隔離特徵包括： 回蝕與上述第一主動區平行的一第二主動區，以形成一通道隔離溝槽； 沉積一襯墊於上述通道隔離溝槽中； 沉積一介電填充層在設置在上述通道隔離溝槽中的上述襯墊上；以及 平坦化上述半導體結構的一頂表面， 其中上述第二主動區的凹陷操作包括在上述第二主動區下方凹陷的上述第一主動區。
  18. 如請求項17所述之方法，其中上述襯墊包括氧化矽，以及上述介電填充層包括氮化矽、氮氧化矽、碳氮氧化矽、碳氮化矽、碳氧化矽或其組合。
  19. 如請求項17所述之方法，其中上述介電填充層是由介電材料所組成。
  20. 如請求項17所述之方法，其中形成上述閘極結構包括： 沉積一閘極介電層；以及 沉積一閘極電極在上述閘極介電層之上， 其中蝕刻上述閘極結構包括蝕刻上述襯墊、上述介電填充層、上述閘極介電層和上述閘極電極。
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