TWI770117B - 半導體結構的形成方法 - Google Patents
半導體結構的形成方法 Download PDFInfo
- Publication number
- TWI770117B TWI770117B TW107104838A TW107104838A TWI770117B TW I770117 B TWI770117 B TW I770117B TW 107104838 A TW107104838 A TW 107104838A TW 107104838 A TW107104838 A TW 107104838A TW I770117 B TWI770117 B TW I770117B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- conductive
- dielectric
- conductive element
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 30
- 239000000126 substance Substances 0.000 claims abstract description 9
- 239000010408 film Substances 0.000 claims description 30
- 239000010409 thin film Substances 0.000 claims description 16
- 238000005498 polishing Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 description 11
- 239000008186 active pharmaceutical agent Substances 0.000 description 9
- 239000000758 substrate Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- -1 silicon nitride Chemical compound 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
半導體結構的形成方法包括以下步驟。於介電層的開口中形成導電元件。對介電層進行一回蝕刻製程，使介電層的頂介電表面至少從導電元件之頂導電表面的高度位置向下轉移從而形成凹口。形成蝕刻停止層填充凹口並位在導電元件之頂導電表面上。進行一化學機械研磨，以移除部分蝕刻停止層，從而使蝕刻停止層齊平導電元件之頂導電表面。
Description
本發明是有關於一種半導體結構的形成方法。
近年來由於半導體結構不斷地改變，半導體結構的製程步驟因應增加，容易使得半導體結構的製程良率降低。特別是當元件具有缺陷時，容易造成後續製程的良率下降。
因此，設計者們無不致力於在半導體製程中降低缺陷，以提升產品的良率。
本發明係有關於一種半導體結構的形成方法。
根據本揭露之一概念，提出一種半導體結構的形成方法，其包括以下步驟。於介電層的開口中形成導電元件。對介電層進行回蝕刻製程，使介電層的頂介電表面至少從導電元件之頂導電表面的高度位置向下轉移從而形成凹口。形成蝕刻停止層填充凹口並位在導電元件之頂導電表面上。進行化學機械研磨，以移除部分蝕刻停止層，從而使蝕刻停止層齊平導電元件之頂導電表面。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
102:半導體基底
104:閘介電層
106、108:閘介電元件
110:閘電極
112:蓋層
114:間隙壁
116、118、D1:介電層
120:開口
122:凹口
124、224:蝕刻停止層
126:薄膜結構
128、130、132:膜層
134、234:孔洞
C1:導電元件
C2:導電層
CS、CS':頂導電表面
CW:側導電表面
D2:介電膜
DS、DS':頂介電表面
G:閘結構
第1A圖至第1H圖繪示根據第一實施例之概念的半導體結構的形成方法。
第2A圖至第2B圖繪示根據第二實施例之概念的半導體結構的形成方法。
第3A圖至第3B圖繪示根據第四實施例之概念的半導體結構的形成方法。
第4A圖至第4H圖繪示根據第五實施例之概念的半導體結構的形成方法。
以下係以一些實施例做說明。須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各之細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以
變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。
第1A圖至第1H圖繪示根據第一實施例之概念的半導體結構的形成方法。
請參照第1A圖，閘結構G可形成在半導體基底102上。一實施例中，半導體基底102包括矽基底，但不限於此，亦可使用其他半導體材料。閘結構G可例如包括形成在半導體基底102上的閘介電層104、形成在閘介電層104上的閘介電元件106、形成在閘介電元件106上的閘介電元件108、形成在閘介電元件108上的閘電極110、形成在閘電極110上的蓋層112、與形成在閘介電元件106與蓋層112之側壁上的間隙壁114。閘結構G的材質可包括金屬例如鎢，但不限於此，也可使用其他合適的導電材料。蓋層112可為絕緣材料。介電層116可填充在閘結構G之間的空隙中。介電層118可形成在介電層116上。一實施例中，介電層D1可包括介電層116與介電層118。一實施例中，介電層116與介電層118包括氧化物，例如氧化矽，但不限於此，亦可使用其他介電材質，例如氮化物，如氮化矽等等。於介電層D1中形成一開口120。
請參照第1B圖，於開口120中形成導電元件C1。一實施例中，導電元件C1亦可形成在介電層D1的上表面。導電元件C1的材質可包括金屬，例如鎢或其他合適的導電材料。一實施例中，導電元件C1可利用化學氣相沉積方法形成，但不限於此，亦可使用其他合適的方法形成。可進行化學機械研磨使得介電層D1
與導電元件C1具有齊平的上表面，例如形成介電層D1的頂介電表面DS與導電元件C1之頂導電表面CS為對齊的平坦表面。導電元件C1可為第0層接觸元件。
請參照第1C圖，對介電層D1進行一回蝕刻製程，使介電層D1的頂介電表面DS從導電元件C1之頂導電表面CS的高度位置向下轉移為頂介電表面DS'，從而形成凹口122。凹口122可由介電層D1的頂介電表面DS'與導電元件C1的側導電表面CW定義。一實施例中，回蝕刻製程可包括乾蝕刻步驟與濕蝕刻步驟。舉例來說，乾蝕刻步驟可使用含氟元素的反應氣體進行移除介電層D1。濕蝕刻步驟可用以清除不期望的殘餘物。
請參照第1D圖，形成蝕刻停止層124填充凹口122並覆蓋導電元件C1之頂導電表面CS。一實施例中，蝕刻停止層124的材質包括矽化物，例如氮化矽，但不限於此。蝕刻停止層124能以適當的方法形成，例如化學氣相沉積方法、物理氣相沉積方法等等。
請參照第1E圖，可進行化學機械研磨以移除部分蝕刻停止層124，從而使蝕刻停止層124齊平導電元件C1之頂導電表面CS。一實施例中，蝕刻停止層124約移除掉原來厚度的一半。舉例來說，第1E圖所示之留下的蝕刻停止層124的厚度約100Å~200Å。
請參照第1F圖，可形成介電膜D2在蝕刻停止層124及導電元件C1上。一實施例中，介電膜D2包括碳氧化矽(SiOC)，
但不限於此，亦可使用其他的介電材料。可形成薄膜結構126在介電膜D2上。薄膜結構126可包括膜層128、膜層130、及膜層132。可對薄膜結構126進行圖案化。一實施例中，膜層128與膜層132可為抗反射層，例如無氮抗反射層(NFARL)。膜層130可為硬遮罩層，可包括氮化鈦，或其他合適的材料。可利用黃光微影製程圖案化薄膜結構126。
請參照第1G圖，可進行蝕刻步驟，以薄膜結構126作為蝕刻遮罩，將薄膜結構126的開口圖案向下轉移至介電膜D2與蝕刻停止層124而形成孔洞134。此實施例中，蝕刻步驟亦移除部分導電元件C1，使得其頂導電表面CS向下轉移至頂導電表面CS'。形成之孔洞134的深度係控制未到達蝕刻停止層124的底表面。一實施例中，蝕刻步驟包括濕式蝕刻或乾式蝕刻，或其他合適的方法。舉例來說，可先進行乾式蝕刻大致形成出孔洞134的輪廓，然後進行濕式蝕刻清除不期望的殘餘物。
請參照第1H圖，以導電層C2填充孔洞134。一實施例中，可在移除薄膜結構126之後形成導電層C2，然後可利用化學機械研磨方法移除介電膜D2上方的導電層C2。另一實施例中，導電層C2亦可形成在薄膜結構126上方，然後利用化學機械研磨方法移除導電層C2及薄膜結構126。一實施例中，導電層C2的材質可包括金屬，例如鎢或其他合適的導電材料。一實施例中，第1H圖中所示的導電層C2為第1層金屬層(M1)。
第2A圖至第2B圖繪示根據第二實施例之概念的半導體結構的形成方法。第二實施例與第一實施例類似，差異在於將第一實施例之第1G圖所示的步驟改為第2A圖。如第2A圖所示，用以形成孔洞134的蝕刻步驟係自動停止在導電元件C1的頂導電表面CS與蝕刻停止層124，因此形成之孔洞134的底部可實質上對準導電元件C1的頂導電表面CS位置。舉例來說，蝕刻製程可透過偵測到與導電元件C1及/或蝕刻停止層124相關的元素氣體與否判斷蝕刻深度。一實施例中，一旦偵測到導電元件C1及/或蝕刻停止層124的訊號出現，蝕刻步驟即自動停止。因此能精準控制孔洞134的深度。一實施例中，如第1G圖所示的製程步驟亦可為基於第2A圖所示的製程步驟進一步控制蝕刻深度所形成期望輪廓的孔洞134。其中，孔洞134的並未到達蝕刻停止層124的底部(即未到達介電層D1)，因此導電層C2的深度能控制盡量接近閘結構G，從而降低導電層C2與半導體基底102之間的電阻，此外，亦能確保導電層C2不會因過度蝕刻而短接到閘結構G，因此能提高裝置的良率與效能。
第3A圖至第3B圖繪示根據第三實施例之概念的半導體結構的形成方法。第三實施例與第一/二實施例類似，差異在於將第一實施例之第1G/2A圖所示的步驟改為第3A圖。如第3A圖所示，用以形成孔洞134的蝕刻步驟對蝕刻停止層124具有較大的蝕刻速率，而對介電膜D2具有較小的蝕刻速率。一實施例中，舉例來說，蝕刻停止層124的材質密度大於介電膜D2。蝕刻步驟可
實質上不移除導電元件C1，因此導電元件C1可實質上維持高度不變的頂導電表面CS。蝕刻步驟可移除孔洞134露出之蝕刻停止層124，因此蝕刻停止層124的上表面位置會向下移動而低於頂導電表面CS。從而，形成的孔洞134不但露出導電元件C1的頂導電表面CS，更露出導電元件C1的側導電表面CW。一實施例中，如第3A圖所示的製程步驟亦可為基於第2A圖所示的製程步驟進一步控制蝕刻停止層124的蝕刻深度所形成期望輪廓的孔洞134。其中，孔洞134的並未到達蝕刻停止層124的底部(即未到達介電層D1)，因此第3B圖中形成導電層C2的深度能控制盡量接近閘結構G，從而降低導電層C2與半導體基底102之間的電阻，此外，亦能確保導電層C2不會因過度蝕刻而短接到閘結構G，因此能提高裝置的良率與效能。
第4A圖至第4H圖繪示根據第四實施例之概念的半導體結構的形成方法。
請參照第4A圖，於介電層D1中形成開口120。於開口120中形成導電元件C1。一實施例中，導電元件C1亦可形成在介電層D1的上表面。可進行化學機械研磨使得介電層D1與導電元件C1具有齊平的上表面，例如介電層D1的頂介電表面DS與導電元件C1之頂導電表面CS為對齊的平坦表面。
請參照第4B圖，對介電層D1進行一回蝕刻製程，使介電層D1的頂介電表面DS從導電元件C1之頂導電表面CS的高度
位置向下轉移，從而形成凹口122。凹口122可由介電層D1的頂介電表面DS'與導電元件C1的側導電表面CW定義。
請參照第4C圖，形成蝕刻停止層224於凹口122中並覆蓋導電元件C1。一實施例中，蝕刻停止層224為一共形薄膜，厚度可為約100Å。蝕刻停止層224可利用例如化學氣相沉積或物理氣相沉積等合適的方法形成。一實施例中，蝕刻停止層224包括摻雜氮的碳化矽(Nitrogen-Doped silicon Carbide,NDC)，但本揭露不限於此。
請參照第4D圖，可形成介電膜D2在蝕刻停止層224上。一實施例中，介電膜D2可例如包括四乙氧基矽烷(TEOS)、超低介電常數(ultra low-k；ULK)介電材料等等。可形成薄膜結構126在介電膜D2上。一實施例中，膜層128與膜層132可為抗反射層，材質可包括碳氧化矽(SiOC)，或其他合適的材料。膜層130可為硬遮罩層，可包括氮化鈦，或其他合適的材料。
請參照第4E圖，可利用黃光微影製程圖案化薄膜結構126。
請參照第4F圖，可進行蝕刻步驟，以薄膜結構126作為蝕刻遮罩，將薄膜結構126的開口圖案向下轉移至介電膜D2而形成孔洞234。
請參照第4G圖，可進行不同的蝕刻步驟，將孔洞234的深度向下轉移至蝕刻停止層224，以露出導電元件C1。可移除薄膜結構126。一實施例中，導電元件C1之側壁上的蝕刻停止層
224具有較大的厚度，因此能避免孔洞234蝕刻對準偏移時可能發生過蝕刻造成不期望輪廓的問題，而其可能導致導電層C2(第4H圖)短接至閘結構G，故能提高蝕刻偏移的裕度，並提升產品的良率。
請參照第4H圖，以導電層C2填充孔洞234。一實施例中，可先形成阻障薄膜(barrier layer)，然後形成金屬例如銅填滿孔洞234，從而形成導電層C2。一實施例中，導電層C2亦可形成在介電膜D2上，並然後利用化學機械研磨方法進行平坦化。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102:半導體基底
104:閘介電層
106、108:閘介電元件
110:閘電極
112:蓋層
114:間隙壁
D1:介電層
124:蝕刻停止層
134:孔洞
C1:導電元件
C2:導電層
CS':頂導電表面
D2:介電膜
G:閘結構
Claims (7)
- 一種半導體結構的形成方法，包括：於一介電層的一開口中形成一導電元件；對該介電層進行一回蝕刻製程，使該介電層的頂介電表面至少從該導電元件之頂導電表面的高度位置向下轉移從而形成一凹口；形成一蝕刻停止層填充該凹口並位在該導電元件之該頂導電表面上；進行一化學機械研磨，以移除部分該蝕刻停止層，從而使該蝕刻停止層齊平該導電元件之該頂導電表面；形成一介電膜在該蝕刻停止層及該導電元件上；形成一薄膜結構在該介電膜上；圖案化該薄膜結構；及進行一蝕刻步驟，其中該蝕刻步驟包括將該薄膜結構的圖案向下轉移至該介電膜，從而移除部分該介電膜以形成一孔洞，該孔洞露出該導電元件的該頂導電表面。
- 如申請專利範圍第1項所述之半導體結構的形成方法，其中該凹口露出該導電元件之一側導電表面。
- 如申請專利範圍第1項所述之半導體結構的形成方法，其中該孔洞更露出該導電元件的一側導電表面。
- 如申請專利範圍第1項所述之半導體結構的形成方法，其中該蝕刻步驟停止在該導電元件之該頂導電表面。
- 如申請專利範圍第4項所述之半導體結構的形成方法，其中該蝕刻步驟更移除部分該蝕刻停止層。
- 如申請專利範圍第1項所述之半導體結構的形成方法，其中該孔洞的底部未到達該蝕刻停止層的底表面。
- 如申請專利範圍第1項所述之半導體結構的形成方法，更包括以一導電層填充該孔洞。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107104838A TWI770117B (zh) | 2018-02-09 | 2018-02-09 | 半導體結構的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107104838A TWI770117B (zh) | 2018-02-09 | 2018-02-09 | 半導體結構的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201935541A TW201935541A (zh) | 2019-09-01 |
| TWI770117B true TWI770117B (zh) | 2022-07-11 |
Family
ID=68618503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107104838A TWI770117B (zh) | 2018-02-09 | 2018-02-09 | 半導體結構的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI770117B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101582390A (zh) * | 2008-05-14 | 2009-11-18 | 台湾积体电路制造股份有限公司 | 集成电路结构的形成方法 |
| TW201511101A (zh) * | 2013-09-09 | 2015-03-16 | 台灣積體電路製造股份有限公司 | 半導體裝置及其製造方法 |
-
2018
- 2018-02-09 TW TW107104838A patent/TWI770117B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101582390A (zh) * | 2008-05-14 | 2009-11-18 | 台湾积体电路制造股份有限公司 | 集成电路结构的形成方法 |
| TW201511101A (zh) * | 2013-09-09 | 2015-03-16 | 台灣積體電路製造股份有限公司 | 半導體裝置及其製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201935541A (zh) | 2019-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11676821B2 (en) | Self-aligned double patterning | |
| CN102024744B (zh) | 半导体器件及其制造方法 | |
| JPH10172963A (ja) | 集積回路ウェハにおける電気的相互接続部の形成方法、エッチング方法、及びフォトレジストパターンの転写方法 | |
| CN112768344B (zh) | 半导体结构及其形成方法 | |
| US6124200A (en) | Method of fabricating an unlanded via | |
| TW201813038A (zh) | 內犧牲間隔件的互連 | |
| US6372649B1 (en) | Method for forming multi-level metal interconnection | |
| TW202145392A (zh) | 半導體結構 | |
| JP2005129938A (ja) | 微細なパターンを有する半導体装置の製造方法 | |
| US6147005A (en) | Method of forming dual damascene structures | |
| JP3312604B2 (ja) | 半導体装置の製造方法 | |
| CN100511601C (zh) | 于低介电常数介电层上形成孔洞的方法 | |
| TWI770117B (zh) | 半導體結構的形成方法 | |
| US20050142830A1 (en) | Method for forming a contact of a semiconductor device | |
| TWI878854B (zh) | 用於心軸之精確調整之金屬硬遮罩 | |
| CN113363142A (zh) | 半导体器件的形成方法 | |
| JP7784206B2 (ja) | セルフアラインされたトップ・ビア | |
| JP5094055B2 (ja) | 半導体素子のコンタクトホール形成方法 | |
| US6664181B2 (en) | Method for fabricating semiconductor device | |
| CN115116961A (zh) | 动态随机存取存储器及其制造方法 | |
| US10879108B2 (en) | Topographic planarization method for lithography process | |
| US12068167B2 (en) | Self-aligned double patterning | |
| KR100515058B1 (ko) | 금속 패턴을 갖는 반도체 소자의 형성방법 | |
| CN114597128B (zh) | 半导体结构的形成方法 | |
| CN114171517B (zh) | 半导体结构及其形成方法 |