TWI769109B - 封裝結構及其製造方法 - Google Patents
封裝結構及其製造方法 Download PDFInfo
- Publication number
- TWI769109B TWI769109B TW110141424A TW110141424A TWI769109B TW I769109 B TWI769109 B TW I769109B TW 110141424 A TW110141424 A TW 110141424A TW 110141424 A TW110141424 A TW 110141424A TW I769109 B TWI769109 B TW I769109B
- Authority
- TW
- Taiwan
- Prior art keywords
- film
- carrier
- warping
- warpage
- package structure
- Prior art date
Links
Images
Landscapes
- Packages (AREA)
- Wire Bonding (AREA)
Abstract
本揭露提供一種封裝結構,其包括載體、互連結構以及至少一抗翹曲膜。互連結構位於載體的正面。互連結構包括N層介電層與複數層金屬層,且N為大於等於3之正整數。抗翹曲膜位於載體的背面。抗翹曲膜的數量為N/2以無條件捨去法得到之正整數。
Description
本揭露是有關一種封裝結構及一種封裝結構的製造方法。
隨著積體電路(IC)製造技術日益進步,帶動封裝製程需求提高,IC載板的重佈線(RDL)製程的線寬/線距(L/S)越來越細,分佈也越來越廣,也將整合更多積體電路晶片於同一封裝體中,以製造成更先進多工的產品,目前以扇出型晶圓級封裝(FOWLP)為主流。
載板可包括玻璃片及其上的重佈線與介電層。在製造過程中,重佈線會產生熱應力,而介電層與玻璃片的熱膨脹係數不匹配,導致翹曲(Warpage)現象發生。如此一來,可能會導致重佈線斷線或介電層脫層等問題。此外,當玻璃片的翹曲值過大時可能會導致機台(例如:曝光機與顯影機)無法吸附,進而發出警告使自動化作業停止。
本揭露之一技術態樣為一種封裝結構。
根據本揭露之一些實施方式,一種封裝結構包括載體、互連結構以及至少一抗翹曲膜。互連結構位於載體的正面。互連結構包括N層介電層與複數層金屬層,且N為大於等於3之正整數。抗翹曲膜位於載體的背面。抗翹曲膜的數量為N/2以無條件捨去法得到之正整數。
在一些實施方式中,上述抗翹曲膜的數量為複數個,且這些抗翹曲膜的厚度不同。
在一些實施方式中,上述抗翹曲膜的熱膨脹係數在40 ppm/℃至70 ppm/℃的範圍中。
在一些實施方式中,上述抗翹曲膜的數量為複數個,且這些抗翹曲膜的材料包括環氧樹脂及不同重量百分濃度的固化劑。
本揭露之一技術態樣為一種封裝結構的製造方法。
根據本揭露之一些實施方式,一種封裝結構的製造方法包括形成互連結構的第一部分於載體的正面;量測載體的第一翹曲值;當第一翹曲值大於預定值時,熱壓第一抗翹曲膜於載體的背面;硬烤第一抗翹曲膜;以及形成互連結構的第二部分於第一部分上。
在一些實施方式中,上述封裝結構的製造方法更包括在形成互連結構的第二部分後,量測載體的第二翹曲值。
在一些實施方式中,上述封裝結構的製造方法更包括當第二翹曲值大於預定值時,熱壓第二抗翹曲膜於第一抗翹曲膜的背面。
在一些實施方式中,上述封裝結構的製造方法更包括在熱壓第二抗翹曲膜於第一抗翹曲膜的背面前,翻轉載體使第一抗翹曲膜的背面朝上。
在一些實施方式中,上述封裝結構的製造方法更包括在熱壓第二抗翹曲膜於第一抗翹曲膜的背面後,再次翻轉載體使第二抗翹曲膜的背面朝下。
在一些實施方式中,上述封裝結構的製造方法更包括硬烤第二抗翹曲膜。
在一些實施方式中,上述硬烤第二抗翹曲膜的溫度在170℃至180℃的範圍中。
在一些實施方式中,上述熱壓第二抗翹曲膜於第一抗翹曲膜的背面的溫度在70℃至90℃的範圍中。
在一些實施方式中,上述封裝結構的製造方法更包括在熱壓第一抗翹曲膜於載體的背面前,翻轉載體使載體的背面朝上。
在一些實施方式中,上述封裝結構的製造方法更包括在熱壓第一抗翹曲膜於載體的背面後,再次翻轉載體使第一抗翹曲膜的背面朝下。
在一些實施方式中,上述預定值在0.8 mm至1.2 mm的範圍中。
在一些實施方式中,上述熱壓第一抗翹曲膜於載體的背面的溫度在70℃至90℃的範圍中。
在一些實施方式中,上述硬烤第一抗翹曲膜的溫度在170℃至180℃的範圍中。
在一些實施方式中,上述形成互連結構的第二部分於第一部分上使得第一部分與第二部分共包括3層以上的介電層。
在本揭露上述實施方式中,當互連結構的第一部分於載體的正面後,可先量測載體的第一翹曲值,若第一翹曲值過大便可熱壓第一抗翹曲膜於載體的背面並硬烤第一抗翹曲膜,實現邊量測翹曲量邊增加抗翹曲膜的機制。如此一來,第一抗翹曲膜可產生收縮應力而抑制載體的翹曲量,使翹曲量降低至接近0 mm。後續便可繼續形成互連結構的第二部分,避免重佈線斷線或介電層脫層等問題,且因封裝結構的平整化可被機台(例如:曝光機與顯影機)穩定地吸附,有利於自動化作業。此外,本揭露的封裝結構製作完成後,由於抗翹曲膜位於載體的背面,因此可提供支撐性,不僅方便出貨,且在後續晶片接合(Bonding)與模製成型(Molding)的製程中避免互連結構的金屬層斷裂。
以下揭示之實施方式內容提供了用於實施所提供的標的之不同特徵的許多不同實施方式,或實例。下文描述了元件和佈置之特定實例以簡化本案。當然,該等實例僅為實例且並不意欲作為限制。此外,本案可在各個實例中重複元件符號及/或字母。此重複係用於簡便和清晰的目的,且其本身不指定所論述的各個實施方式及/或配置之間的關係。
諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可在本文中為了便於描述之目的而使用,以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)並且本文所使用的空間相對描述詞可同樣相應地解釋。
第1圖繪示根據本揭露一實施方式之封裝結構100的剖面圖。如圖所示,封裝結構100包括載體110、互連結構120與至少一翹曲膜,在本實施方式中,封裝結構100包括第一抗翹曲膜130a及第二抗翹曲膜130b。互連結構120位於載體110的正面112。互連結構120包括N層介電層,且N為大於等於3之正整數。在本實施方式中,N為5,互連結構120包括5層介電層122a、122b、122c、122d、122e與複數層金屬層124a、124b、124c、124d、124e、124f。此外,抗翹曲膜的數量為N/2以無條件捨去法得到之正整數,由於N為5,因此封裝結構100包括兩抗翹曲膜,例如第一抗翹曲膜130a及第二抗翹曲膜130b。第一抗翹曲膜130a與第二抗翹曲膜130b位於載體110的背面114,且第一抗翹曲膜130a位於載體110與第二抗翹曲膜130b之間。
在本實施方式中,金屬層124a、124f可以為球下金屬(Under bump metal;UBM),可電性連接晶片或電路板,而金屬層124b、124c、124d、124e可以為重佈線(Redistribution line;RDL),可傳遞電訊號。在本實施方式中,介電層122a、122b、122c、122d、122e的材料可以為聚醯亞胺(Polyimide;PI), 金屬層124a、124b、124c、124d、124e、124f的材料可以為銅,載體110的材料可以為玻璃,但並不用以限制本揭露。第一抗翹曲膜130a與第二抗翹曲膜130b的材料可包括環氧樹脂(Epoxy)與固化劑。第一抗翹曲膜130a與第二抗翹曲膜130b的熱膨脹係數可在40 ppm/℃至70 ppm/℃的範圍中。
具體而言,在互連結構120的第一部分(例如介電層122a、122b與金屬層124a、124b)形成於載體110上後,由於銅、聚醯亞胺與玻璃的熱膨脹係數不匹配,易產生翹曲問題。因此,當載體110量測的翹曲值過大時(例如大於1.0mm),可設置第一抗翹曲膜130a於載體110的背面114,藉由第一抗翹曲膜130a產生的收縮應力抑制載體110的翹曲量,使翹曲量降低至接近0 mm,可避免在後續製程產生重佈線斷線與聚醯亞胺脫層等問題,且因平整化能被機台(例如:曝光機與顯影機)穩定地吸附,有利於自動化作業。後續便可在互連結構120的第一部分上繼續形成互連結構120的第二部分(例如介電層122c、122d與金屬層124c、124d),當載體110量測的翹曲值再次過大時(例如大於1.0mm),可進一步設置第二抗翹曲膜130b於第一抗翹曲膜130a的背面134,藉由第一抗翹曲膜130a及第二抗翹曲膜130b產生的收縮應力抑制載體110的翹曲量,使翹曲量降低至接近0 mm。後續便可在互連結構120的第二部分上繼續形成互連結構120的第三部分(例如介電層122e與金屬層124e、124f),以得到第1圖的封裝結構100。由於第一抗翹曲膜130a與第二抗翹曲膜130b位於載體110的背面114,因此可提供支撐性,可方便出貨避免互連結構120因翹曲而損壞。
在另一實施方中,互連結構120的第一部分包括介電層122a、122b、122c與金屬層124a、124b、124c,互連結構120的第二部分包括介電層122d、122e與金屬層124d、124e、124f,在互連結構120的第二部分形成後設置第二抗翹曲膜130b於第一抗翹曲膜130a的背面134,即可得到第1圖的封裝結構100,不需在第二部分上繼續形成互連結構120的第三部分。
上述所提到的有關互連結構120的第一部分、第二部分與第三部分的描述僅為示例,主要是根據製程中已堆疊的介電層數量N與載體110當時的翹曲量而定。在一些實施方式中,只要符合抗翹曲膜數量為介電層數量之半並以無條件捨去法得到之正整數,便可避免載體110在製程中的翹曲量過大(例如大於1.0mm)。
在以下敘述中,將說明封裝結構100的製造方法。
第2圖繪示根據本揭露一實施方式之封裝結構的製造方法的流程圖。封裝結構的製造方法包括但不限於下列步驟S1至S5。在步驟S1中,形成互連結構的第一部分於載體的正面。在步驟S2中,量測載體的第一翹曲值。在步驟S3中,當第一翹曲值大於預定值時,熱壓第一抗翹曲膜於載體的背面。在步驟S4中,硬烤第一抗翹曲膜。在步驟S5中,形成互連結構的第二部分於第一部分上。在以下敘述中,將詳細說明上述步驟S1至S5以及在其之前、之中、之後的其他步驟。
第3圖至第8圖繪示根據本揭露一實施方式之封裝結構的製造方法在各步驟的剖面圖。為了使圖式較為清楚簡潔以及方便說明,後續圖式的互連結構120省略其內部構造(可參見第1圖),合先敘明。參閱第3圖,形成互連結構120的第一部分於載體110的正面112。在此步驟中,可形成介電層122a與金屬層124a於載體110的正面112,接著形成金屬層124b於介電層122a與金屬層124a上,然後形成介電層122b於金屬層124b與介電層122a上。在一些實施方式中,介電層122a、122b可由塗佈(Coating)的方式形成,金屬層124a、124b可由物理氣相沉積(PVD)並搭配圖案化步驟(如曝光、顯影、蝕刻)形成,但並不用以限制本揭露。後續有關其他介電層與金屬層的形成步驟與上述方式雷同,不重覆贅述。
同時參閱第3圖與第4圖,當互連結構120的第一部分形成於載體110的正面112後,可量測載體110的第一翹曲值W1。當第一翹曲值W1大於預定值時,熱壓第一抗翹曲膜130a於載體110的背面114。在本實施方式中,預定值可在0.8 mm至1.2 mm的範圍中,例如1.0 mm。若第一翹曲值W1大於預定值,恐超過製程機台的容許值,且在後續互連結構120其他部分的形成易產生重佈線斷線或介電層脫層等問題。此外,在熱壓第一抗翹曲膜130a於載體110的背面114前,可翻轉載體110使載體110的背面114朝上,方便第一抗翹曲膜130a熱壓貼合於載體110的背面114。在本實施方式中,熱壓第一抗翹曲膜130a於載體110的背面114的溫度在70℃至90℃的範圍中,例如80℃。在一些實施方式中,互連結構120的第一部分可包括第1圖的介電層122a、122b與金屬層124a、124b,但並不以此為限,第一部分也可包括第1圖的介電層122a、122b、122c與金屬層124a、124b、124c。
同時參閱第4圖與第5圖,在熱壓第一抗翹曲膜130a於載體110的背面114後,再次翻轉載體110使第一抗翹曲膜130a的背面134朝下。接著,可硬烤第一抗翹曲膜130a。由於第一抗翹曲膜130a的材料包括環氧樹脂,其熱膨脹係數可在40 ppm/℃至70 ppm/℃的範圍中,因此第一抗翹曲膜130a會收縮而產生應力,進一步控制載體110的翹曲量,使翹曲量降低至接近0 mm,達到平整化目的,實現邊量測翹曲量邊增加抗翹曲膜的機制。在本實施方式中,硬烤第一抗翹曲膜130a的溫度在170℃至180℃的範圍中,例如175℃硬烤2小時。
同時參閱第5圖與第6圖,在硬烤第一抗翹曲膜130a後,因翹曲量已大幅減少,可繼續形成互連結構120的第二部分於第一部分上,而不會造成重佈線斷線或介電層脫層等問題,且因封裝結構的平整化可被機台(例如:曝光機與顯影機)穩定地吸附,有利於自動化作業。然而,互連結構120的第二部分形成後,可能會造成載體110的翹曲量增加。因此,在形成互連結構120的第二部分後,可量測載體110的第二翹曲值W2。在一些實施方式中,互連結構120的第二部分可包括第1圖的介電層122c、122d與金屬層124c、124d,但並不以此為限,例如第二部分也可包括第1圖的介電層122d、122e與金屬層124d、124e、124f。互連結構120的第二部分形成於第一部分上後,第一部分與第二部分共包括3層以上的介電層,例如4層或5層。
同時參閱第6圖與第7圖,當第二翹曲值W2大於預定值時,熱壓第二抗翹曲膜130b於第一抗翹曲膜130a的背面134,實現邊量測翹曲量邊增加抗翹曲膜的機制。在一些實施方式中,第一抗翹曲膜130a與第二抗翹曲膜130b可包括不同重量百分濃度的固化劑(如環氧基),例如第二抗翹曲膜130b所含固化劑的重量百分濃度大於第一抗翹曲膜130a所含固化劑的重量百分濃度,以提供更佳的抗翹曲能力。第一抗翹曲膜130a的固化劑的重量百分濃度可在23%至25%的範圍中,第二抗翹曲膜130b的固化劑的重量百分濃度可在30%至33%的範圍中。此外,第一抗翹曲膜130a與第二抗翹曲膜130b的厚度可以是不同的,例如第二抗翹曲膜130b的厚度大於第一抗翹曲膜130a的厚度,以提供更佳的抗翹曲能力。舉例來說,第一抗翹曲膜130a的厚度可約為50 μm,第二抗翹曲膜130b的厚度可約為80 μm。
在其他實施方式中,第二抗翹曲膜130b所含固化劑的重量百分濃度可小於第一抗翹曲膜130a所含固化劑的重量百分濃度,第二抗翹曲膜130b的厚度可小於第一抗翹曲膜130a的厚度,依設計需求而定。
此外,在熱壓第二抗翹曲膜130b於第一抗翹曲膜130a的背面134前,可翻轉載體110使第一抗翹曲膜130a的背面134朝上,方便第二抗翹曲膜130b熱壓貼合於第一抗翹曲膜130a的背面134。在本實施方式中,熱壓第二抗翹曲膜130b於第一抗翹曲膜130a的背面134的溫度在70℃至90℃的範圍中,例如80℃。
同時參閱第7圖與第8圖,在熱壓第二抗翹曲膜130b於第一抗翹曲膜130a的背面134後,再次翻轉載體110使第二抗翹曲膜130b的背面135朝下。接著,可硬烤第二抗翹曲膜130b。由於第二抗翹曲膜130b的材料包括環氧樹脂,其熱膨脹係數可在40 ppm/℃至70 ppm/℃的範圍中,因此第二抗翹曲膜130b會收縮而產生應力,進一步控制載體110的翹曲量,使翹曲量降低至接近0 mm,達到平整化目的,實現邊量測翹曲量邊增加抗翹曲膜的機制。在本實施方式中,硬烤第二抗翹曲膜130b的溫度在170℃至180℃的範圍中,例如175℃硬烤2小時。此外,在硬烤第二抗翹曲膜130b時,第一抗翹曲膜130a也同時處在近似的溫度(例如175℃)。
在硬烤第二抗翹曲膜130b後,因翹曲量已大幅減少,可得到如第1圖的封裝結構100。在另一實施方式中,還需繼續形成互連結構120的第三部分(例如第1圖的介電層122e與金屬層124e、124f)於第二部分上,才可得到如第1圖的封裝結構100,但因第一抗翹曲膜130a及第二抗翹曲膜130b具有足夠的抗翹曲能力,不會有重佈線斷線或介電層脫層等問題。
第1圖的封裝結構100製作完成後,由於第一抗翹曲膜130a及第二抗翹曲膜130b位於載體110的背面114,因此可提供支撐性,不僅方便出貨,且在後續晶片接合(Bonding)與模製成型(Molding)的製程中避免互連結構120的金屬層斷裂。封裝結構100製作完成後,可繼續執行後述製程。
第9圖繪示根據本揭露一實施方式之封裝結構100經接合與模壓製程後的剖面圖。第10圖繪示第9圖的互連結構120接合於電路板230後的剖面圖。同時參閱第9圖與第10圖,封裝結構100包括載體110、互連結構120、第一抗翹曲膜130a及第二抗翹曲膜130b。封裝結構100經第2圖至第8圖的製程後,可接合晶片210於封裝結構100上,接著可模製成型晶片210於模壓材220中。晶片210可藉由導電結構212接合於封裝結構100的互連結構120上。在一些實施方式中,導電結構212電性連接晶片210與互連結構120的金屬層124f(見第1圖)。
在後續步驟中,可沿虛線L移除載體110、第一抗翹曲膜130a及第二抗翹曲膜130b,使互連結構120的底面裸露。接著,將互連結構120設置於電路板230上,而得到第10圖的電子裝置200。互連結構120可藉由導電結構232接合於電路板230上。在一些實施方式中,導電結構232電性連接電路板230與互連結構120的金屬層124a(見第1圖)。
前述概述了幾個實施方式的特徵,使得本領域技術人員可以更好地理解本揭露的態樣。本領域技術人員應當理解,他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎,以實現與本文介紹的實施方式相同的目的和/或實現相同的優點。本領域技術人員還應該認識到,這樣的等效構造不脫離本揭露的精神和範圍,並且在不脫離本揭露的精神和範圍的情況下,它們可以在這裡進行各種改變,替換和變更。
100:封裝結構
110:載體
112:正面
114:背面
120:互連結構
122a,122b,122c,122d,122e:介電層
124a,124b,124c,124d,124e,124f:金屬層
130a:第一抗翹曲膜
130b:第二抗翹曲膜
134,135:背面
200:電子裝置
210:晶片
212:導電結構
220:模壓材
230:電路板
232:導電結構
L:虛線
S1,S2,S3,S4,S5:步驟
W1:第一翹曲值
W2:第二翹曲值
當與隨附圖示一起閱讀時,可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此行業中之標準實務,各種特徵並未按比例繪製。實際上,為論述的清楚性,可任意增加或減少各種特徵的尺寸。
第1圖繪示根據本揭露一實施方式之封裝結構的剖面圖。
第2圖繪示根據本揭露一實施方式之封裝結構的製造方法的流程圖。
第3圖至第8圖繪示根據本揭露一實施方式之封裝結構的製造方法在各步驟的剖面圖。
第9圖繪示根據本揭露一實施方式之封裝結構經接合與模壓製程後的剖面圖。
第10圖繪示第9圖的互連結構接合於電路板後的剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
100:封裝結構
110:載體
112:正面
114:背面
120:互連結構
122a,122b,122c,122d,122e:介電層
124a,124b,124c,124d,124e,124f:金屬層
130a:第一抗翹曲膜
130b:第二抗翹曲膜
134,135:背面
Claims (17)
- 一種封裝結構,包括:一載體;一互連結構,位於該載體的正面,其中該互連結構包括N層介電層與複數層金屬層,且N為大於等於3之正整數;以及複數個抗翹曲膜,位於該載體的背面,其中該些抗翹曲膜的數量為N/2以無條件捨去法得到之正整數,且該些抗翹曲膜的材料包括環氧樹脂及不同重量百分濃度的固化劑。
- 如請求項1所述之封裝結構,其中該些抗翹曲膜的厚度不同。
- 如請求項1所述之封裝結構,其中該些抗翹曲膜的熱膨脹係數在40ppm/℃至70ppm/℃的範圍中。
- 一種封裝結構的製造方法,包括:形成一互連結構的一第一部分於一載體的正面;量測該載體的一第一翹曲值;當該第一翹曲值大於一預定值時,熱壓一第一抗翹曲膜於該載體的背面;硬烤該第一抗翹曲膜;以及形成該互連結構的一第二部分於該第一部分上。
- 如請求項4所述之封裝結構的製造方法,更包括:在形成該互連結構的該第二部分後,量測該載體的一第二翹曲值。
- 如請求項5所述之封裝結構的製造方法,更包括:當該第二翹曲值大於該預定值時,熱壓一第二抗翹曲膜於該第一抗翹曲膜的背面。
- 如請求項6所述之封裝結構的製造方法,更包括:在熱壓該第二抗翹曲膜於該第一抗翹曲膜的背面前,翻轉該載體使該第一抗翹曲膜的背面朝上。
- 如請求項7所述之封裝結構的製造方法,更包括:在熱壓該第二抗翹曲膜於該第一抗翹曲膜的背面後,再次翻轉該載體使該第二抗翹曲膜的背面朝下。
- 如請求項6所述之封裝結構的製造方法,更包括:硬烤該第二抗翹曲膜。
- 如請求項9所述之封裝結構的製造方法,其中硬烤該第二抗翹曲膜的溫度在170℃至180℃的範圍中。
- 如請求項6所述之封裝結構的製造方法,其中熱壓該第二抗翹曲膜於該第一抗翹曲膜的背面的溫度在70℃至90℃的範圍中。
- 如請求項4所述之封裝結構的製造方法,更包括:在熱壓該第一抗翹曲膜於該載體的背面前,翻轉該載體使該載體的背面朝上。
- 如請求項12所述之封裝結構的製造方法,更包括:在熱壓該第一抗翹曲膜於該載體的背面後,再次翻轉該載體使該第一抗翹曲膜的背面朝下。
- 如請求項4所述之封裝結構的製造方法,其中該預定值在0.8mm至1.2mm的範圍中。
- 如請求項4所述之封裝結構的製造方法,其中熱壓該第一抗翹曲膜於該載體的背面的溫度在70℃至90℃的範圍中。
- 如請求項4所述之封裝結構的製造方法,其中硬烤該第一抗翹曲膜的溫度在170℃至180℃的範圍中。
- 如請求項4所述之封裝結構的製造方法,其中形成該互連結構的該第二部分於該第一部分上使得該第一部分與該第二部分共包括3層以上的介電層。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW110141424A TWI769109B (zh) | 2021-11-05 | 2021-11-05 | 封裝結構及其製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW110141424A TWI769109B (zh) | 2021-11-05 | 2021-11-05 | 封裝結構及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI769109B true TWI769109B (zh) | 2022-06-21 |
| TW202320278A TW202320278A (zh) | 2023-05-16 |
Family
ID=83104150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110141424A TWI769109B (zh) | 2021-11-05 | 2021-11-05 | 封裝結構及其製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI769109B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5052130B2 (ja) * | 2004-06-04 | 2012-10-17 | カミヤチョウ アイピー ホールディングス | 三次元積層構造を持つ半導体装置及びその製造方法 |
| CN107104070A (zh) * | 2016-02-19 | 2017-08-29 | 三星电子株式会社 | 支撑基底以及使用支撑基底制造半导体封装件的方法 |
| US10304817B2 (en) * | 2012-09-14 | 2019-05-28 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming build-up interconnect structures over a temporary substrate |
| CN112233985A (zh) * | 2019-06-30 | 2021-01-15 | 康宁股份有限公司 | 低翘曲扇出型加工方法及其基材的生产 |
| CN112447656A (zh) * | 2019-08-30 | 2021-03-05 | 日月光半导体制造股份有限公司 | 堆叠式结构及其制造方法 |
| CN113330560A (zh) * | 2019-01-28 | 2021-08-31 | 株式会社大赛璐 | 固化性膜 |
-
2021
- 2021-11-05 TW TW110141424A patent/TWI769109B/zh active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5052130B2 (ja) * | 2004-06-04 | 2012-10-17 | カミヤチョウ アイピー ホールディングス | 三次元積層構造を持つ半導体装置及びその製造方法 |
| US10304817B2 (en) * | 2012-09-14 | 2019-05-28 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming build-up interconnect structures over a temporary substrate |
| CN107104070A (zh) * | 2016-02-19 | 2017-08-29 | 三星电子株式会社 | 支撑基底以及使用支撑基底制造半导体封装件的方法 |
| CN113330560A (zh) * | 2019-01-28 | 2021-08-31 | 株式会社大赛璐 | 固化性膜 |
| CN112233985A (zh) * | 2019-06-30 | 2021-01-15 | 康宁股份有限公司 | 低翘曲扇出型加工方法及其基材的生产 |
| CN112447656A (zh) * | 2019-08-30 | 2021-03-05 | 日月光半导体制造股份有限公司 | 堆叠式结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202320278A (zh) | 2023-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI426587B (zh) | 晶片尺寸封裝件及其製法 | |
| US10825693B2 (en) | Carrier warpage control for three dimensional integrated circuit (3DIC) stacking | |
| KR101387706B1 (ko) | 반도체 칩 패키지, 그 제조 방법 및 이를 포함하는 전자소자 | |
| CN109979889B (zh) | 半导体封装件 | |
| US10074602B2 (en) | Substrate, semiconductor package structure and manufacturing process | |
| JP5980566B2 (ja) | 半導体装置及びその製造方法 | |
| TW201216426A (en) | Package of embedded chip and manufacturing method thereof | |
| KR20080085775A (ko) | 사이드 바이 사이드 구성을 가진 멀티칩들을 구비하는반도체 디바이스 패키지 및 그 방법 | |
| US20100090322A1 (en) | Packaging Systems and Methods | |
| TWI500090B (zh) | 半導體封裝件之製法 | |
| US12183675B2 (en) | Fan-out packages with warpage resistance | |
| TWI233188B (en) | Quad flat no-lead package structure and manufacturing method thereof | |
| US20180254232A1 (en) | Electronic package and method for manufacturing the same | |
| TWI769109B (zh) | 封裝結構及其製造方法 | |
| CN108962772B (zh) | 封装结构及其形成方法 | |
| JP4724988B2 (ja) | マルチチップモジュール作製用の疑似ウエハを作製する方法 | |
| CN104517895A (zh) | 半导体封装件及其制法 | |
| US20090298227A1 (en) | Method of fabricating a stacked type chip package structure and a stacked type package structure | |
| CN114695308A (zh) | 封装结构 | |
| TW202303918A (zh) | 半導體封裝結構、方法、器件和電子產品 | |
| US20150380369A1 (en) | Wafer packaging structure and packaging method | |
| JP7742042B2 (ja) | 半導体パッケージ、半導体パッケージ中間体、再配線層チップ、再配線層チップ中間体、半導体パッケージの製造方法及び半導体パッケージ中間体の製造方法 | |
| CN106941101A (zh) | 封装基板及其制作方法 | |
| TWI893371B (zh) | 封裝結構及其製造方法 | |
| US20250079324A1 (en) | Method of manufacturing packaging substrate and packaging substrate manufactured thereby |