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TWI768651B - 記憶體及其形成方法 - Google Patents

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TWI768651B
TWI768651B TW110101140A TW110101140A TWI768651B TW I768651 B TWI768651 B TW I768651B TW 110101140 A TW110101140 A TW 110101140A TW 110101140 A TW110101140 A TW 110101140A TW I768651 B TWI768651 B TW I768651B
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賴昇志
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供一種方法，包含：形成底部電極；形成 介電層；形成與介電層接觸的相變隨機存取記憶體(PCRAM)區；以及形成頂部電極。介電層及PCRAM區位於底部電極與頂部電極之間。長絲形成於介電層中。長絲與介電層接觸。

Description

記憶體及其形成方法
本發明實施例是有關於一種記憶體及其形成方法。
相變記憶體可使用硫系半導體來儲存狀態。硫系半導體具有結晶狀態及非晶狀態。相變材料在結晶狀態中具有低電阻率，而在非晶狀態中具有高電阻率。相變材料在非晶狀態及結晶狀態中的電阻率比率通常大於1,000，且因此相變記憶體裝置不可能具有錯誤讀數。硫系材料在一定溫度範圍在結晶狀態及非晶狀態兩者中均為穩定的，且可藉由電脈衝在兩個狀態之間來回切換。
相變記憶體具有若干操作及工程方面的有利特徵，包含：高速度、低功率、非揮發性、高密度以及低成本。舉例而言，相變記憶體是非揮發性的且可經迅速地(例如，在小於約50奈秒內)寫入。相變記憶胞可具有高密度。另外，相變記憶體與CMOS邏輯兼容，且與其他類型的記憶胞相比，通常可以低成本生產。
根據本發明的一些實施例，一種記憶體的形成方法包含：形成底部電極；形成介電層；形成與介電層接觸的PCRAM區；形 成頂部電極，其中介電層及PCRAM區位於底部電極與頂部電極之間；以及在介電層中形成長絲，其中長絲與介電層接觸。
根據本發明的一些實施例，一種記憶體包含：記憶胞陣列，其中記憶胞陣列中的各記憶胞包括：底部電極；介電層；長絲，位於介電層中；PCRAM區，與介電層及長絲接觸；以及頂部電極，其中介電層及PCRAM區位於底部電極與頂部電極之間。
根據本發明的一些實施例，一種記憶體包括：多個底部電極；介電層，位於多個底部電極上方且接觸所述多個底部電極；多個長絲，位於介電層中，其中多個長絲中的每一者與多個底部電極中的對應一者交疊；多個硫系半導體區，其中多個硫系半導體區中的每一者與多個長絲中的對應一者交疊且接觸；以及多個頂部電極，上覆多個硫系半導體區。
10:晶圓
12:晶粒
20:基底
22:選擇器
24A、24B:源極/汲極區
25:閘極介電質
26:閘極電極
30、32:接觸插塞
31、36、42:介電層
34、40:金屬線
34A:接地源極線
38、44:通孔
46:ReRAM層
48:PCRAM層
48':相變元件
48α:程式化區
50:頂部電極層
50':頂部電極
52:蝕刻罩幕
54:介電層
56:通孔
58:金屬線
60:PCRAM陣列
61:PCRAM胞
62:長絲
64:控制電路
202、204、206、208、210、212、214、216、218、220、222:製程
BL:位元線
E:電場
L1、L2、L3:橫向尺寸
SL:源極線
T1、T2:厚度
V1、V2、V3:電壓
WL:字元線
結合附圖閱讀以下詳細描述會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清晰起見，可任意地增大或減小各種特徵的尺寸。
圖1至圖8示出根據一些實施例的包含自對準加熱器的相變隨機存取記憶體(Phase-Change Random Access Memory；PCRAM)胞的形成的中間階段的橫截面視圖。
圖9示出根據一些實施例在PCRAM胞上執行的操作。
圖10至圖12示出根據一些實施例的PCRAM胞的形成及操作的中間階段的橫截面視圖。
圖13至圖15示出根據一些實施例的PCRAM胞的形成及操 作的中間階段的橫截面視圖。
圖16至圖18示出根據一些實施例的PCRAM胞的形成及操作的中間階段的橫截面視圖。
圖19示出根據一些實施例的PCRAM陣列的透視圖。
圖20示出根據一些實施例的用於形成PCRAM胞的製程流程。
以下揭露內容提供用以實施本發明的不同特徵的許多不同實施例或實例。以下描述組件以及佈置的具體實例以簡化本揭露。當然，這些組件及佈置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。
另外，為易於描述，可在本文中使用諸如「在...之下(underlying)」、「在...下方(below)」、「下部(lower)」、「上覆(overlying)」、「上部(upper)」及其類似者的空間相對術語以描述一個元件或特徵與另一(些)元件或特徵的關係，如圖中所說明。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行 解釋。
根據一些實施例提供具有自對準電阻性隨機存取記憶體(Resistive Random Access Memory；ReRAM)加熱器的相變隨機存取記憶體(PCRAM)胞及其形成方法。根據一些實施例示出記憶胞的形成的中間階段。論述一些實施例的一些變化。本文中所論述的實施例將提供使得能夠獲得或使用本揭露的主題的實例，且所屬領域中具通常知識者將易於理解在屬於不同實施例的所設想範疇內的情況下可進行的修改。貫穿各個視圖及說明性實施例，相同的附圖標號用以指代相同元件。儘管方法實施例可論述為以特定次序執行，但其他方法實施例可以任何邏輯次序執行。
根據本揭露的一些實施例，PCRAM胞形成為鄰接介電層，所述PCRAM胞被配置以用作電阻性隨機存取記憶體(ReRAM)胞。在晶粒或晶圓(PCRAM胞定位於其中)的形成之前或之後，執行長絲形成製程以在介電層中形成長絲。長絲與PCRAM胞串聯連接。長絲具有相對較高電阻且被用作為PCRAM胞的加熱器。長絲與對應PCRAM胞自對準。
圖1至圖9示出根據本揭露的一些實施例的PCRAM胞的形成的中間階段的橫截面視圖及PCRAM胞的讀取/寫入操作。對應製程亦示意性地反映於圖20中所示的製程流程中。
圖1示出晶圓10的橫截面視圖，所述晶圓10包括多個裝置晶粒12。晶圓10在其中包含基底20。基底20可為半導體基底，諸如塊狀半導體基底、絕緣層上半導體(semiconductor-on-insulator；SOI)基底或類似者，所述半導體基底可經摻雜(例如藉由p型或n型摻雜劑)或未經摻雜。根據一些實施例，半導體 基底20的半導體材料可包含：矽；鍺；化合物半導體，包含碳化矽、SiPC、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。
電晶體形成於半導體基底20的前表面上。根據一些實施例，電晶體包含選擇器22，所述選擇器22包含閘極介電質25、閘極電極26、源極/汲極區24A及源極/汲極區24B以及接觸插塞(通孔)30及接觸插塞(通孔)32。將相應製程在圖20中所示的製程流程中示出為製程202。源極/汲極區24A及源極/汲極區24B可延伸至半導體基底20中。閘極電極26與接觸插塞30及接觸插塞32可形成於介電層31中，所述介電層31可包含層間介電(Inter-Layer Dielectric；ILD)，且可或可不包含金屬間介電(Inter-Metal Dielectric；IMD)。根據本揭露的一些實施例，介電層31由具有低於約3.0或更低的介電常數(k值)的低k介電材料形成。介電層31可由黑金剛石(Black Diamond，所應用材料的註冊商標)、含碳低k介電材料(諸如SiOC(其中具有孔隙))、三氧化矽烷(Hydrogen SilsesQuioxane；HSQ)、甲基矽倍半氧烷(MethylSilsesQuioxane；MSQ)或類似者形成。根據本揭露的一些實施例，介電層31的形成包含沉積含致孔劑的介電材料，且接著執行固化製程以驅除致孔劑，且因此剩餘介電層31為多孔的。介電層31亦可由以下各者形成：氧化矽、磷矽酸鹽玻璃(Phospho-Silicate Glass；PSG)、矽酸硼玻璃(Boro-Silicate Glass；BSG)、硼摻雜磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、未摻雜矽酸鹽玻璃(undoped Silicate Glass；USG)或類 似者。
金屬線34形成於介電層31中。根據一些實施例，金屬線34中的每一者包含擴散障壁層及相應擴散障壁層上方的含銅材料。擴散障壁層可由鈦、氮化鈦、鉭、氮化鉭或類似者形成，且具有防止含銅材料中的銅擴散至介電層31中的功能。金屬線34可具有單金屬鑲嵌結構、雙金屬鑲嵌結構或類似者。金屬線34的形成可包含：蝕刻對應介電層31以形成溝渠；沉積延伸至溝渠中的空白(blank)擴散障壁層；沉積導電材料以完全填充溝渠；以及執行平坦化製程。藉由平坦化製程移除溝渠外部的導電材料及毯覆式擴散障壁層的部分，從而保留相應介電層31中的金屬線34。含銅材料可包括實質上純的銅(例如，其中銅具有大於90%的原子百分比)或銅合金。
圖2示出在選擇器22上方且電性連接至選擇器22的更多介電層及金屬線、通孔以及焊墊的形成。根據一些實施例，介電層包含介電層36，所述介電層可為金屬間介電(IMD)層。根據一些實施例，介電層36可由低k介電材料形成。金屬線40及通孔38可形成於介電層36中。可使用單金屬鑲嵌或雙金屬鑲嵌製程來形成金屬線40及通孔38。應理解，儘管一個金屬層(其中在同一層級處的金屬線40被共同地稱作金屬層)示出為實例，但可能形成多於一個金屬層。或者，後續形成的通孔44(圖3)可直接形成於金屬線34上。
圖3示出介電層42的形成。相應製程在圖20中所示的製程流程中示出為製程204。根據本揭露的一些實施例，介電層42由氧化矽、碳化矽、氮氧化矽、碳氧化矽或類似者形成。或者，介 電層42可由低k介電材料形成，所述介電層42可為含氧及碳低k介電材料、HSQ、MSQ或類似者。
進一步參考圖3，導電通孔44形成於介電層42中。相應製程在圖20中所示的製程流程中示出為製程206。根據一些實施例，導電通孔44由金屬形成或包括金屬，所述金屬可包含鎢、鈷、銅、鎳或類似者或其合金。導電通孔44亦可包含導電障壁及導電障壁上的金屬區(諸如銅區)。導電通孔44的形成可包含：在介電層42中形成開口；使用導電材料填充開口；以及執行平坦化製程(諸如化學機械拋光(Chemical Mechanical Polishing；CMP))製程或機械研磨製程以使通孔44及介電層42的頂部表面變平。根據一些實施例，通孔44具有圓形或長方形(諸如方形)俯視圖形狀。通孔44的尺寸為足夠小以限制待形成長絲(加熱器)的位置，且通孔44較佳地為小。在另一方面，加熱器的尺寸並非與通孔44的尺寸相關，且因此通孔44可形成為足夠大以使得不存在製程困難。根據一些實施例，通孔44的橫向尺寸L1(其可為例如長度或直徑)可在約20奈米與約100奈米之間的範圍內。
圖4示出根據一些實施例的ReRAM層46的沉積。相應製程在圖20中所示的製程流程中示出為製程208。ReRAM層46由介電材料形成，所述介電材料被配置以能夠藉由施加適當的電場在其中形成有導電長絲。舉例而言，ReRAM層46可由含金屬高k介電材料形成或包括含金屬高k介電材料，所述材料可為金屬氧化物。金屬可為過渡金屬。根據本揭露的一些實施例，ReRAM層46由以下各者形成或包括以下各者：HfOx、ZrOx、TaOx、TiOx、VOx、NiOx、NbOx、LaOx或其組合。ReRAM層46的厚度T1較 小，使得用於在ReRAM 46中形成長絲所需的電壓較低。舉例而言，厚度T1可在約3奈米與約10奈米之間的範圍內。ReRAM層46可藉由原子層沉積(Atomic Layer Deposition；ALD)、化學氣相沉積(CVD)或類似者形成。
PCRAM層48沉積於ReRAM層46上方且接觸ReRAM層46。相應製程在圖20中所示的製程流程中示出為製程210。PCRAM層48可由硫系材料形成或包括硫系材料，所述硫系材料可為GexSbyTez，其中x、y以及z指示相應元件的比率。根據一些實施例，x為約2，y為約2以及z為約5。PCRAM層48可具有介於約5奈米與約150奈米之間的範圍內的厚度T2。根據一些實施例，控制PCRAM層48的形成製程(諸如溫度及沉積速率)以使得PCRAM層48處於結晶狀態。因此，PCRAM層48具有較低電阻率(與在非晶狀態下的電阻率相比)。舉例而言，處於結晶狀態下的PCRAM層48的電阻率可在約1E-5Ω．cm與約5E-3Ω．cm之間。根據替代性實施例，PCRAM層48的相變材料可象徵為GexSbyTezX，其中X為由下述者中選出的材料：Ag、Sn、In、Si、N以及其組合。PCRAM層48亦可使用物理氣相沉積(Physical Vapor Deposition；PVD)、電漿增強式化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition；PECVD)、CVD或類似者來形成。形成PCRAM層48的溫度可在約-40℃與約400℃之間的範圍內。
將導電層50(亦被稱作頂部電極層)沉積於PCRAM層48上方。相應製程在圖20中所示的製程流程中示出為製程212。根據一些實施例，頂部電極層50由導電材料形成，所述導電材料 可包含鎢、鎳、鈷、鋁或類似者。頂部電極層50亦可包含黏合層，諸如鈦層及鈦層上方的鋁銅層。形成方法可包含物理氣相沉積(PVD)、CVD、金屬有機化學氣相沉積(MOCVD)或類似者。
圖5示出圖案化頂部電極層50及PCRAM層48以分別形成頂部電極50'及相變元件48'。相應製程在圖20中所示的製程流程中示出為製程214。根據一些實施例，圖案化製程包含形成經圖案化的蝕刻罩幕52(可由光阻劑形成)，且可包含或可不包含諸如氮化鈦層的硬式罩幕，且接著使用經圖案化蝕刻罩幕52蝕刻頂部電極層50及PCRAM層48以定義圖案。在蝕刻製程之後，移除蝕刻罩幕52。所得頂部電極50'及相變元件48'可形成陣列，如圖19中所示出。圖案化可使用ReRAM層46作為蝕刻終止層來執行。應理解，當相變元件48'經圖案化時，可出現過度蝕刻。因此，ReRAM層46的暴露部分(所述部分在圖案化中移除PCRAM層48的上覆部分之後經暴露)可經薄化。因此，直接在相變元件48'之下的ReRAM層46的部分可比ReRAM層46的薄化部分更厚。在圖案化製程之後，ReRAM層46仍為跨越貫穿整個PCRAM陣列的毯覆式層。根據一些實施例，頂部電極50'及相變元件48'的橫向尺寸L2(其例如可為長度、寬度或直徑)可在約30奈米與約110奈米之間的範圍內。橫向尺寸L2可比橫向尺寸L1大，且橫向尺寸L2與橫向尺寸L1的差值約為10奈米。
參考圖6，介電層54經沉積。相應製程在圖20中所示的製程流程中示出為製程216。根據一些實施例，介電層54由諸如含碳及氧的介電材料的低k介電材料形成。舉例而言，介電層54的k值可低於約3.0。介電層54的頂部表面可高於頂部電極50'的 頂部表面。可執行平坦化製程以使介電層54的頂部表面變平。
接著，如圖7中所示，形成通孔56以接觸頂部電極50'。金屬線58亦形成於通孔56上方且接合至通孔56。相應製程在圖20中所示的製程流程中示出為製程218。根據一些實施例，金屬線58及通孔56形成於雙金屬鑲嵌製程中，所述雙金屬鑲嵌製程包含：蝕刻至介電層54中以形成通孔開口及與所述通孔開口接合的溝渠；及使用導電材料填充所述溝渠及通孔開口，緊接著執行平坦化製程，諸如CMP製程或機械研磨製程。金屬線58可充當相應PCRAM陣列的位元線。在後續製程中，形成上覆金屬線58及介電層54的特徵以完成晶圓10及相應晶粒12的形成。接著執行單體化製程以將晶圓10鋸切為個別晶粒12中。
根據一些實施例，在形成金屬線58之後，由於ReRAM層46的整體為介電的，因此相應PCRAM陣列並不具有接觸相變元件48'的加熱器。因此，在形成金屬線58之後，執行長絲形成製程以形成長絲62作為PCRAM陣列60的加熱器，如圖8中所示。PCRAM陣列60包含經佈置為陣列的PCRAM胞61。長絲形成製程可在形成金屬線58之後的任何時間執行，只要PCRAM陣列60中的每一胞能夠形成長絲即可。根據本揭露的一些實施例，長絲形成製程在晶圓層級處執行。舉例而言，長絲形成製程可在形成金屬線58之後及在形成任何上覆特徵之前立即執行。長絲形成製程亦可在完成晶圓10的形成之後且在將晶圓10鋸切為晶粒12的單體化製程之前執行。長絲形成製程亦可在晶粒層級處執行，例如在將晶粒12封裝成封裝件之後，且長絲形成製程可藉由晶粒12的外部連接件(諸如銷、焊料區、金屬墊或類似者)來執行。
圖8示出根據本揭露的一些實施例的示例性長絲形成製程。相應製程在圖20中所示的製程流程中示出為製程220。根據一些實施例，長絲形成製程(亦被稱作形成操作)藉由將偏壓電壓V1施加於金屬線58(其可為位元線)上且使源極線34A(其連接至選擇器22的源極/汲極區24A)接地來執行。對應選擇器22的閘極電極26連接至字元線，以適當電壓V3施加至所述字元線從而開啟對應選擇器。因此，電場E施加於ReRAM層46的一部分上，所述部分位於對應相變元件48'與通孔44之間。電場E足夠高以使得長絲62形成於ReRAM層46的對應部分中。根據本揭露的一些實施例，電壓V1在約2伏特與約5伏特之間的範圍內。應理解，電壓V1與ReRAM層46的厚度有關，且ReRAM層46愈厚，所使用的電壓V1愈高。針對相變元件48'中的每一者執行長絲形成製程，以使得相變元件48'中的每一者均具有在其之下且與其接觸的長絲62。整個PCRAM陣列60的長絲62的形成是藉由將電壓V1施加於每一對位元線BL及字元線WL上且使相應源極線SL接地來執行的。
由於電場E的施加，長絲62產生於ReRAM 46中以將通孔44連接至相應上覆相變元件48'。長絲62可由於含金屬ReRAM層46中產生的氧空位而形成，且具有氧空位的ReRAM層46的部分經互連以形成導電路徑。因此，長絲62包含與ReRAM 46的介電部分相同的金屬，所述金屬可包含Hf、Zr、Ta、Ti、V、Ni、Nb、La或其組合。
根據一些實施例，如圖8中所示，PCRAM胞61形成陣列，所述陣列包含相變元件48'陣列，以及與相變元件的陣列接觸 的長絲62陣列。PCRAM胞61中的每一者可包含作為底部電極的通孔44、作為加熱器的長絲62、相變元件48'以及頂部電極50'。此意謂PCRAM胞61的陣列包含ReRAM陣列，所述ReRAM陣列由長絲62及對應介電層46形成。
根據一些實施例，長絲62具有小於約10奈米的橫向尺寸L3，且橫向尺寸可在約0.5奈米與約10奈米之間的範圍內。由於長絲62的形成可能受隨機因數影響，因此不同於習知的由通孔形成的加熱器，不同PCRAM胞61的長絲62在尺寸、形狀、相對位置等方面可各自不同。舉例而言，圖8示出一實例，其中左側的長絲62具有與右側的長絲62不同的形狀。此外，長絲62具有與相應通孔44接觸的底端，以及與相應相變元件48'接觸的頂端。然而，長絲62與相應下覆通孔44及相應上覆相變元件48'的接觸點可隨著不同PCRAM胞而不同，且相對接觸位置是隨機的。舉例而言，圖8的左側的長絲62接觸下覆通孔44的左側部分，而圖8的右側的長絲62接觸下覆通孔44的中部。亦可能產生接觸下覆通孔44的頂部拐角的長絲62。另外，長絲62可具有與另一長絲的形狀(在橫截面視圖中)類似或與又一長絲的形狀不同的形狀。舉例而言，長絲62的橫截面形狀可為筆直的、彎曲的、曲折的等。長絲62的橫向尺寸亦可在長絲與長絲之間變化，例如，其中寬長絲的寬度與窄長絲的寬度的比率大於約0.2，且比率可在1.0與約1.4的範圍內。根據一些實施例，長絲62的不同形狀、不同尺寸、不同相對位置等可全部在任何組合中的相同PCRAM陣列60中發現。總體而言，長絲62由於其不規則的形狀、尺寸、位置等而可區分於習知形成的加熱器。
圖9示出對圖9的左側的PCRAM胞61執行的讀取操作或寫入操作的實例。相應製程在圖20中所示的製程流程中示出為製程222。寫入操作包含重設操作(其將相變元件48'重設為非晶相)及設定操作(其將相變元件48'設定為結晶相)。為了重設相變元件48'，施加電壓V2以使得大電流脈衝在短時間週期內通過長絲62。長絲62的溫度由於其相對較高的電阻率而上升，從而導致相變元件48'的程式化區48α的熔融。電壓V2接著快速降低至零，且長絲62及相變元件48'中的程式化區48α的溫度迅速地下降。熔融區(程式化區48α)因此變成非晶形的且具有高電阻率。非晶形區(程式化區48α)與相變元件48'的任何剩餘結晶區串聯連接，且非晶形區(程式化區48α)判定相應PCRAM胞61的高電阻。為了將PCRAM胞61設定至結晶相中，施加中電流脈衝以在結晶溫度與熔融溫度之間的溫度下將非晶形區(程式化區48α)退火足夠長的時間段從而使非晶形區(程式化區48α)結晶。為了讀取PCRAM胞61的狀態，胞的電阻是藉由傳送足夠小而不干擾當前狀態的電流來測量的。電壓V3用於為讀取操作或寫入操作選擇陣列的對應列。根據一些實施例，用於寫入操作的電壓V2可在約1.0伏特與約3.0伏特之間的範圍內，且用於讀取操作的電壓V2可在約0.3伏特與約0.9伏特之間的範圍內。
在形成整個PCRAM陣列60的全部PCRAM胞61的長絲62之後，且貫穿相應晶粒12的生命週期中，長絲62將仍然保持PCRAM胞61運作。換句話說，一旦形成長絲62，所述長絲62將不會如同在習知的ReRAM胞中溶解且再次形成。此使得長絲62能夠在讀取操作及寫入操作期間始終可用於加熱相變元件48'。 因此，讀取操作及寫入操作經設計為不溶解長絲62，且讀取操作及寫入操作期間的偏壓方向始終與用於形成長絲62的偏壓方向相同。舉例而言，假設長絲62的形成是在施加於位元線(金屬線58)上的電壓高於施加於源極線34A上的電壓的情況下執行的，則在讀取操作及寫入操作中，施加於位元線(金屬線58)上的電壓將亦高於施加於源極線34A上的電壓。換句話說，長絲形成製程、讀取操作以及寫入操作的電流方向是相同的。否則，接收反向偏壓電壓的長絲62將溶解，且PCRAM陣列60將失效。根據一些實施例，長絲形成製程、讀取操作以及寫入操作的電流全部位於相同方向上，亦即，自位元線(金屬線58)至源極線34A。
根據一些實施例，形成控制電路64以電性地且明顯地連接至PCRAM陣列60。控制電路64連接至且被配置以控制長絲形成製程、讀取操作以及寫入操作的電壓及電流源以及測量電路。控制電路64亦被配置以控制長絲形成製程、讀取操作以及寫入操作，以使得長絲形成製程的偏壓方向與讀取操作及寫入操作的偏壓方向相同。
在如圖8中所示的上述示例性長絲形成製程中，對位元線(金屬線58)施加比源極線34A更高的電壓。根據替代性實施例，採用源極加載(source-loading)方案，且施加於源極線34A上的電壓高於施加於位元線(金屬線58)上的電壓。舉例而言，藉由接地位元線(金屬線58)且將正電壓施加於源極線34A上。根據這些實施例，在寫入操作及讀取操作期間，施加於源極線34A上的電壓亦高於施加於位元線(金屬線58)上的電壓。換句話說，長絲形成製程、讀取操作以及寫入操作的電流方向是相同的，亦 即，自源極線34A至位元線(金屬線58)。
長絲62具有小橫向尺寸L3，例如，小於約10奈米。作為比較，使用金屬鑲嵌製程或沉積及圖案化製程形成的習知加熱器的橫向尺寸通常大於20奈米。長絲62的橫向尺寸愈小則意謂可用於寫入操作的電流愈小。舉例而言，假設長絲62的橫向尺寸L3為10奈米，而習知加熱器的橫向尺寸為20奈米。根據本揭露的實施例的PCRAM胞的寫入電流可低至用於寫入習知PCRAM胞的寫入電流的25%。當長絲62的橫向尺寸L3愈小時，甚至可採用愈小的寫入電流。
圖10至圖12示出根據本揭露的其他實施例的PCRAM陣列的形成及操作的中間階段的橫截面視圖。除非另外規定，否則在這些實施例(及圖13至圖18中所示的實施例)中的組件的材料、形成製程以及操作基本上與類似組件相同，所述組件在圖1至圖9中所示的實施例中藉由類似附圖標號表示。關於圖12至圖18中所示的組件的形成製程、操作以及材料的細節可因此在對前述實施例的論述中發現。
圖10至圖12中所示的實施例與圖1至圖9中所示的實施例類似，不同之處在於ReRAM層46(而不是作為毯覆式層)經圖案化為ReRAM 46'陣列，每一ReRAM層46與通孔44交疊。參考圖10，結構是藉由執行與圖1至圖7中所示的製程類似的製程來形成的，不同之處在於通孔44及ReRAM 46的形成與圖3至圖5中所示的形成不同。根據一些實施例，沉積毯覆式通孔層，緊接著沉積毯覆式ReRAM層。隨後使用相同蝕刻罩幕蝕刻毯覆式通孔層及毯覆式ReRAM層。毯覆式通孔層及ReRAM層的剩餘部分 分別為通孔44及ReRAM 46'。接著沉積介電層42。若ReRAM 46'由介電層42覆蓋，則圖案化製程可經執行以蝕刻穿過覆蓋ReRAM 46'的介電層42的頂部部分，以使得ReRAM 46'顯露出來。接著，與圖4至圖7中所示的製程類似的製程經執行以形成PCRAM陣列60的剩餘部分，且所得結構繪示於圖10中。根據這些實施例，介電層42可包含或可不包含覆蓋ReRAM 46'的頂部部分，且若存在頂部部分，則相變元件48'將延伸至介電層42的頂部部分中的開口中。
圖11示出根據一些實施例的長絲62的形成。形成長絲62的細節基本上與參考圖8所論述的細節相同，且在本文中不進行重複。圖12示出根據一些實施例的示例性寫入製程或讀取製程。細節已參考圖9進行論述，且在本文中不進行重複。
圖13至圖15示出根據本揭露的一些實施例的PCRAM陣列的形成及操作的中間階段的橫截面視圖。這些實施例與圖1至圖9中所示的實施例類似，不同之處在於ReRAM 46'具有與上覆相變元件48'的相應邊緣齊平的邊緣。參考圖13，結構是藉由執行與圖1至圖4中所示的製程類似的製程形成。接著，使用相同蝕刻罩幕在蝕刻製程中圖案化如圖4中所示的ReRAM層46、PCRAM層48以及頂部電極層50。蝕刻製程可使用介電層42作為蝕刻終止層來執行。頂部電極層50、PCRAM層48以及ReRAM層46的剩餘部分分別為頂部電極50'、相變元件48'以及ReRAM 46'。接著形成介電層54。在後續製程中，執行圖6及圖7中所示的製程，且所得結構繪示於圖13中。
圖14示出根據一些實施例的長絲62的形成。形成長絲 62的細節基本上與已參考圖8所論述的細節相同，且在本文中不進行重複。圖15示出根據一些實施例的示例性寫入操作或讀取操作。細節已參考圖9進行論述，且在本文中不進行重複。
圖16至圖18示出根據本揭露的一些實施例的PCRAM陣列的形成及操作的中間階段的橫截面視圖。這些實施例與圖13中所示的實施例類似，不同之處在於ReRAM 46'形成為上覆而非下覆相變元件48'。初始形成製程繪示於圖1至圖3中。接著，形成PCRAM層48、頂部電極層50以及ReRAM層46。結構與圖4中所示的結構類似，不同之處在於ReRAM層46上覆而非下覆PCRAM層48。接著，使用相同蝕刻罩幕在蝕刻製程中圖案化頂部電極層50、ReRAM層46以及PCRAM層48。蝕刻製程可使用介電層42作為蝕刻終止層來執行。頂部電極層50、ReRAM層46以及PCRAM層48的剩餘部分分別為頂部電極50'、ReRAM 46'以及相變元件48'，如圖16中所示。接著形成介電層54。在後續製程中，執行圖6及圖7中所示的製程，且所得結構繪示於圖16中。
圖17示出根據一些實施例的長絲62的形成。如圖17中所示，可藉由源極加載執行長絲62的形成，其中將正電壓V1施加於源極線34A上，且將位元線(金屬線58)電性接地。根據替代性實施例，長絲62的形成可藉由將正電壓V1施加於位元線(金屬線58)上來執行，且將源極線34A電性接地。形成長絲62的細節基本上與參考圖8所論述的細節相同，且在本文中不進行重複。
圖18示出示例性寫入操作或讀取操作。根據本揭露的一些實施例，如圖18中所示，藉由源極加載執行寫入操作或讀取操 作，其中將正電壓V2施加於源極線34A上，且將位元線(金屬線58)電性接地。根據替代性實施例，藉由將正電壓V2施加於位元線(金屬線58)上來執行寫入操作或讀取操作，且將源極線34A電性接地。細節參考圖9進行論述，且在本文中不進行重複。應理解，寫入操作及讀取操作的偏壓方向仍與用於形成長絲62的偏壓方向相同。否則，長絲將被溶解。
圖19示意性地示出PCRAM陣列60的透視圖，所述PCRAM陣列60包含位元線(金屬線58)。ReRAM 46'形成為下覆位元線(金屬線58)且連接至位元線(金屬線58)。應理解，儘管ReRAM 46'示出為陣列的離散元件，但ReRAM 46'亦可為連續及空白介電層的部件。頂部電極50'及相變元件48'亦示意性地示出。通孔44(圖9、圖12、圖15以及圖18)未在圖19中繪示。
本揭露的實施例具有一些有利特徵。藉由形成ReRAM的長絲及使用長絲作為PCRAM的加熱器，可使所形成的加熱器遠窄於使用習知加熱器形成製程所形成的習知加熱器。寫入操作所需的寫入電流顯著地減少。
根據本揭露的一些實施例，一種方法包含：形成底部電極；形成介電層；形成與介電層接觸的PCRAM區；形成頂部電極，其中介電層及PCRAM區位於底部電極與頂部電極之間；以及在介電層中形成長絲，其中長絲與介電層接觸。在一實施例中，形成PCRAM區包括沉積硫系半導體材料。在一實施例中，形成長絲包括將電場施加於介電層上以產生長絲。在一實施例中，方法更包括藉由將電流傳導通過PCRAM區寫入PCRAM區或讀取PCRAM的狀態，其中電流的第一方向與電場的第二方向相同。在一實施例 中，形成介電層包括沉積由以下各者所組成的群組中選出的材料：HfOx、ZrOx、TaOx、TiOx、VOx、NiOx、NbOx、LaOx以及其組合。在一實施例中，方法更包括：形成包括形成PCRAM區的第一陣列的記憶體陣列，其中PCRAM區為PCRAM區陣列中的一個陣列元件；以及形成與PCRAM區的陣列接觸的長絲陣列，其中長絲為長絲陣列中的額外陣列元件。在一實施例中，PCRAM區位於介電層上方，且其中在形成長絲時，介電層橫向地延伸超出PCRAM區。在一實施例中，PCRAM區位於介電層上方，且方法更包括：沉積毯覆式PCRAM層；及使用相同的蝕刻罩幕圖案化毯覆式PCRAM層及介電層，其中毯覆式PCRAM層被圖案化為包括PCRAM區的多個PCRAM區中。
根據本揭露的一些實施例，一種結構包含：記憶胞陣列，其中記憶胞陣列中的各記憶胞包括：底部電極；介電層；長絲，位於介電層中；PCRAM區，與介電層及長絲接觸；以及頂部電極，其中介電層及PCRAM區位於底部電極與頂部電極之間。在一實施例中，介電層及長絲包括相同的金屬。在一實施例中，PCRAM區包括硫系半導體材料。在一實施例中，記憶胞陣列中的不同記憶胞的長絲具有不同的形狀。在一實施例中，記憶胞陣列中的不同記憶胞的長絲相對於對應記憶胞中的底部電極具有不同的相對位置。在一實施例中，記憶胞陣列的介電層為貫穿記憶胞陣列延伸的連續介電層的部分。在一實施例中，記憶胞陣列的介電層藉由額外介電區彼此分離。
根據本揭露的一些實施例，一種結構包括：多個底部電極；介電層，位於多個底部電極上方且接觸所述多個底部電極；多 個長絲，位於介電層中，其中多個長絲中的每一者與多個底部電極中的對應一者交疊；多個硫系半導體區，其中多個硫系半導體區中的每一者與多個長絲中的對應一者交疊且接觸；以及多個頂部電極，上覆多個硫系半導體區。在一實施例中，多個長絲穿透介電層。在一實施例中，多個長絲具有相對於多個底部電極中的對應下覆底部電極不同的相對位置。在一實施例中，多個長絲具有小於約10奈米的橫向尺寸。在一實施例中，介電層具有在約3奈米與約10奈米之間的範圍內的厚度。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於實施本文中所引入的實施例的相同目的且/或實現相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
202、204、206、208、210、212、214、216、218、220、222:製程

Claims (9)

  1. 一種記憶體的形成方法，包括：形成底部電極；形成介電層；形成與所述介電層接觸的相變隨機存取記憶體(PCRAM)區；形成頂部電極，其中所述介電層及所述PCRAM區位於所述底部電極與所述頂部電極之間；以及在所述介電層中形成長絲，其中所述長絲與所述介電層接觸，所述PCRAM區位於所述介電層上方，且在形成所述長絲時，所述介電層橫向地延伸超出所述PCRAM區。
  2. 如請求項1之記憶體的形成方法，其中所述形成所述PCRAM區包括沉積硫系半導體材料。
  3. 如請求項1之記憶體的形成方法，其中所述形成所述長絲包括將電場施加於所述介電層上以產生所述長絲。
  4. 如請求項1之記憶體的形成方法，包括形成記憶體陣列，所述形成記憶體陣列包括：形成第一PCRAM區陣列，其中所述PCRAM區為所述第一PCRAM區陣列中的一個陣列元件；以及形成接觸所述第一PCRAM區陣列的長絲陣列，其中所述長絲為所述長絲陣列中的額外陣列元件。
  5. 如請求項1之記憶體的形成方法，其中所述PCRAM區位於所述介電層上方，且所述記憶體的形成方法更包括：沉積毯覆式PCRAM層；以及使用相同蝕刻罩幕圖案化所述毯覆式PCRAM層及所述介電 層，其中所述毯覆式PCRAM層被圖案化成包括所述PCRAM區的多個PCRAM區。
  6. 一種記憶體，包括：記憶胞陣列，其中所述記憶胞陣列中的各記憶胞包括：底部電極；介電層；長絲，位於所述介電層中；相變隨機存取記憶體(PCRAM)區，與所述介電層及所述長絲接觸；以及頂部電極，其中所述介電層及所述PCRAM區位於所述底部電極與所述頂部電極之間。
  7. 如請求項6之記憶體，其中所述介電層及所述長絲包括相同金屬。
  8. 一種記憶體，包括：多個底部電極；介電層，位於所述多個底部電極上方且接觸所述多個底部電極；多個長絲，位於所述介電層中，其中所述多個長絲中的每一者與所述多個底部電極中的對應一者交疊；多個硫系半導體區，其中所述多個硫系半導體區中的每一者與所述多個長絲中的對應一者交疊且接觸；以及多個頂部電極，上覆所述多個硫系半導體區。
  9. 如請求項8之記憶體，其中所述多個長絲穿透所述介電層。
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CN (1) CN113258000B (zh)
DE (1) DE102020104126B4 (zh)
TW (1) TWI768651B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145814B2 (en) * 2019-08-12 2021-10-12 International Business Machines Corporation Phase change memory with conductive bridge filament
US11903334B2 (en) * 2021-04-15 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of forming the same
US11895934B2 (en) * 2021-08-25 2024-02-06 International Business Machines Corporation Phase change memory with heater
US12484459B2 (en) * 2022-06-01 2025-11-25 Taiwan Semiconductor Manufacturing Company Limited Planarization-less phase change material switch
US12217924B2 (en) * 2022-06-08 2025-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Heat controlled switch
US20230413691A1 (en) * 2022-06-15 2023-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Phase-change material (pcm) radio frequency (rf) switching device with thin self-aligned dielectric layer
US12376503B2 (en) * 2023-03-23 2025-07-29 International Business Machines Corporation Phase change material including deuterium

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201214816A (en) * 2010-08-26 2012-04-01 Micron Technology Inc Phase change memory structures and methods

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849868B2 (en) * 2002-03-14 2005-02-01 Micron Technology, Inc. Methods and apparatus for resistance variable material cells
TW200633193A (en) * 2004-12-02 2006-09-16 Koninkl Philips Electronics Nv Non-volatile memory
US20090045386A1 (en) * 2007-08-14 2009-02-19 Industrial Technology Research Institute Phase-change memory element
US7560721B1 (en) 2008-02-21 2009-07-14 International Business Machines Corporation Phase change material with filament electrode
US8586961B2 (en) 2008-05-09 2013-11-19 The Board Of Trustees Of The University Of Illinois Resistive changing device
US7974117B2 (en) * 2008-10-30 2011-07-05 Seagate Technology Llc Non-volatile memory cell with programmable unipolar switching element
US8605495B2 (en) * 2011-05-09 2013-12-10 Macronix International Co., Ltd. Isolation device free memory
GB201111513D0 (en) * 2011-07-05 2011-08-17 Ucl Business Plc Memory resistors
JP2014032724A (ja) * 2012-08-03 2014-02-20 Sharp Corp 半導体記憶装置
CN103839958B (zh) * 2012-11-27 2016-06-15 旺宏电子股份有限公司 存储器装置、集成电路与存储器装置的制造方法
US9082964B2 (en) 2013-03-15 2015-07-14 Globalfoundries Singapore Pte. Ltd. Nonvolative memory with filament
TWI543337B (zh) * 2013-03-19 2016-07-21 東芝股份有限公司 電阻式隨機存取記憶裝置
KR102014375B1 (ko) * 2013-04-05 2019-08-26 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 전자 장치
US9455401B2 (en) * 2013-09-12 2016-09-27 SK Hynix Inc. Memory device having a tunnel barrier layer in a memory cell, and electronic device including the same
US9018037B1 (en) * 2013-12-05 2015-04-28 Intermolecular, Inc. Vertical oxide-oxide interface for forming-free, low power and low variability RRAM devices
TWI476973B (zh) 2014-03-25 2015-03-11 Winbond Electronics Corp 記憶體元件及形成方法
US20160020388A1 (en) * 2014-07-21 2016-01-21 Intermolecular Inc. Resistive switching by breaking and re-forming covalent bonds
US9653680B2 (en) * 2015-06-27 2017-05-16 Intel Corporation Techniques for filament localization, edge effect reduction, and forming/switching voltage reduction in RRAM devices
KR102535415B1 (ko) * 2016-06-08 2023-05-23 에스케이하이닉스 주식회사 저항 변화 메모리 장치
US10439135B2 (en) 2017-11-09 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. VIA structure and methods of forming the same
KR102758501B1 (ko) * 2018-12-14 2025-01-23 에스케이하이닉스 주식회사 내 산화성 전극을 가진 가변 저항성 반도체 소자
US11145814B2 (en) * 2019-08-12 2021-10-12 International Business Machines Corporation Phase change memory with conductive bridge filament
FR3100368B1 (fr) * 2019-08-30 2021-11-05 Commissariat Energie Atomique Dispositif mémoire non-volatile de type filamentaire
US11696521B2 (en) * 2019-10-30 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. High electron affinity dielectric layer to improve cycling
US11196000B2 (en) * 2019-11-01 2021-12-07 International Business Machines Corporation Low forming voltage non-volatile memory (NVM)

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201214816A (en) * 2010-08-26 2012-04-01 Micron Technology Inc Phase change memory structures and methods

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