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TWI768055B - 突崩二極體配置及控制突崩二極體配置的方法 - Google Patents

突崩二極體配置及控制突崩二極體配置的方法 Download PDF

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TWI768055B
TWI768055B TW107118955A TW107118955A TWI768055B TW I768055 B TWI768055 B TW I768055B TW 107118955 A TW107118955 A TW 107118955A TW 107118955 A TW107118955 A TW 107118955A TW I768055 B TWI768055 B TW I768055B
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尼納德 利利奇
羅伯特 卡佩爾
喬治 羅爾
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奧地利商Ａｍｓ有限公司
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Abstract

突崩二極體配置包含突崩二極體(11)、閂鎖比較器(12)、以及淬滅電路(13)，其中，突崩二極體(11)耦接至第一電壓接端(14)並耦接至第一節點(15)，閂鎖比較器(12)具有耦接至第一節點(15)之第一輸入(16)、用於接收參考電壓(VREF)之第二輸入(17)、以及用於接收比較器致能信號(CLK)之致能輸入(21)的閂鎖比較器(12)，淬滅電路(13)耦接至第一節點(15)。

Description

突崩二極體配置及控制突崩二極體配置的方法
本專利申請案係關於突崩二極體配置、以及用於控制突崩二極體配置之方法。
突崩二極體是一種高度敏感之光學裝置。突崩二極體通常是當作單光子突崩二極體使用，縮寫為SPAD。當光子撞擊光學裝置時，SPAD可用於檢測時間點。SPAD能夠在所謂的蓋革(Geiger)模式下運作。在蓋革模式下，SPAD係以比突崩二極體之崩潰電壓更高之偏壓逆偏。當光子撞擊SPAD時，由於電場非常高，因而產生電子-電洞對，並且產生非常高的短電流脈衝。SPAD之效能取決於偏壓高於崩潰電壓之程度。SPAD之偏壓可以表示為VHV=VBD+VEX，其中，VHV是突崩二極體之偏壓之值，VBD是突崩二極體之崩潰電壓之值，而VEX是過偏壓之值。
本專利申請案之目的在於提供一種突崩二 極體配置、以及一種用於控制突崩二極體配置之方法，其能夠控制過偏壓。
該目的將藉由申請專利範圍獨立項之專利標的來達成。附屬項中定義進一步具體實施例及發展。
在一具體實施例中，突崩二極體配置包含突崩二極體、閂鎖比較器及淬滅電路。該突崩二極體係耦接至第一電壓接端及第一節點。該閂鎖比較器包含耦接至該第一節點之第一輸入、用於接收參考電壓之第二輸入、及用於接收比較器致能信號之致能輸入。該淬滅電路係耦接至該第一節點。
有助益的是，當光子撞擊該突崩二極體時，可在該第一節點處分接過偏壓。此過偏壓可藉由該閂鎖比較器與該參考電壓作比較。在沒有光子撞擊該突崩二極體的情況下，在該第一個節點處分接之節點電壓非常低，並且因而低於該參考電壓。
有助益的是，該閂鎖比較器可藉由該比較器致能信號設定為作用中。因此，該閂鎖比較器僅在需要將該閂鎖比較器之該第一與該第二輸入處之電壓作比較的時間期內才操作，亦即僅在光子剛造成電流在該突崩二極體中流動之後不久才操作。所以，在大部分時間內，透過藉由該比較器致能信號將該閂鎖比較器設定成處於閒置狀態，該突崩二極體配置可保持低功耗。
在一具體實施例中，該突崩二極體係連接至該第一電壓接端、及連接至該第一節點。該閂鎖比較器 之第一輸入係連接至該第一節點。該淬滅電路係連接至該第一節點。該突崩二極體具有連接至該第一節點之陽極、及連接至該第一電壓接端之陰極。
可將該突崩二極體實現為單光子突崩二極體，縮寫為SPAD。
在一具體實施例中，該突崩二極體配置包含數位控制電路，該數位控制電路具有耦接至該第一節點之節點輸入、及與該閂鎖比較器之致能輸入耦接之致能輸出。該數位控制電路之節點輸入可連接至該第一節點。該數位控制電路之致能輸出可連接至該閂鎖比較器之致能輸入。
在一具體實施例中，該數位控制電路根據在該第一節點處分接之節點電壓來產生該比較器致能信號。
有助益的是，該閂鎖比較器可藉由該數位控制電路設定為作用中及未作用。因此，藉由在大部分時間內將該閂鎖比較器設定成處於閒置狀態，可使該突崩二極體配置保持低功耗。在有大量光的情況下，該第一節點處之節點電壓具有比提供至該閂鎖比較器之參考電壓更高之高值。藉由將該數位控制電路連接至該閂鎖比較器之致能輸入，得以實現該閂鎖比較器在大量光的情況下不進行比較。
在進一步發展中，該數位控制電路包含反相器，該反相器具有耦接至該節點輸入之輸入、及耦接至 該致能輸出之輸出。該反相器之輸入可連接至該節點輸入。該反相器可檢測光子事件。當光子撞擊該突崩二極體時，該第一節點處之節點電壓升高，並且只要該節點電壓變為高於該反相器之閾值電壓，該反相器之輸出處之信號便改變其邏輯值。
在一具體實施例中，該數位控制電路包含正反器，該正反器具有與該反相器之輸出耦接之輸入、及耦接至該致能輸出之輸出。該正反器之輸出可連接至該致能輸出。
在一具體實施例中，該突崩二極體配置包含將該第一節點耦接至第二電壓接端之分壓器，其中，該分壓器之分壓器分接頭係耦接至該閂鎖比較器之該第一輸入。該分壓器之分壓器分接頭可連接至該閂鎖比較器之第一輸入。有助益的是，將源自於該節點電壓之電壓施加至該閂鎖比較器之第一輸入。有助益的是，在觸發事件下提供至該閂鎖比較器之電壓係藉由該分壓器來降低。
在一具體實施例中，該突崩二極體配置包含與該閂鎖比較器之第二輸入耦接之能隙電路。因此，該能隙電路產生該參考電壓。該能隙電路亦可連接至與半導體本體上之突崩二極體配置整合在一起之其它電路部分。
在一具體實施例中，該閂鎖比較器在該比較器致能信號為第一邏輯值的情況下，根據該閂鎖比較器之該第一與該第二輸入處電壓之比較來產生比較器輸出信號，以及在該比較器致能信號為第二邏輯值的情況下，產 生具有恆定值之該比較器輸出信號。當該閂鎖產生器受到致能、並且該第一輸入處之電壓低於該參考電壓時，該恆定值可以是該閂鎖比較器所產生之相同值。一般而言，該恆定值可以是邏輯值0，以0伏特表示。
該比較器致能信號可具有脈衝形式。在脈衝期間，該比較器致能信號具有該第一邏輯值。在該脈衝之外，該比較器致能信號具有該第二邏輯值。
在一具體實施例中，該閂鎖比較器包含具有與該閂鎖比較器之第一輸入耦合或連接之控制接端的第一輸入電晶體、以及具有與該閂鎖比較器之第二輸入耦合或連接之控制接端的第二輸入電晶體。該閂鎖比較器包含電流源電晶體，該電流源電晶體具有與該閂鎖比較器之該致能輸入耦接或連接之控制接端、以及與該第一輸入電晶體之第一接端及與該第二輸入電晶體之第一接端耦接或連接之第一接端。當具有該第二邏輯值之該比較器致能信號將該電流源電晶體設定成處於非導通狀態時，沒有電流可流經該閂鎖比較器，從而使該突崩二極體配置之功耗降低。
在一具體實施例中，該閂鎖比較器包含第一控制電晶體，該第一控制電晶體具有與該閂鎖比較器之該致能輸入耦接或連接之控制接端、及與該閂鎖比較器之比較器輸出耦接或連接之第一接端。該比較器輸出信號係由該閂鎖比較器在該比較器輸出處提供。該第一控制電晶體之第二接端可連接至供應電壓接端。可在該供應電壓接 端處分接供應電壓。當具有該第二邏輯值之該比較器致能信號將該第一控制電晶體設定成處於導通狀態時，該第一控制電晶體可將該供應電壓提供至該比較器輸出。
該突崩二極體配置可包含耦接至該第一電壓接端之偏壓產生器。該偏壓產生器可連接至該第一電壓接端。該偏壓產生器可產生施加至該第一電壓接端之偏壓。該偏壓產生器可採用不同方式來實現，如電荷泵、直直流轉換器、交直流轉換器等。
該突崩二極體配置可包含控制電路，該控制電路具有與該比較器輸出耦接或連接之第一輸入、及與該偏壓產生器之控制輸入耦接或連接之控制輸出。
在一具體實施例中，該偏壓產生器及該控制電路係組配成用來在該閂鎖比較器之比較器輸出信號指出該閂鎖比較器之該第一輸入處之電壓小於該參考電壓的情況下，提升該偏壓。
在一具體實施例中，該突崩二極體配置包含數位胞元電路，該數位胞元電路具有耦接至該比較器輸出之第一輸入、及用於提供第一輸出信號之第一輸出，該第一輸出信號係耦合至該控制電路之第一輸入。該數位胞元電路根據該比較器輸出信號產生該第一輸出信號。該偏壓產生器及該控制電路係組配成用來在該數位胞元電路之第一輸出信號指出該閂鎖比較器之第一輸入處之電壓小於該參考電壓的情況下，提升該偏壓。
該淬滅電路可包含與該第一節點及第二電 壓接端耦接或連接之淬滅電阻器。該淬滅電路可任選地包含將該淬滅電阻器耦接至該第一節點、或將該淬滅電阻器耦接至該第二電壓接端之淬滅開關。
該淬滅電路可包含重設電阻器與重設開關之串聯電路。該串聯電路係耦接或連接至該第一節點及該第二電壓接端。
該突崩二極體配置係實現為過偏壓監測電路。
在一具體實施例中，該突崩二極體配置依賴用於調整該偏壓之接連步級。該突崩二極體配置不監測崩潰電壓，而是直接監測SPAD之過偏壓。每個測量週期中只有一次測量。該突崩二極體配置沒有靜態功耗。該突崩二極體配置在功耗上可極有效率。有助益的是，可以實現低功率設計。該突崩二極體配置直接將SPAD之過偏壓與所欲參考電壓作比較。該過偏壓之測量準確度僅取決於該閂鎖比較器之效能及串擾。該突崩二極體配置可自由供附加電路檢測SPAD何時受到觸發。該SPAD之陽極上之電壓不僅是儲存過偏壓之電壓。其也是供閂鎖比較器將此電壓與該參考電壓作比較之信號事件。有助益的是，該電路大部分屬於數位。
在一具體實施例中，該突崩二極體配置可以沒有用於儲存測量結果之附加元件。該閂鎖比較器如閂鎖器般運作。其儲存測量之值直到將電路重設為止。
在一具體實施例中，一種用於控制突崩二 極體配置之方法包含- 在經由突崩二極體耦接至第一電壓接端、並經由淬滅電路耦接至第二電壓接端之第一節點處產生節點電壓，- 將該節點電壓或源自於該節點電壓之電壓提供至閂鎖比較器之第一輸入，- 將參考電壓提供至該閂鎖比較器之第二輸入，- 將比較器致能信號提供至該閂鎖比較器之致能輸入，以及- 根據該閂鎖比較器之該第一與該第二輸入處之電壓、及該比較器致能信號來產生比較器輸出信號。
該閂鎖比較器之該第一與第二輸入處之電壓可以是該節點電壓、或源自於該節點電壓及該參考電壓之電壓。
在一具體實施例中，該閂鎖比較器在該比較器致能信號為第一邏輯值的情況下，根據該閂鎖比較器之該第一與該第二輸入處電壓之比較來產生該比較器輸出信號，以及在該比較器致能信號為第二邏輯值的情況下，產生具有恆定值之該比較器輸出信號。
在一具體實施例中，將該節點電壓提供至數位控制電路之節點輸入。該數位控制電路根據該節點電壓產生該比較器致能信號。
在一具體實施例中，該突崩二極體配置進行包含一連串測量週期之校準階段。將偏壓提供至該第一電壓接端，並且該偏壓在該連串測量週期之第一測量週期 內具有預定值。如果該比較器致能信號在該測量週期內具有該第一邏輯值，並且該閂鎖比較器在該測量週期內未產生該比較器輸出信號之脈衝，則在該連串測量週期之各測量週期之後，該偏壓提升一預定步級。
在一具體實施例中，如果該閂鎖比較器在該測量週期內產生該比較器輸出信號之脈衝，則該偏壓保持恆定。該偏壓之恆定值可在該校準階段之後用於測量階段。
有助益的是，該比較器輸出信號之脈衝指出該偏壓足夠高，使得過電壓高於該過電壓之預定值。
10‧‧‧突崩二極體配置
11‧‧‧突崩二極體
12‧‧‧閂鎖比較器
13‧‧‧淬滅電路
14‧‧‧第一電壓接端
15‧‧‧第一節點
16、47‧‧‧第一輸入
17、48‧‧‧第二輸入
18‧‧‧數位控制電路
19‧‧‧節點輸入
20‧‧‧致能輸出
21‧‧‧致能輸入
22‧‧‧控制輸出
23‧‧‧數位胞元電路
24‧‧‧比較器輸出
25‧‧‧第一輸出
26‧‧‧第二輸出
27至30‧‧‧控制輸入
33至36‧‧‧接端
37‧‧‧節點電容器
38‧‧‧第二電壓接端
40‧‧‧分壓器
41‧‧‧分壓器分接頭
42、43‧‧‧分壓器元件
44‧‧‧能隙電路
46‧‧‧控制電路
49‧‧‧偏壓產生器
50‧‧‧控制輸出
51‧‧‧微處理器
52‧‧‧記憶體
60‧‧‧淬滅電阻器
62‧‧‧二極體電容
63‧‧‧重設開關
64‧‧‧第二開關
65‧‧‧淬滅開關
70‧‧‧電流源電晶體
71‧‧‧第一輸入電晶體
72‧‧‧第二輸入電晶體
73‧‧‧第一反相器
74‧‧‧第二反相器
75‧‧‧供應電壓接端
76至79‧‧‧反相器電晶體
80、81‧‧‧比較器電容器
82‧‧‧第一控制電晶體
83‧‧‧第二控制電晶體
84‧‧‧再一比較器輸出
90‧‧‧反相器
91‧‧‧邏輯電路
92‧‧‧正反器
93‧‧‧輸入
95、96‧‧‧反或閘
97‧‧‧再一反相器
98‧‧‧再一電路閘
99‧‧‧延遲電路
100、104‧‧‧閂鎖比較器
103、107‧‧‧數位胞元電路
101、102、105、106‧‧‧輸入
AR、A1P0‧‧‧控制信號
CLK‧‧‧比較器致能信號
EN‧‧‧致能信號
I‧‧‧電流
ICO‧‧‧電流消耗
LO_S‧‧‧再一控制信號
OUT、OTU2、OUTN‧‧‧第一輸出信號
OUT_V、OUT_V2、OUT_VN‧‧‧第二輸出信號
RESET_N‧‧‧重設信號
SCO、SCO2、SCON‧‧‧比較器輸出信號
SCP、SCP2、SCPN‧‧‧再一比較器輸出信號
SCV‧‧‧控制信號
SW1、SW2‧‧‧開關控制信號
VAN‧‧‧節點電壓
VA1‧‧‧分壓器分接頭電壓
VBA‧‧‧能隙電壓
VBD‧‧‧崩潰電壓
VDD‧‧‧供應電壓
VEX‧‧‧過電壓
VHV‧‧‧偏壓
VREF、VREF2、VREFN‧‧‧參考電壓
V1‧‧‧第一值
△t‧‧‧數位延遲時間
△t1‧‧‧延遲時間
△t3‧‧‧滯定時間
以下例示性具體實施例之圖式說明可進一步繪示及闡釋本專利申請案之態樣。具有相同結構及相同功效之裝置及電路部分分別以相同之參考符號呈現。至於不同圖式中就功能而言彼此對應之裝置或電路部分，其不在以下各附圖中重複描述。
第1A至1D圖展示突崩二極體配置之例示性具體實施例；第2A至2D圖展示淬滅電路之例示性具體實施例；第3圖展示閂鎖比較器之例示性具體實施例；第4圖展示數位控制電路之例示性具體實施例；第5A至5C圖展示突崩二極體配置中分接之例示性信號；以及第6圖展示突崩二極體配置之進一步例示性具體實施 例。
第1A圖展示突崩二極體配置10之例示性具體實施例，其包含突崩二極體11、閂鎖比較器12及淬滅電路13。可將突崩二極體11實現為單光子突崩二極體，縮寫為SPAD。突崩二極體11係耦接至突崩二極體配置10之第一電壓接端14，並且耦接至突崩二極體配置10之第一節點15。突崩二極體11之陽極可連接至第一節點15，而突崩二極體11之陰極可連接至第一電壓接端14。淬滅電路13係耦接至第一節點15。閂鎖比較器12包含耦接至第一節點15之第一輸入16。此外，閂鎖比較器12包含第二輸入17。可將第一輸入16實現為非反相輸入，並且可將閂鎖比較器12之第二輸入17實現為反相輸入。
突崩二極體配置10包含數位控制電路18，數位控制電路18具有耦接至第一節點15之節點輸入19。數位控制電路18之致能輸出20係連接至閂鎖比較器12之致能輸入21。數位控制電路18之控制輸出22係耦接至淬滅電路13之輸入。任選的是，節點電容器37將第一節點15耦接至第二電壓接端38。第二電壓接端38可以是參考電位接端或接地接端。
可將突崩二極體11之陽極直接且永久地連接至第一節點15。可將突崩二極體11之陰極直接且永久地連接至第一電壓接端14。可將淬滅電路13直接且永久地連接至第一節點15。相應地，可將閂鎖比較器12之第 一輸入16直接且永久地連接至第一節點15。另外，可將數位控制電路18之節點輸入19直接且永久地連接至第一節點15。
突崩二極體配置10包含數位胞元電路23，數位胞元電路23具有與閂鎖比較器12之比較器輸出24耦接之第一輸入。可將數位胞元電路23之第一輸入直接且永久地連接至比較器輸出24。數位胞元電路23可具有與閂鎖比較器12之再一比較器輸出84耦接之第二輸入。可將數位胞元電路23之第二輸入直接且永久地連接至閂鎖比較器12之再一比較器輸出84。數位胞元電路23包含多於一個數位胞元。數位胞元可以是反或閘、反及閘、反相器、正反器、閂鎖器或延遲電路。數位胞元電路23具有第一輸出25。此外，數位胞元電路23可具有第二輸出26及控制輸入27。
數位控制電路18可包含第一至第三控制輸入28至30。突崩二極體配置10包含數個接端33至36。可將接端33至36實施為接腳或接合墊。突崩二極體配置10之第一接端33係連接至數位胞元電路23之控制輸入27、並且連接至數位控制電路18之第一控制輸入28。突崩二極體配置10之第二接端34係連接至數位控制電路18之第二控制輸入29。突崩二極體配置10之第三接端35係連接至數位控制電路18之第三控制輸入30。
將偏壓VHV提供至第一電壓接端14。將偏壓VHV施加至突崩二極體11之陰極。在第二電壓接端38 處將接地電位或參考電位分接。偏壓VHV相對於該參考電位為正電壓。在第一節點15處，提供節點電壓VAN。在突崩二極體11之陽極處將節點電壓VAN分接。在突崩二極體11之陰極與陽極之間施加介於偏壓VHV與節點電壓VAN之間的差值。將節點電壓VAN提供至淬滅電路13、及數位控制電路18之節點輸入19。將節點電壓VAN施加至閂鎖比較器12之第一輸入16。將參考電壓VREF提供至閂鎖比較器12之第二輸入17。閂鎖比較器12根據第一輸入16處分接之電壓與閂鎖比較器12之第二輸入17處分接之電壓的比較來產生比較器輸出信號SCO。因此，比較器輸出信號SCO是節點電壓VAN與參考電壓VREF之比較的函數。在比較器輸出24處提供比較器輸出信號SCO。閂鎖比較器12根據第一輸入16處分接之電壓與閂鎖比較器12之第二輸入17處分接之電壓的比較來產生再一比較器輸出信號SCP。因此，再一比較器輸出信號SCP是節點電壓VAN與參考電壓VREF之比較的函數。於再一比較器輸出84處提供再一比較器輸出信號SCP。
在光子擊中突崩二極體11的情況下，節點電壓VAN等於過偏壓VEX。過偏壓VEX亦可稱為過電壓。閂鎖比較器12將突崩二極體11之過偏壓VEX與參考電壓VREF作比較，參考電壓VREF可以是過偏壓VEX之所欲值或預定值。
數位控制電路18產生比較器致能信號CLK。經由致能輸出20將比較器致能信號CLK從數位控制電路 18提供至閂鎖比較器12之致能輸入21。因此，比較器輸出信號SCO也是比較器致能信號CLK之函數。在比較器致能信號CLK為第一邏輯值的情況下，比較器輸出信號SCO是閂鎖比較器12之第一輸入16處與第二輸入17處之電壓的比較之函數。在比較器致能信號CLK為第二邏輯值的情況下，比較器輸出信號SCO恆定。比較器致能信號CLK之第一邏輯值可以是1，並且比較器致能信號CLK之第二邏輯值可以是0。再一比較器輸出信號SCP也是比較器致能信號CLK之函數。當閂鎖比較器12觸發時，比較器輸出信號SCO與再一比較器輸出信號SCP其中一者具有第一邏輯值，而另一者具有第二邏輯值。
將比較器輸出信號SCO提供至數位胞元電路23之第一輸入。數位胞元電路23在第一輸出25處產生第一輸出信號OUT。第一輸出信號OUT是比較器輸出信號SCO之函數。在數位胞元電路23之第二輸出26處產生第二輸出信號OUT_V。第二輸出信號OUT_V指出光子之有效撞擊，例如測量週期內突崩二極體11上光子之撞擊。第二輸出信號OUT_V可獨立於比較器輸出信號SCO。
將再一比較器輸出信號SCP提供至數位胞元電路23之第二輸入。數位胞元電路23根據比較器輸出信號SCO及再一比較器輸出信號SCP判定第一及第二輸出信號OUT、OUT_V之值。
可在突崩二極體配置10之第一接端33處，分接重設信號RESET_N。將重設信號RESET_N提供至數 位控制電路18之第一控制輸入28，並且提供至數位胞元電路23之控制輸入27。可在突崩二極體配置10之第二接端33處，分接向數位控制電路18之第二控制輸入29提供之控制信號A1PO。在突崩二極體配置10之第三接端35處提供再一控制信號LO_S，並且從而予以施加至數位控制電路18之第三控制輸入30。再一控制信號LO_S可以是LOCK_STATE信號。將致能信號EN提供至突崩二極體配置10之第四接端36。
可將閂鎖比較器12實施為時脈控制比較器或動態比較器。閂鎖比較器12未持續操作。閂鎖比較器12僅在比較器致能信號CLK之脈衝期間操作。比較器致能信號CLK也可稱為觸發信號或時脈信號。然而，比較器致能信號CLK之脈衝僅在節點電壓VAN上升之後才產生。比較器致能信號CLK並非藉由振盪器產生。
或者，偏壓VHV相對於該參考電位為負電壓。
第1B圖展示第1A圖所示突崩二極體配置10之例示性信號。將該等信號展示為時間t之函數。在開始操作時，重設信號RESET_N具有邏輯值1。在第一時間點t1，光子撞擊突崩二極體11。節點電壓VAN在第一時間點t1之前具有值0V，並且由於光子撞擊突崩二極體11而快速上升。節點電壓VAN上升至第一值V1。由於將節點電壓VAN提供至數位控制電路18之節點輸入19，數位控制電路18產生比較器致能信號CLK。
比較器致能信號CLK之脈衝始於第一時間點t1之後的第二時間點t2。由於數位控制電路18內部之電路部分，節點電壓VAN之上升與比較器致能信號CLK之脈衝之間有數位延遲時間△t。因此，第二時間點t2等於第一時間點t1與數位延遲時間△t。在第二時間點t2之後，閂鎖比較器12產生比較器輸出信號SCO(圖未示)，並且將其提供至數位胞元電路23。數位胞元電路23在節點電壓VAN高於參考電壓VREF的情況下，產生具有第一邏輯值之第一輸出信號OUT，該第一邏輯值例如為值1。類似的是，數位胞元電路23在節點電壓VAN小於參考電壓VREF的情況下，產生具有第二邏輯值之第一輸出信號OUT，該第二邏輯值例如為0。另外，數位胞元電路23產生第二輸出電壓OUT_V。
SPAD 11檢測光子撞擊光學感測器之時刻。SPAD 11在蓋革模式下運作。因此，SPAD 11係以比崩潰電壓VBD更高之偏壓VHV逆偏。當光子撞擊SPAD 11時，由於電場非常高，產生電子-電洞對，並且產生非常短的高峰值電流脈衝。SPAD 11之效能取決於偏壓VHV高於崩潰電壓VBD之程度。SPAD 11之偏壓VHV可以表示為VHV=VBD+VEX，其中VHV是SPAD 11之逆偏壓，VBD是SPAD 11之崩潰電壓，而VEX是過偏壓。如縮寫為DCR之暗計數率、縮寫為PDP之光子檢測機率、縮寫為AP之殘留脈衝(after pulsing)、以及時序抖動等SPAD參數取決於過偏壓VEX。因為崩潰電壓VBD是溫度之函數，所以對於固 定偏壓VHV，如果溫度改變，則過偏壓VEX會改變。在時間相關單光子計數應用(TCSPC)及飛行時間應用(TOF)中，讓SPAD參數在不同溫度條件下保持恆定非常重要。在非恆定VHV及不同溫度條件的情況，PDP、DCR、AP將發生變化，並且在測量中引進系統時序抖動。
有助益的是，突崩二極體配置10監測SPAD 11之過偏壓VEX，並且將其與參考電壓VREF作比較。偏壓VHV始於在特定技術中以SPAD 11之最小崩潰電壓定義之最低可能值。此起始電壓可由SPAD特性分析測量來估測。在每個測量週期中，偏壓VHV提升一預定電壓步級。當第一輸出信號OUT變為邏輯值1時，達到偏壓VHV之目標值。
突崩二極體配置10實現具有過偏參考電壓及主動重設模式之電路實作態樣。當致能信號EN=0時，突崩二極體配置10關閉。當致能信號EN=1時，突崩二極體配置10開啟。SPAD 11使用被動猝滅器13。可在主動或被動重設模式下重設SPAD 11。兩種模式係藉由控制信號A1P0來控制。具有邏輯值1之控制信號A1P0啟動主動重設模式。具有邏輯值0之控制信號A1P0啟動被動重設模式。第2A圖說明被動重設模式。可在第2B及2C圖中展示主動重設模式。
在每個測量週期之前，輸入接腳33處之信號RESET_N將閂鎖比較器12重設。當信號RESET_N=0時，將輸出信號OUT_V與OUT設定為0，並且將閂鎖比 較器12之寄生節點充電至供應電壓VDD。
再一控制信號LO_S封鎖可在致能或重設階段期間觸發閂鎖比較器12之任何光事件。於再一控制信號LO_S=0之這段期間內(請參閱第5C圖)，閂鎖比較器12已為測量做好準備，並且等待光事件以觸發SPAD 11。如果SPAD 11觸發，則來自SPAD 11之電荷開始流經淬滅電路13。由於偏壓VHV=常數，並且SPAD 11上(介於陰極與陽極之間)的電壓因接面電容之放電而滾降，因此SPAD陽極上之電壓將從0升高至VEX。當SPAD 11上之電壓變為等於崩潰電壓VBD時，SPAD 11受到淬滅(電流I=0)。於該時間點，陽極上之電壓變成過電壓VEX，因為VHV=VBD+VEX。
當突崩二極體配置10處於主動重設模式(控制信號A1P0=1)並且再一控制信號LO_S=0時，在光事件之後，SPAD 11將會觸發，並且陽極電壓VAN將在很短之時間期內從0跳變至過電壓VEX。這也會是供數位控制電路18將從陽極到接地38之電流路徑切斷之信號。這會使得陽極寄生電容上之電壓將保持處於過電壓VEX，直到數位控制電路18啟動第2B圖中所示之主動重設開關63、或第2C圖中所示之開關63、65並且將此節點放電至接地38為止。在SPAD 11受到淬滅這段時間內(滯定時間△t3)，陽極上之電壓VAN為過電壓VEX。滯定時間△t3應該長到足以使得閂鎖比較器12有足夠時間進行比較。
當突崩二極體配置10處於被動重設模式 (控制信號A1P0=0)並且再一控制信號LO_S=0、以及SPAD 11受到觸發時，陽極上之電壓VAN將在短時間期內再次從0V跳變至過電壓VEX，然後立即開始滾降。為了在SPAD 11之陽極上提供幾乎平坦之電壓變化，經過被動淬滅電路13的應該是低電流。
SPAD 11之RC常數通常非常小，並且經過數位控制電路18之數位延遲時間△t總是比陽極上之電壓VAN從0V上升至過電壓VEX所需之時間更長。這使得閂鎖比較器12可用在這種組態中。所以，在來自數位控制電路18之比較器致能信號CLK觸發閂鎖比較器12以進行比較之前，陽極上之電壓VAN將達到過偏壓VEX。
在每個測量週期中，只要閂鎖比較器12進行比較，其便保持鎖定，直到重設信號RESET_N=0或致能信號EN=0為止。這意味著任何其它事件都不能改變閂鎖比較器12之狀態，或換句話說，直到測量週期結束，閂鎖比較器12才消耗電力。在每個測量週期開始時，將第一輸出信號OUT與第二輸出信號OUT_V設定為0。在閂鎖比較器12已閂鎖之後，將第二輸出信號OUT_V設定為1。這是測量已完成之資訊。當第二輸出信號OUT_V變為1時，如果節點電壓VAN大於參考電壓(VAN>VREF)，則第一輸出信號OUT已穩定為邏輯值1，或者如果節點電壓VAN小於參考電壓VREF(VAN<VREF)，則其保持處於邏輯值0。在這項具體實施例中，參考電壓VREF等於過電壓VEX之預定值，因此VREF=VEX。過電壓VEX之預定值 通常高於2V，因此，為了產生固定參考電壓VREF，突崩二極體配置10可另外包含穩壓器電路。
第1C圖展示突崩二極體配置10之進一步例示性具體實施例，其為第1A及1B圖中所述具體實施例之進一步發展。突崩二極體配置10包含將第一節點15耦接至第二電壓接端38之分壓器40。分壓器40之分壓器分接頭41係連接至閂鎖比較器12之第一輸入16。分壓器40包含第一與第二分壓器元件42、43。第一分壓器元件42將第一節點15耦接至分壓器分接頭41，而第二分壓器元件43則將分壓器分接頭41耦接至第二電壓接端38。可將第一與第二分壓器元件42、43實現為電阻器。將分壓器40實施為電阻分壓器。突崩二極體配置10可包含與閂鎖比較器12之第二輸入17耦接之能隙電路44。能隙電路44之輸出可直接連接至閂鎖比較器12之第二輸入17。
另外，突崩二極體配置10包含控制電路46，控制電路46具有與數位胞元電路23之第一輸出25耦接之第一輸入47。控制電路46之第二輸入48係耦接至數位胞元電路23之第二輸出26。突崩二極體配置10包含耦接至第一電壓接端14之偏壓產生器49。因此，偏壓產生器49之一側係連接至第一電壓接端14，而另一側係連接至第二電壓接端38。控制電路46之控制輸出50係連接至偏壓產生器49之控制輸入。控制電路46可包含微處理器51及記憶體52。可將控制電路46實現為微控制器。
將數位胞元電路23之第一輸出信號OUT 提供至控制電路46之第一輸入47。在閂鎖比較器12之第一輸入16處之電壓高於閂鎖比較器12之第二輸入17處之電壓、並且比較器致能信號CLK係以第一邏輯值產生的情況下，比較器輸出信號SCO從而還有第一輸出信號OUT僅具有一脈衝。當比較器輸出信號SCO從而還有第一輸出信號OUT未獲得一脈衝時，過電壓VEX之值太小。因此，控制電路46產生控制信號SCV，並且將控制信號SCV提供至偏壓產生器49之控制輸入，使得偏壓VHV提升一預定電壓步級。
在分壓器分接頭41處分接分壓器分接頭電壓VA1。分壓器分接頭電壓VA1是源自於節點電壓VAN之電壓。分壓器分接頭電壓VA1是節點電壓VAN、及第一與第二分壓器元件42、43之電阻值的函數。在第一與第二分壓器元件42、43具有相同電阻值的情況下，分壓器分接頭電壓VA1之值是節點電壓VAN之值的一半。閂鎖比較器12將分壓器分接頭電壓VA1與參考電壓VREF作比較。參考電壓VREF係藉由能隙電路44、或系統或晶片中可用之另一參考電壓來提供。
在一替代、未展示之具體實施例中，將第一與第二分壓器元件42、43實現為電晶體。因此，可將分壓器40實現為電晶體分壓器。分壓器40亦可採用其它方式來實現。
第1D圖展示可在第1C圖所示突崩二極體配置10中分接之信號之進一步例示性具體實施例。第1D 圖與第1B圖相比之差異在於，第1D圖中有展示分壓器分接頭電壓VA1。比較器輸出信號SCO從而還有第一輸出信號OUT是分壓器分接頭電壓VA1與參考電壓VREF之比較的函數。
突崩二極體配置10實施具有能隙參考電壓及主動重設模式之電路。當參考電壓VREF等於能隙電壓VBA時，突崩二極體配置10亦可運作，因此VREF=VBA。對於這種突崩二極體配置10，可設計分壓器40及附加邏輯或軟體支援。舉例而言，如果必須達成過電壓VEX之值=3V，則可開始掃掠偏壓VHV，並且當檢測到第一輸出信號OUT=1時，這可以是以下資訊：SPAD 11之本過偏壓VEX略高於2.4V(VAN近似於2.4V且VA1近似於1.2V)。之後，可啟動支援軟體或數位硬體解決方案，另外使偏壓VHV上升0.6V，以使過電壓VEX達到3V目標值。原則上，可以使用與第1A圖相同之電路，但是當參考電壓VREF=1.2V時，SPAD 11之靈敏度低很多。而且，如果過電壓VEX之預定值是2.4V或更小，則可使用這種拓樸型態而不需要附加邏輯或軟體支援。
第2A圖展示可在第1A及1C圖所示突崩二極體配置10中使用之淬滅電路13之例示性具體實施例。淬滅電路13包含將第一節點15耦接至第二電壓接端38之淬滅電阻器60。淬滅電阻器60之第一接端係耦接至第一節點15，並且淬滅電阻器60之第二接端係耦接至第二電壓接端38。淬滅電阻器60之第一接端可直接且永久地 連接至第一節點15。淬滅電阻器60之第二接端可直接且永久地連接至第二電壓接端38。節點電容器37可將第一節點15耦接至第二電壓接端38。另外，突崩二極體配置10可包含將突崩二極體11之陽極耦接至突崩二極體11之陰極的二極體電容62。二極體電容62可以是突崩二極體11之寄生電容。
將淬滅電路13實施為被動淬滅電路。在第2A圖中，所示為最簡單之被動淬滅電路。在光子事件之前，經過突崩二極體11之電流I為零，節點電壓VAN也是零。在光子事件之後，SPAD 11上之電壓開始滾降，因為二極體電容62開始透過空乏區放電(突崩效應)，並且節點電壓VAN升高。當突崩二極體11上之電壓達到崩潰電壓VBD時，突崩二極體11受到淬滅(經過空乏區之電流為零)，並且節點電壓VAN等於過電壓VEX。這是在非常短之時間期(微微秒範圍)內進行的。在此時點之後，節點電壓VAN開始滾降，並且SPAD 11上之電壓升高(二極體電容62正在充電)。
第2B圖展示淬滅電路13之進一步例示性具體實施例。淬滅電路13另外包含重設開關63及重設電阻器64。重設開關63與重設電阻器64之串聯連接係配置於第一節點15與第二電壓接端38之間。重設開關63可連接至第一節點15，並且重設電阻器64可連接至第二電壓接端34。重設電阻器64之電阻值RA可小於淬滅電阻器60之電阻值RP。舉例而言，RA<<RP或RA‧10<RP。 當使重設開關63設定成處於導通狀態並且在短時間期內將SPAD 11再充電至偏壓VHV(主動重設模式)時，光子事件之後的操作與第2A圖中所示相同，直到第三時間點t3。
在一替代、未展示之具體實施例中，重設開關63係連接至第二電壓接端38，並且重設電阻器64係連接至第一節點15。
第2C圖展示淬滅電路13之進一步例示性具體實施例。淬滅電路13包含淬滅開關65。淬滅電阻器60與淬滅開關65呈串聯配置。因此，滅弧開關65與淬滅電阻器60之串聯連接係配置於第一節點15與第二電壓接端38之間。淬滅開關65可連接至第一節點15，而淬滅電阻器60則可連接至第二電壓接端38。開始時，淬滅開關65處於導通狀態，並且重設開關63處於非導通狀態。在第一時間點t1之事件之後，當節點電壓VAN等於過電壓VEX時，淬滅開關65處於非導通狀態。在第一與第三時間點t1、t3之間，過電壓VEX係儲存於節點電容器37上。節點電容器37可以是介於第一節點15與可以是接地節點之第二電壓接端38之間的寄生電容。或者，可將節點電容器37製作為實體組件或電路元件。在滯定時間△t3之後，淬滅開關65與重設開關63處於導通狀態，並且將SPAD 11再充電至偏壓VHV。
在一替代、未展出之具體實施例中，淬滅開關65係連接至第二電壓接端38，而淬滅電阻器60係連接至第一節點15。
在第2A至2C圖中，以主動與被動重設方法將淬滅電路實現為被動淬滅器。在第2B及2C圖中，將淬滅電路13實現為主動淬滅電路，或實現為具有主動充電模式之被動淬滅電路。
第2D圖展示以時間t為函數之突崩二極體配置10之例示性信號。在第2D圖中，所闡釋的是主動與被動淬滅之時序圖。在第一時間點t1，光子撞擊突崩二極體11，如第2D圖之第一行所示。第2D圖之第二行針對如第2A圖所示實現之淬滅電路13展示節點電壓VAN、第三行針對的是如第2B圖所示實現之淬滅電路13、以及第四行針對的是如第2C圖所示實現之淬滅電路13。
在第一時間點t1之前，節點電壓VAN具有0V之值。在第一時間點t1，當光子撞擊突崩二極體11時，節點電壓VAN快速上升至第一值V1。第一值V1等於過電壓VEX。光子造成突崩二極體11中之電荷載子突崩，並且因而造成流經逆偏突崩二極體11之電流I上升。電流I從第一電壓接端14經過突崩二極體11及淬滅電阻器60流至第二電壓接端38，以及造成淬滅電阻器60處之電壓降上升，並且因而造成節點電壓VAN上升。在一時間點，跨突崩二極體11之電壓降變為小到抑制電荷載子進一步突崩。於此時間點，經過突崩二極體11之電流I變為零。節點電壓VAN因節點電容器37及/或二極體電容62而僅緩慢下降。在第2A圖的情況下，節點電壓VAN之降低僅取決於淬滅電阻器60之電阻值RP。在某時間之後，節點 電壓VAN接近值0V。
在第2B圖的情況下，數位控制電路18產生開關控制信號SW2，並且將其提供至重設開關63，使得在第三時間點t3將重設開關63設定為導通狀態。由於數位控制電路18係於節點輸入19處耦接至第一節點15，因此數位控制電路18接收與突崩二極體11崩潰有關之資訊，並且能夠產生用於重設開關63之開關控制信號SW2。滯定時間△t3係介於第三時間點t3與第一時間點t1之間。在滯定時間△t3期間，第一節點15之放電係藉由淬滅電阻器60來進行。在第三時間點t3之後，第一節點15之放電係藉由淬滅電阻器60與重設電阻器64之並聯電路來進行。因此，節點電壓VAN在第三時間點t3之後快速下降至值0V。
在第2C圖的情況下，第2D圖之最後兩行展示如第2C圖之淬滅電路中所使用之淬滅開關65之開關控制信號SW1、以及重設開關63之開關控制信號SW2。在光子撞擊突崩二極體11之前，將淬滅開關65設定成處於導通狀態，並且將重設開關63設定成處於非導通狀態。在第一時間點t1之後，將淬滅開關65與重設開關63兩者都設定成處於非導通狀態。因此，節點電壓VAN在滯定時間△t3內為恆定，並且具有過電壓VEX之值。在第三時間點t3之後，將淬滅開關65與重設開關63兩者都設定成處於導通狀態。因此，節點電壓VAN快速下降至0V。在某時間(第2D圖中未指出)之後，將重設開關63再次設定成 處於非導通狀態。淬滅開關65維持處於導通狀態。因此，淬滅電路13為光子之下一次撞擊作準備。數位控制電路18產生開關控制信號SW1、SW2。
第3圖展示可在第1A及1C圖所示突崩二極體配置10之具體實施例中使用之閂鎖比較器12之一例示性具體實施例。閂鎖比較器12包含電流源電晶體70、第一輸入電晶體71及第二輸入電晶體72。第一輸入電晶體71具有與閂鎖比較器12之第一輸入16連接之控制接端，而第二輸入電晶體72則具有與閂鎖比較器12之第二輸入17連接之控制接端。電流源電晶體70具有與閂鎖比較器12之致能輸入21連接之控制接端。電流源電晶體70之第一接端係直接連接至第一輸入電晶體71之第一接端、及第二輸入電晶體72之第一接端。電流源電晶體70之第二接端係連接至第二電壓接端38。
閂鎖比較器12包含第一與第二反相器73、74。第一反相器73將供應電壓接端75耦接至第一輸入電晶體71之第二接端。可不將供應電壓接端75連接至第一電壓接端14。相應地，第二反相器74將供應電壓接端75耦接至第二輸入電晶體72之第二接端。第一反相器73包含第一反相器電晶體76及第二反相器電晶體77，而第二反相器74則包含第三反相器電晶體78及第四反相器電晶體79。第一及第三反相器電晶體76、78係連接至供應電壓接端75。第二反相器電晶體77係連接至第一輸入電晶體71之第二接端，而第四反相器電晶體79係連接至第二 輸入電晶體72之第二接端。第一反相器73之輸出係連接至第二反相器74之輸入，而第二反相器74之輸出係連接至第一反相器73之輸入。第一反相器73之輸出係耦接至閂鎖比較器12之比較器輸出24。第二反相器74之輸出係耦接至閂鎖比較器12之再一比較器輸出84。
閂鎖比較器12之第一比較器電容器80將第一反相器73之輸出耦接至第二電壓接端38。相應地，閂鎖比較器12之第二比較器電容器81將第二反相器74之輸出耦接至第二電壓接端38。第一及第二比較器電容器80、81可以是寄生電容。閂鎖比較器12包含將第一反相器73之輸出耦接至供應電壓接端75的第一控制電晶體82。第一控制電晶體82之控制接端係連接至閂鎖比較器12之致能輸入21。此外，閂鎖比較器12包含將第二反相器74之輸出耦接至供應電壓接端75的第二控制電晶體83。第二控制電晶體83之控制接端係連接至閂鎖比較器12之致能輸入21。
可在供應電壓端75處分接供應電壓VDD。供應電壓VDD是定電壓，並且可與偏壓VHV不同。將比較器致能信號CLK提供至電流源電晶體70之控制接端。此外，將比較器致能信號CLK提供至第一及第二控制電晶體82、83之控制接端。
將閂鎖比較器12實現為對稱比較器。閂鎖比較器12係使用金屬氧化物半導體場效電晶體(縮寫為MOSFET)來實施。閂鎖比較器12可不具有雙極電晶體。 將第一與第三反相器電晶體73、74以及第一與第二控制電晶體82、83實現為p通道MOSFET。將第二與第四反相器電晶體77、79、第一與第二輸入電晶體71、72以及電流源電晶體70實現為n通道MOSFET。
在比較器致能信號CLK具有第二邏輯值(這意味著比較器致能信號CLK處低)的情況下，將電流源電晶體70設定成處於非導通狀態，並且將第一與第二控制電晶體82、83設定成處於導通狀態。將輸入接端16、17上之比較器電容器80、81預充電至供應電壓VDD。因此，比較器輸出信號SCO為恆定。比較器輸出信號SCO具有恆定之邏輯值。再一比較器輸出信號SCP具有比較器輸出信號SCO之邏輯值。比較器輸出信號SCO幾乎具有供應電壓VDD之值。
在比較器致能信號CLK具有第一邏輯值(這意味著比較器致能信號CLK變為高)的情況下，將電流源電晶體70設定成處於導通狀態，並且將第一與第二控制電晶體82、83設定成處於非導通狀態。在這種情況下，比較器致能信號CLK具有諸如3V或5V之高電壓值。在這種情況下，將閂鎖比較器12致能，並且比較器輸出信號SCO是提供至閂鎖比較器12之第一與第二輸入16、17之電壓之差值的函數。再一比較器輸出信號SCP參照比較器輸出信號SCO具有反相之邏輯值。
因此，當比較器輸出信號SCP及再一比較器輸出信號SCP具有不同邏輯值時，數位胞元電路23產 生具有邏輯值1之第二輸出信號OUT_V，並且當比較器輸出信號SCP及再一比較器輸出信號SCP具有相同邏輯值時，具有邏輯值0。第二輸出信號OUT_V在比較器輸出信號SCP及再一比較器輸出信號SCP獲得不同邏輯值之時間點之後具有脈衝。
數位胞元電路23可僅根據比較器輸出信號SCP來產生第一輸出信號OUT。第一輸出信號OUT在比較器輸出信號SCP獲得脈衝之時間點之後具有脈衝。舉例而言，第一輸出信號OUT可以是比較器輸出信號SCP之反相。
當比較器致能信號CLK變為高時，如果第一輸入接端16處之電壓例如高於第二輸入接端17處之電壓時，經過第一輸入電晶體71之電流將高於經過第二輸入電晶體72之電流，比較器輸出24上之比較器電容器80將比再一比較器輸出84上之第二比較器電容器81更快放電。這意味著比較器輸出24上之電壓將比再一比較器輸出84上之電壓更快滾降。當比較器輸出24上之電壓等於VDD-Vth時，將會啟動正回授。Vth是p通道MOSFET之閾值電壓之值。當啟動正回授時，第二與第三反相器電晶體77、78將處於導通狀態，而第一與第四反相器電晶體76、79將處於非導通狀態。比較器輸出24將放電至0V，並且再一比較器輸出84將在非常短之時間期內再充電至供應電壓VDD。再一比較器輸出84將保持處於邏輯高(即供應電壓VDD)，而比較器輸出24將保持處於邏輯低(0V)， 直到或只要比較器致能信號CLK保持高。
將閂鎖比較器12實現為單尾動態比較器。
或者，閂鎖比較器12可使用雙尾或其它拓樸型態，而不是單尾動態比較器。或者，可將閂鎖比較器12實施為前置放大器與位於輸出處之閂鎖結構的組合。
在一替代、未展示之具體實施例中，閂鎖比較器12可包含將第一反相器73之輸出耦接至比較器輸出24的反相器。閂鎖比較器12可包含將第二反相器74之輸出耦接至再一比較器輸出84的反相器。
第4圖展示可用於實現第1A及1C圖所示突崩二極體配置10之數位控制電路18之一例示性具體實施例。數位控制電路18包含反相器90，反相器90具有與數位控制電路18之節點輸入19連接之輸入。此外，數位控制電路18包含邏輯電路91，邏輯電路91係在其輸入側耦接至反相器90之輸出。另外，數位控制電路18包含正反器92，正反器92係在其輸出側耦接至數位控制電路18之致能輸出20。可將正反器92實施為D正反器。因此，舉例而言，正反器92之Q輸出係連接至致能輸出20。反相器90之輸出係經由邏輯電路91耦接至正反器92之觸發輸入93。供應電壓接端75係連接至正反器92之再一輸入。可將供應電壓接端75連接至正反器92之D接端。
數位控制電路18之第一控制輸入28係連接至正反器92之附加輸入。可將該附加輸入實現為清除輸入。邏輯電路91係在其輸入側連接至數位控制電路18之 第二與第三控制輸入29、30。邏輯電路91包含第一與第二反或閘95、96，各具有與反相器90之輸出連接之輸入。第一反或閘95之再一輸入係連接至第二控制輸入29。第二反或閘96之再一輸入係經由邏輯電路91之再一反相器97耦接至第二控制輸入29。第一與第二反或閘95、96之輸出係連接至邏輯電路91之再一電路閘98之兩個輸入。再一電路閘98可以是或閘。再一電路閘98之第三輸入係連接至第三控制輸入30。再一電路閘98之輸出係連接至正反器92之輸入93。再一電路閘98可藉由再一反或閘後接再一反相器來實施。
另外，數位控制電路18包含延遲電路99，延遲電路99係在其輸入側連接至反相器90之輸出。此外，延遲電路99係在其輸出側連接至淬滅電路13。舉例而言，可將延遲電路99連接至重設開關63之控制接端。延遲電路99具有連接至第二控制輸入29之再一控制輸入。藉由延遲電路99所產生之控制信號AR是控制信號A1P0、及反相器90之輸出信號的函數。控制信號AR可以是第2B圖所示之開關控制信號SW2。延遲電路99實現滯定時間△t3。該滯定時間之值△t3屬於可編程。
在光子撞擊突崩二極體11的情況下，節點電壓VAN從0V上升至更高值。因此，反相器90處之輸出信號從高值切換至0V，亦即從邏輯值1切換至邏輯值0。邏輯電路91產生延遲。邏輯電路91之輸出信號亦從一個邏輯值切換至另一邏輯值，例如從第一時間點t1之前的邏 輯值0切換至第一時間點t1之後的邏輯值1。將邏輯電路91之輸出信號提供至正反器92之輸入93。正反器92產生比較器致能信號CLK。因此，數位控制電路18產生具有數位延遲時間△t之比較器致能信號CLK，作為對提供至突崩二極體11之光子的響應。
當節點電壓VAN之上升高於預定閾值時，僅產生比較器致能信號CLK之脈衝。該預定閾值是反相器90之閾值。有助益的是，節點電壓VAN中之雜訊未觸發比較器致能信號CLK之脈衝。
在數位控制電路18中，於測量週期開始時，將D正反器92之輸出重設為零(比較器致能信號CLK=0)。
在主動重設模式下，將信號A1P0設定為高。這意味著正反器92可透過再一電路閘98藉由再一控制信號LO_S來觸發、或透過包含反相器90、反或閘96及再一電路閘98之邏輯閘藉由節點電壓VAN來觸發。於再一控制信號LO_S處低時之測量週期內，如果光子撞擊SPAD 11，則節點電壓VAN將變高。反相器90之輸出將會處低。反或閘96之輸出將變高，並且在通過再一電路閘98之後，觸發將變高，而比較器致能信號CLK也將變高。
如果測量週期內沒有事件(節點電壓VAN始終處低)，則當再一控制信號LO_S在測量週期結束而變回高狀態時，會將比較器致能信號CLK設定為高。
在被動重設模式下，將信號A1P0設定為零。 現在，正反器92可藉由透過再一電路閘98輸入之再一控制信號LO_S來觸發，或透過邏輯閘90、95、98藉由節點電壓VAN來觸發。該程序與在主動重設模式下相同。
控制信號AR進入主動/被動淬滅電路13。如果信號A1P0處高，則在事件之後，可編程滯定時間塊將啟動控制信號AR，控制信號AR將重設開關63設定成處於第2C圖中之導通狀態。
或者，邏輯電路91之再一電路閘98是及閘，而不是或閘。
或者，邏輯電路91可使用及閘與反相器、或反或閘、反及閘與反相器之組合來實現。
第5A圖展示上述突崩二極體配置10之具體實施例之信號之一例示性具體實施例。將該等信號展示為時間t之函數。重設信號RESET_N之負脈衝啟始測量週期。再一控制信號LO_S亦展示在重設信號RESET_N之脈衝之後才開始、並且在測量週期結束時便結束之負脈衝。
如第5A圖所示，測量週期程序包含：
- 致能信號EN應該是1。
- 當重設信號RESET_N=0時，將閂鎖比較器12之輸出設定為00狀態。此外，第一輸出信號OUT=0，並且第二輸出信號OUT_V=0。
- 當再一控制信號LO_S變為邏輯0時，閂鎖比較器12已為比較做好準備。當SPAD 11觸發時，第二輸出信號OUT_V變為邏輯1，並且可結束測量週期(LO_S回到 1)。
- 如果第一輸出信號OUT為0，則使偏壓VHV升高，並且進行再一測量週期。
- 如果第一輸出信號OUT為1，則停止測量(致能信號EN變為0)。
第5B圖展示突崩二極體配置10之信號之進一步例示性具體實施例，其為上述信號之具體實施例之進一步發展。第5B圖中所示為第一與第二測量週期。第一與第二測量週期各始於重設信號RESET_N之負脈衝，並且隨著再一控制信號LO_S之升高而停止。標記為1之第一光子不提供任何信號，因為突崩二極體配置10未遭由致能信號EN致能。標記為2之第二光子造成節點電壓VAN及電流消耗ICO升高。然而，由於第二光子在任何測量週期之外撞擊突崩二極體11，因此第一與第二輸出信號OUT、OUT_V未展示脈衝。閂鎖比較器12未在第二光子處促成電流消耗ICO。
第三光子在第一測量週期內撞擊突崩二極體11，並且造成節點電壓VAN及電流消耗ICO上升，還觸發第二輸出信號OUT_V中之脈衝。由於閂鎖比較器12及SPAD 11消耗電流，因此由第三光子所造成之電流消耗ICO高於由第二光子所造成之電流消耗ICO。由於節點電壓VAN之值小於參考電壓VREF之值，因此未展示之比較器輸出電壓SCO、及數位胞元電路23之第一輸出電壓OUT未展示脈衝。
在第二測量週期內，第四光子撞擊突崩二極體11，在第一與第二輸出信號OUT、OUT_V中產生脈衝。由於節點電壓VAN具有高於參考電壓VREF之值，因此輸出信號OUT中產生脈衝。在第一測量週期結束之後且在第二測量週期開始之前，偏壓VHV提升一預定電壓步級。控制電路46可在記憶體52中儲存與偏壓VHV有關之資訊。因此，突崩二極體配置10可將偏壓VHV之值用於測量階段中之測量，其中此值是在校準階段中使用一連串測量循環來判定，第1B、1D及5A至5C圖中有描述。校準階段之後是測量階段。
在第5B圖中，所示為主動重設模式下之時序圖。
- 光子1：當致能信號EN=0時，突崩二極體配置10關閉，SPAD 11不發射。
- 光子2：突崩二極體11因為致能信號EN=1而發射，但閂鎖比較器12因為再一控制信號LO_S=1而未觸發。在此時間內，重設信號RESET_N變為0，將比較器輸出信號SCO、第一輸出信號OUT及第二輸出信號OUT_V設定為零。電流消耗ICO僅來自SPAD觸發。
- 光子3：在由數位控制電路18所定義之滯定時間△t3內，SPAD 11已發射，而節點電壓VAN受到凍結(主動重設模式)。當閂鎖比較器12閂鎖時，第二輸出信號OUT_V變為1，並且其保持1直到重設信號RESET_N再次變為0為止。當檢測到第二輸出信號OUT_V時，可以讀取第 一輸出信號OUT之值。因為第一輸出信號OUT=0(VAN<VREF)，進行另一測量週期。與光子2的情況相比，電流消耗ICO現在更高，因為閂鎖比較器12現在也消耗電力。
- 光子4：偏壓VHV已在兩個測量週期之間升高。在第二測量週期之後，第一輸出信號OUT=1，這意味著過電壓VHV之現值對於所欲過偏壓而言足夠高。在此之後，可關閉突崩二極體配置10(致能信號EN=0)，直到下一次想要再次重新校準VHV電壓時為止。
第5C圖展示突崩二極體配置10之信號以時間t為函數之進一步例示性具體實施例，其為上述信號之具體實施例之進一步發展。如第5C圖所示，突崩二極體配置10之校準階段包含一連串測量週期。此模擬中假定光子型樣具有規則性。偏壓VHV始於低電壓值，例如0V。在區域1處，偏壓VHV之值處低，使得節點電壓VAN維持處於0，或僅在光子之撞擊之後才展示小值。在區域1中，節點電壓VAN具有使得數位控制電路18之反相器90未改變其輸出值的低值。因此，第二輸出信號OUT_V僅展示由再一控制信號LO_S之脈衝所引起之短脈衝。在第二輸出信號OUT_V之各脈衝之後，偏壓VHV之值升高。
在區域2中，偏壓VHV之值高於區域1中之值。在區域2中，節點電壓VAN足以在突崩二極體11上之光子之撞擊之後改變反相器90之輸出處之信號。因此，與區域1相比，第二輸出信號OUT_V具有更長之脈衝。 由於節點電壓VAN仍小於參考電壓VREF，因此數位胞元電路23未產生第一輸出信號OUT之脈衝。然而，在測量週期每次結束後，偏壓VHV都步級升高。
在區域3中，節點電壓VAN具有使得節點電壓VAN高於參考電壓VREF之高值，並且從而產生未展示之比較器輸出信號SCO中之脈衝、及第一輸出信號OUT中之脈衝。因此，在第一輸出信號OUT之脈衝之後，偏壓VHV保持恆定並且不會進一步升高。
在第5C圖中，所示為測量或校準演算法。偏壓VHV始於低值。此值可以是SPAD 11可具有之崩潰電壓之最低可能值。或者，此值為0V。偏壓VHV始於預定低值，並且在各測量週期之後提升一恆定步級值，除非檢測到第一輸出信號OUT之脈衝。在第一輸出信號OUT之脈衝的情況下，偏壓VHV停止升高。結束校準階段。
區域1：偏壓VHV可小於或高於崩潰電壓VBD(VHV<VBD或VHV>VBD)；然而，節點電壓VAN未高到足以觸發數位控制電路18。因此，閂鎖比較器12將在測量週期結束時(當再一控制信號LO_S再次變高時)觸發。第二輸出信號OUT_V將處高，而第一輸出信號OUT將處低。於再一重設信號RESET=0之時間內，偏壓VHV提升一個電壓步級。再一重設信號RESET可等於重設信號RESET_N。
區域2：節點電壓VAN高到足以觸發數位控制電路18，只要第一光子撞擊SPAD 11，閂鎖比較器12 便會觸發。第二輸出信號OUT_V將處高，而第一輸出信號OUT將處低。於再一重設信號RESET=0之時間內，偏壓VHV提升一個電壓步級。
區域3：VHV>VBD+VEX，比較器輸出信號SCO、及數位胞元電路23之輸出信號OUT_V與OUT都將處高。這將是偏壓VHV之最佳值。因此，校準階段停止，並且測量階段可使用具有校準階段中所判定值之偏壓VHV來開始。
有助益的是，突崩二極體配置10僅包含一個比較器。突崩二極體配置10可以沒有第二比較器。突崩二極體配置10恰好使用一個參考電壓。參考電壓VREF可藉由參考電路產生器(第1A圖中未展示)來提供。或者，更多參考電壓可存在有一些可編程能力。因此，可在不同參考電壓之間作選擇。
或者，突崩二極體配置10可包含第二比較器。
有助益的是，突崩二極體配置10不具有靜態功耗，因為比較器係實施為閂鎖比較器12。突崩二極體配置10沒有數位類比轉換器。可使用能隙基準44。突崩二極體配置10可以沒有數位濾波器。突崩二極體配置10實現主動與被動重設電路功能。
第6圖展示突崩二極體配置10之進一步例示性具體實施例，其為以上所示具體實施例之進一步發展。突崩二極體配置10包含閂鎖比較器12及至少一個第二閂 鎖比較器100。第二閂鎖比較器100包含耦接至第一節點15之第一輸入101。第二閂鎖比較器100之第一輸入101可直接且永久地連接至第一節點15。此外，第二閂鎖比較器100包含第二輸入102。可將第一輸入101實現為非反相輸入，並且可將第二閂鎖比較器100之第二輸入102實現為反相輸入(反之亦然)。閂鎖比較器12及第二閂鎖比較器100可形成視窗比較器。閂鎖比較器12可稱為第一閂鎖比較器。數位胞元電路23可稱為第一數位胞元電路。可將第二閂鎖比較器100實現為例如閂鎖比較器12。
突崩二極體配置10包含第二數位胞元電路103，第二數位胞元電路103具有與第二閂鎖比較器100之比較器輸出耦接之第一輸入。第二數位胞元電路103之第一輸入可直接且永久地連接至第二閂鎖比較器100之比較器輸出。第二數位胞元電路103可具有與第二閂鎖比較器103之再一比較器輸出耦接之第二輸入。第二數位胞元電路103之第二輸入可直接且永久地連接至第二閂鎖比較器100之再一比較器輸出。可將第二數位胞元電路103實施為例如數位胞元電路23。第二數位胞元電路103具有第一輸出。此外，第二數位胞元電路103可具有第二輸出及控制輸入。
數位控制電路18之致能輸出20可連接至第二閂鎖比較器100之致能輸入。突崩二極體配置10之第一接端33可連接至第二數位胞元電路103之未展示之控制輸入。
突崩二極體配置10包含數目為N之閂鎖比較器12、100、104。數目N可任選地為一、二或大於二。在第6圖所示之實施例中，數目N等於三。因此，突崩二極體配置10包含第N閂鎖比較器104。將第N閂鎖比較器104實現為例如閂鎖比較器12。數目為N之閂鎖比較器12、100、104各包含耦接至第一節點15之第一輸入16、101、105。數目為N之閂鎖比較器12、100、104之第一輸入16、101、105可直接且永久地連接至第一節點15。此外，數目為N之閂鎖比較器12、100、104各包含第二輸入17、102、106。可將第一輸入16、101、105實現為非反相輸入，並且可將數目為N之閂鎖比較器12、100、104之第二輸入17、102、106實現為反相輸入(反之亦然)。
數位控制電路18之致能輸出20可連接至數目為N之閂鎖比較器12、100、104其中各者之致能輸入。
突崩二極體配置10包含數目為N之數位胞元電路23、103、107。因此，突崩二極體配置10包含第N數位胞元電路107，第N數位胞元電路107具有與第N閂鎖比較器104之比較器輸出耦接之第一輸入。第N數位胞元電路107之第一輸入可直接且永久地連接至第N閂鎖比較器104之比較器輸出。第N數位胞元電路107可具有與第N閂鎖比較器104之再一比較器輸出耦接之第二輸入。第N數位胞元電路107之第二輸入可直接且永久地連接至第N閂鎖比較器104之再一比較器輸出。
將節點電壓VAN施加至第二閂鎖比較器100之第一輸入101。將第二參考電壓VREF2提供至第二閂鎖比較器100之第二輸入102。第二參考電壓VREF2有別於參考電壓VREF。參考電壓VREF可稱為第一參考電壓。將節點電壓VAN施加至數目為N之閂鎖比較器12、100、104的各者之第一輸入16、101、105。將第N參考電壓VREFN提供至第N閂鎖比較器104之第二輸入106。將數目為N之參考電壓VREF、VREF2、VREFN提供至數目為N之閂鎖比較器12、100、104之第二輸入17、102、106。數目為N之參考電壓VREF、VREF2、VREFN彼此不同。
第二閂鎖比較器100根據在第一輸入101處分接之電壓與在第二閂鎖比較器100之第二輸入102處分接之電壓之比較，而在比較器輸出處產生第二比較器輸出信號SCO2。因此，第二比較器輸出信號SCO2是節點電壓VAN與第二參考電壓VREF2之比較的函數。第二閂鎖比較器100根據在第一輸入101處分接之電壓與在第二閂鎖比較器100之第二輸入102處分接之電壓之比較，而於再一比較器輸出處產生第二再一比較器輸出信號SCP2。因此，第二再一比較器輸出信號SCP2是節點電壓VAN與第二參考電壓VREF2之比較的函數。
第二參考電壓VREF2可高於參考電壓VREF。在光子撞擊突崩二極體11的情況下，閂鎖比較器12及第二閂鎖比較器100將陽極電壓VAN與參考電壓 VREF及第二參考電壓VREF2作比較。陽極偏壓VAN之所欲或預定值可超出以下範圍：VREF<VAN<VREF2
在陽極電壓VAN處於此範圍內的情況下，VREF<VAN<VREF2，偏壓VHV保持恆定。在陽極電壓VAN大於第二參考電壓VREF2的情況下，偏壓VHV降低。在陽極電壓VAN低於參考電壓VREF的情況下，偏壓VHV升高。
在光子擊中突崩二極體11的情況下，節點電壓VAN等於過偏壓VEX。因此，在光子撞擊突崩二極體11的情況下，閂鎖比較器12及第二閂鎖比較器100將過偏壓VEX與參考電壓VREF及第二參考電壓VREF2作比較。過偏壓VEX之所欲或預定值可超出以下範圍：VREF<VEX<VREF2
在所測量過偏壓VEX處於此範圍內的情況下，VREF<VEX<VREF2，偏壓VHV保持恆定。在所測量過偏壓VEX大於第二參考電壓VREF2的情況下，偏壓VHV降低。在所測量過偏壓VEX低於參考電壓VREF的情況下，偏壓VHV升高。參考電壓VREF與第二參考電壓VREF2為過偏壓VEX之所欲或預定值定義視窗。突崩二極體配置10使用一個視窗分別監測陽極電壓VAN及過偏壓VEX。
經由致能輸出20將比較器致能信號CLK從數位控制電路18提供至第二閂鎖比較器100之致能輸入。 將第二比較器輸出信號SCO2提供至第二數位胞元電路103之第一輸入。第二數位胞元電路103在第一輸出處產生第一輸出信號OUT2。第一輸出信號OUT2是第二比較器輸出信號SCO2之函數。在第二數位胞元電路103之第二輸出處產生第二輸出信號OUT_V2。第二輸出信號OUT_V2指出光子之有效撞擊，例如測量週期內突崩二極體11上光子之撞擊。第二輸出信號OUT_V2可獨立於第二比較器輸出信號SCO2。
將第二再一比較器輸出信號SCP2提供至第二數位胞元電路103之第二輸入。第二數位胞元電路103根據第二比較器輸出信號SCO2及第二再一比較器輸出信號SCP2判定第一與第二輸出信號OUT2、OUT_V2之值。
在第二時間點t2(如第1B圖所示)之後，第二閂鎖比較器100產生第二比較器輸出信號SCO2，並且將其提供至第二數位胞元電路103。第二數位胞元電路103在節點電壓VAN高於第二參考電壓VREF2的情況下，產生具有第一邏輯值之第一輸出信號OUT2，該第一邏輯值例如為值1。類似的是，第二數位胞元電路103在節點電壓VAN小於第二參考電壓VREF2的情況下，產生具有第二邏輯值之第一輸出信號OUT2，該第二邏輯值例如為值0。
諸如第N閂鎖比較器104之再一閂鎖比較器之操作例如為閂鎖比較器12及第二閂鎖比較器100之操作。諸如第N數位胞元電路107之再一數位胞元電路之操 作例如為數位胞元電路2及第二數位胞元電路103之操作。
有助益的是，突崩二極體配置10監測SPAD 11之過偏壓VEX，並且將其與參考電壓VREF作比較，與第二參考電壓VREF2作比較，以及任選地與諸如第N參考電壓VREFN之再一參考電壓作比較。將突崩二極體配置10組配成用來使用視窗方法設定偏壓VHV。當數目N大於二時，可使用多於一個視窗來監測陽極電壓VAN。
第1C圖所示之突崩二極體配置10還可包含數目為N之閂鎖比較器12、100、104、以及數目為N之數位胞元電路23、103、107，其中N大於一。
大體上，「耦接」一詞可藉由「連接」、「直接連接」或「直接且永久地連接」來取代。「連接」一詞可藉由「耦接」、「直接連接」或「直接且永久地連接」來取代。
10‧‧‧突崩二極體配置
11‧‧‧突崩二極體
12‧‧‧閂鎖比較器
13‧‧‧淬滅電路
14‧‧‧第一電壓接端
15‧‧‧第一節點
16‧‧‧第一輸入
17‧‧‧第二輸入
18‧‧‧數位控制電路
19‧‧‧節點輸入
20‧‧‧致能輸出
21‧‧‧致能輸入
22‧‧‧控制輸出
23‧‧‧數位胞元電路
24‧‧‧比較器輸出
25‧‧‧第一輸出
26‧‧‧第二輸出
27至30‧‧‧控制輸入
33至36‧‧‧接端
37‧‧‧節點電容器
38‧‧‧第二電壓接端
A1P0‧‧‧控制信號
CLK‧‧‧比較器致能信號
EN‧‧‧致能信號
LO_S‧‧‧再一控制信號
OUT‧‧‧第一輸出信號
OUT_V‧‧‧第二輸出信號
RESET_N‧‧‧重設信號
SCO‧‧‧比較器輸出信號
SCP‧‧‧再一比較器輸出信號
VAN‧‧‧節點電壓
VHV‧‧‧偏壓
VREF‧‧‧參考電壓

Claims (14)

  1. 一種突崩二極體配置，其包含：突崩二極體(11)，其具有連接至第一節點(15)之陽極、及連接至第一電壓接端(14)之陰極，閂鎖比較器(12)，其具有連接至該第一節點(15)之第一輸入(16)、用於接收參考電壓(VREF)之第二輸入(17)、及用於接收比較器致能信號(CLK)之致能輸入(21)，連接至該第一節點(15)之淬滅電路(13)，以及數位控制電路(18)，該數位控制電路具有：節點輸入(19)，連接至該第一節點(15)，以及致能輸出(20)，與該閂鎖比較器(12)之致能輸入(21)連接。
  2. 如申請專利範圍第1項所述之突崩二極體配置，其中，該數位控制電路(18)係組配成用來根據在該第一節點(15)處分接之節點電壓(VAN)來產生該比較器致能信號(CLK)。
  3. 如申請專利範圍第1或2項所述之突崩二極體配置，其中，該數位控制電路(18)包含反相器(90)，該反相器具有耦接至該節點輸入(19)之輸入、及耦接至該致能輸出(20)之輸出。
  4. 如申請專利範圍第3項所述之突崩二極體配置，其中，該數位控制電路(18)包含正反器(92)，該正反器具有耦接至該反相器(90)之輸出之輸入、及耦接至該致能輸出(20)之輸出。
  5. 如申請專利範圍第1或2項所述之突崩二極體配置，其包含將該第一節點(15)耦接至第二電壓接端(38)之分壓器(40)，其中，該分壓器(40)之分壓器分接頭(41)係耦接至該閂鎖比較器(12)之該第一輸入(16)。
  6. 如申請專利範圍第1或2項所述之突崩二極體配置，其中，該閂鎖比較器(12)係組配成用來在該比較器致能信號(CLK)為第一邏輯值的情況下，根據該閂鎖比較器(12)之該第一與該第二輸入(16、17)處電壓之比較來產生比較器輸出信號(SC0)，以及用來在該比較器致能信號(CLK)為第二邏輯值的情況下，產生具有恆定值之該比較器輸出信號(SCO)。
  7. 如申請專利範圍第1或2項所述之突崩二極體配置，其中，該閂鎖比較器(12)包含：第一輸入電晶體(71)，其具有與該閂鎖比較器(12)之該第一輸入(16)耦接之控制接端，第二輸入電晶體(72)，其具有與該閂鎖比較器(12)之該第二輸入(17)耦接之控制接端，以及電流源電晶體(70)，其具有與該閂鎖比較器(12)之該致能輸入(21)耦接之控制接端，並且具有與該第一輸入電晶體(71)之第一接端及該第二輸入電晶體(72)之第一接端耦接之第一接端。
  8. 如申請專利範圍第1或2項所述之突崩二極體配置，其中，該閂鎖比較器(12)包含第一控制電晶體(82)，該第一控制電晶體具有與該閂鎖比較器(12)之該致能輸 入(21)耦接之控制接端、及與該閂鎖比較器(12)之比較器輸出(24)耦接之第一接端。
  9. 如申請專利範圍第1或2項所述之突崩二極體配置，其包含：偏壓產生器(49)，耦接至該第一電壓接端(14)，以及控制電路(46)，其具有與該閂鎖比較器(12)之比較器輸出(24)耦接之第一輸入(47)、及與該偏壓產生器(49)之控制輸入耦接之控制輸出(50)。
  10. 如申請專利範圍第9項所述之突崩二極體配置，其中，該偏壓產生器(49)及該控制電路(46)係組配成用來在該閂鎖比較器(12)之比較器輸出信號(SCO)指出該閂鎖比較器(12)之該第一輸入(16)處之電壓小於該參考電壓(VREF)的情況下，提升由該偏壓產生器(49)所產生之偏壓(VHV)。
  11. 如申請專利範圍第9項所述之突崩二極體配置，其包含數位胞元電路(23)，該數位胞元電路具有與該閂鎖比較器(12)之該比較器輸出(24)耦接之第一輸入、及與該控制電路(46)之該第一輸入(47)耦接之第一輸出(25)，其中，該數位胞元電路(23)係組配成用來根據該比較器輸出信號(SCO)產生第一輸出信號(OUT)、及用來將該第一輸出信號(OUT)提供至該控制電路(46)之該第一輸入(47)。
  12. 如申請專利範圍第1或2項所述之突崩二極體配置， 其中，該淬滅電路(13)包含耦接至該第一節點(15)並耦接至第二電壓接端(38)之淬滅電阻器(60)。
  13. 一種用於控制突崩二極體配置之方法，其包含：在經由突崩二極體(11)耦接至第一電壓接端(14)、並經由淬滅電路(13)耦接至第二電壓接端(38)之第一節點(15)處產生節點電壓(VAN)，將該節點電壓(VAN)或源自於該節點電壓(VAN)之電壓提供至閂鎖比較器(12)之第一輸入(16)，將參考電壓(VREF)提供至該閂鎖比較器(12)之第二輸入(17)，將比較器致能信號(CLK)提供至該閂鎖比較器(12)之致能輸入(21)，以及根據該閂鎖比較器(12)之該第一與該第二輸入(16、17)處之電壓、及該比較器致能信號(CLK)來產生比較器輸出信號(SCO)，其中，該節點電壓(VAN)是提供至數位控制電路(18)之節點輸入(19)，並且該數位控制電路(18)根據該節點電壓(VAN)產生該比較器致能信號(CLK)。
  14. 如申請專利範圍第13項所述之方法，其中，該閂鎖比較器(12)在該比較器致能信號(CLK)為第一邏輯值的情況下，根據該閂鎖比較器(12)之該第一與該第二輸入(16、17)處電壓之比較來產生該比較器輸出信號(SCO)，以及在該比較器致能信號(CLK)為第二邏輯值的情況下，產生具有恆定值之該比較器輸出信號(SCO)。
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