TWI767583B - 多輸出之單級閘極驅動電路與閘極驅動裝置 - Google Patents
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Abstract
一種多輸出之單級閘極驅動電路包括第一自舉電路、第一預充電電路、第一輸出控制電路、第二自舉電路、第二預充電電路與第二輸出控制電路。第一預充電電路在第一時間將第一節點預充電至第一電壓，第一自舉電路在第二時間將第一節點由第一電壓抬升至第二電壓，第一輸出控制電路在第三時間將第一節點由第二電壓抬升至第三電壓。第二預充電電路在第二時間將第二節點預充電至第四電壓，第二自舉電路在第三時間將第二節點由第四電壓抬升至第五電壓，第二輸出控制電路在第四時間將第二節點由第五電壓抬升至第六電壓。
Description
本發明是關於一種多輸出之單級閘極驅動電路，且特別是關於一種顯示裝置的多輸出之單級閘極驅動電路與閘極驅動裝置。
薄膜電晶體液晶顯示器(Thin Film Transistor Liquid Crystal Displays，TFT-LCDs)已成為現代顯示科技產品的主流，應用於手機上，有輕巧、方便攜帶等特點，而近年來對於中大尺寸的電視或是螢幕面板也逐漸提升。相對於多晶矽薄膜電晶體(Poly-Si TFT)而言，使用非晶矽薄膜電晶體(a-Si TFT)所製作的顯示器能夠降低生產成本，且能夠在低溫下製作在大面積的玻璃基板上，其製程步驟簡單、均勻性好且能提高生產速率。
近年來隨著系統整合式玻璃面板(System-on-Glass，SOG)的提出，近來許多產品將顯示器驅動電路中的閘極掃描驅動電路(Gate driver)整合於玻璃基板上，即為GOA(Gate Driver on Array)電路。使用GOA電路進行掃描具有諸多優勢，和以往的閘極積體電路(Gate IC)相比，在高解析度的產品中，除了可以減少顯示器邊框的面積以達成窄邊框的要求符合市場需求，而減少閘極掃描驅動積體電路(Integrated Circuit，IC)的使用，可以降低購買IC成本提升市場競爭力，更可以避免玻璃與IC貼合時連接線的問題，用以提升產品良率。目前不論是在手機、筆記型電腦、電視…等顯示器中已被廣泛運用，隨著技術的發展，更可以使用在高解析度的顯示器上。
隨著面板產業的發展，市場對於窄邊框的要求逐漸提升，不論是在小尺寸的手機或是中大尺寸的車載面板與電視等等，若能透過採用若干機制將GOA所使用之電晶體顆數減少以節省佈局面積，不但對製造上有更佳的成本優勢，也能使產品在規格與價格上更具競爭力。
為使產品能夠達到更高的顯示水準，高解析度的面板逐漸被推出，在偵數固定的情況下每條掃描線所能使用的時間與解析度成比例減少，再加上高低溫與長時間操作的需求，在GOA電路的設計上勢必更加的嚴謹。而非晶矽(a-Si)的載子遷移率(mobility)相對較低，如何提升閘極驅動電路的驅動能力，同時還能夠通過在高溫(例如是攝氏85度)時的壓力測試也是需要考量的信賴性目標。
為了降低製造成本及達到更精簡的顯示器，設計出符合中型尺寸面板之GOA。並且能夠經過產品可靠度的驗證，測試產品穩定性。如何設計出具有較小的佈局面積以及對極端溫度具有高信賴性的閘極驅動電路，是目前閘極驅動電路的開發重點之一。
本發明之目的在於提出一種多輸出之單級閘極驅動電路，包括第一自舉電路、第一預充電電路、第一輸出控制電路、第二自舉電路、第二預充電電路與第二輸出控制電路。第一預充電電路透過第一節點連接第一自舉電路。第一預充電電路在第一時間將第一節點預充電至第一電壓，第一自舉電路在第二時間將第一節點由第一電壓抬升至第二電壓。第一輸出控制電路透過第一節點連接第一自舉電路與第一預充電電路。第一輸出控制電路在第三時間將第一節點由第二電壓抬升至第三電壓。第二自舉電路連接第一輸出控制電路。第二預充電電路透過第二節點連接第二自舉電路，第二預充電電路在第二時間將第二節點預充電至第四電壓，第二自舉電路在第三時間將第二節點由第四電壓抬升至第五電壓。第二輸出控制電路透過第二節點連接第二自舉電路與第二預充電電路。第二輸出控制電路在第四時間將第二節點由第五電壓抬升至第六電壓。
在一些實施例中，上述第一預充電電路包括第一電晶體，第一電晶體的第一端連接第一節點，第一電晶體的第二端接收系統高電壓。
在一些實施例中，上述多輸出之單級閘極驅動電路更包括放電電路，放電電路包括第二電晶體，第二電晶體的第一端連接第一節點，第二電晶體的第二端接收第一系統低電壓。
在一些實施例中，上述第一輸出控制電路包括第三電晶體，第三電晶體的控制端連接第一節點且第三電晶體的第一端接收第一時脈訊號，使得第三電晶體的第二端產生第一閘極驅動訊號。
在一些實施例中，上述第一自舉電路由第一自舉電容與第四電晶體所組成，第一自舉電容的第一端連接第一節點，第一自舉電容的第二端連接第四電晶體的第一端。
在一些實施例中，上述第二自舉電路由第二自舉電容與第五電晶體所組成，第二自舉電容的第一端連接第二節點，第二自舉電容的第二端連接第五電晶體的第一端，第五電晶體的第二端連接第三電晶體的第二端以接收第一閘極驅動訊號。
在一些實施例中，上述第二預充電電路包括第六電晶體，第六電晶體的第一端連接第二節點，第六電晶體的第二端接收系統高電壓。
在一些實施例中，上述第一輸出控制電路包括第七電晶體，第七電晶體的控制端連接第二節點且第七電晶體的第一端接收第二時脈訊號，使得第七電晶體的第二端產生第二閘極驅動訊號。
在一些實施例中，上述多輸出之單級閘極驅動電路更包括第一抗雜訊電路，第一抗雜訊電路包括第八電晶體與第九電晶體，第八電晶體的第一端與第九電晶體的第一端連接第一節點，第八電晶體的第二端與第九電晶體的第二端接收第一系統低電壓，第八電晶體的控制端連接第三節點，第九電晶體的控制端連接第四節點。
在一些實施例中，上述多輸出之單級閘極驅動電路更包括第二抗雜訊電路，第二抗雜訊電路包括第十電晶體與第十一電晶體，第十電晶體的第一端與第十一電晶體的第一端連接第三電晶體的第二端，第十電晶體的第二端與第十一電晶體的第二端接收第一系統低電壓，第十電晶體的控制端連接第三節點，第十一電晶體的控制端連接第四節點。
在一些實施例中，上述多輸出之單級閘極驅動電路更包括第三抗雜訊電路，第三抗雜訊電路包括第十二電晶體，第十二電晶體的第一端連接第二節點，第十二電晶體的第二端接收第一系統低電壓，第十二電晶體的控制端連接第三節點。
在一些實施例中，上述多輸出之單級閘極驅動電路更包括第四抗雜訊電路，第四抗雜訊電路包括第十三電晶體與第十四電晶體，第十三電晶體的第一端與第十四電晶體的第一端連接第七電晶體的第二端，第十三電晶體的第二端與第十四電晶體的第二端接收第一系統低電壓，第十三電晶體的控制端連接第三節點，第十四電晶體的控制端連接第四節點。
在一些實施例中，上述多輸出之單級閘極驅動電路更包括第一負偏壓補償電路，第一負偏壓補償電路包括第十五電晶體、第十六電晶體與第十七電晶體，第十五電晶體的第一端與控制端接收第一時脈訊號，第十五電晶體的第二端、第十六電晶體的第一端與第十七電晶體的第一端連接第三節點，第十六電晶體的控制端接收第三時脈訊號，第十七電晶體的控制端連接第一節點，第十六電晶體的第二端與第十七電晶體的第二端接收第二系統低電壓。
在一些實施例中，上述多輸出之單級閘極驅動電路更包括第二負偏壓補償電路，第二負偏壓補償電路包括第十八電晶體、第十九電晶體與第二十電晶體，第十八電晶體的第一端與控制端接收第三時脈訊號，第十八電晶體的第二端、第十九電晶體的第一端與第二十電晶體的第一端連接第四節點，第十九電晶體的控制端接收第一時脈訊號，第二十電晶體的控制端連接第一節點，第十九電晶體的第二端與第二十電晶體的第二端接收第二系統低電壓。
在一些實施例中，上述第二系統低電壓低於第一系統低電壓。
在一些實施例中，於第一時間，導通第一電晶體且透過第一電晶體的第二端所接收的系統高電壓將第一節點預充電至第一電壓。
在一些實施例中，於第二時間，導通第四電晶體且提供高電壓準位至第四電晶體的第二端以將第一節點由第一電壓抬升至第二電壓，並且，導通第六電晶體且透過第六電晶體的第二端所接收的系統高電壓將第二節點預充電至第四電壓。
在一些實施例中，於第三時間，第三電晶體的第一端所接收的第一時脈訊號處於高電壓準位，以將第一節點由第二電壓抬升至第三電壓，並且，導通第五電晶體且透過第五電晶體的第二端所接收的第一閘極驅動訊號以將第二節點由第四電壓抬升至第五電壓。
在一些實施例中，於第四時間，第七電晶體的第一端所接收的第二時脈訊號處於高電壓準位，以將第二節點由第五電壓抬升至第六電壓。
本發明之目的在於另提出一種閘極驅動裝置，包括多級閘極驅動電路，每一級閘極驅動電路用以輸出至少二個閘極驅動訊號，每一級閘極驅動電路包括第一自舉電路、第一預充電電路、第一輸出控制電路、第二自舉電路、第二預充電電路與第二輸出控制電路。第一預充電電路透過第一節點連接第一自舉電路。第一預充電電路在第一時間將第一節點預充電至第一電壓，第一自舉電路在第二時間將第一節點由第一電壓抬升至第二電壓。第一輸出控制電路透過第一節點連接第一自舉電路與第一預充電電路。第一輸出控制電路在第三時間將第一節點由第二電壓抬升至第三電壓。第二自舉電路連接第一輸出控制電路。第二預充電電路透過第二節點連接第二自舉電路，第二預充電電路在第二時間將第二節點預充電至第四電壓，第二自舉電路在第三時間將第二節點由第四電壓抬升至第五電壓。第二輸出控制電路透過第二節點連接第二自舉電路與第二預充電電路。第二輸出控制電路在第四時間將第二節點由第五電壓抬升至第六電壓。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下仔細討論本發明的實施例。然而，可以理解的是，實施例提供許多可應用的概念，其可實施於各式各樣的特定內容中。所討論、揭示之實施例僅供說明，並非用以限定本發明之範圍。關於本文中所使用之『第一』、『第二』、…等，並非特別指次序或順位的意思，其僅為了區別以相同技術用語描述的元件或操作。
本發明的閘極驅動裝置包括多級閘極驅動電路，且每一級閘極驅動電路用以輸出至少二個閘極驅動訊號。圖1係根據本發明的實施例之閘極驅動裝置1的電路圖。圖1所示出之閘極驅動裝置1為多級閘極驅動電路10、20、30串接，且每一級閘極驅動電路10、20、30皆分別輸出兩個閘極驅動訊號。舉例而言，第一級閘極驅動電路10輸出閘極驅動訊號G1、G2，第二級閘極驅動電路20輸出閘極驅動訊號G3、G4，第三級閘極驅動電路30輸出閘極驅動訊號G5、G6。應注意的是，圖1中所示的閘極驅動電路的數量以及閘極驅動電路輸出的閘極驅動訊號的數量僅為例示，本發明不限於此。
如圖1所示，第一級閘極驅動電路10接收時脈訊號CLK1、CK2、CLK3，第二級閘極驅動電路20接收時脈訊號CLK2、CK3、CLK4，第三級閘極驅動電路30接收時脈訊號CK3、CLK4、CLK1，依此類推。舉例而言，若於本發明的其他實施例中，閘極驅動裝置還有第四級閘極驅動電路，則第四級閘極驅動電路接收時脈訊號CK4、CLK1、CLK2。
圖2係根據本發明的實施例之時脈訊號CLK1、CLK2、CK3、CLK4的時序圖。如圖2所示，時脈訊號CLK1與CK2處於高的電壓準位的時間區間部分重疊，時脈訊號CLK2與CK3處於高的電壓準位的時間區間部分重疊，時脈訊號CLK3與CK4處於高的電壓準位的時間區間部分重疊。
圖3係根據本發明的實施例之單級閘極驅動電路的電路圖。舉例而言，圖3所示出者為第三級閘極驅動電路，用以輸出閘極驅動訊號G5、G6，換言之，圖3中的N=5。
圖3所示出之單級閘極驅動電路包括第一預充電電路110、放電電路120、第一自舉(bootstrapping)電路130、第一輸出控制電路140、第一抗雜訊電路150、第二抗雜訊電路160、第二預充電電路210、第二自舉電路230、第二輸出控制電路240、第三抗雜訊電路250與第二抗雜訊電路260、第一負偏壓補償電路300與第二負偏壓補償電路400。
第一預充電電路110包括第一電晶體M1，第一電晶體M1包括第一端、第二端與控制端。放電電路120包括第二電晶體M2，第二電晶體M2包括第一端、第二端與控制端。第一輸出控制電路140包括第三電晶體M3，第三電晶體M3包括第一端、第二端與控制端。第一自舉電路130由第一自舉電容C1與第四電晶體M4所組成，第四電晶體M4包括第一端、第二端與控制端。
對於第一自舉電路130而言，第一自舉電容C1的第一端連接節點QN，第一自舉電容C1的第二端透過節點AN連接第四電晶體M4的第一端，第四電晶體M4的控制端用以接收閘極驅動訊號GN-2，第四電晶體M4的第二端用以接收閘極驅動訊號GN-1。
對於第一預充電電路110而言，第一電晶體M1的第一端透過節點QN連接第一自舉電容C1的第一端，意即，第一預充電電路110連接第一自舉電路130。第一電晶體M1的控制端用以接收閘極驅動訊號GN-2，第一電晶體M1的第二端用以接收系統高電壓VDD。在本發明的實施例中，系統高電壓VDD例如為18伏特(Volt，V)，但本發明不限於此。
對於第一輸出控制電路140而言，第三電晶體M3的第一端用以接收時脈訊號CLK3，第三電晶體M3的控制端透過節點QN連接第一自舉電容C1的第一端與第一電晶體M1的第一端，意即，第一輸出控制電路140連接第一預充電電路110與第一自舉電路130。第三電晶體M3根據第三電晶體M3的第一端所接收的時脈訊號CLK3與第三電晶體M3的控制端所連接的節點QN的電壓訊號來於第三電晶體M3的第二端產生閘極驅動訊號GN。
對於放電電路120而言，第二電晶體M2的第一端透過節點QN連接第一電晶體M1的第一端、第一自舉電容C1的第一端與第三電晶體M3的控制端，意即，放電電路120連接第一預充電電路110、第一自舉電路130與第一輸出控制電路140。第二電晶體M2的控制端用以接收閘極驅動訊號GN+3，第二電晶體M2的第二端用以接收第一系統低電壓VSS。在本發明的實施例中，第一系統低電壓VSS例如為-6伏特，但本發明不限於此。
第二自舉電路230由第二自舉電容C2與第五電晶體M5所組成，第五電晶體M5包括第一端、第二端與控制端。第二預充電電路210包括第六電晶體M6，第六電晶體M6包括第一端、第二端與控制端。第二輸出控制電路240包括第七電晶體M7，第七電晶體M7包括第一端、第二端與控制端。
對於第二自舉電路230而言，第二自舉電容C2的第一端連接節點QN+1，第二自舉電容C2的第二端透過節點AN+1連接第五電晶體M5的第一端，第五電晶體M5的控制端用以接收閘極驅動訊號GN-1，第五電晶體M5的第二端連接第一輸出控制電路140的第三電晶體M3的第二端以接收閘極驅動訊號GN。意即，第二自舉電路230連接第一輸出控制電路140。
對於第二預充電電路210而言，第六電晶體M6的第一端透過節點QN+1連接第二自舉電容C2的第一端，意即，第二預充電電路210連接第二自舉電路230。第六電晶體M6的控制端用以接收閘極驅動訊號GN-1，第六電晶體M6的第二端用以接收系統高電壓VDD。
對於第二輸出控制電路240而言，第七電晶體M7的第一端用以接收時脈訊號CLK4，第七電晶體M7的控制端透過節點QN+1連接第二自舉電容C2的第一端與第六電晶體M6的第一端，意即，第二輸出控制電路240連接第二預充電電路210與第二自舉電路230。第七電晶體M7根據第七電晶體M7的第一端所接收的時脈訊號CLK4與第七電晶體M7的控制端所連接的節點QN+1的電壓訊號來於第七電晶體M7的第二端產生閘極驅動訊號GN+1。
第一抗雜訊電路150包括第八電晶體M8與第九電晶體M9，第八電晶體M8包括第一端、第二端與控制端，第九電晶體M9包括第一端、第二端與控制端。第八電晶體M8的第一端與第九電晶體M9的第一端透過節點QN連接第一電晶體M1的第一端、第二電晶體M2的第一端、第一自舉電容C1的第一端與第三電晶體M3的控制端，意即，第一抗雜訊電路150連接第一預充電電路110、放電電路120、第一自舉電路130與第一輸出控制電路140。第八電晶體M8的第二端與第九電晶體M9的第二端用以接收第一系統低電壓VSS。第八電晶體M8的控制端連接節點PN，第九電晶體M9的控制端連接節點WN。
第二抗雜訊電路160包括第十電晶體M10與第十一電晶體M11，第十電晶體M10包括第一端、第二端與控制端，第十一電晶體M11包括第一端、第二端與控制端。第十電晶體M10的第一端與第十一電晶體M11的第一端連接第三電晶體M3的第二端，意即，第二抗雜訊電路160連接第一輸出控制電路140。第十電晶體M10的第二端與第十一電晶體M11的第二端用以接收第一系統低電壓VSS。第十電晶體M10的控制端連接節點PN，第十一電晶體M11的控制端連接節點WN。
第三抗雜訊電路250包括第十二電晶體M12，第十二電晶體M12包括第一端、第二端與控制端。第十二電晶體M12的第一端透過節點QN+1連接第六電晶體M6的第一端、第二自舉電容C2的第一端與第七電晶體M7的控制端，意即，第三抗雜訊電路250連接第二預充電電路210、第二自舉電路230與第二輸出控制電路240。第十二電晶體M12的第二端用以接收第一系統低電壓VSS。第十二電晶體M12的控制端連接節點PN。
第四抗雜訊電路260包括第十三電晶體M13與第十四電晶體M14，第十三電晶體M13包括第一端、第二端與控制端，第十四電晶體M14包括第一端、第二端與控制端。第十三電晶體M13的第一端與第十四電晶體M14的第一端連接第七電晶體M7的第二端，意即，第四抗雜訊電路260連接第二輸出控制電路240。第十三電晶體M13的第二端與第十四電晶體M14的第二端用以接收第一系統低電壓VSS。第十三電晶體M13的控制端連接節點PN，第十四電晶體M14的控制端連接節點WN。
具體而言，圖3所示出之單級閘極驅動電路透過第一輸出控制電路140之第三電晶體M3的第二端來輸出閘極驅動訊號GN並且透過第二輸出控制電路240之第七電晶體M7的第二端來輸出閘極驅動訊號GN+1。換言之，單級閘極驅動電路具有多輸出。
第一負偏壓補償電路300包括第十五電晶體M15、第十六電晶體M16與第十七電晶體M17，第十五電晶體M15包括第一端、第二端與控制端，第十六電晶體M16包括第一端、第二端與控制端，第十七電晶體M17包括第一端、第二端與控制端。第十五電晶體M11的第一端與控制端接收時脈訊號CLK3。第十五電晶體M15的第二端連接第十六電晶體M16的第一端與第十七電晶體M17的第一端，且第十五電晶體M15的第二端、第十六電晶體M16的第一端與第十七電晶體M17的第一端連接節點PN。第十六電晶體M16的控制端接收時脈訊號CLK1，第十七電晶體M17的控制端連接節點QN，第十六電晶體M16的第二端與第十七電晶體M17的第二端接收第二系統低電壓VSS2。
在本發明的實施例中，第二系統低電壓VSS2低於第一系統低電壓VSS。舉例而言，第二系統低電壓VSS2為-10伏特，第一系統低電壓VSS為-6伏特，但本發明不限於此。
第二負偏壓補償電路400包括第十八電晶體M18、第十九電晶體M19與第二十電晶體M20，第十八電晶體M18包括第一端、第二端與控制端，第十九電晶體M19包括第一端、第二端與控制端，第二十電晶體M20包括第一端、第二端與控制端。第十八電晶體M18的第一端與控制端接收時脈訊號CLK1。第十八電晶體M18的第二端連接第十九電晶體M19的第一端與第二十電晶體M20的第一端，且第十八電晶體M18的第二端、第十九電晶體M19的第一端與第二十電晶體M20的第一端連接節點WN。第十九電晶體M19的控制端接收時脈訊號CLK3，第二十電晶體M20的控制端連接節點QN，第十九電晶體M19的第二端與第二十電晶體M20的第二端接收第二系統低電壓VSS2。
由上述了解圖3所示出之單級閘極驅動電路的細部之元件連接關係之後，以下續就本案之單級閘極驅動電路的作動方式以及如何達成驅動能力的提升進行說明。請同時參照圖3與圖4，圖4係根據本發明的實施例之圖3的單級閘極驅動電路的電路時序圖。
首先，於第一時間T1區間，第一預充電電路110的第一電晶體M1的控制端所接收的閘極驅動訊號GN-2處於高電壓準位以導通第一電晶體M1，使得第一電晶體M1的第一端所連接的節點QN進行第一次電壓抬升，具體而言，節點QN的電壓準位被預充電至第一電壓，其中，第一電壓相當於第一電晶體M1的第二端所接收的系統高電壓VDD減去第一電晶體M1的臨界電壓Vth(即，VDD-Vth)，且第三電晶體M3的控制端所連接的節點QN所具有的第一電壓還使得第一輸出控制電路140的第三電晶體M3導通。
另一方面，於第一時間T1區間，第一自舉電路130的第四電晶體M4的控制端所接收的第N-2級閘極驅動訊號GN-2處於高電壓準位以導通第四電晶體M4，使得第四電晶體M4的第一端所連接的節點AN的電壓準位大致相當於第四電晶體M4的第二端所接收的閘極驅動訊號GN-1的當前電壓準位(即，低電壓準位)。因此，節點QN與節點AN之間的電壓差使得第一自舉電容C1有電位，以利後續電容耦合的動作產生。
此外，於第一時間T1區間，第一抗雜訊電路150的第八電晶體M8關斷，且第一負偏壓補償電路300的第十六電晶體M16與第十七電晶體M17導通，所以下拉第八電晶體M8的控制端所連接的節點PN的電壓準位至第十六電晶體M16的第二端與第十七電晶體M17的第二端所接收的第二系統低電壓VSS2，使得第八電晶體M8的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，關斷的第八電晶體M8的較低的Vgs跨壓使第八電晶體M8操作在更低的漏電狀態，達成在第一時間T1區間的工作狀態下，第八電晶體M8的第一端所連接的節點QN的電壓準位能夠有效地維持在第一電壓，而不會因為第八電晶體M8的漏電導致節點QN的電壓準位無法有效地維持住。
再者，於第一時間T1區間，第一抗雜訊電路150的第九電晶體M9關斷，且第二負偏壓補償電路400的第十八電晶體M18與第二十電晶體M20導通，所以下拉第九電晶體M9的控制端所連接的節點WN的電壓準位至第二十電晶體M20的第二端所接收的第二系統低電壓VSS2，使得第九電晶體M9的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，關斷的第九電晶體M9的較低的Vgs跨壓使第九電晶體M9操作在更低的漏電狀態，達成在第一時間T1區間的工作狀態下，第九電晶體M9的第一端所連接的節點QN的電壓準位能夠有效地維持在第一電壓，而不會因為第九電晶體M9的漏電導致節點QN的電壓準位無法有效地維持住。
接著，於第二時間T2區間，第一自舉電路130的第四電晶體M4的控制端所接收的閘極驅動訊號GN-2處於高電壓準位以持續導通第四電晶體M4，同時第四電晶體M4的第二端所接收的閘極驅動訊號GN-1由低電壓準位轉變為高電壓準位，使得第四電晶體M4的第一端所連接的節點AN進行充電而有電壓抬升。利用第一自舉電容C1的電容耦合的特性，使得節點QN進行第二次電壓抬升。具體而言，節點QN的電壓準位被抬升至第二電壓(即，VDD-Vth+△V1)。
此外，於第二時間T2區間，第一抗雜訊電路150的第八電晶體M8關斷，且第一負偏壓補償電路300的第十六電晶體M16與第十七電晶體M17導通，所以第八電晶體M8的閘極-源極間電壓Vgs仍是呈現VSS2減去VSS的電壓值。如此一來，關斷的第八電晶體M8的較低的Vgs跨壓使第八電晶體M8操作在更低的漏電狀態，達成在第二時間T2區間的工作狀態下，第八電晶體M8的第一端所連接的節點QN的電壓準位能夠有效地維持在第二電壓，而不會因為第八電晶體M8的漏電導致節點QN的電壓準位無法有效地維持住。
再者，於第二時間T2區間，第一抗雜訊電路150的第九電晶體M9關斷，且第二負偏壓補償電路400的第十八電晶體M18與第二十電晶體M20導通，所以第九電晶體M9的閘極-源極間電壓Vgs仍是呈現VSS2減去VSS的電壓值。如此一來，關斷的第九電晶體M9的較低的Vgs跨壓使第九電晶體M9操作在更低的漏電狀態，達成在第二時間T2區間的工作狀態下，第九電晶體M9的第一端所連接的節點QN的電壓準位能夠有效地維持在第二電壓，而不會因為第九電晶體M9的漏電導致節點QN的電壓準位無法有效地維持住。
同時，於第二時間T2區間，第二預充電電路210的第六電晶體M6的控制端所接收的閘極驅動訊號GN-1處於高電壓準位以導通第六電晶體M6，使得第六電晶體M6的第一端所連接的節點QN+1進行第一次電壓抬升，具體而言，節點QN+1的電壓準位被預充電至第四電壓，其中，第四電壓相當於第六電晶體M6的第二端所接收的系統高電壓VDD減去第六電晶體M6的臨界電壓Vth(即，VDD-Vth)，且第七電晶體M7的控制端所連接的節點QN+1所具有的第四電壓還使得第二輸出控制電路240的第七電晶體M7導通。
另一方面，於第二時間T2區間，第二自舉電路230的第五電晶體M5的控制端所接收的閘極驅動訊號GN-1處於高電壓準位以導通第五電晶體M5，使得第五電晶體M5的第一端所連接的節點AN+1的電壓準位大致相
當於第五電晶體M5的第二端所接收的閘極驅動訊號GN的當前電壓準位(即，低電壓準位)。因此，節點QN+1與節點AN+1之間的電壓差使得第二自舉電容C2有電位，以利後續電容耦合的動作產生。
此外，於第二時間T2區間，第三抗雜訊電路250的第十二電晶體M12關斷，且第一負偏壓補償電路300的第十六電晶體M16與第十七電晶體M17導通，所以下拉第十二電晶體M12的控制端所連接的節點PN的電壓準位至第十六電晶體M16的第二端與第十七電晶體M17的第二端所接收的第二系統低電壓VSS2，使得第十二電晶體M12的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，關斷的第十二電晶體M12的較低的Vgs跨壓使第十二電晶體M12操作在更低的漏電狀態，達成在第二時間T2區間的工作狀態下，第十二電晶體M12的第一端所連接的節點QN+1的電壓準位能夠有效地維持在第四電壓，而不會因為第十二電晶體M12的漏電導致節點QN+1的電壓準位無法有效地維持住。
接著，於第三時間T3區間，第一預充電電路110的第一電晶體M1的控制端所接收的閘極驅動訊號GN-2由高電壓準位轉變為低電壓準位以關斷第一電晶體M1，且第一輸出控制電路140的第三電晶體M3的第一端所接收的時脈訊號CLK3處於高電壓準位，利用第三電晶體M3的寄生電容(例如閘極-汲極間電容Cgd)的電容耦合的特性，使得第三電晶體M3的控制端所連接的節點QN進行第三次電壓抬升。具體而言，節點QN的電壓準位被抬升至第三電壓(即，VDD-Vth+△V1+△V2)。
另一方面，於第三時間T3區間，利用第三電晶體M3的寄生電容(例如閘極-源極間電容Cgs)的電容耦合的特性，使得第三電晶體M3的第二端所輸出的閘極驅動訊號GN的電壓準位被抬升至大致相當於第三電晶體M3的控制端所連接的節點QN的電壓準位。換言之，於第三時間T3區間，第一輸出控制電路140依據第一自舉電容C1的第一端的第三電壓與時脈訊號CLK3，以上拉第三電晶體M3的第二端所輸出的閘極驅動訊號GN。
此外，於第三時間T3區間，第一抗雜訊電路150的第八電晶體M8關斷，且第一負偏壓補償電路300的第十五電晶體M15、第十六電晶體M16與第十七電晶體M17導通，所以第八電晶體M8的閘極-源極間電壓Vgs仍是呈現VSS2減去VSS的電壓值。如此一來，關斷的第八電晶體M8的較低的Vgs跨壓使第八電晶體M8操作在更低的漏電狀態，達成在第三時間T3區間的工作狀態下，第八電晶體M8的第一端所連接的節點QN的電壓準位能夠有效地維持在第三電壓，而不會因為第八電晶體M8的漏電導致節點QN的電壓準位無法有效地維持住。
再者，於第三時間T3區間，第一抗雜訊電路150的第九電晶體M9關斷，且第二負偏壓補償電路400的第十九電晶體M19與第二十電晶體M20導通，所以第九電晶體M9的閘極-源極間電壓Vgs仍是呈現VSS2減去VSS的電壓值。如此一來，關斷的第九電晶體M9的較低的Vgs跨壓使第九電晶體M9操作在更低的漏電狀態，達成在第三時間T3區間的工作狀態下，第九電晶體M9的第一端所連接的節點QN的電壓準位能夠有效地維持在第三電壓，而不會因為第九電晶體M9的漏電導致節點QN的電壓準位無法有效地維持住。
另外，於第三時間T3區間，第二抗雜訊電路160的第十電晶體M10關斷，且第一負偏壓補償電路300的第十五電晶體M15、第十六電晶體M16與第十七電晶體M17導通，所以下拉第十電晶體M10的控制端的電壓準位至第十六電晶體M16的第二端與第十七電晶體M17的第二端所接收的第二系統低電壓VSS2，使得第十電晶體M10的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，關斷的第十電晶體M10的較低的Vgs跨壓使第十電晶體M10操作在更低的漏電狀態，達成在第三時間T3區間的工作狀態下，第十電晶體M10的第一端所接收的閘極驅動訊號GN的電壓準位能夠有效地維持在第三電壓，而不會因為第十電晶體M10的漏電導致閘極驅動訊號GN的電壓準位無法有效地維持住。
再者，於第三時間T3區間，第二抗雜訊電路160的第十一電晶體M11關斷，且第二負偏壓補償電路400的第十九電晶體M19與第二十電晶體M20導通，所以下拉第十一電晶體M11的控制端的電壓準位至第十九電晶體M19的第二端與第二十電晶體M20的第二端所接收的第二系統低電壓VSS2，使得第十一電晶體M11的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，關斷的第十一電晶體M11的較低的Vgs跨壓使第十一電晶體M11操作在更低的漏電狀態，達成在第三時間T3區間的工作狀態下，第十一電晶體M11的第一端所接收的閘極驅動訊號GN的電壓準位能夠有效地維持在第三電壓，而不會因為第十一電晶體M11的漏電導致閘極驅動訊號GN的電壓準位無法有效地維持住。
同時，於第三時間T3區間，第二自舉電路230的第五電晶體M5的控制端所接收的閘極驅動訊號GN-1處於高電壓準位以持續導通第五電晶體M5，同時第五電晶體M5的第二端所接收的閘極驅動訊號GN由低電壓準位轉變為高電壓準位，使得第五電晶體M5的第一端所連接的節點AN+1進行充電而有電壓抬升。利用第二自舉電容C2的電容耦合的特性，使得節點QN+1進行第二次電壓抬升。具體而言，節點QN+1的電壓準位被抬升至第五電壓(即，VDD-Vth+△V3)。
此外，於第三時間T3區間，第三抗雜訊電路250的第十二電晶體M12關斷，且第一負偏壓補償電路300的第十五電晶體M15、第十六電晶體M16與第十七電晶體M17導通，所以第十二電晶體M12的閘極-源極間電壓Vgs仍是呈現VSS2減去VSS的電壓值。如此一來，關斷的第十二電晶體M12的較低的Vgs跨壓使第十二電晶體M12操作在更低的漏電狀態，達成在第三時間T3區間的工作狀態下，第十二電晶體M12的第一端所連接的節點QN+1的電壓準位能夠有效地維持在第五電壓，而不會因為第十二電晶體M12的漏電導致節點QN+1的電壓準位無法有效地維持住。
接著，於第四時間T4區間，第二預充電電路210的第五電晶體M5的控制端所接收的閘極驅動訊號GN-1由高電壓準位轉變為低電壓準位以關斷第五電晶體M5，且第二輸出控制電路240的第七電晶體M7的第一端所接收的時脈訊號CLK4處於高電壓準位，利用第七電晶體M7的寄生電容(例如閘極-汲極間電容Cgd)的電容耦合的特性，使得第七電晶體M7的控制端所連接的節點QN+1進行第三次電壓抬升。具體而言，節點QN+1的電壓準位被抬升至第六電壓(即，VDD-Vth+△V3+△V4)。
另一方面，於第四時間T4區間，利用第七電晶體M7的寄生電容(例如閘極-源極間電容Cgs)的電容耦合的特性，使得第七電晶體M7的第二端所輸出的閘極驅動訊號GN+1的電壓準位被抬升至大致相當於第七電晶體M7的控制端所連接的節點QN+1的電壓準位。換言之，於第四時間T4區間，第二輸出控制電路240依據第二自舉電容C2的第一端的第六電壓與時脈訊號CLK4，以上拉第七電晶體M7的第二端所輸出的閘極驅動訊號GN+1。
此外，於第四時間T4區間，第三抗雜訊電路250的第十二電晶體M12關斷，且第一負偏壓補償電路300的第十五電晶體M15、第十六電晶體M16與第十七電晶體M17導通，所以第十二電晶體M12的閘極-源極間電壓Vgs仍是呈現VSS2減去VSS的電壓值。如此一來，關斷的第十二電晶體M12的較低的Vgs跨壓使第十二電晶體M12操作在更低的漏電狀態，達成在第四時間T4區間的工作狀態下，第十二電晶體M12的第一端所連接的節點QN+1的電壓準位能夠有效地維持在第六電壓，而不會因為第十二電晶體M12的漏電導致節點QN+1的電壓準位無法有效地維持住。
另外，於第四時間T4區間，第四抗雜訊電路260的第十三電晶體M13關斷，且第一負偏壓補償電路300的第十五電晶體M15、第十六電晶體M16與第十七電晶體M17導通，所以下拉第十三電晶體M13的控制端的電壓準位至第十六電晶體M16的第二端與第十七電晶體M17的第二端所接收的第二系統低電壓VSS2，使得第十三電晶體M13的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，關斷的第十三電晶體M13的較低的Vgs跨壓使第十三電晶體M13操作在更低的漏電狀態，達成在第四時間T4區間的工作狀態下，第十三電晶體M13的第一端所接收的閘極驅動訊號GN+1的電壓準位能夠有效地維持在第六電壓，而不會因為第十三電晶體M13的漏電導致閘極驅動訊號GN+1的電壓準位無法有效地維持住。
再者，於第四時間T4區間，第四抗雜訊電路260的第十四電晶體M14關斷，且第二負偏壓補償電路400的第十九電晶體M19與第二十電晶體M20導通，所以下拉第十四電晶體M14的控制端的電壓準位至第十九電晶體M19的第二端與第二十電晶體M20的第二端所接收的第二系統低電壓VSS2，使得第十四電晶體M14的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，關斷的第十四電晶體M14的較低的Vgs跨壓使第十四電晶體M14操作在更低的漏電狀態，達成在第四時間T4區間的工作狀態下，第十四電晶體M14的第一端所接收的閘極驅動訊號GN+1的電壓準位能夠有效地維持在第六電壓，而不會因為第十四電晶體M14的漏電導致閘極驅動訊號GN+1的電壓準位無法有效地維持住。
值得注意的是，執行到第三時間T3區間時，節點QN的電壓準位是最高的，由圖4的電路時序圖可觀之，於工作狀態，即，於第一時間T1區間拉升第一自舉電容C1的第一端至第一電壓VDD-Vth，於第二時間T2區間繼續拉升第一自舉電容C1的第一端的第一電壓VDD-Vth至第二電壓VDD-Vth+△V1，最後於第三時間T3區間拉升第一自舉電容C1的第一端的第二電壓VDD-Vth+△V1至第三電壓VDD-Vth+△V1+△V2，藉由時序來使第一自舉電容C1進行多段的耦合，利用先充電後耦合抬升之方式，使得節點QN能被抬升至較高的電壓準位，使得單級閘極驅動電路的閘極驅動訊號GN的電壓準位也因此被抬升至較高的電壓準位，進而大幅提升單級閘極驅動電路的驅動能力。
值得注意的是，執行到第四時間T4區間時，節點QN+1的電壓準位是最高的，由圖4的電路時序圖可觀之，於工作狀態，即，於第二時間T2區間拉升第二自舉電容C2的第一端至第四電壓VDD-Vth，於第三時間T3區間繼續拉升第二自舉電容C2的第一端的第四電壓VDD-Vth至第五電壓VDD-Vth+△V3，最後於第四時間T4區間拉升第二自舉電容C2的第一端的第五電壓VDD-Vth+△V3至第六電壓VDD-Vth+△V3+△V4，藉由時序來使第二自舉電容C2進行多段的耦合，利用先充電後耦合抬升之方式，使得節點QN+1能被抬升至較高的電壓準位，使得單級閘極驅動電路的閘極驅動訊號GN+1的電壓準位也因此被抬升至較高的電壓準位，進而大幅提升單級閘極驅動電路的驅動能力。
另外，利用時序來使第一自舉電容C1與第二自舉電容C2進行多段的耦合，能使得單級閘極驅動電路的節點QN與節點QN+1即使在低溫(例如是攝氏-40度)環境下也能夠快速地被抬升至指定的電壓準位，可以解決非晶矽在低溫時的載子遷移率過低導致電流驅動能力大幅下降之問題，從而使得本發明的電路更適用於有高速需求之顯示裝置。此外，利用時序來使第一自舉電容C1與第二自舉電容C2進行多段的耦合，也能夠補償電路因高溫(例如是攝氏85度、90度等等)所造成的電性衰退，如此一來，本發明的電路更能在極端溫度的環境中具有高信賴性，且能夠通過在高溫(例如是攝氏85度)時的壓力測試。
具體而言，於單級閘極驅動電路的工作狀態下(即，於第一時間T1至第四時間T4區間)，透過第一抗雜訊電路150、第二抗雜訊電路160、第三抗雜訊電路250、第四抗雜訊電路260、第一負偏壓補償電路300和/或第二負偏壓補償電路400來使節點QN、節點QN+1、閘極驅動訊號GN和/或閘極驅動訊號GN+1的電壓準位能夠有效地維持，而不會漏電導致節點QN、節點QN+1、閘極驅動訊號GN和/或閘極驅動訊號GN+1的電壓準位無法有效地維持住。再者，關斷的第八電晶體M8、第九電晶體M9和/或第十二電晶體M12的較低的Vgs跨壓可以提升高溫環境下閘極驅動電路的壽命，如此一來，本發明的電路更能在極端溫度的環境中具有高信賴性，且能夠通過在高溫時的壓力測試。
應注意的是，本發明的第一自舉電容C1所連接的元件僅有六個電晶體(即，第一電晶體M1、第二電晶體M2、第三電晶體M3、第四電晶體M4、第八電晶體M8與第九電晶體M9)，因此可使得第一自舉電容C1的電壓耦合效率大幅提升。並且，本發明的第二自舉電容C2所連接的元件僅有四個電晶體(即，第五電晶體M5、第六電晶體M6、第七電晶體M7與第十二電晶體M12)，因此可使得第二自舉電容C2的電壓耦合效率大幅提升。詳細而言，一種習知的閘極驅動電路的自舉電容的第二端通常需要連接至多顆電晶體，所述多顆電晶體之其中一者係用以先將自舉電容的第二端的電壓下拉至低電壓準位，所述之多顆電晶體之其中一者以外的電晶體則是用以於後續階段對於自舉電容的第二端進行充電以進行電壓準位的抬升。然而，當自舉電容的第二端連接至過多電晶體將會使得自舉電容的電壓耦合效率顯著下降。相對而言，本發明的第一自舉電容C1的第二端僅連接至一顆電晶體(即電晶體M4)，且本發明的第二自舉電容C2的第二端也僅連接至一顆電晶體(即電晶體M5)，因此本發明能夠有效地提升電壓耦合效率。
另一方面，本發明的單級閘極驅動電路的電路設計是更精簡化。舉例而言，如上所述，本發明的第一自舉電容C1所連接的元件僅有六個電晶體，且本發明的第二自舉電容C2所連接的元件僅有四個電晶體，從而能夠減少使用之元件的數量。舉例而言，圖3的單級閘極驅動電路實現了單級雙輸出(閘極驅動訊號GN與閘極驅動訊號GN+1)的架構，從而能夠減少使用之元件的數量。舉例而言，圖3的單級閘極驅動電路的第一抗雜訊電路150、第二抗雜訊電路160、第三抗雜訊電路250與第四抗雜訊電路260共用了第一負偏壓補償電路300與第二負偏壓補償電路400，從而能夠減少使用之元件的數量。因此本發明透過減少的元件數量以節省佈局面積且降低製作成本，能夠設計出符合中型尺寸之GOA，也使得本發明的單級閘極驅動電路更適用於有高解析度和/或窄邊框之需求的顯示裝置，例如：指紋辨識顯示裝置、畫素陣列顯示裝置、有機發光二極體顯示裝置、微發光二極體顯示裝置、次毫米發光二極體顯示裝置等等。
值得一提的是，圖3所示出的單級閘極驅動電路實現了單級雙輸出(閘極驅動訊號GN與閘極驅動訊號GN+1)的架構，但本發明不限於此。舉例而言，也可繼續在第二輸出控制電路240的第七電晶體M7的第二端連接一或多個包含自舉電路、預充電電路與輸出控制電路的電路組，從而使得本發明的單級閘極驅動電路具有單級多輸出的架構，例如單級四輸出或單級八輸出等等。
接著，於第五時間T5區間，第一輸出控制電路140的第三電晶體M3的第一端所接收的時脈訊號CLK3由高電壓準位轉變為低電壓準位，利用第三電晶體M3的寄生電容(例如閘極-汲極間電容Cgd)的電容耦合的特性，使得第三電晶體M3的控制端所連接的節點QN的電壓準位被下拉至第二電壓(即，VDD-Vth+△V1)。
另一方面，於第五時間T5區間，由於時脈訊號CLK3由高電壓準位轉變為低電壓準位，使得導通的第三電晶體M3的第二端所接收的閘極驅動訊號GN進行放電。同時，第十八電晶體M18的第一端與控制端所接收的時脈訊號CLK1由低電壓準位轉變為高電壓準位，以將第十一電晶體M11的控制端所連接的節點WN進行電壓抬升，從而導通第十一電晶體M11，使得導通的第十一電晶體M11的第一端所接收的閘極驅動訊號GN透過第十一電晶體M11的第二端所接收的第一系統低電壓VSS進行放電，而使得閘極驅動訊號GN被下拉至低電壓準位，以防範在非工作狀態下，有雜訊的產生。
另外，於第五時間T5區間，第一抗雜訊電路150的第八電晶體M8關斷，且第一負偏壓補償電路300的第十五電晶體M15、第十六電晶體M16與第十七電晶體M17導通，所以下拉第八電晶體M8的控制端所連接的節點PN的電壓準位至第十六電晶體M16的第二端與第十七電晶體M17的第二端所接收的第二系統低電壓VSS2，使得第八電晶體M8的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，此跨壓使得負偏壓補償會發生在第八電晶體M8上，透過負偏壓補償的機制，可有效將第八電晶體M8的絕緣體層中缺陷所捕捉的電子排除，來使得第八電晶體M8形成通道的臨界電壓回復到未劣化前的狀態。
再者，於第五時間T5區間，第二抗雜訊電路160的第十電晶體M10關斷，且第一負偏壓補償電路300的第十五電晶體M15、第十六電晶體M16與第十七電晶體M17導通，所以下拉第十電晶體M10的控制端所連接的節點PN的電壓準位至第十六電晶體M16的第二端與第十七電晶體M17的第二端所接收的第二系統低電壓VSS2，使得第十電晶體M10的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，此跨壓使得負偏壓補償會發生在第十電晶體M10上，透過負偏壓補償的機制，可有效將第十電晶體M10的絕緣體層中缺陷所捕捉的電子排除，來使得第十電晶體M10形成通道的臨界電壓回復到未劣化前的狀態。
接著，於第六時間T6區間，放電電路120的第二電晶體M2的控制端所接收的閘極驅動訊號GN+3處於高電壓準位以導通第二電晶體M2，使得導通的第二電晶體M2的第一端所連接的節點QN透過第二電晶體M2的第二端進行放電而被下拉至第二電晶體M2的第二端所接收的第一系統低電壓VSS，且第三電晶體M3的控制端所連接的節點QN所具有的第一系統低電壓VSS還使得第三電晶體M3關斷。
此外，於第六時間T6區間，第十一電晶體M11持續導通，使得導通的第十一電晶體M11的第一端所接收的閘極驅動訊號GN透過第十一電晶體M11的第二端所接收的第一系統低電壓VSS而維持在第一系統低電壓VSS，以防範在非工作狀態下，有雜訊的產生。
另外，於第六時間T6區間，第二抗雜訊電路160的第十電晶體M10關斷，且第一負偏壓補償電路300的第十五電晶體M15、第十六電晶體M16與第十七電晶體M17導通，所以下拉第十電晶體M10的控制端所連接的節點PN的電壓準位至第十六電晶體M16的第二端與第十七電晶體M17的第二端所接收的第二系統低電壓VSS2，使得第十電晶體M10的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，此跨壓使得負偏壓補償會發生在第十電晶體M10上，透過負偏壓補償的機制，可有效將第第十電晶體M10的絕緣體層中缺陷所捕捉的電子排除，來使得第十電晶體M10形成通道的臨界電壓回復到未劣化前的狀態。
再者，於第六時間T6區間，第一抗雜訊電路150的第八電晶體M8關斷，且第一負偏壓補償電路300的第十五電晶體M15、第十六電晶體M16與第十七電晶體M17導通，所以下拉第八電晶體M8的控制端的電壓準位至第十六電晶體M16的第二端與第十七電晶體M17的第二端所接收的第二系統低電壓VSS2，使得第八電晶體M8的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，此跨壓使得負偏壓補償會發生在第八電晶體M8上，透過負偏壓補償的機制，可有效將第八電晶體M8的絕緣體層中缺陷所捕捉的電子排除，來使得第八電晶體M8形成通道的臨界電壓回復到未劣化前的狀態。
具體而言，於第六時間T6區間，關斷的第八電晶體M8的較低的Vgs跨壓可以提升高溫環境下閘極驅動電路的壽命，如此一來，本發明的電路更能在極端溫度的環境中具有高信賴性，且能夠通過在高溫時的壓力測試。
同時，於第六時間T6區間，第二輸出控制電路240的第七電晶體M7的第一端所接收的時脈訊號CLK4由高電壓準位轉變為低電壓準位，利用第七電晶體M7的寄生電容(例如閘極-汲極間電容Cgd)的電容耦合的特性，使得第七電晶體M7的控制端所連接的節點QN+1的電壓準位被下拉至第五電壓(即，VDD-Vth+△V3)。
另外，於第六時間T6區間，第三抗雜訊電路250的第十二電晶體M12關斷，且第一負偏壓補償電路300的第十五電晶體M15、第十六電晶體M16與第十七電晶體M17導通，所以下拉第十二電晶體M12的控制端所連接的節點PN的電壓準位至第十六電晶體M16的第二端與第十七電晶體M17的第二端所接收的第二系統低電壓VSS2，使得第十二電晶體M12的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，此跨壓使得負偏壓補償會發生在第十二電晶體M12上，透過負偏壓補償的機制，可有效將第十二電晶體M12的絕緣體層中缺陷所捕捉的電子排除，來使得第十二電晶體M12形成通道的臨界電壓回復到未劣化前的狀態。
再者，於第六時間T6區間，第二抗雜訊電路260的第十三電晶體M13關斷，且第一負偏壓補償電路300的第十五電晶體M15、第十六電晶體M16與第十七電晶體M17導通，所以下拉第十三電晶體M13的控制端所連接的節點PN的電壓準位至第十六電晶體M16的第二端與第十七電晶體M17的第二端所接收的第二系統低電壓VSS2，使得第十三電晶體M13的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，此跨壓使得負偏壓補償會發生在第十三電晶體M13上，透過負偏壓補償的機制，可有效將第十三電晶體M13的絕緣體層中缺陷所捕捉的電子排除，來使得第十三電晶體M13形成通道的臨界電壓回復到未劣化前的狀態。
具體而言，於第六時間T6區間，關斷的第十二電晶體M12的較低的Vgs跨壓可以提升高溫環境下閘極驅動電路的壽命，如此一來，本發明的電路更能在極端溫度的環境中具有高信賴性，且能夠通過在高溫時的壓力測試。
接著，於第七時間T7與第八時間T8區間，第十五電晶體M15的第一端與控制端所接收的時脈訊號CLK3由低電壓準位轉變為高電壓準位，使得導通的第十五電晶體M15的第二端所連接的節點PN的電壓準位被抬升至高電壓準位減去第十五電晶體M11的臨界電壓。
因此，此時節點PN所具有的較高的電壓準位使得第一抗雜訊電路150的第八電晶體M8導通，導通的第八電晶體M8使得第八電晶體M8的第一端所連接的節點QN能維持於第八電晶體M8的第二端所接收的第一系統低電壓VSS，以防範在非工作狀態下，有雜訊的產生；此時節點PN所具有的較高的電壓準位使得第二抗雜訊電路160的第十電晶體M10導通，導通的第十電晶體M10使得第十電晶體M10的第一端所接收的閘極驅動訊號GN能維持於第十電晶體M10的第二端所接收的第一系統低電壓VSS，以防範在非工作狀態下，有雜訊的產生；此時節點PN所具有的較高的電壓準位使得第三抗雜訊電路250的第十二電晶體M12導通，導通的第十二電晶體M12使得第十二電晶體M12的第一端所連接的節點QN+1能維持於第十二電晶體M12的第二端所接收的第一系統低電壓VSS，以防範在非工作狀態下，有雜訊的產生；此時節點PN所具有的較高的電壓準位使得第四抗雜訊電路260的第十三電晶體M13導通，導通的第十三電晶體M13使得第十三電晶體M13的第一端所接收的閘極驅動訊號GN+1能維持於第十三電晶體M13的第二端所接收的第一系統低電壓VSS，以防範在非工作狀態下，有雜訊的產生。
此外，此時第二抗雜訊電路160的第十一電晶體M11關斷，且第二負偏壓補償電路400的第十八電晶體M18、第十九電晶體M19與第二十電晶體M20導通，所以下拉第十一電晶體M11的控制端的電壓準位至第十九電晶體M19的第二端與第二十電晶體M20的第二端所接收的第二系統低電壓VSS2，使得第十一電晶體M11的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，此跨壓使得負偏壓補償會發生在第十一電晶體M11上，透過負偏壓補償的機制，可有效將第十一電晶體M11的絕緣體層中缺陷所捕捉的電子排除，來使得第十一電晶體M11形成通道的臨界電壓回復到未劣化前的狀態；此時第四抗雜訊電路260的第十四電晶體M14關斷，且第二負偏壓補償電路400的第十八電晶體M18、第十九電晶體M19與第二十電晶體M20導通，所以下拉第十四電晶體M14的控制端的電壓準位至第十九電晶體M19的第二端與第二十電晶體M20的第二端所接收的第二系統低電壓VSS2，使得第十四電晶體M14的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，此跨壓使得負偏壓補償會發生在第十四電晶體M14上，透過負偏壓補償的機制，可有效將第十四電晶體M14的絕緣體層中缺陷所捕捉的電子排除，來使得第十四電晶體M14形成通道的臨界電壓回復到未劣化前的狀態。
當第八時間T8區間結束後，在非工作狀態下，會一直持續第六時間T6區間到第八時間T8區間的動作，直到下一個更新周期到來，才會再從第一時間T1區間的時序開始動作。
具體而言，於單級閘極驅動電路的非工作狀態下(即，於第六時間T6至第八時間T8區間)，透過第一抗雜訊電路150、第二抗雜訊電路160、第三抗雜訊電路250和/或第四抗雜訊電路260來使節點QN、節點QN+1、閘極驅動訊號GN和/或閘極驅動訊號GN+1的電壓準位維持於第一系統低電壓VSS，以防範在非工作狀態下，有雜訊的產生，藉以達到全時段抗雜訊的功效，以達成窄邊框的顯示裝置之閘極驅動電路具有輸出低雜訊的需求。
並且，於單級閘極驅動電路的非工作狀態下，藉由第一負偏壓補償電路300和/或第二負偏壓補償電路400來透過負偏壓補償的機制，使得電晶體形成通道的臨界電壓回復到未劣化前的狀態，從而降低元件劣化程度。由此可得知，針對長時間正偏壓操作使得電晶體元件有臨界電壓往右偏移問題，本發明利用第一負偏壓補償電路300與第二負偏壓補償電路400的設計來對長時間操作的元件進行臨界電壓往左偏移的補償，能夠改善元件劣化的問題，進而延長電路的壽命。
請同時參圖5及下列表(一)，圖5係根據本發明的實施例之單級閘極驅動電路的閘極驅動訊號在高溫(攝氏85度)環境下的波形圖，橫軸為時間，縱軸為電壓值。表(一)為閘極驅動電路在高溫(攝氏85度)環境下的量測結果：
表(一)
| 雜訊(RMS) | 上升時間(µs) | 下降時間(µs) | |
| G1 | 0.19 | 0.668 | 0.627 |
| G2 | 0.19 | 0.618 | 0.596 |
| G3 | 0.2 | 0.678 | 0.619 |
| G4 | 0.19 | 0.607 | 0.595 |
| G5 | 0.19 | 0.665 | 0.627 |
| G6 | 0.19 | 0.610 | 0.577 |
| G7 | 0.2 | 0.677 | 0.616 |
| G8 | 0.19 | 0.617 | 0.601 |
其中，上升時間(rising time)的定義為從-6V(第一系統低電壓VSS)充電到18V(系統高電壓VDD)中10%到90%電壓變化所需的時間，下降時間(falling time)的定義為從18V放電到-6V中90%到10%電壓變化所需的時間。由表(一)中的上升時間、下降時間及雜訊的量測數值可得知，本發明的實施例之單級閘極驅動電路具有好的上升時間與下降時間(上升時間快、下降時間業更快)、雜訊(RMS)也都在0.5以下，且表(一)中的量測數值都很相近，故驅動電壓相當穩定，節點QN與節點QN+1的電壓也如設計預期的呈現出來，達到了多段耦合的能力，提升了驅動電壓能力。
另外，由圖5及表(一)可知，本發明的單級閘極驅動電路在高溫環境下仍具有穩定的閘極驅動訊號，從而證實本發明的單級閘極驅動電路可在高溫環境下仍具有防漏電、抗雜訊之功效，如此一來，本發明的電路即能在極端溫度的環境中具有高信賴性，且能夠通過在高溫時的壓力測試。
此外，由圖5可知，本發明的相鄰閘極線的閘極驅動電路的閘極驅動訊號(例如閘極驅動訊號G1與閘極驅動訊號G2、或閘極驅動訊號G2與閘極驅動訊號G3)處於高的電壓準位的時間區間部分重疊，從而可以解決非晶矽在低溫時的載子遷移率過低導致電流驅動能力大幅下降之問題，藉由上述之部分重疊的機制透過更長的充電時間使其能夠充電到一定的電壓準位，解決在低溫時充電不足的問題。如此一來，本發明的電路更能在極端溫度的環境中具有高信賴性。
綜合上述，本發明提出一種單級閘極驅動電路，實現了單級多輸出的架構，以減少所使用之電晶體顆數從而達到節省佈局面積的目的。再者，本發明的單級閘極驅動電路透過時序來使自舉電容多段的耦合，使得單級閘極驅動電路的節點QN與節點QN+1能被多次抬升至較高的電壓準位，使其閘極驅動訊號有較好的上升時間與下降時間，進而大幅提升驅動能力。另外，本發明的單級閘極驅動電路增加負偏壓補償電路設計，使元件劣化情況得以改善，進而延長電路運作壽命。再者，本發明的單級閘極驅動電路增加抗雜訊電路設計，以達到全時段抗雜訊的功效。
以上概述了數個實施例的特徵，因此熟習此技藝者可以更了解本發明的態樣。熟習此技藝者應了解到，其可輕易地把本發明當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本發明的精神與範圍，並且他們可以在不脫離本發明精神與範圍的前提下做各種的改變、替換與變動。
100:訊號取樣電路
1:閘極驅動裝置
10,20,30:閘極驅動電路
110,210:預充電電路
120:放電電路
130,230:自舉電路
140,240:輸出控制電路
150,160,250,260:抗雜訊電路
300,400:負偏壓補償電路
AN,AN+1,PN,QN,QN+1,WN:節點
C1,C2:自舉電容
CLK1,CLK2,CLK3,CLK4:時脈訊號
G1-G8,GN,GN-1,GN+1,GN-2, GN+3:閘極驅動訊號
M1-M20:電晶體
T1-T8:時間
VDD:系統高電壓
VSS,VSS2:系統低電壓
從以下結合所附圖式所做的詳細描述，可對本發明之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。
[圖1]係根據本發明的實施例之閘極驅動裝置的電路圖。
[圖2]係根據本發明的實施例之時脈訊號的時序圖。
[圖3]係根據本發明的實施例之單級閘極驅動電路的電路圖。
[圖4]係根據本發明的實施例之圖3的單級閘極驅動電路的電路時序圖。
[圖5]係根據本發明的實施例之單級閘極驅動電路的閘極驅動訊號在高溫環境下的波形圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
110,210:預充電電路
120:放電電路
130,230:自舉電路
140,240:輸出控制電路
150,160,250,260:抗雜訊電路
300,400:負偏壓補償電路
AN,AN+1,PN,QN,QN+1,WN:節點
C1,C2:自舉電容
CLK1,CLK3,CLK4:時脈訊號
GN,GN-1,GN+1,GN-2,GN+3:閘極驅動訊號
M1-M20:電晶體
VDD:系統高電壓
VSS,VSS2:系統低電壓
Claims (20)
- 一種多輸出之單級閘極驅動電路，包括：一第一自舉電路；一第一預充電電路，透過一第一節點連接該第一自舉電路，其中該第一預充電電路在一第一時間將該第一節點預充電至一第一電壓，其中該第一自舉電路在一第二時間將該第一節點由該第一電壓抬升至一第二電壓；一第一輸出控制電路，透過該第一節點連接該第一自舉電路與該第一預充電電路，其中該第一輸出控制電路在一第三時間將該第一節點由該第二電壓抬升至一第三電壓；一第二自舉電路，連接該第一輸出控制電路；一第二預充電電路，透過一第二節點連接該第二自舉電路，其中該第二預充電電路在該第二時間將該第二節點預充電至一第四電壓，其中該第二自舉電路在該第三時間將該第二節點由該第四電壓抬升至一第五電壓；及一第二輸出控制電路，透過該第二節點連接該第二自舉電路與該第二預充電電路，其中該第二輸出控制電路在一第四時間將該第二節點由該第五電壓抬升至一第六電壓。
- 如請求項1所述之多輸出之單級閘極驅動電路，其中該第一預充電電路包括一第一電晶體，其中該第一電晶體的一第一端連接該第一節點，其中該第一電晶體的一第二端接收一系統高電壓。
- 如請求項1所述之多輸出之單級閘極驅動電路，更包括：一放電電路，包括一第二電晶體，其中該第二電晶體的一第一端連接該第一節點，其中該第二電晶體的一第二端接收一第一系統低電壓。
- 如請求項3所述之多輸出之單級閘極驅動電路，其中該第一輸出控制電路包括一第三電晶體，其中該第三電晶體的一控制端連接該第一節點且該第三電晶體的一第一端接收一第一時脈訊號，使得該第三電晶體的一第二端產生一第一閘極驅動訊號。
- 如請求項2所述之多輸出之單級閘極驅動電路，其中該第一自舉電路由一第一自舉電容與一第四電晶體所組成，其中該第一自舉電容的一第一端連接該第一節點，其中該第一自舉電容的一第二端連接該第四電晶體的一第一端。
- 如請求項4所述之多輸出之單級閘極驅動電路，其中該第二自舉電路由一第二自舉電容與一第五電晶體所組成，其中該第二自舉電容的一第一端連接該第二節點，其中該第二自舉電容的一第二端連接該第五電晶體的一第一端，其中該第五電晶體的一第二端連接該第三電晶體的該第二端以接收該第一閘極驅動訊號。
- 如請求項5所述之多輸出之單級閘極驅動電路，其中該第二預充電電路包括一第六電晶體，其中該第六電晶體的一第一端連接該第二節點，其中該第六電晶體的一第二端接收該系統高電壓。
- 如請求項4所述之多輸出之單級閘極驅動電路，其中該第二輸出控制電路包括一第七電晶體，其中該第七電晶體的一控制端連接該第二節點且該第七電晶體的一第一端接收一第二時脈訊號，使得該第七電晶體的一第二端產生一第二閘極驅動訊號。
- 如請求項8所述之多輸出之單級閘極驅動電路，更包括：一第一抗雜訊電路，包括一第八電晶體與一第九電晶體，其中該第八電晶體的一第一端與該第九電晶體的一第一端連接該第一節點，其中該第八電晶體的一第二端與該第九電晶體的一第二端接收該第一系統低電壓，其中該第八電晶體的一控制端連接一第三節點，其中該第九電晶體的一控制端連接一第四節點。
- 如請求項9所述之多輸出之單級閘極驅動電路，更包括：一第二抗雜訊電路，包括一第十電晶體與一第十一電晶 體，其中該第十電晶體的一第一端與該第十一電晶體的一第一端連接該第三電晶體的該第二端，其中該第十電晶體的一第二端與該第十一電晶體的一第二端接收該第一系統低電壓，其中該第十電晶體的一控制端連接該第三節點，其中該第十一電晶體的一控制端連接該第四節點。
- 如請求項9所述之多輸出之單級閘極驅動電路，更包括：一第三抗雜訊電路，包括一第十二電晶體，其中該第十二電晶體的一第一端連接該第二節點，其中該第十二電晶體的一第二端接收該第一系統低電壓，其中該第十二電晶體的一控制端連接該第三節點。
- 如請求項9所述之多輸出之單級閘極驅動電路，更包括：一第四抗雜訊電路，包括一第十三電晶體與一第十四電晶體，其中該第十三電晶體的一第一端與該第十四電晶體的一第一端連接該第七電晶體的該第二端，其中該第十三電晶體的一第二端與該第十四電晶體的一第二端接收該第一系統低電壓，其中該第十三電晶體的一控制端連接該第三節點，其中該第十四電晶體的一控制端連接該第四節點。
- 如請求項9所述之多輸出之單級閘極驅動電 路，更包括：一第一負偏壓補償電路，包括一第十五電晶體、一第十六電晶體與一第十七電晶體，其中該第十五電晶體的一第一端與一控制端接收該第一時脈訊號，其中該第十五電晶體的一第二端、該第十六電晶體的一第一端與該第十七電晶體的一第一端連接該第三節點，其中該第十六電晶體的一控制端接收一第三時脈訊號，其中該第十七電晶體的一控制端連接該第一節點，其中該第十六電晶體的一第二端與該第十七電晶體的一第二端接收一第二系統低電壓。
- 如請求項13所述之多輸出之單級閘極驅動電路，更包括：一第二負偏壓補償電路，包括一第十八電晶體、一第十九電晶體與一第二十電晶體，其中該第十八電晶體的一第一端與一控制端接收該第三時脈訊號，其中該第十八電晶體的一第二端、該第十九電晶體的一第一端與該第二十電晶體的一第一端連接該第四節點，其中該第十九電晶體的一控制端接收該第一時脈訊號，其中該第二十電晶體的一控制端連接該第一節點，其中該第十九電晶體的一第二端與該第二十電晶體的一第二端接收該第二系統低電壓。
- 如請求項13所述之多輸出之單級閘極驅動電路，其中該第二系統低電壓低於該第一系統低電壓。
- 如請求項2所述之多輸出之單級閘極驅動電路，其中於該第一時間，導通該第一電晶體且透過該第一電晶體的該第二端所接收的該系統高電壓將該第一節點預充電至該第一電壓。
- 如請求項7所述之多輸出之單級閘極驅動電路，其中於該第二時間，導通該第四電晶體且提供高電壓準位至該第四電晶體的一第二端以將該第一節點由該第一電壓抬升至該第二電壓，並且，導通該第六電晶體且透過該第六電晶體的該第二端所接收的該系統高電壓將該第二節點預充電至該第四電壓。
- 如請求項6所述之多輸出之單級閘極驅動電路，其中於該第三時間，該第三電晶體的該第一端所接收的該第一時脈訊號處於高電壓準位，以將該第一節點由該第二電壓抬升至該第三電壓，並且，導通該第五電晶體且透過該第五電晶體的該第二端所接收的該第一閘極驅動訊號以將該第二節點由該第四電壓抬升至該第五電壓。
- 如請求項8所述之多輸出之單級閘極驅動電路，其中於該第四時間，該第七電晶體的該第一端所接收的該第二時脈訊號處於高電壓準位，以將該第二節點由該第五電壓抬升至該第六電壓。
- 一種閘極驅動裝置，包括：多級閘極驅動電路，其中每一級閘極驅動電路用以輸出至少二個閘極驅動訊號，其中每一級閘極驅動電路包括：一第一自舉電路；一第一預充電電路，透過一第一節點連接該第一自舉電路，其中該第一預充電電路在一第一時間將該第一節點預充電至一第一電壓，其中該第一自舉電路在一第二時間將該第一節點由該第一電壓抬升至一第二電壓；及一第一輸出控制電路，透過該第一節點連接該第一自舉電路與該第一預充電電路，其中該第一輸出控制電路在一第三時間將該第一節點由該第二電壓抬升至一第三電壓；一第二自舉電路，連接該第一輸出控制電路；一第二預充電電路，透過一第二節點連接該第二自舉電路，其中該第二預充電電路在該第二時間將該第二節點預充電至一第四電壓，其中該第二自舉電路在該第三時間將該第二節點由該第四電壓抬升至一第五電壓；及一第二輸出控制電路，透過該第二節點連接該第二自舉電路與該第二預充電電路，其中該第二輸出控制電路在一第四時間將該第二節點由該第五電壓抬升至一第六電壓。
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