TWI765439B

TWI765439B - 導電互連件及用於形成導電互連件之方法

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Publication number: TWI765439B
Application number: TW109142081A
Authority: TW
Inventors: 羅傑阿曼; 大衛Ａ凱利; 戴夫帕特; 宋勇達; 法蘭克史派特金; 格魯皮特盧加尼
Original assignee: 美商美光科技公司
Priority date: 2019-12-18
Filing date: 2020-11-30
Publication date: 2022-05-21
Also published as: US11978527B2; US20210193189A1; US20220199123A1; TW202139407A; CN112992779A; CN112992779B; US11328749B2

Abstract

一些實施例包括一種積體總成，其具有在第一導電結構上方且與該第一導電結構耦合之互連件。該互連件包括導電芯。該導電芯具有細長之上部區域及較寬之下部區域。該上部區域在臺階處接合至該下部區域。襯墊橫向圍繞該導電芯之該下部區域。該襯墊具有上表面，其與該臺階實質上共面。絕緣軸環在該臺階之上表面及襯墊之上表面兩者上方且直接抵靠該等兩者。該絕緣軸環橫向圍繞該細長上部區域且直接接觸該細長上部區域。第二導電結構在該絕緣軸環之一區域上方且直接抵靠該區域，且在該細長上部區域之上表面上方且直接抵靠該上表面。一些實施例包括形成積體總成之方法。

Description

導電互連件及用於形成導電互連件之方法

本發明係關於積體總成、記憶體陣列、導電互連件及用於形成導電互連件之方法。

記憶體通常併入積體電路中。該記憶體可在(例如)電腦系統中用於儲存資料。

記憶體可經提供為大型記憶體單元陣列。可跨整個陣列提供字線(存取線)及位元線(數位線、感測線)，使得個別記憶體單元可通過字線及位元線之組合唯一地定址。

導電互連件可用於將來自低層級之電路電耦合至高層級之電路；且在一些實施例中，可用於將字線及控制電路(例如，驅動器電路)耦合及/或用於將位元線及感測電路(例如，感測放大器電路)耦合。

積體電路製造之持續目標係提高積體度(即，將電路按比例縮放至更小之尺寸)。隨著積體度提高，字線及位元線可跨整個記憶體陣列日益緊密地封裝。

在提高記憶體之積體度時遇到困難，因為與字線及位元線建立合適之連接變得越來越難。期望開發適合與字線及位元線進行連接之新導電互連件，及製造此等互連件之新方法。亦可期望新導電互連件適用於與除字線及位元線外之緊密封裝之積體電路元件進行連接。

參考圖1A、1B、2A及2B描述與字線及位元線進行電連接所涉及之困難之實例。

參考圖1A及1B，總成300包括延伸穿過絕緣塊304之電互連件302。該電互連件將下部導電結構306及上部導電結構308b耦合。該上部導電結構308b顯示為數個類似導電線308中之一者(及其他導電線標記為308a及308c)。該等導電線308可為字線或位元線。

電互連件302顯示為包含導電襯墊310，其橫向圍繞導電芯312。該襯墊310可包含金屬氮化物(例如，氮化鈦或氮化鎢)，且該導電芯312可包含金屬(例如，鎢)。可提供該襯墊310以增強該導電芯312之金屬與塊304之絕緣材料之間之黏合及/或在該導電芯312之金屬之沈積期間提供晶種層。

圖1A及1B顯示其中僅中心線308b及互連件302電耦合之期望佈置。然而，隨著積體度之提高，可出現導致導電線308a及308c中之一者或兩者及互連件302短接之問題。例如，圖2A及2B顯示處於問題佈置中之總成300，其中線308c短接至互連件302(此短接出現在圖2B中顯示之經說明區域314中)。該短接可來源於線308c之錯位(如顯示)及/或來源於該互連件302之錯位。

期望緩解或防止參考圖2A及2B描述之成問題之短接問題。

在一些實施例中，積體總成包含第一導電結構、互連件、襯墊、絕緣軸環及第二導電結構。該互連件在該第一導電結構上方且與該第一導電結構電耦合及包括包含導電芯材料之導電芯結構。該導電芯結構沿著橫截面具有包括該導電芯材料之細長部分之上部區域及包括該導電芯材料之較寬部分之下部區域，其中該上部區域在臺階處接合至該下部區域。該襯墊橫向圍繞該導電芯結構之該下部區域且具有與該臺階實質上共面之上表面。該絕緣軸環在該臺階之上表面及該襯墊之該上表面兩者上方且直接抵靠該等兩者，及該絕緣軸環橫向圍繞該導電芯材料之該細長部分且直接接觸該部分。該第二導電結構在該絕緣軸環之區域上方且直接抵靠該區域，且在該導電芯材料之該細長部分之上表面上方且直接抵靠該上表面。

在一些實施例中，積體總成包含第一導電結構、第二導電結構、導電軸環、絕緣軸環及第三導電結構。該第一導電結構與邏輯電路電耦合。該第二導電結構在該第一導電結構上方且與該第一導電結構電耦合，該第二導電結構沿著橫截面具有上部較窄區域及下部較寬區域，其中該上部較窄區域在臺階處接合至該下部較寬區域。該導電軸環橫向圍繞該第二導電結構之該下部較寬區域。該絕緣軸環橫向圍繞該第二導電結構之該上部較窄區域，其中該絕緣軸環之下表面沿著該臺階之上表面且沿著該導電軸環之上表面。該第三導電結構跨該絕緣軸環之區域延伸且跨該第二導電結構之該上部較窄區域之上表面延伸，及該第三導電結構通過該第二導電結構與該第一導電結構電耦合，且係字線或數位線。

在一些實施例中，用於形成積體總成之方法包括：形成延伸穿過絕緣塊至第一導電結構之上表面之開口；在該開口內形成襯墊材料以給該開口之側壁加襯墊；在該開口內且沿著該開口之該經墊襯側壁形成芯材料；形成跨該絕緣塊、該襯墊材料及該芯材料延伸之第一實質上平坦之表面；該第一實質上平坦之表面之該形成將該開口內之該芯材料圖案化為芯結構，且將該開口內之該襯墊材料圖案化為襯墊，該襯墊橫向圍繞該芯結構之外周；移除該襯墊之上部部分以形成圍繞該芯結構之上部區域之緣溝；該襯墊之下部部分保留為該緣溝下方之第一軸環且橫向圍繞該芯結構之下部區域；使該芯結構之該上部區域之橫向寬度減小，以將該上部區域轉換為該芯結構之細長區域；該芯結構之該下部區域係該芯結構之較寬區域且在臺階處接合至該芯結構之該細長區域；在該芯結構之該細長區域上方且在該緣溝內形成絕緣材料；形成跨該絕緣材料、該絕緣塊及該芯結構之該細長區域之上表面延伸之第二實質上平坦之表面；該第二實質上平坦之表面之該形成將該絕緣材料圖案化為絕緣軸環，該絕緣軸環橫向圍繞該芯結構之該細長區域；及直接抵靠該芯結構之該細長區域之該上表面形成第二導電結構。

6:線

10:總成

12:絕緣塊

14:導電結構

15:頂部表面

16:絕緣材料

18:導電材料

20:開口

21:側壁

22:襯墊材料

24:導電材料

25:表面

26:襯墊

27:外周邊表面

28:芯結構

30:構造

32:緣溝

34:上部區域

36:下部部分

38:下部部分

40:細長區域

42:臺階

43:平坦之表面

44:軸環

45:上表面

46:絕緣材料

47:實質上平坦之表面

48:絕緣軸環

49:上表面

50:構造

52:上部表面區域

53:導電互連件

54a:導電線

54b:導電線

54c:導電線

58:保護性覆蓋材料

60:保護性蓋

62:邏輯電路

64:基底

66:記憶體陣列

68:記憶體單元

300:總成

302:電互連件

304:絕緣塊

306:下部導電結構

308a:導電線

308b:導電線

308c:導電線

310:導電襯墊

312:導電芯

314:經說明區域

圖1A及1B係先前技術積體總成之區域之圖解橫截面側視圖及圖解俯視圖。圖1A之視圖沿著圖1B之線A-A。

圖2A及2B係另一先前技術積體總成之區域之圖解橫截面側視圖及圖解俯視圖。圖2A之視圖沿著圖2B之線A-A。

圖3至6係在實例方法之循序過程階段之積體總成之區域之圖解橫截面側視圖。

圖6A係圖6之積體總成之圖解俯視圖。圖6之視圖沿著圖6A之線6-6。

圖7至10係在實例方法之循序過程階段之積體總成之區域之圖解橫截面側視圖。圖7之過程階段可接在圖6之過程階段後面。

圖10A係圖10之積體總成之圖解俯視圖。圖10之視圖沿著圖10A之線10-10。

圖10B係在圖10A之過程階段之後之過程階段之圖10A之積體總成之區域之圖解俯視圖。

圖11係在實例方法之實例過程階段之積體總成之區域之圖解橫截面側視圖。圖11之過程階段可接在圖9之過程階段後面。

圖12係在實例方法之實例過程階段之積體總成之區域之圖解橫截面側視圖。圖12之過程階段可接在圖7之過程階段後面。

圖13係在實例方法之實例過程階段之積體總成之區域之圖解橫截面側視圖。圖13之過程階段可接在圖6之過程階段後面。

圖14至17係在實例方法之循序過程階段之積體總成之區域之圖解橫截面側視圖。圖14之過程階段可接在圖13之過程階段後面。

圖18係在實例方法之實例過程階段之積體總成之區域之圖解橫截面側視圖。圖18之過程階段可接在圖17之過程階段或圖10之過程階段後面，且可等效於圖10B之過程階段。

圖19係實例記憶體陣列之區域之圖解示意圖。

一些實施例包括導電互連件，其具有細長之上部區域及較寬之下部區域。該上部區域在臺階處接合至該下部區域。襯墊可橫向圍繞該導電互連件之下部部分。該襯墊可具有上表面，其與該臺階實質上共面。絕緣軸環可橫向圍繞該細長之上部區域，且可在該臺階之上表面及該襯墊之上表面兩者上方且直接抵靠該等兩者。一些實施例包括形成積體總成之方法。參考圖3至19描述實例實施例。

參考圖3，總成10包括在導電結構14上方之絕緣塊12。

絕緣塊12包含絕緣材料16。此絕緣材料可包含任何合適之組合物；且在一些實施例中，可包含二氧化矽、氮化矽、氧化鋁、氧化鉿等中之一或多者，基本上由其組成，或由其組成。

導電結構14包含導電材料18。該材料18可包含任何合適之導電組合物；諸如，例如，各種金屬(例如，鈦、鎢、鈷、鎳、鉑、釕等)、含金屬組合物(例如，金屬矽化物、金屬氮化物、金屬碳化物等)及/或導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺等)中之一或多者。在一些實施例中，該材料18可包含銅(Cu)、銀(Ag)、鋁(Al)、鎢(W)、鉑(Pt)、鈀(Pd)、導電摻雜矽、金屬氮化物、金屬矽化物等中之一或多者。

導電結構14可稱為第一導電結構以將其與在後續過程階段形成之其他導電結構區區分。

導電結構14可與邏輯電路(未顯示)電耦合；諸如(例如)，字線驅動器電路及感測放大器電路中之一者或兩者。該邏輯電路可包括CMOS，且可在導電結構14下方。在一些實施例中，該導電結構14可由基底(未顯示)支撐，且該邏輯電路可在此基底上方且在該導電結構14下方。

基底可包含半導體材料；且可(例如)包含單晶矽，基本上由其組成，或由其組成。該基底可稱為半導體基板。術語「半導體基板」意謂包含半導電材料之任何構造，包括(但不限於)塊體半導電材料(諸如半導電晶圓(單獨或在包含其他材料之總成中))及半導電材料層(單獨或在包含其他材料之總成中)。術語「基板」係指任何支撐結構，包括(但不限於)上文描述之半導體基板。在一些應用中，該基底可對應於含有與積體電路製造相關聯之一或多種材料之半導體基板。此等材料可包括(例如)耐熔金屬材料、勢壘材料、擴散材料、絕緣材料等中之一或多者。

參考圖4，形成延伸穿過絕緣塊12至導電結構14之上表面15之開口20。該開口20具有側壁21。該等側壁21顯示為稍微呈錐形。在其他實施例中，該等側壁21可更加呈錐形，較不呈錐形或甚至不呈錐形。同樣地，儘管該等側壁顯示為筆直的，但在其他實施例中，該等側壁之至少一些區域可為彎曲的。

在本文闡述之實施例中，開口20停止在導電結構14之頂部表面15處。在其他實施例中，該開口20可穿透至該導電結構14內。

參考圖5，在塊12上方且在開口20內形成襯墊材料22。該襯墊材料22給該開口20之側壁21加襯墊。

襯墊材料22顯示為導電的。然而，應瞭解，在一些實施例中，該襯墊材料可為絕緣的或半導電的。

襯墊材料22可包含任何合適之組合物。例如，該襯墊材料22可為絕緣材料；且可包含氮化矽、二氧化矽、氧化鋁、氧化鉿、氧化鋯等中之一或多者，基本上由其組成或由其組成。作為另一實例，該襯墊材料22可為半導電的；且可包含矽及鍺中之一者或兩者，基本上由其組成或由其組成。作為另一實例，該襯墊材料22可為導電的，且可包含金屬氮化物、金屬矽化物及金屬碳化物中之一或多者，基本上由其組成或由其組成。在一些實施例中，該襯墊材料22可包含氮化鎢及氮化鈦中之一者或兩者。

在開口20內且沿著經加墊襯之側壁21形成導電芯材料24。該芯材料24在本文顯示之實施例中直接接觸第一導電結構14。在其他實施例中，該襯墊材料22可為導電的且可沿著該開口20之底部，使得該襯墊材料22介於該導電材料24與該導電結構14之間。

導電芯材料24可包含任何合適之導電組合物；諸如，例如，各種金屬(例如，鈦、鎢、鈷、鎳、鉑、釕等)、含金屬組合物(例如，金屬矽化物、金屬氮化物、金屬碳化物等)及/或導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺等)中之一或多者。在一些實施例中，該導電芯材料24可包含一或多種金屬，基本上由其組成或由其組成。例如，該導電芯材料24可包含鎢，基本上由其組成或由其組成。

襯墊材料22可用於增強芯材料24對塊12之絕緣材料16之黏合及/或可用作晶種層以在該芯材料24之沈積期間促進該芯材料24之生長。

在本文闡述之實施例中，襯墊材料22係單一均質組合物，且芯材料24亦係單一均質組合物。在其他實施例中，該襯墊材料22可包含兩種或更多種不同組合物之疊層；及/或該芯材料24可包含兩種或更多種不同組合物之疊層。

參考圖6，總成10經受平坦化(例如，化學機械拋光CMP)以形成實質上平坦之表面25，其跨絕緣塊12、襯墊材料22及芯材料24延伸。表面25稱為「實質上平坦」以指示該表面在製造及量測之合理公差內係平坦的。

實質上平坦之表面25之形成自絕緣塊12上方移除過量之材料22及24，將剩餘襯墊材料22圖案化為開口20內之襯墊26，且將剩餘芯材料24圖案化為開口內之芯結構28。該襯墊26橫向圍繞該芯結構28之外周邊表面(外周)27，如在圖6A之俯視圖中顯示。

襯墊26及芯結構28一起形成構造30。此構造具有沿著圖6之橫截面之寬度W。此寬度可包含任何合適之尺寸，且在一些實施例中可在自約10nm至約30nm之範圍內。

參考圖7，移除襯墊26之上部部分以形成圍繞芯結構28之上部區域34之緣溝32。該襯墊26之下部部分38保留作為該緣溝32下方之軸環。此軸環橫向圍繞該芯結構28之下部區域36。

在一些實施例中，襯墊材料12包含氮化鈦及氮化鎢中之一者或兩者，塊12之材料16包含二氧化矽，且芯材料24包含鎢；且襯墊材料以利用磷酸之濕蒸汽蝕刻移除。

參考圖8，芯結構28之上部區域34之橫向寬度減小，且此將該上部區域轉換為該芯結構之細長區域40。該芯結構28之細長區域40在臺階42處接合至該芯結構28之較寬下部區域36。在本文闡述之實施例中，該芯結構28實質上垂直延伸(即，沿著本文闡述之z軸延伸)，且該臺階42實質上水平延伸(即，沿著本文闡述之x軸延伸)。術語「實質上垂直」意謂在製造及量測之合理公差內垂直，且術語「實質上水平」意謂在製造及量測之合理公差內水平。在一些實施例中，垂直延伸之芯結構28可視為相對於水平延伸之臺階42實質上正交延伸，及術語「實質上正交」意謂在製造及量測之合理公差內正交。在一些實施例中，該芯結構28之垂直方向可在與該臺階42之水平方向正交之約10。內。

在本文闡述之實施例中，臺階42具有實質上平坦之表面43，且襯墊26之下部部分38具有上表面45，其與平坦之表面43實質上共面。在其他實施例中，該臺階42及/或該襯墊26之下部部分38可具有經修圓上表面、非水平上表面或任何其他合適之組態。

在一些實施例中，襯墊26之下部部分38可視為經組態為橫向圍繞芯結構28之下部部分36之外周之軸環44。此軸環44可稱為第一軸環以將其與在隨後過程階段形成之另一軸環區區分。該軸環44可在一些實施例中係導電的(例如，可包含氮化鈦、氮化鎢等中之一或多者)。或者，該軸環44可為電絕緣的(例如，可包含二氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鋯等中之一或多者)。或者，該軸環44可為半導電的(例如，可包含矽、鍺等)。

芯結構28之上部區域34之變窄使緣溝32擴大。

芯結構28之上部區域34可利用任何合適之處理來變窄。例如，在一些實施例中，該芯結構可包含鎢，且可利用包含氟碳化合物(例如，C_xF_y，其中x及y係數位)及BCl₃中之一者或兩者與合適之氧化劑(例如，O₂)之組合之蝕刻來變窄。

參考圖9，在芯結構28之細長區域40上方且在緣溝32內形成絕緣材料46。該絕緣材料46可包含任何合適之組合物；且在一些實施例中，可包含氮化矽及二氧化矽中之一者或兩者，基本上由其組成，或由其組成。該絕緣材料46可以任何合適之處理形成，且在一些實施例中可形成為自旋電介質(SOD)或自旋玻璃(SOG)。

參考圖10，用平坦化製程(例如，CMP)移除過量之絕緣材料46。此形成實質上平坦之表面47，其跨絕緣塊12、絕緣材料46及芯結構28之細長區域40之上表面49延伸。該實質上平坦之表面47可稱為第二實質上平坦之表面以將其與上文參考圖6描述之第一實質上平坦之表面25區分。

實質上平坦之表面47之形成將絕緣材料46圖案化為絕緣軸環48，其橫向圍繞芯結構28之細長區域40。

圖10之組態顯示與邏輯電路62電耦合之導電結構14。與此邏輯電路之耦合可在任何合適之過程階段提供，包括在圖10經闡述之過程階段之前或之後之過程階段。在一些實施例中，該邏輯電路62可包含感測放大器電路及/或字線驅動器電路。

圖10A顯示在圖10之過程階段之總成10之俯視圖。絕緣軸環48及細長區域40可一起視為形成構造50，且此構造可視為包含上部表面區域52。此構造具有沿著圖10之橫截面之第一寬度W₁。該細長區域40具有沿著圖10之橫截面之第二寬度W₂。該第二寬度與該第一寬度之比(即，W₂/W₁)可在自約0.01至約0.9之範圍內，且在一些實施例中可約為0.5。圖10及10A之寬度W₁可與圖6之寬度W大致相同。

圖10及10A之導電芯材料24可視為與導電結構14電耦合之導電互連件53之部分。襯墊材料22亦可在其中該襯墊22係導電的實施例中視為此導電互連件之部分。在一些實施例中，該導電結構14可稱為第一導電結構，及該互連件53可稱為第二導電結構。在一些實施例中，該互連件53之導電芯28可稱為第二導電結構。

參考圖10B，導電線(導電結構)54在絕緣塊12上方形成。在一些實施例中，該等襯墊54可稱為第三導電結構以將其與第一導電結構14(圖10)及第二導電結構53(圖10)區分。在一些實施例中，該等襯墊54可稱為第二導電結構，該結構14(圖10)可稱為第一導電結構，及該結構53(圖10)可稱為互連件結構。

導電線標記為54a至54c使得其等可彼此區分。在一些實施例中，線54可對應於跨記憶體陣列延伸之字線或數位線(位元線)。中心線54b經電耦合至導電芯28之細長區域40，且在一些實施例中可經形成為直接抵靠該細長區域40之導電芯材料24之上表面49。

圖10B之組態相對於先前技術段落中描述之習知組態(圖1A、1B、2A及2B)之優點在於與中心線54b之電耦合係通過互連件53之相對窄之區域40(圖10)。此可防止上文參考圖2A及2B描述之成問題之短路，且可藉此有利地使未來幾代積體電路按比例縮放至更高積體度。

圖10之過程階段顯示其中導電芯28之細長區域40之上表面49與絕緣塊12之材料16之上表面實質上共面之組態。在其他實施例中，即使表面47實質上共面，該上表面49仍可在該材料16之上表面上方或下方，其取決於材料24、46及16之相對組合物，且取決於用於形成該表面47之平坦化製程。圖11顯示在實例實施例中之類似於圖10之過程階段之過程階段之總成10，其中該細長區域40之上表面49在該等絕緣材料16及46之上表面上方突出。

圖8之過程階段顯示其中導電芯28之細長區域40之上表面在緣溝32(圖7)形成及芯材料24之上部區域變薄以產生細長區域40(圖8)之後保持實質上平坦。在其他實施例中，該細長區域40之上表面可在用於形成該緣溝32之蝕刻期間及/或在用於使芯材料之上部區域變薄之蝕刻期間經圓化。例如，圖12顯示類似於圖8之過程階段之過程階段之總成10，但其中該細長區域40之上表面經非所欲之圓化。若發現此圓化係成問題的，則可在該芯材料24上方提供保護性結構(例如，覆蓋結構)以在後續蝕刻製程期間保護此材料。圖13顯示類似於圖6之過程階段之過程階段，但其中在該導電芯材料24上方提供保護性覆蓋材料58。該保護性覆蓋材料 58可包含任何合適之組合物；且在一些實施例中可包含金屬氧化物(如氧化鈦、氧化鎢等)、碳、光致抗蝕劑等，基本上由其組成或由其組成。該保護性材料58可用任何合適之處理圖案化。該保護性材料58可視為組態為保護性蓋60。

參考圖14，緣溝32用類似於上文參考圖7描述之處理之處理形成。保護性材料58在此緣溝之形成期間保護導電芯材料24之上表面。

參考圖15，芯結構28之上部區域34之橫向寬度用類似於上文參考圖8描述之處理之處理減小，且此形成細長區域40。保護性材料58在此處理期間保護導電芯材料24之上表面。

參考圖16，絕緣材料46用類似於上文參考圖9描述之處理之處理在緣溝32內且在保護性材料58上方形成。

參考圖17，實質上平坦之表面47用類似於上文參考圖10描述之處理之處理形成，且此移除保護性材料58。圖17之處理階段類似於上文參考圖10描述之處理階段，且因此，圖17之總成10包含類似於上文參考圖10描述之導電互連件之導電互連件53。

圖10及17之導電互連件53可用於將字線及/或位元線及底層邏輯電路耦合。例如，圖18顯示在可類似於上文參考圖10B描述之處理階段之處理階段之總成10。導電結構54a至54c跨實質上平坦之上表面47形成，其中中心導電結構54b直接抵靠芯結構28之細長區域40之上表面49。該等導電結構54a至54c可為字線或位元線。

導電互連件53將導電結構54b與此等導電結構下方之邏輯電路62電耦合。對該邏輯電路之耦合可通過導電結構14(圖10及17中顯示)。該邏輯電路62可包含CMOS(互補金屬氧化物半導體)。若該結構54b係字線，則該邏輯電路62可包含字線驅動器電路。若該結構54b係位元線，則該邏輯電路62可包含感測放大器電路。

邏輯電路62由基底64支撐。該基底64可包含半導體基板；及在一些實施例中，可包含晶圓或晶粒之多晶矽。

基底64顯示為由間隙與互連件53間隔開以指示可在該基底64與該互連件53之間提供其他組件及/或材料。

在一些實施例中，結構54a至54c可為跨記憶體陣列延伸之字線或位元線。參考圖19描述實例記憶體陣列66。該記憶體陣列包括沿著該陣列之列延伸之數位線(位元線)DL1至DL4，且包括沿著該陣列之行延伸之字線WL1至WL4。記憶體單元68用該等字線及數位線定址；及各記憶體單元由包含該等字線中之一者及該等數位線中之一者之組合唯一地定址。該等記憶體單元可為DRAM(動態隨機存取記憶體)單元或任何其他合適之記憶體單元。若該等記憶體單元係DRAM單元，則該等記憶體單元中之各者可包含一個電晶體及一個電容器，或可包含電晶體及電容器之任何其他合適之組合。圖19之記憶體陣列可視為一般代表任何合適之記憶體陣列(包括(例如)三維交叉點記憶體陣列)。

字線(例如，WL1)顯示為與字線驅動器電路(指示為字線驅動器)耦合，且數位線(例如，DL1)顯示為與感測放大器電路(指示為(感測放大器))耦合。該字線驅動器電路及感測放大器電路可在圖18之邏輯電路62內。該字線驅動器電路之至少一些部分及/或該感測放大器電路之至少一些部分可在該記憶體陣列66之記憶體單元68正下方。

上文討論之總成及結構可用於積體電路內(及術語「積體電路」意謂由半導體基板支撐之電子電路)；且其可併入電子系統內。此等電子系統可用於(例如)記憶體模組、裝置驅動器、功率模組、通信數據機、處理器模組及專用模組中，且可包括多層多晶片模組。該等電子系統可為大範圍之系統中之任何一者，諸如，例如，攝像機、無線裝置、顯示器、晶片組、機上盒、遊戲機、照明裝置、交通工具、時鐘、電視、行動電話、個人電腦、汽車、工業控制系統、飛機等。

除非另有規定，否則本文描述之各種材料、物質、組合物等可用任何合適之方法(現在已知或尚未開發)形成，該等方法包括(例如)原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)等。

術語「電介質」及「絕緣」可用於描述具有絕緣電性質之材料。在本發明中，將該等術語視為同義詞。在一些實例中利用術語「電介質」且在其他實例中利用術語「絕緣」(或「電絕緣」)可在本發明內提供語言變化以簡化隨附申請專利範圍內之前置基礎，且不用於指示任何明顯之化學或電差異。

術語「電連接」及「電耦合」兩者均可用於本發明中。將該等術語視為同義詞。在一些實例中利用一個術語且在其他實例中利用另一術語可在本發明內提供語言變化以簡化隨附申請專利範圍內之前置基礎。

圖式中各種實施例之特定定向僅係用於說明性目的，且該等實施例可相對於一些應用中顯示之定向旋轉。本文提供之描述及隨附申請專利範圍涉及在各種特徵間具有所描述之關係之任何結構，不論該等結構係呈圖式之特定定向亦或相對於此定向旋轉。

隨附闡述之橫截面視圖僅顯示該等橫截面之平面內之特徵，且除非另有指示，否則不顯示該等橫截面之平面後之材料以便簡化圖式。

當結構在上文稱為「在」另一結構「上」、「鄰近」或「抵靠」另一結構時，其可直接在另一結構上或亦可存在中介結構。相反，當結構稱為「直接在」另一結構「上方」、及另一結構「直接鄰近」或「直接抵靠」另一結構時時，不存在中介結構。術語「直接在…下方」、「直接在…上方」等不指示直接物理接觸(除非另有明確規定)，但反而指示直立對準。

結構(例如，層、材料等)可稱為「垂直延伸」以指示該等結構通常自下層基底(例如，基板)向上延伸。該等垂直延伸之結構可相對於該基底之上表面實質上正交延伸，或不實質上正交延伸。

一些實施例包括一種積體總成，其具有第一導電結構，且具有在該第一導電結構上方且與該第一導電結構電耦合之互連件。該等互連件包括具有導電芯材料之導電芯結構。該導電芯結構沿著橫截面具有包括該導電芯材料之細長部分之上部區域，及包括該導電芯材料之較寬部分之下部區域。該上部區域在臺階處接合至該下部區域。襯墊橫向圍繞該導電芯結構之下部區域。該襯墊具有上表面，其與該臺階實質上共面。絕緣軸環在該臺階之上表面及該襯墊之上表面兩者上方且直接抵靠該等兩者。該絕緣軸環橫向圍繞該導電芯材料之細長部分且直接接觸該部分。第二導電結構在該絕緣軸環之區域上方且直接抵靠該區域，且在該導電芯材料之細長部分之上表面上方且直接抵靠該上表面。

一些實施例包括一種積體總成，其具有與邏輯電路電耦合之第一導電結構，及在該第一導電結構上方且與該第一導電結構電耦合之第二導電結構。該第二導電結構沿著橫截面具有上部較窄區域及下部較寬區域。該上部較窄區域在臺階處接合至該下部較寬區域。導電軸環橫向圍繞該第二導電結構之下部較寬區域。絕緣軸環橫向圍繞該第二導電結構之上部較窄區域。該絕緣軸環之下表面沿著該臺階之上表面且沿著該導電軸環之上表面。第三導電結構跨該絕緣軸環之區域延伸且跨該第二導電結構之上部較窄區域之上表面延伸。該第三導電結構通過該第二導電結構與該第一導電結構電耦合，且係字線或數位線。

一些實施例包括一種用於形成積體總成之方法。形成延伸穿過絕緣塊至第一導電結構之上表面之開口。襯墊材料在該開口內形成以給該開口之側壁加襯墊。芯材料在該開口內且沿著該開口之經墊襯側壁形成。該芯材料可直接接觸該第一導電結構。形成跨該絕緣塊、該襯墊材料及該芯材料延伸之第一實質上平坦之表面。該第一實質上平坦之表面之形成將該開口內之該芯材料圖案化為芯結構，且將該開口內之該襯墊材料圖案化為襯墊，該襯墊橫向圍繞該芯結構之外周。移除該襯墊之上部部分以形成圍繞該芯結構之上部區域之緣溝。該襯墊之下部部分保留為該緣溝下方之第一軸環且橫向圍繞該芯結構之下部區域。該芯結構之上部區域之橫向寬度減小，以將該上部區域轉換為該芯結構之細長區域。該芯結構之下部區域係該芯結構之較寬區域且在臺階處接合至該芯結構之細長區域。在該芯結構之細長區域上方且在該緣溝內形成絕緣材料。形成跨該絕緣材料、該絕緣塊及該芯結構之細長區域之上表面延伸之第二實質上平坦之表面。該第二實質上平坦之表面之形成將該絕緣材料圖案化為絕緣軸環，該絕緣軸環橫向圍繞該芯結構之細長區域。直接抵靠該芯結構之細長區域之上表面形成第二導電結構。

為遵守條例，本文揭示之標的已用或多或少地特定於結構及方法特徵之語言進行描述。然而，應瞭解，申請專利範圍不限於本文顯示並描述之特定特徵，因為本文揭示之含義包含實例實施例。因此，該等申請專利範圍按字面意思經賦予完整範圍，並應根據等效教義予以適當解釋。