TW202011515A

TW202011515A - 半導體裝置及其製造方法

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Publication number: TW202011515A
Application number: TW108102512A
Authority: TW
Inventors: 久米一平
Original assignee: 日商東芝記憶體股份有限公司
Priority date: 2018-09-05
Filing date: 2019-01-23
Publication date: 2020-03-16
Also published as: JP2020038932A; CN110880487B; US11043419B2; CN110880487A; TWI690023B; US20200075498A1

Abstract

實施形態提供一種無論TSV之縱橫比如何，均能於TSV之底部獲得低且穩定之接觸電阻之半導體裝置及其製造方法。實施形態之半導體裝置具備半導體基板、金屬部、積層膜。半導體基板具有自第1面至與第1面為相反側之第2面而設置之貫通孔。金屬部設置於貫通孔之內部。積層膜設置於金屬部與貫通孔之內側面之間，包含第1材料膜、第2材料膜及第3材料膜至少三層，且第1材料膜及第3材料膜相對於第2材料膜之加工選擇比為10以上，相對介電常數為6.5以下。

Description

半導體裝置及其製造方法

本實施形態係關於一種半導體裝置及其製造方法。

已研發出利用TSV(Through-Silicon Via，矽穿孔)將所積層之複數個半導體裝置間電氣連接之方法。TSV係為了實現複數個半導體裝置間之電氣連接而設置，因此由電阻足夠低之金屬材料構成。

但若半導體裝置之微細化推進，則需要具有高縱橫比之TSV。於此種具有高縱橫比之TSV中，存在難以如所設計般蝕刻至其底部，從而難以於該底部獲得低且穩定之接觸電阻之情況。

另一方面，可考慮將TSV之徑擴大，或使基板之厚度變薄，藉此縮小縱橫比。但若縱橫比較小，則於TSV之外側與內側，所形成之絕緣膜之厚度不太會出現差。因此，難以將堆積於TSV之外側之絕緣膜作為遮罩，以自對準方式加工TSV之底部。

實施形態提供一種無論TSV之縱橫比如何，均能於TSV之底部獲得低且穩定之接觸電阻之半導體裝置及其製造方法。

實施形態之半導體裝置具備半導體基板、金屬部、積層膜。半導體基板具有自第1面至與第1面為相反側之第2面而設置之貫通孔。金屬部設置於貫通孔之內部。積層膜設置於金屬部與貫通孔之內側面之間，包含第1材料膜、第2材料膜及第3材料膜至少三層，且第1材料膜及第3材料膜相對於第2材料膜之加工選擇比為10以上，相對介電常數為6.5以下。

以下，參照圖式對本發明之實施形態進行說明。本實施形態並不限定本發明。於以下實施形態中，半導體基板之上下方向表示將供形成半導體元件或TSV之面朝上時之相對方向，有時其會與遵循重力加速度之上下方向不同。圖式係模式性或概念性者，各部分之比例等未必與實際情況相同。於說明書與圖式中，對與上文中關於已有圖式而敍述之要素相同之要素，標註相同之符號，並適當省略詳細之說明。

於以下說明中，關於半導體基板，將TSV之形成面設定為第1面，將與該第1面為相反側之面設定為第2面。第2面係形成有記憶單元陣列、電晶體、電阻元件、電容器元件、配線等半導體元件之面。

圖1係表示本實施形態之半導體裝置之概略構成例之剖視圖。如圖1所示，半導體裝置1具備半導體基板10、絕緣層11、STI(Shallow Trench Isolation，淺槽隔離)12、絕緣層13、第1貫通電極14、第2貫通電極18、接合材(凸塊)19。

半導體基板10例如為矽基板。半導體基板10可被薄膜化至50 μm(微米)以下，例如30±5 μm左右。

於半導體基板10之第2面F2，具有形成半導體元件之主動區域、及將主動區域間電氣分離之STI12。於主動區域，形成有記憶單元陣列、電晶體、電阻元件、電容器元件、配線等半導體元件(未圖示)。對於STI12，例如使用氧化矽膜等絕緣膜。於半導體基板10之第2面F2，設置有將半導體元件電氣連接於第2貫通電極18之第1貫通電極14及配線結構35。配線結構35設置於STI12上，與半導體基板10之第2面F2上所設置之半導體元件(例如，電晶體)電氣連接。半導體元件及配線結構35由絕緣層11、13被覆。於半導體基板10之第1面F1，設置有電氣連接於第2貫通電極18之接合材19等。

絕緣層11、13為了保護配線結構35，而將配線結構35覆蓋。絕緣層11、13中可包含覆蓋半導體元件之鈍化膜、及覆蓋於鈍化膜上之有機層。鈍化膜可為氮化矽膜(SiN)、氧化矽膜(SiO2)或氮氧化矽膜(SiON)之單層膜，或者該等膜中之兩者以上之積層膜。對於有機層，可使用感光性聚醯亞胺等樹脂材料。

第1貫通電極14與配線結構35接觸。第1貫通電極14至少可包含覆蓋貫通孔內表面之障壁金屬層141、障壁金屬層141上之晶種金屬層142、及晶種金屬層142上之貫通電極143。障壁金屬層141亦可省略。於貫通電極143上，亦可設置有於半導體裝置1之縱向集成時發揮作用之金屬膜144。

對於障壁金屬層141，可使用鈦(Ti)、鉭(Ta)、釕(Ru)等。對於晶種金屬層142，可使用銅(Cu)、或鎳與銅之積層膜(Ni/Cu)等。對於貫通電極143，可使用鎳(Ni)等。對於金屬膜144，可使用金(Au)、錫(Sn)、銅(Cu)、錫-銅(SnCu)、錫-金(SnAu)、錫-銀(SnAg)等。其中，第1貫通電極14之層結構及材料可根據目的適當變更。例如，可根據貫通電極143中所使用之導電性材料或形成方法，適當變更障壁金屬層141/晶種金屬層142或金屬膜144之層結構或材料。

作為金屬部之第2貫通電極18設置於貫通孔H之內部。貫通孔H係以自半導體基板10之第1面F1至第2面F2而貫通半導體基板10之方式設置。藉此，第2貫通電極18與配線結構35接觸，而將配線結構35電氣引出至半導體基板10之第1面F1上。

第2貫通電極18至少可包含覆蓋貫通孔內表面之障壁金屬層(第1金屬層)181、障壁金屬層181上之晶種金屬層(第2金屬層)182、及晶種金屬層182上之電極主體183。對於其等，分別使用之金屬材料可與第1貫通電極14之障壁金屬層141、晶種金屬層142及貫通電極143相同。於電極主體183之內部，可形成有空隙。又，於電極主體183上，亦可設置有於將複數個半導體裝置1縱向(半導體基板10之厚度方向)集成時用以將半導體裝置1間接合之接合材19。對於接合材19，可使用錫(Sn)、銅(Cu)、錫-銅(SnCu)、錫-金(SnAu)、錫-銀(SnAg)等焊料。

於第2貫通電極18與貫通孔H之內壁面(半導體基板10)之間，設置有積層膜17。積層膜17係包含第1材料膜171、第2材料膜172及第3材料膜173之三層膜。積層膜17係為了將第2貫通電極18與半導體基板10之間電氣分離而設置。因此，第1及第3材料膜171、173需為絕緣膜。另一方面，第1材料膜171與第3材料膜173之間之第2材料膜172不一定為絕緣膜，亦可為導電性材料。積層膜17可為第1～第3材料膜171～173之三層膜，亦可進而包含其他材料膜。

第1及第3材料膜171、173例如為氧化矽膜等絕緣膜，較佳為相對介電常數為6.5以下之低介電常數材料(Low-k膜)。第1及第3材料膜171、173可為同一種材料膜，亦可為互不相同之材料膜。例如，第1及第3材料膜171、173可均為氧化矽膜。

對於第1材料膜171與第3材料膜173之間夾著之第2材料膜172，例如，可使用SiOCH、金屬化合物等材料。於使用SiOCH作為第2材料膜172之情形時，第2材料膜172之碳(C)含有率例如為50%以上，較佳為富碳。於使用金屬化合物作為第2材料膜172之情形時，第2材料膜172較佳為包含例如鎢膜(W)、鈦膜(Ti)、鉭膜(Ta)、鋁膜(Al)、氧化鎢膜(WO)、氧化鈦膜(TiO)、氧化鉭膜(TaO)、氧化鋁膜(AlO)中之至少一者。

再者，即便是於第2材料膜172之相對介電常數大於6.5之情形時，只要積層膜17整體之相對介電常數為6.5以下即可。例如，即便第2材料膜172為金屬化合物，只要積層膜17整體之相對介電常數為6.5以下即可。藉由使積層膜17之相對介電常數為6.5以下之低介電常數，第2貫通電極18與半導體基板10之間之寄生電容變小。藉此，能減小第2貫通電極18之電壓對半導體基板10造成之影響。例如，第1及第3材料膜171、173可為如下情況，即，其中一者係氧化矽膜，另一者係氧化矽膜、SiN、SiON、SiCN、多孔SiCOH、有機材絕緣膜、AlO、TaO、HfO。如此，則即便對一部分使用了高介電材料，只要積層膜17整體之相對介電常數為6.5以下即可。

另一方面，第1及第3材料膜171、173與第2材料膜172之間之加工選擇比較佳為10以上。藉由使其等之加工選擇比為10以上，能將第3材料膜173作為遮罩，加工第2材料膜172，且能將第2材料膜172作為遮罩，加工第1材料膜171。藉此，如於下述製造方法中所說明般，即便積層膜17之厚度整體上相對較薄，亦能不利用光微影技術而以自對準方式於貫通孔H之底部之STI12形成相對較大且大小穩定之開口。

例如，若以氧化矽膜之單層膜(未圖示)代替積層膜17，於貫通孔H之底部之STI12形成開口，則氧化矽膜之單層膜於貫通孔H之底部形成得較薄(例如，約0.5 μm之厚度)，於貫通孔H之外側之第1面F1上形成得較厚(約2.5 μm之厚度)。於此種情形時，利用貫通孔H內之底面之單層膜與其外側之半導體基板10之第1面F1上之單層膜之膜厚差，能以自對準方式於貫通孔H之底部之STI12形成開口。但要想將此種單層膜用作遮罩，需要使單層膜於貫通孔H之上端之第1面F1上形成得非常厚。因此，貫通孔H之第1面F1側之上端部之懸突會變大。懸突使單層膜之材料於貫通孔H之上端朝向開口之中心堆積，而使貫通孔H之開口變窄或將其堵住。從而，單層膜之懸突成了遮罩，形成於貫通孔H之底部之STI12之開口之徑變小。如此，則第2貫通電極18便難以於貫通孔H之底部與配線35等獲得低且穩定之接觸電阻。

相對於此，本實施形態之半導體裝置1包含具有10以上之加工選擇比之第1及第3材料膜171、173與第2材料膜172。例如，於第2材料膜172為SiOCH之情形時，第1及第3材料膜171、173可為如下情況，即，其中任一者係氧化矽膜，另一者係氧化矽膜、SiN、SiON、SiCN、多孔SiCOH、有機材絕緣膜、AlO、TaO、HfO中之任一者。於此種情形時，第1及第3材料膜171、173相對於第2材料膜172亦具有10倍以上之加工選擇比。又，即便對第1及第3材料膜171、173中之任一者使用了高介電材料，積層膜17整體之相對介電常數亦能成為6.5以下。藉此，如下所述，即便第1～第3材料膜171～173之膜厚相對較薄，亦能將第3材料膜173作為遮罩，加工第2材料膜172，且能將第2材料膜172作為遮罩，加工第1材料膜171。例如，即便位於第2貫通電極18與貫通孔H之內側面之間之第1～第3材料膜171～173之膜厚分別為約250 nm、250 nm、500 nm，亦能不利用光微影技術而以自對準方式於貫通孔H之底部之STI12形成相對較大且大小穩定之開口。藉此，第2貫通電極18能於貫通孔H之底部與配線35等以低且穩定之電阻接觸。

繼而，對本實施形態之半導體裝置之製造方法進行說明。

圖2～圖10係表示本實施形態之半導體裝置之製造方法之一例之剖視圖。再者，於圖2中，為了便於說明，半導體基板10之上下方向與圖1及圖3～圖10中之上下方向相反。本實施形態中，於半導體基板10之第2面F2形成半導體元件，然後，自半導體基板10之第1面F1形成第2貫通電極18。即，本實施形態之半導體裝置1係由所謂之後通孔工藝(Via Last Process)形成。又，由於本實施形態採用後通孔工藝，故而半導體元件形成於半導體基板10之第2面F2。另一方面，如圖1所示，積層膜17中之材料膜171、172、及金屬層181A、182A係自貫通孔H之內側面遍及半導體基板10之第1面F1連續地設置。

首先，如圖2所示，於半導體基板10之第2面F2上形成STI12，而確定主動區域。半導體基板10例如為矽基板。STI12例如為氧化矽膜。

其次，於主動區域形成半導體元件(未圖示)。半導體元件例如可為記憶單元陣列、電晶體、電阻元件、電容器元件等。形成半導體元件時，於STI12上形成例如配線結構35。半導體元件及配線結構35由絕緣層11、13被覆。再者，絕緣層13中可包含覆蓋配線結構35之鈍化膜、及覆蓋於鈍化膜上之有機層。對於有機層，可使用感光性聚醯亞胺等，於該有機層上，轉印用以形成第1貫通電極14之開口圖案。開口圖案之開口徑例如可為10 μm左右。

其次，例如，將有機層作為遮罩，蝕刻絕緣層13之鈍化膜及STI12，藉此使配線結構35露出。鈍化膜及STI12之蝕刻可採用RIE(Reactive Ion Etching，反應式離子蝕刻)等。其次，於包含貫通孔內部之整個絕緣層13上，依序積層使用鈦(Ti)之障壁金屬層、及使用銅(Cu)之晶種金屬層。障壁金屬層與晶種金屬層之成膜可分別採用濺鍍法或CVD(Chemical Vapor Deposition，化學氣相沈積)法等。晶種金屬層之膜厚例如可為500 nm左右。

其次，利用例如PEP(Photo Engraving Process，光微影工藝)技術，形成用以於晶種金屬層上形成貫通電極143之遮罩。其次，於自遮罩之開口露出之晶種金屬層上形成貫通電極143。貫通電極143之形成可採用共形塗層(Conformal Coating)法等。對於貫通電極143，可使用例如鎳(Ni)。

其次，於去除遮罩後，將貫通電極143用作遮罩，去除晶種金屬層與障壁金屬層。藉此，貫通電極143之下之晶種金屬層142及障壁金屬層141被保留，除此以外之晶種金屬層142及障壁金屬層141被去除。再者，晶種金屬層142及障壁金屬層141之圖案化可採用濕式蝕刻。

其次，於貫通電極143之上表面上，形成使用金(Au)之金屬膜144。金屬膜144之形成可採用剝離法等形成方法。其結果，如圖2所示，將配線結構35引出至絕緣層13上之第1貫通電極14形成於半導體基板10之元件形成面(第2面F2)側。

其次，如圖3所示，於形成有第1貫通電極14之絕緣層13上塗佈黏接劑，並使支持基板16貼合於該黏接劑，藉此，如圖3所示，將支持基板16黏接於半導體裝置1之元件形成面側。其次，於將支持基板16固定於平台之狀態下，自與第2面F2為相反側之第1面F1研磨半導體基板10，藉此將半導體基板10薄化至例如30±5 μm左右。

其次，如圖4所示，於半導體基板10上塗佈感光性光阻劑180M，並於該光阻劑180M上形成用以形成第2貫通電極18之開口圖案。再者，開口圖案之開口徑例如亦可為10 μm左右。其次，將光阻劑180M作為遮罩，自第1面F1向第2面F2蝕刻半導體基板10，藉此形成貫通半導體基板10到達STI12之貫通孔H。半導體基板10之蝕刻可採用能獲得高縱橫比之異向性乾式蝕刻(例如，RIE)。

其次，如圖5所示，於包含貫通孔H之內壁面之半導體基板10之整個第1面F1上，成膜第1材料膜171。第1材料膜171之成膜可採用例如CVD法等。第1材料膜171係相對介電常數為6.5以下之材料，例如為氧化矽膜(第1氧化矽膜)。又，第1材料膜171係於例如200℃以下之條件下成膜。其原因在於，若在高於200℃之溫度條件下成膜第1材料膜171，則黏接劑15會劣化，從而有支持基板16自第1貫通電極14及絕緣層13剝落之危險。

又，第1材料膜171以大致均一之膜厚形成於貫通孔H之內部與外部。例如，第1材料膜171之膜厚於半導體基板10之第1面F1上、貫通孔H之底面上、及貫通孔H之內壁面上大致相等。第1材料膜171之膜厚例如為約500 nm。

其次，例如，採用CVD法，於相同之溫度條件下，將第2材料膜172形成於第1材料膜171上。第2材料膜172與第1材料膜171之間之加工選擇比為10以上。於第1材料膜171為氧化矽膜之情形時，第2材料膜172包含例如SiOCH、鎢膜(W)、鈦膜(Ti)、鉭膜(Ta)、鋁膜(Al)、氧化鎢膜(WO)、氧化鈦膜(TiO)、氧化鉭膜(TaO)、氧化鋁膜(AlO)中之至少一者。藉此，能使第2材料膜172與第1材料膜171之間之加工選擇比成為10以上。

又，第2材料膜172亦與第1材料膜171相同，以大致均一之膜厚形成於貫通孔H之內部與外部。例如，第2材料膜172之膜厚於半導體基板10之第1面F1上、貫通孔H之底面上、及貫通孔H之內壁面上大致相等。第2材料膜172之膜厚例如為約250 nm。

進而，例如，採用CVD法，於相同之溫度條件下，將第3材料膜173形成於第2材料膜172上。第3材料膜173與第2材料膜172之間之加工選擇比為10以上。於第2材料膜172為SiOCH或金屬化合物之情形時，第3材料膜173例如為氧化矽膜(第2氧化矽膜)。藉此，能使第3材料膜173與第2材料膜172之間之加工選擇比成為10以上。

又，關於第3材料膜173，較之貫通孔H之內部，膜厚於外部形成得較厚。例如，第3材料膜173之膜厚於貫通孔H之外部(半導體基板10之第1面F1之上方)，為約250 nm。另一方面，於貫通孔H之底面上、及貫通孔H之內壁面上，第3材料膜173之膜厚例如為約50 nm。如此，為了控制第3材料膜173之膜厚，只要於CVD步驟中，使源氣之氣壓較高，並變更等離子條件，藉此使所謂之微負載效應變得明顯即可。

其次，如圖6所示，採用RIE，異向性地回蝕第3材料膜173。第3材料膜173之膜厚於貫通孔H之外側之第2材料膜172上相對較厚，於貫通孔H之底部相對較薄。因此，藉由不利用光微影技術而異向性地蝕刻第3材料膜173，第3材料膜173會於貫通孔H之外側及內側面之第2材料膜172上被保留，而於貫通孔H之底部被去除。即，貫通孔H之底部之第3材料膜173利用貫通孔H之內外之膜厚差，能不利用光微影技術而以自對準方式被去除。於第3材料膜173例如為氧化矽膜之情形時，對於蝕刻氣體，可使用CF₄ 氣等。此時，第3材料膜173相對於第2材料膜172(例如，SiOCH)具有10倍以上之加工選擇比(蝕刻選擇比)。因此，第2材料膜172作為第3材料膜173之蝕刻擋止層發揮作用，而於貫通孔H之底部露出。

其次，如圖7所示，採用RIE，異向性地蝕刻第2材料膜172。於半導體基板10之第1面F1及貫通孔H之內側面，第2材料膜172由第3材料膜173被覆，於貫通孔H之底部，第2材料膜172露出。又，第2材料膜172相對於第3材料膜173具有10倍以上之加工選擇比。因此，儘管第2材料膜172之膜厚於貫通孔H之內外大致相等，但貫通孔H之底部之第2材料膜172能將第3材料膜173用作遮罩而去除。即，貫通孔H之底部之第2材料膜172能不利用光微影技術而將第3材料膜173用作遮罩而去除。於第2材料膜172例如為SiOCH之情形時，對於蝕刻氣體，可使用O₂ 氣等。此時，第1材料膜171(例如，氧化矽膜)相對於第2材料膜172具有10倍以上之加工選擇比。因此，第1材料膜171作為第2材料膜172之蝕刻擋止層發揮作用，而於貫通孔H之底部露出。再者，第1及第3材料膜171、173中之任一者可為SiN、SiON、SiCN、多孔SiCOH、有機材絕緣膜、AlO、TaO、HfO，以代替氧化矽膜。於此種情形時，第1及第3材料膜171、173亦係相對於第2材料膜172(例如，SiOCH)具有10倍以上之加工選擇比。又，即便對第1及第3材料膜171、173中之任一者使用了高介電材料，積層膜17整體之相對介電常數亦能成為6.5以下。

其次，如圖8所示，採用RIE，異向性地蝕刻第1材料膜171。於半導體基板10之第1面F1及貫通孔H之內側面，第1材料膜171由第2材料膜172被覆，於貫通孔H之底部，第1材料膜171露出。又，第1材料膜171相對於第2材料膜172具有10倍以上之加工選擇比。因此，儘管第1材料膜171之膜厚於貫通孔H之內外大致相等，但貫通孔H之底部之第1材料膜171能將第2材料膜172用作遮罩而去除。即，貫通孔H之底部之第1材料膜171能不利用光微影技術而將第2材料膜172用作遮罩而去除。此時，STI12亦由與第1材料膜171相同之氧化矽膜構成。因此，STI12亦能將第2材料膜172用作遮罩與第1材料膜171同時地被去除。藉此，於貫通孔H之底部，配線結構35之表面露出。STI12之厚度例如為600 nm。再者，半導體基板10之第1面F1始終由第1及第2材料膜171、172被覆，貫通孔H之內側面始終由第1～第3材料膜171～173被覆。

其次，如圖9所示，於貫通孔H之內部及外部，依序積層障壁金屬層181A及晶種金屬層182A。對於障壁金屬層181A，可使用例如鈦(Ti)等金屬材料。對於晶種金屬層182A，可使用例如銅(Cu)等金屬材料。障壁金屬層181A及晶種金屬層182A有時會被簡稱為金屬層。再者，第2材料膜172儘管與金屬層181A、182A接觸，但卻與半導體基板10藉由第1材料膜171而電氣分離，因此亦可為金屬化合物。

其次，如圖10所示，利用例如PEP技術，形成用以於晶種金屬層182A上形成電極主體183之遮罩183M。其次，於自遮罩183M之開口露出之晶種金屬層182A上形成電極主體183。對於電極主體183，可使用例如鎳(Ni)等金屬材料。電極主體183之形成可採用共形塗層法等。

其次，於去除遮罩183M後，將貫通電極18用作遮罩，蝕刻晶種金屬層182A及障壁金屬層181A。晶種金屬層182A及障壁金屬層181A之蝕刻可採用濕式蝕刻。

其次，於貫通電極18之上表面上，附著接合材19。對於接合材19，可使用例如金等金屬材料。接合材19之形成可採用電解鍍敷法或無電解鍍敷法等。經由以上步驟，於半導體基板10之第1面F1側，形成將配線結構35電氣引出之第2貫通電極18，從而製造出具備圖1所示之截面結構之半導體裝置1。

如上所述，根據本實施形態，藉由包含具有10以上之加工選擇比之第1及第3材料膜171、173與第2材料膜172之積層膜17，將貫通孔H之底部之STI12去除。藉此，即便第1及第2材料膜171、172之膜厚大致均一且共形，只要第3材料膜173之膜厚於貫通孔H之內外某種程度上不同，便能具有充分選擇性地以自對準方式將貫通電極18之底部之STI12蝕刻去除。

如上所述，若以單層膜(例如，氧化矽膜)於貫通孔H之底部之STI12形成開口，則氧化矽膜之單層膜於貫通孔H之外側之第1面F1上以約2.5 μm以上之厚度形成。因此，貫通孔H之第1面F1側之上端部之懸突會變大。此將導致貫通孔H之底部之STI12之開口徑變小。又，由於難以控制懸突之大小，故而STI12之開口徑之大小亦不穩定。

相對於此，根據本實施形態，堆積於貫通孔H之外側之第1面F1上之積層膜17整體上為約1 μm(250 nm＋250 nm＋500 nm)之厚度即可。因此，貫通孔H之上端部之懸突相對較小。此使貫通孔H之底部之STI12之開口徑能維持為相對較大。藉此，第2貫通電極18能於貫通孔H之底部與配線35以低且穩定之電阻接觸。

又，由於能使STI12之開口徑較大，故而貫通孔H之底部之金屬層181A、182A之覆蓋性良好。

又，於第2貫通電極18具有高縱橫比之情形時，藉由微負載效應相對較為容易形成為於貫通孔H之內部與外部，材料膜之膜厚差較大。另一方面，若半導體基板10之厚度較薄，且第2貫通電極18之縱橫比較小，則於貫通孔H之內部與外部，材料膜之膜厚難以出現差。

相對於此，根據本實施形態，第1及第3材料膜171、173與第2材料膜172之加工選擇比為10以上。藉此，於蝕刻貫通孔H之底部之第2材料膜172時，第3材料膜173保留於貫通孔H之外部之第2材料膜172上即可，其膜厚可相當薄。即便第2材料膜172上所保留之第3材料膜173之膜厚較薄，由於第2材料膜172與第3材料膜173之加工選擇比非常大，故而亦能將第3材料膜173作為遮罩，選擇性地去除貫通孔H之底部之第2材料膜172。即，即便第2貫通電極18之縱橫比較小，且於貫通孔H之內部與外部，第3材料膜173之膜厚差較小，亦能將貫通孔H之底部之第2材料膜172選擇性地去除。如上所述，根據本實施形態，無論貫通孔H之縱橫比之大小如何，貫通電極18均能於其底部與配線結構35以低且穩定之電阻接觸。

例如，本實施形態中，第2貫通電極18係於半導體元件形成於半導體基板10之第2面F2上之後，自第1面F1形成(後通孔工藝)。於此種情形時，由於係將半導體基板10薄膜化後，形成第2貫通電極18，故而存在貫通孔H之縱橫比較小之情況。於此種情形時，第2貫通電極18亦能與配線結構35以低且穩定之電阻接觸。

對本發明之若干實施形態進行了說明，但該等實施形態僅作為例子而提出，並非意圖限定發明之範圍。該等實施形態可藉由其他各種形態而實施，於不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，同樣包含於申請專利範圍所記載之發明及其同等之範圍內。 [相關申請]

本申請享受以日本專利申請2018-166102號(申請日：2018年9月5日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。

1:半導體裝置 10:半導體基板 11:絕緣層 12:淺槽隔離(STI) 13:絕緣層 14:第1貫通電極 15:黏接劑 16:支持基板 17:積層膜 18:第2貫通電極 19:接合材 35:配線結構 141:障壁金屬層 142:晶種金屬層 143:貫通電極 144:金屬膜 171:第1材料膜 172:第2材料膜 173:第3材料膜 180M:光阻劑 181:障壁金屬層 181A:障壁金屬層 182:晶種金屬層(第2金屬層) 182A:晶種金屬層 183:電極主體 183M:遮罩 F1:第1面 F2:第2面 H:貫通孔

圖1係表示本實施形態之半導體裝置之概略構成例之剖視圖。圖2係表示本實施形態之半導體裝置之製造方法之一例的剖視圖。圖3係接續於圖2而表示半導體裝置之製造方法之一例之剖視圖。圖4係接續於圖3而表示半導體裝置之製造方法之一例之剖視圖。圖5係接續於圖4而表示半導體裝置之製造方法之一例之剖視圖。圖6係接續於圖5而表示半導體裝置之製造方法之一例之剖視圖。圖7係接續於圖6而表示半導體裝置之製造方法之一例之剖視圖。圖8係接續於圖7而表示半導體裝置之製造方法之一例之剖視圖。圖9係接續於圖8而表示半導體裝置之製造方法之一例之剖視圖。圖10係接續於圖9而表示半導體裝置之製造方法之一例之剖視圖。

1:半導體裝置

10:半導體基板

11:絕緣層

12:淺槽隔離(STI)

13:絕緣層

14:第1貫通電極

17:積層膜

18:第2貫通電極

19:接合材

35:配線結構

141:障壁金屬層

142:晶種金屬層

143:貫通電極

144:金屬膜

171:第1材料膜

172:第2材料膜

173:第3材料膜

181:障壁金屬層

182:晶種金屬層(第2金屬層)

183:電極主體

F1:第1面

F2:第2面

H:貫通孔

Claims

一種半導體裝置，其具備：半導體基板，其具有自第1面至與上述第1面為相反側之第2面而設置之貫通孔；金屬部，其設置於上述貫通孔之內部；及積層膜，其設置於上述金屬部與上述貫通孔之內側面之間，包含第1材料膜、第2材料膜及第3材料膜至少三層，且上述第1材料膜及上述第3材料膜相對於上述第2材料膜之加工選擇比為10以上，相對介電常數為6.5以下。
如請求項1之半導體裝置，其中上述第2材料膜為SiOCH膜或金屬化合物膜，且上述第1及第3材料膜中，一者為氧化矽膜，另一者包含氧化矽膜、SiN、SiON、SiCN、多孔SiCOH、有機材絕緣膜、AlO、TaO、HfO中之至少一者。
如請求項2之半導體裝置，其中上述金屬化合物膜包含鎢膜、鈦膜、鉭膜、鋁膜、氧化鎢膜、氧化鈦膜、氧化鉭膜、氧化鋁膜中之至少一者。
如請求項3之半導體裝置，其進而具備半導體元件，該半導體元件設置於上述半導體基板之上述第2面；且上述積層膜中之至少一個材料膜係自上述貫通孔之內側面遍及上述半導體基板之上述第1面而設置。
一種半導體裝置之製造方法，其包含如下步驟：於具有第1面及與該第1面為相反側之第2面之半導體基板之上述第2面，形成半導體元件；自上述半導體基板之上述第1面向上述第2面，形成貫通上述半導體基板之貫通孔；於上述貫通孔之內側面、該貫通孔之底部及上述半導體基板之第1面上，形成積層膜，該積層膜包含第1材料膜、第2材料膜及第3材料膜至少三層，且上述第1材料膜及上述第3材料膜相對於上述第2材料膜之加工選擇比為10以上；使位於上述貫通孔之外側之上述第1面上之上述第3材料膜保留，並且藉由第1乾式蝕刻將位於上述貫通孔之底部之上述第3材料膜去除；將上述第3材料膜用作遮罩，藉由第2乾式蝕刻將位於上述貫通孔之底部之上述第2材料膜去除；將上述第2材料膜用作遮罩，藉由第3乾式蝕刻將位於上述貫通孔之底部之上述第1材料膜去除；及於上述貫通孔內，形成金屬部。
如請求項5之半導體裝置之製造方法，其中上述第2材料膜為SiOCH膜或金屬化合物膜，且上述第1及第3材料膜中，一者為氧化矽膜，另一者包含氧化矽膜、SiN、SiON、SiCN、多孔SiCOH、有機材絕緣膜、AlO、TaO、HfO中之至少一者。
如請求項6之半導體裝置之製造方法，其中上述金屬化合物膜包含鎢膜、鈦膜、鉭膜、鋁膜、氧化鎢膜、氧化鈦膜、氧化鉭膜、氧化鋁膜中之至少一者。
如請求項5之半導體裝置之製造方法，其中上述第1、第2及第3材料膜依序堆積，且關於上述第3材料膜，較之上述貫通孔之底部，其於該貫通孔之外部之上述第2材料膜上形成得較厚。
如請求項5之半導體裝置之製造方法，其中上述第1及第2材料膜均以大致相等之膜厚形成於上述貫通孔之底部與該貫通孔之外部之上述半導體基板之上述第1面。
一種半導體裝置之製造方法，其包含如下步驟：於具有第1面及與該第1面為相反側之第2面之半導體基板之上述第2面，形成半導體元件；自上述半導體基板之上述第1面向上述第2面，形成貫通上述半導體基板之貫通孔；於上述貫通孔之內側面、該貫通孔之底部及上述半導體基板之第1面上，形成積層膜，該積層膜包含依序堆積之第1材料膜、第2材料膜及第3材料膜至少三層膜，且上述第1材料膜及上述第3材料膜相對於上述第2材料膜之加工選擇比為10以上，上述第1及第3材料膜中，一者為氧化矽膜，另一者包含氧化矽膜、SiN、SiON、SiCN、多孔SiCOH、有機材絕緣膜、AlO、TaO、HfO中之至少一者，上述第2材料膜包含SiOCH膜、鎢膜、鈦膜、鉭膜、鋁膜、氧化鎢膜、氧化鈦膜、氧化鉭膜、氧化鋁膜中之至少一者，上述第1及第2材料膜均以大致相等之膜厚形成於上述貫通孔之底部與該貫通孔之外部之上述半導體基板之上述第1面，關於上述第3材料膜，較之上述貫通孔之底部，其於該貫通孔之外部之上述第2材料膜上形成得較厚；使位於上述貫通孔之外側之上述第1面上之上述第3材料膜保留，並且藉由第1乾式蝕刻將位於上述貫通孔之底部之上述第3材料膜去除；將上述第3材料膜用作遮罩，藉由第2乾式蝕刻將位於上述貫通孔之底部之上述第2材料膜去除；將上述第2材料膜用作遮罩，藉由第3乾式蝕刻將位於上述貫通孔之底部之上述第1材料膜去除；及於上述貫通孔內，形成金屬部。