TWI765155B - 半導體封裝 - Google Patents

Abstract

一種半導體封裝包括：連接結構，包括絕緣層、配置於絕緣層上的重佈線層及貫穿絕緣層並連接至重佈線層的連接通孔；框架，配置於連接結構上且具有貫穿孔；半導體晶片，在連接結構上配置於貫穿孔中且具有被配置成面對連接結構的連接墊；以及被動組件，配置於框架上。

Description

半導體封裝 [相關申請案的交叉參考]

本申請案主張2018年11月6日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0135186號的優先權的權益，所述申請案的揭露內容全文以引用方式併入本案。

本揭露是有關於一種半導體晶片與被動組件一起被模組化至單一封裝中的半導體封裝。

隨著行動裝置的顯示器的尺寸增大，增大電池容量的必要性增加了。隨著電池容量的增大，由行動裝置中的電池佔據的面積增加了，且因此需要減小印刷電路板(printed circuit board，PCB)的尺寸。因此，安裝組件的面積減小了，因而使得對模組化的關注持續增加。

同時，安裝多個組件的先前技術的實例可包括板上晶片(chip on board，COB)技術。COB方式是一種將個別被動元件及半導體封裝安裝於印刷電路板(例如主板)上的方式。然而，此種方式在成本方面具有優點，但需要寬大的安裝面積來維持組件之間的最小間隔，組件之間的電磁干擾(electromagnetic interference，EMI)大，且半導體晶片與組件之間的距離大，從而導致電性雜訊增加。

本揭露的態樣可提供一種半導體封裝，所述半導體封裝具有能夠顯著減小半導體晶片及被動組件的安裝面積且能夠藉由將被動組件配置於框架上而進行表面安裝並調諧容量(capacity)的新穎結構。

根據本揭露的態樣，一種半導體封裝可包括：連接結構，包括絕緣層、配置於所述絕緣層上的重佈線層及貫穿所述絕緣層並連接至所述重佈線層的連接通孔；框架，配置於所述連接結構上且具有貫穿孔；半導體晶片，在所述連接結構上配置於所述貫穿孔中且具有面對所述連接結構的連接墊；以及被動組件，配置於所述框架上。

所述半導體封裝可更包括覆蓋所述半導體晶片的至少部分的第一包封體以及覆蓋所述被動組件的至少部分的第二包封體。

所述第二包封體可覆蓋所述第一包封體。

所述第一包封體與所述第二包封體可形成不連續界面。

所述第一包封體可為味之素構成膜(Ajinomoto Build-up Film，ABF)層，且所述第二包封體可為模製層。

所述半導體封裝可更包括異質材料層，所述異質材料層嵌入所述第一包封體中且具有自所述包封體的側表面暴露出的一 個表面。

所述第二包封體可覆蓋所述異質材料層的自所述第一包封體暴露出的所述一個表面。

所述異質材料層的與所述異質材料層的自所述第一包封體暴露出的所述一個表面相對的表面可與所述框架的面對所述半導體晶片的側表面實質上共面。

所述異質材料層可由與所述框架的材料相同的材料形成，且可由與所述第一包封體的材料不同的材料形成。

所述第一包封體可覆蓋所述半導體晶片的上表面同時填充所述貫穿孔，且可延伸至覆蓋所述框架的上表面的部分。

所述半導體封裝可更包括配置於所述框架的上表面上的配線層，且所述被動組件可表面安裝於所述配線層上。

所述被動組件的外部電極的最外層可包含錫(Sn)組分。

所述配線層的部分可為配置於所述半導體晶片周圍的蝕刻終止層，且所述第一包封體可覆蓋所述蝕刻終止層的上表面的部分。

所述半導體封裝可更包括配置於所述框架的所述上表面上且具有暴露出所述配線層的部分的開口的絕緣層，且所述絕緣層可與所述第一包封體間隔開並覆蓋所述蝕刻終止層的所述上表面的部分。

所述絕緣層與所述第一包封體可由相同的材料形成。

配置於所述框架上的所述絕緣層的部分的厚度可小於 配置於所述框架的所述上表面上的所述第一包封體的部分的厚度。

所述半導體封裝可更包括焊料，所述焊料填充所述絕緣層中的所述開口的至少部分且配置於所述被動組件的所述外部電極與所述配線層的所述部分之間。

所述第二包封體可接觸所述蝕刻終止層。

所述蝕刻終止層可具有填充有所述第二包封體的部分的凹坑。

所述配線層可配置於所述半導體晶片的配置有所述連接墊的主動面與所述半導體晶片的和所述主動面相對的非主動面之間的水平高度上。

所述半導體封裝可更包括配置於所述第二包封體的表面上的電磁波屏蔽層。

所述電磁波屏蔽層可自所述第二包封體的所述表面延伸至覆蓋所述框架及所述連接結構的側表面。

所述電磁波屏蔽層可連接至所述連接結構的所述重佈線層的部分。

根據本揭露的態樣，一種半導體封裝可包括：框架，包括嵌入所述框架中的配線通孔且具有貫穿孔；第一配線層及第二配線層，貼附至所述框架且經由至少所述配線通孔彼此連接；半導體晶片，配置於所述貫穿孔中且具有連接墊；連接結構，在所述連接結構上配置有所述半導體晶片及所述框架，包括絕緣層、 配置於所述絕緣層上的重佈線層及貫穿所述絕緣層並分別將所述連接墊及所述第二配線層至所述重佈線層的連接通孔；以及被動組件，配置於所述第一配線層上且與所述連接結構間隔開。

所述半導體封裝可更包括覆蓋所述半導體晶片的至少部分的第一包封體以及覆蓋所述被動組件的至少部分且覆蓋所述第一包封體的至少部分的第二包封體。

所述第一包封體與所述第二包封體可由不同的材料製成。

所述半導體封裝可更包括異質材料層，所述異質材料層嵌入所述第一包封體中、由與所述第一包封體的材料不同的材料製成且具有自所述包封體的側表面暴露出的一個表面。所述異質材料層的被暴露的所述一個表面可被所述第二包封體覆蓋。

所述第一配線層的部分可為蝕刻終止層，且所述蝕刻終止層的部分接觸所述第二包封體的部分。

所述半導體封裝可更包括絕緣層，所述絕緣層配置於所述框架上以及與所述蝕刻終止層的所述部分接觸的所述第二包封體的所述部分的相對側上。所述絕緣層可由相同的材料製成且具有不同的厚度。

所述蝕刻終止層可具有填充有所述第二包封體的所述部分的凹坑。

所述半導體封裝可更包括電磁波屏蔽層，所述電磁波屏蔽層配置於所述第二包封體的表面上且自所述第二包封體的所述 表面延伸至覆蓋所述框架及所述連接結構的側表面。

所述半導體封裝可更包括將所述被動組件與所述第一配線層彼此連接的焊料。

100:半導體封裝/封裝

111:框架

111a:第一框架/框架

111b:第二框架/框架

111c:第三框架

112a:配線層/第一配線層

112b:配線層/第二配線層

112c:配線層/第三配線層

112d:配線層/第四配線層

112D:凹坑

112S:蝕刻終止層

113:配線通孔

113a:第一配線通孔

113b:第二配線通孔

113c:第三配線通孔

120、2120、2220:半導體晶片

121、2121、2221:本體

122、2122、2222:連接墊

123、150、2150、2223、2250:鈍化層

125、126:被動組件

131:第一包封體

132:第二包封體

133、141、2141、2241:絕緣層

134:異質材料層

140、2140、2240:連接結構

142:重佈線層

143:連接通孔

160、2160、2260:凸塊下金屬層

170:電性連接金屬

180、181:外部電極

185:焊料

190:電磁波屏蔽層

200:支撐構件

201、202:金屬層

203:層疊層

1000:電子裝置

1010、2500:主板

1020:晶片相關組件

1030:網路相關組件

1040:其他組件

1050:照相機

1060:天線

1070:顯示器裝置

1080、1180:電池

1090:訊號線

1100:智慧型電話

1100A、1100B:行動裝置

1101:本體/印刷電路板

1110、2301、2302:印刷電路板

1120:電子組件

1130:照相機模組

1150:模組

2100:扇出型半導體封裝

2130:包封體

2142:配線層

2143、2243:通孔

2170、2270:焊球

2200:扇入型半導體封裝

2242:配線圖案

2243h:通孔孔洞

2251:開口

2280:底部填充樹脂

2290:模製材料

D:切割線

H、H1:貫穿孔

H2:孔洞

藉由結合附圖閱讀以下詳細說明，將更清晰理解本揭露的以上及其他態樣、特徵以及其他優點，在附圖中：圖1為示出電子裝置系統的實例的方塊示意圖。

圖2為示出電子裝置的實例的立體示意圖。

圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。

圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。

圖5為示出扇入型半導體封裝安裝於印刷電路板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。

圖6為示出扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。

圖7為示出扇出型半導體封裝的剖面示意圖。

圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。

圖9為示出半導體封裝的實例的剖面示意圖。

圖10為當自上方觀察時圖9所示半導體封裝的平面圖，且示出半導體晶片及被動組件作為主要組件。

圖11至圖20為示出製造圖9的半導體封裝的製程的實例的 示意圖。

圖21至圖24示出根據經修改實例的半導體封裝。

圖25為示出當根據本揭露中的例示性實施例的半導體封裝應用於電子裝置時的效果的平面示意圖。

在下文中，將參照所附圖式闡述本揭露中的例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。

電子裝置

圖1為示出電子裝置系統的實例的方塊示意圖。

參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。

晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器 (analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。

網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可 包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所闡述的晶片相關組件1020一起彼此組合。

其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-firing ceramic，LTCC)、電磁干擾(EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。

端視電子裝置1000的類型，電子裝置1000可包括可物理連接至及/或電性連接至主板1010的其他組件，或可不物理連接至及/或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種目的的 其他組件。

電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(personal computer，PC)、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車等。然而，電子裝置1000並非僅限於此，而是可為處理資料的任何其他電子裝置。

圖2為示出電子裝置的實例的立體示意圖。

參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，印刷電路板1110(例如主板等)可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至印刷電路板1110。另外，可物理連接至或電性連接至印刷電路板1110或可不物理連接至或不電性連接至印刷電路板1110的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝100，但不限於此。所述電子裝置不必受限於智慧型電話1100，而是可為如上所述的其他電子裝置。

半導體封裝

一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理或化學影響而受損。因此，半導體晶片可能無法單獨 使用，但可進行封裝且在電子裝置等中以封裝狀態使用。

此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。

端視半導體封裝的結構及目的而定，藉由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。

在下文中將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。

扇入型半導體封裝

圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。

圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。

參照所述圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜、氮化物膜等，且形 成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222是顯著小的，因此難以將積體電路(IC)安裝於中級印刷電路板(PCB)上以及電子裝置的主板等上。

因此，可端視半導體晶片2220的尺寸，在半導體晶片2220上形成連接結構2240以對連接墊2222進行重佈線。連接結構2240可藉由以下步驟來形成：利用例如感光成像介電(photo imagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接結構2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接結構2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。

如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。

然而，由於扇入型半導體封裝中的所有輸入/輸出端子都需要配置於半導體晶片內部，因此扇入型半導體封裝的空間限制很大。因此，難以將此結構應用於具有大量輸入/輸出端子的半導 體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝及使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安置於電子裝置的主板上。

圖5為示出扇入型半導體封裝安裝於印刷電路板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。

圖6為示出扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。

參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由印刷電路板2301重佈線，且扇入型半導體封裝2200可在其安裝於印刷電路板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的印刷電路板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入印刷電路板2302中的狀態下，由印刷電路板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。

如上所述，可能難以在電子裝置的主板上直接安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的印刷電路板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入印刷電路板中的狀態下在電子裝置的主板上安裝並使用。

扇出型半導體封裝

圖7為示出扇出型半導體封裝的剖面示意圖。

參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接結構2140而朝半導體晶片2120之外進行重佈線。此處，在連接結構2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122等的積體電路(IC)。連接結構2140可包括絕緣層2141；配線層2142，形成於絕緣層2241上；及通孔2143，將連接墊2122與配線層2142彼此電性連接。

如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重佈線並配置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及節距，進而使得標準化球佈局(standardized ball layout)可能無法 在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，如下所述。

圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。

參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接結構2140，連接結構2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用印刷電路板等即可安裝於電子裝置的主板2500上。

如上所述，由於扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可被實施成具有較使用印刷電路板的扇入型半導體封裝的厚度小的厚度。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可以較使用印刷電路板(PCB)的一般層疊封裝(package-on-package， POP)型的形式更緊湊的形式實施，且可解決因出現翹曲(warpage)現象而造成的問題。

同時，扇出型半導體封裝指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其是與例如印刷電路板等印刷電路板(PCB)的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入其中。

在下文中，將參照附圖闡述具有新穎結構的半導體封裝，所述新穎結構能夠顯著減小半導體晶片及被動組件的安裝面積，顯著縮短半導體晶片與被動組件之間的電性通路，顯著減少例如波狀起伏或裂縫等製程缺陷，且易於藉由加工出通孔孔洞來連接被動組件的電極與連接通孔。

圖9為示出半導體封裝的實例的剖面示意圖。圖10為當自上方觀察時圖9所示半導體封裝的平面圖，且示出半導體晶片及被動組件作為主要組件。

參照圖9及圖10，根據例示性實施例的半導體封裝100可包括連接結構140、框架111、半導體晶片120以及被動組件125及被動組件126。半導體晶片120可配置於框架111的貫穿孔H中，以使連接墊122面對連接結構140，且被動組件125及被動組件126可配置於框架111上。另外，半導體晶片120可被第一包封體131覆蓋及保護，且被動組件125及被動組件126可被第二包封體132覆蓋及保護。儘管圖9示出半導體晶片120以及被動 組件125及被動組件126分別被第一包封體131及第二包封體132密封，然而亦可僅覆蓋半導體晶片120以及被動組件125及被動組件126中的一些，只要可展現出保護功能即可。

在根據本例示性實施例的半導體封裝100中，被動組件125及被動組件126可與半導體晶片120一起被配置並模組化於單一封裝中。因此，組件之間的間隔可顯著減小，且印刷電路板(例如主板)上的組件的安裝面積可顯著減小。另外，可顯著縮短半導體晶片120與被動組件125及被動組件126之間的電性通路以解決雜訊問題。此外，可執行兩步或更多個步驟的密封製程，而非單一密封，且因此可顯著減少當安裝被動組件125及被動組件126時取決於被動組件125及被動組件126的安裝缺陷或者所產生的異物的影響的半導體晶片120的良率問題。

連接結構140可包括絕緣層141；重佈線層142，配置於絕緣層141上；及連接通孔143，貫穿絕緣層141並連接至重佈線層142。具有上述形式的連接結構140可對半導體晶片120的連接墊122進行重佈線。另外，連接結構140可將半導體晶片120的連接墊122電性連接至被動組件125及被動組件126等。半導體晶片120的具有各種功能的數十至數百萬個連接墊122可藉由連接結構140進行重佈線。連接結構140可被設計成具有較圖式所示數目更小數目的層或更大數目的層。

絕緣層141中的每一者的材料可為絕緣材料。在此種情形中，除上述絕緣材料外，亦可使用例如PID樹脂等感光成像介 電材料作為所述絕緣材料。亦即，絕緣層141可為感光成像介電層。當絕緣層141具有感光成像介電性質時，絕緣層141可被形成為具有較小的厚度，且可更容易地達成連接通孔143的精密節距。絕緣層141可為包含絕緣樹脂及無機填料的感光成像介電層。當絕緣層141具有多個層時，所述多個層的材料可為彼此相同，且若需要，則亦可為彼此不同。當絕緣層141具有多個層時，所述多個層可端視製程而彼此整合，進而使得所述多個層之間的邊界亦可為不明顯。

重佈線層142可實質上用於對連接墊122進行重佈線。重佈線層142的材料可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。重佈線層142可端視對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔接墊、連接端子墊等。

連接通孔143可將形成於不同層上的重佈線層142、連接墊122、被動組件125及被動組件126等彼此電性連接，以在半導體封裝100中形成電性通路。連接通孔143的材料可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。連接通孔143可為用金屬材料完全填充的填充型通孔或者金屬材料沿通孔的壁形成的共形 型通孔。

框架111可配置於連接結構140上，且可具有貫穿孔H。半導體晶片120等可配置於貫穿孔H中。儘管本例示性實施例示出具有一個貫穿孔H的結構，然而若需要，則可增加半導體晶片120的數目，或可增加貫穿孔H的數目。另外，如圖所示，框架111的厚度可小於半導體晶片120的厚度，由此減小封裝100的總厚度。然而，在一些情形中，框架111可具有等於或大於半導體晶片120的厚度的厚度。

框架111的材料不受特別限制。舉例而言，可使用絕緣材料作為框架111的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；將熱固性樹脂及熱塑性樹脂與例如二氧化矽等無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(ABF)等。

可在框架111的上表面上形成配線層112a。另外，亦可在框架111的下表面上形成配線層112b。在此種情形中，框架111的下表面上的配線層112b可嵌入框架111中。如圖所示，形成於框架111的表面上的配線層112a及配線層112b可藉由貫穿框架111的配線通孔113彼此連接。配線層112a可配置於半導體晶片120的配置有連接墊122的主動面與半導體晶片120的與主動面相對的非主動面之間的水平高度上。

配線通孔113可將形成於不同層上的配線層112a及配 線層112b彼此電性連接，以在框架111中形成電性通路。配線通孔113的材料亦可為導電材料。配線通孔113可用導電材料完全填充，或者導電材料可沿通孔孔洞的壁表面形成。配線通孔113亦可藉由已知鍍覆製程形成，且可各自包括晶種層及導體層。

在本例示性實施例中，被動組件125及被動組件126可表面安裝(SMT)於配線層112a上，且可藉由焊料185電性及機械地耦合至配線層112a。與當被動組件125及被動組件126配置於連接結構140上時不同，當被動組件125及被動組件126配置於框架111上時，被動組件125及被動組件126可進行表面安裝，且以下將闡述與此相關的優點。

同時，配置於框架111的上表面上的配線層112a的部分可用作配置於半導體晶片120周圍的蝕刻終止層112S，且當如下所述對第一包封體131的周邊執行雷射處理時可執行蝕刻終止功能。

半導體晶片120可配置於貫穿孔H中，且可配置於連接結構140上，以使連接墊122面對連接結構140。半導體晶片120可為以數百至數百萬個或更多個數量的元件整合於單一晶片中提供的積體電路(IC)。在此種情形中，積體電路可為例如電源管理積體電路(power management IC，PMIC)，但不限於此，且積體電路可為記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體)、非揮發性記憶體(例如，唯讀記憶體)、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元)、圖形 處理器(例如，圖形處理單元)、數位訊號處理器、密碼處理器、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器、應用專用積體電路(ASIC)等。

半導體晶片120可為處於裸露狀態下的積體電路，其中未形成單獨的凸塊或配線層。積體電路可以主動晶圓為基礎而形成。在此種情形中，半導體晶片120的本體121的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為例如鋁(Al)等導電材料，但不受特別限制。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物膜與氮化物膜所構成的雙層。可在其他所需的位置中進一步配置絕緣層(圖中未示出)等。同時，半導體晶片120的配置有連接墊122的表面可為主動面，且半導體晶片120的與主動面相對的表面可為非主動面。在此種情形中，當鈍化層123形成於半導體晶片120的主動面上時，半導體晶片120的主動面可基於鈍化層123的最下表面來確定位置關係。

被動組件125及被動組件126可配置於框架111上，且具體而言可表面安裝於在框架111的上表面上配置的配線層112a上。被動組件125及被動組件126可分別為例如多層陶瓷電容器(MLCC)或低電感晶片電容器(1ow inductance chip capacitor，LICC)等電容器、例如功率電感器等電感器以及珠粒。被動組件 125及被動組件126可為相同種類或不同種類的元件，且被示出為具有彼此相同的尺寸，但可包括不同的尺寸。另外，被動組件125及被動組件126的數目不受特別限制，而是可多於圖式所示數目或少於圖式所示數目。

在本例示性實施例中，被動組件125及被動組件126表面安裝於框架111上而無需將被動組件125及被動組件126嵌入框架111中，且無需限制外部電極180及外部電極181(例如，Cu電極)的尺寸及材料以有利於嵌入被動組件125及被動組件126。被動組件125及被動組件126的外部電極180及外部電極181的最外層可包含Sn組分，且因此，被動組件125及被動組件126可使用例如焊料185等導電黏合材料有效地安裝。另外，當被動組件125及被動組件126嵌入框架111中時，難以調諧所需容量，但當被動組件125及被動組件126表面安裝於框架111上時，可有效地執行調諧程序，當被動組件125及被動組件126用於濾波器時此更為適用。

第一包封體131可覆蓋半導體晶片120。具體而言，第一包封體131可覆蓋半導體晶片120的上表面同時填充貫穿孔H，且可延伸至覆蓋框架111的上表面的部分。在此種情形中，如下所述，第一包封體131的側表面可為藉由雷射加工等加工的表面。另外，如圖式所示，第一包封體131可覆蓋配置於框架111上的蝕刻終止層112S的上表面的部分。蝕刻終止層112S的部分可接觸第二包封體132的將第一包封體131與絕緣層133彼此分離的 部分。蝕刻終止層112S可具有填充有第二包封體132的將第一包封體131與絕緣層133彼此分離的部分的凹坑112D。

第一包封體131可包含絕緣材料，且所述絕緣材料可為包含無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；具有包含於熱固性樹脂及熱塑性樹脂中的加強材料(例如無機填料)的樹脂，例如味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。另外，可使用例如環氧模製化合物(epoxy molding compound，EMC)等模製材料，且若需要，則亦可使用感光成像介電材料，即感光成像包封體(photo imagable encapsulant，PIE)。若需要，則亦可使用將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入於例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料及/或無機填料中的材料作為絕緣材料。舉例而言，如在以下將闡述的製程的說明中一樣，第一包封體131可藉由對ABF層進行堆疊及加工來實施。另外，第一包封體131可包括被暴露於其側表面的異質材料層134，且異質材料層134可藉由下述雷射加工而被暴露出。異質材料層134可由與框架111的材料相同的材料形成，但可由與第一包封體131及/或第二包封體132的材料不同的材料形成。異質材料層134可沿第一包封體131的一側延伸。異質材料層134可具有環繞半導體晶片120的閉環形狀。異質材料層134的與異質材料層134的自第一包封體131暴露出的所述一個表面相對的表面可與框架111的面對半導體晶片120的側表面共面或 實質上共面。

第二包封體132可覆蓋被動組件125及被動組件126，且亦可覆蓋第一包封體131。在此種情形中，第一包封體131與第二包封體132可形成不連續界面。第二包封體132可為使用EMC等的模製層。與此不同，第二包封體132可由以下材料形成：包含無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；具有浸入於熱固性樹脂及熱塑性樹脂中的加強材料(例如無機填料)的樹脂，例如ABF、FR-4、BT、PID樹脂等。若需要，則亦可使用將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入於例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料及/或無機填料中的材料。

第一包封體131與第二包封體132可包含相同的材料，且可包含不同的材料。即使在第一包封體131與第二包封體132包含相同的材料的情形中，亦可確認兩者之間的邊界。第一包封體131與第二包封體132可包含類似的材料，且所述材料的顏色可彼此不同。舉例而言，第一包封體131可較第二包封體132更透明。亦即，第一包封體131與第二包封體132之間的邊界可為明顯的。

同時，可在框架111的上表面上配置暴露出配線層112a的絕緣層133。在此種情形中，如圖所示，絕緣層133可與第一包封體131間隔開且可覆蓋蝕刻終止層112S的上表面的部分。另外，如上所述，焊料185可配置於貫穿被動組件125及被動組件 126與配線層112a之間的絕緣層133的區域中。絕緣層133可由任何材料形成，只要所述材料具有電絕緣性即可。然而，慮及製程效率等，絕緣層133可由與第一包封體131的材料相同的材料形成。配置於框架111上的絕緣層133的部分的厚度可小於配置於框架111的上表面上的第一包封體131的部分的厚度。配置於框架111上的絕緣層133的所述部分與配置於框架111的上表面上的第一包封體131的所述部分可由相同的材料製成。

鈍化層150可保護連接結構140不受外部物理或化學損害。鈍化層150可具有暴露出連接結構140的重佈線層142的至少部分的開口。在鈍化層150中形成的開口的數目可為數十至數千個。鈍化層150可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，鈍化層150可由ABF形成，但不限於此。

凸塊下金屬層160可改善電性連接金屬170的連接可靠性，且因此改善半導體封裝100的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口被暴露的連接結構140的重佈線層142。可藉由已知金屬化方法，使用已知導電材料(例如金屬)在鈍化層150的開口中形成凸塊下金屬層160，但不限於此。

可配置電性連接金屬170以在外部物理連接及/或電性連接半導體封裝100。舉例而言，半導體封裝100可藉由電性連接金屬170安裝於電子裝置的主板上。電性連接金屬170可由低熔點金屬(例如錫(Sn)或含錫(Sn)的合金)形成。更具體而言，電性連接金屬170可由焊料等形成。然而，此僅為實例，且電性 連接金屬170中的每一者的材料並不特別受限於此。電性連接金屬170中的每一者可為接腳(land)、球、引腳等。電性連接金屬170可形成為多層式結構或單層結構。當電性連接金屬170被形成為多層式結構時，電性連接金屬170可包含銅(Cu)柱及焊料。當電性連接金屬170被形成為單層結構時，電性連接金屬170可包含錫-銀焊料或銅(Cu)。然而，此僅為實例，且電性連接金屬170不限於此。電性連接金屬170的數目、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接金屬170可根據連接墊122的數目而設置為數十至數千的數量，或亦可設置為數十至數千或更多的數量或是數十至數千或更少的數量。

電性連接金屬170中的至少一者可配置於扇出區域中。所述扇出區域是除配置有半導體晶片120的區域之外的區域。扇出型封裝的可靠性可較扇入型封裝的可靠性大，可實施多個輸入/輸出端子，且可有利於執行三維(3D)內連線。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，所述封裝可被製造成具有小的厚度，且可具有價格競爭力。

在第二包封體132的表面上可配置電磁波屏蔽層190，且因此可減少來自外部的EMI干擾。電磁波屏蔽層190可由例如金屬等磁性材料或導電材料形成，且可藉由濺鍍或鍍覆製程形成於第二包封體132的表面上。與此不同，電磁波屏蔽層190可被 預先製造成薄膜形式，且貼附至第二包封體132的表面。然而，電磁波屏蔽層190不是必需組件，且在一些情形中可被省略。如圖所示，電磁波屏蔽層190可自第二包封體132的表面延伸以覆蓋框架111及連接結構140的側表面，且因此可進一步改善屏蔽效能。另外，電磁波屏蔽層190亦可連接至連接結構140的重佈線層142的部分(例如，接地層)。

圖11至圖20為示出製造圖9的半導體封裝的製程的實例的示意圖。

首先，如圖11及圖12所示，可製備支撐構件200及框架111。支撐構件200可用於在支撐構件200上形成第二包封體132時支撐第二包封體132，且可包括可剝離的金屬層201及金屬層202，以使得可在後續製程中移除可剝離的金屬層201及金屬層202。在金屬層201及金屬層202中，可適當地移除邊緣區域以及將配置半導體晶片120的中心區域。框架111可包括配線層112a及配線層112b以及配線通孔113，且可在將配置半導體晶片120的中心區域周圍配置蝕刻終止層112S。配線層112a與蝕刻終止層112S可由相同的材料且藉由同一製程製成，但本揭露不限於此。舉例而言，可對沈積於框架的上表面上的一個層進行圖案化以形成配線層112a及蝕刻終止層112S。支撐構件200及框架111可由例如(舉例而言)預浸體等材料形成，且可由彼此相同的材料形成。

接下來，如圖13所示，支撐構件200與框架111可彼 此耦合，且可在支撐構件200與框架111之間夾置層疊層203。層疊層203可由例如ABF等材料形成。藉由隨後將闡述的後續製程，層疊層203的部分可留存，其將成為第一包封體131的部分，且層疊層203的其他部分可留存，其將成為絕緣層133。

接下來，如圖14所示，可在支撐構件200及框架111中形成貫穿孔H1。貫穿孔可藉由雷射鑽孔及/或機械鑽孔或噴砂形成。接下來，可將第一黏合膜貼附至框架111的下側。

接下來，如圖15所示，可在框架111的貫穿孔中配置半導體晶片120，且然後可形成例如ABF等絕緣層以覆蓋半導體晶片120的非主動面，由此實施第一包封體131。對於配置半導體晶片120及實施第一包封體131的本製程，第一黏合膜可配置於框架111下方。因此，可移除第一黏合膜。

然後，如圖16所示，可鄰近半導體晶片120的連接墊122形成連接結構140以連接至連接墊122。可藉由堆疊感光成像介電質(PID)的層疊來獲得絕緣層141，可藉由例如鍍覆等已知圖案形成製程來獲得重佈線層142，且可藉由對絕緣層141進行曝光及顯影以形成孔洞、然後用導電材料填充所述孔洞來獲得連接通孔143。接下來，可藉由已知層疊方法或塗佈方法來形成鈍化層150以覆蓋連接結構140。另外，可藉由鍍覆製程形成凸塊下金屬層160，且凸塊下金屬層160亦可包括晶種層及導體層。同時，為形成上述連接結構140等，可將載體(圖中未示出)耦合至第一包封體131上。

接下來，在移除載體之後，可藉由例如雷射等裝置來對半導體晶片120的周邊進行加工，以部分地移除第一包封體131、支撐構件200及層疊層203，由此形成孔洞H2。在此種情形中，可藉由蝕刻終止層112S來保護框架111等免受例如雷射等加工器件影響。由於輕微的過蝕刻，可移除蝕刻終止層112S的被孔洞H2暴露出的部分。在此種情形中，蝕刻終止層112S可具有藉由所述過蝕刻形成的凹坑112D。藉由本製程，第一包封體131可完成，且作為支撐構件200的留存部分的異質材料層134可嵌入第一包封體131中，且藉由孔洞H2而自第一包封體131的側表面暴露出。然後，如圖18所示，可在單一封裝單元中沿切割線D執行單體化製程。

接下來，如圖19所示，支撐構件200的藉由孔洞H2而與其他部分分離的部分可與框架111等分離，且可使用上述金屬層201及金屬層202有效地移除。在加工製程及移除支撐構件200之後，源自層疊層203的絕緣層133可留存在框架111上，且絕緣層133可與第一包封體131間隔開預定間隔。

然後，如圖20所示，可部分地移除絕緣層133以暴露出配線層112a，且可在被暴露的配線層112a上配置被動組件125及被動組件126。如上所述，被動組件125及被動組件126可使用焊料等進行表面安裝，且可在本安裝製程期間執行被動組件125及被動組件126的容量調諧(capacity tuning)。然後，可形成第二包封體132以覆蓋被動組件125及被動組件126以及第一包封體 131，且可使用EMC模製製程。

圖21至圖24示出根據經修改實例的半導體封裝。在下文中，將主要闡述上述例示性實施例中的經修改部分。

首先，在圖21的例示性實施例的情形中，框架111具有形成覆蓋貫穿孔的側壁的金屬層115的結構，且可執行電磁波屏蔽功能、散熱功能等。金屬層115可包含銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金，但不限於此。金屬層115可延伸至框架111的上表面以連接至配線層112a，且亦可用作接地。在此種情形中，金屬層115可電性連接至連接結構140的重佈線層142的接地。

根據圖22的例示性實施例的半導體封裝可包括分別配置於框架111的上表面及下表面上的第一配線層112a及第二配線層112b以及貫穿框架111且將第一配線層112a與第二配線層112b彼此電性連接的配線通孔113。與上述例示性實施例不同，框架111下方的配線層112b可自框架111的下表面突出。另外，如圖所示，配線通孔113可具有沙漏形狀。

根據圖23的例示性實施例的半導體封裝亦可具有框架的經修改形式，且可包括：第一框架111a，接觸連接結構140；第一配線層112a，接觸第一框架111a且嵌入第一框架111a中；第二配線層112b，配置於第一框架111a的與第一框架111a的嵌有第一配線層112a的一個表面相對的另一表面上；第二框架111b，配置於第一框架111a上且覆蓋第二配線層112b的至少部 分；以及第三配線層112c，配置於第二框架111b上。第一配線層112a、第二配線層112b以及第三配線層112c可電性連接至連接墊122。第一配線層112a與第二配線層112b以及第二配線層112b與第三配線層112c可經由分別貫穿第一框架111a及第二框架111b的第一配線通孔113a及第二配線通孔113b而彼此電性連接。

第一配線層112a可凹陷於第一框架111a中。如上所述，當第一配線層112a凹陷於第一框架111a中且第一框架111a的下表面與第一配線層112a的下表面之間具有台階時，可防止第一包封體131的材料滲入而污染第一配線層112a的現象。配線層112a、配線層112b及配線層112c中的每一者的厚度可大於連接結構140的重佈線層142的厚度。

框架111a及框架111b中的每一者的材料不受特別限制。舉例而言，可使用絕緣材料作為框架111a及框架111b的材料。在此種情形中，可使用以下材料作為所述絕緣材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；將熱固性樹脂及熱塑性樹脂與無機填料混合的樹脂，例如味之素構成膜(ABF)等。或者，亦可使用PID樹脂作為所述絕緣材料。

當第一配線通孔113a的孔洞形成時，第一配線層112a的一些接墊可用作終止元件(stopper)，因此，第一配線通孔113a中的每一者具有上表面的寬度大於下表面的寬度的錐形形狀在製程中可為有利的。在此種情形中，第一配線通孔113a可與第二配線層112b的接墊圖案整合在一起。另外，當第二配線通孔113b 的孔洞形成時，第二配線層112b的一些接墊可用作終止元件，因此，第二配線通孔113b中的每一者具有上表面的寬度大於下表面的寬度的錐形形狀在製程中可為有利的。在此種情形中，第二配線通孔113b可與第三配線層112c的接墊圖案整合在一起。

在圖24的例示性實施例的情形中，半導體封裝可包括：第一框架111a；第一配線層112a及第二配線層112b，分別配置於第一框架111a的下表面及上表面上；第二框架111b，配置於第一框架111a的下表面上且覆蓋第一配線層112a的至少部分；第三配線層112c，配置於第二框架111b的下表面上；第三框架111c，配置於第一框架111a的上表面上且覆蓋第二配線層112b的至少部分；以及第四配線層112d，配置於第三框架111c的上表面上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至連接墊122。由於框架可包括大數目的配線層112a、配線層112b、配線層112c及配線層112d，因此連接結構140可被進一步簡化。因此，因形成連接結構140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一配線層112a、第二配線層112b、第三配線層112c以及第四配線層112d可經由各自貫穿第一框架111a、第二框架111b以及第三框架111c的第一配線通孔113a、第二配線通孔113b以及第三配線通孔113c而彼此電性連接。

第一框架111a可包含與第二框架111b及第三框架111c的絕緣材料不同的絕緣材料。舉例而言，第一框架111a可例如為 包含核心材料、填料及絕緣樹脂的預浸體，且第二框架111b及第三框架111c可為包含填料及絕緣樹脂的味之素構成膜或感光成像介電質，但不限於此。類似地，貫穿第一框架111a的第一配線通孔113a的直徑可大於分別貫穿第二框架111b及第三框架111c的第二配線通孔113b及第三配線通孔113c的直徑。類似地，配線層112a、配線層112b、配線層112c及配線層112d中的每一者的厚度可大於連接結構140的重佈線層142的厚度。

圖25為示出當根據本揭露中的例示性實施例的半導體封裝應用於電子裝置時的效果的平面示意圖。

參照圖25，近來，隨著行動裝置1100A及行動裝置1100B的顯示器的尺寸增大，增大電池容量的必要性增加了。隨著電池容量的增大，由行動裝置中的電池1180佔據的面積增加了，且因此需要減小例如主板等印刷電路板1101的尺寸。因此，由於組件的安裝面積減小，由包括PMIC及被動組件的模組1150佔據的面積相應地不斷變小。在此種情形中，當根據上述例示性實施例的半導體封裝應用於模組1150時，由於可顯著減小尺寸，因此亦可有效地使用減小的面積。

在本揭露中，已使用用語「下側」、「下部分」、「下表面」等來指示相對於圖式的剖面的向下方向，且已使用用語「上側」、「上部分」、「上表面」等來指示與由用語「下側」、「下部分」、「下表面」等所指示的方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別 限制，且上部分及下部分的概念可隨時改變。

在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。可理解，當以「第一」及「第二」來指稱元件時，所述元件不受限於此。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本揭露的範圍的條件下，第一組件可被稱為第二組件，且第二組件亦可類似地被稱為第一組件。

本文中所使用的用語「例示性實施例」並不指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。

本文中所使用的用語僅為闡述例示性實施例使用，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。

如上所述，根據本揭露中的例示性實施例，可顯著減小半導體晶片及被動組件的安裝面積，且可顯著縮短半導體晶片與 被動組件之間的電性通路。此外，藉由將被動組件配置於框架上，可提供能夠進行表面安裝及調諧容量的半導體封裝。

儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

100:半導體封裝/封裝

111:框架

112a:配線層/第一配線層

112b:配線層/第二配線層

112D:凹坑

112S:蝕刻終止層

113:配線通孔

120:半導體晶片

121:本體

122:連接墊

123、150:鈍化層

125、126:被動組件

131:第一包封體

132:第二包封體

133、141:絕緣層

134:異質材料層

140:連接結構

142:重佈線層

143:連接通孔

160:凸塊下金屬層

170:電性連接金屬

180、181:外部電極

185:焊料

190:電磁波屏蔽層

H:貫穿孔

Claims (28)

1. 一種半導體封裝，包括：連接結構，包括絕緣層、配置於所述絕緣層上的重佈線層及貫穿所述絕緣層並連接至所述重佈線層的連接通孔；框架，配置於所述連接結構上且具有貫穿孔；半導體晶片，在所述連接結構上配置於所述貫穿孔中且具有面對所述連接結構的連接墊；被動組件，配置於所述框架上；第一包封體，覆蓋所述半導體晶片的至少部分；以及第二包封體，覆蓋所述被動組件的至少部分，其中所述第二包封體覆蓋所述第一包封體。
2. 如申請專利範圍第1項所述的半導體封裝，其中所述第一包封體與所述第二包封體形成不連續界面。
3. 如申請專利範圍第2項所述的半導體封裝，其中所述第一包封體是味之素構成膜(ABF)層，且所述第二包封體是模製層。
4. 如申請專利範圍第1項所述的半導體封裝，更包括異質材料層，所述異質材料層嵌入所述第一包封體中且具有自所述第一包封體的側表面暴露出的一個表面，其中所述異質材料層是由與所述框架的材料相同的材料形成，且是由與所述第一包封體的材料不同的材料形成。
5. 如申請專利範圍第4項所述的半導體封裝，其中所述第 二包封體覆蓋所述異質材料層的自所述第一包封體暴露出的所述一個表面。
6. 如申請專利範圍第4項所述的半導體封裝，其中所述異質材料層的與所述異質材料層的自所述第一包封體暴露出的所述一個表面相對的表面與所述框架的面對所述半導體晶片的側表面實質上共面。
7. 如申請專利範圍第1項所述的半導體封裝，其中所述第一包封體覆蓋所述半導體晶片的上表面同時填充所述貫穿孔，且延伸至覆蓋所述框架的上表面的部分。
8. 如申請專利範圍第1項所述的半導體封裝，更包括配置於所述框架的上表面上的配線層，其中所述被動組件表面安裝於所述配線層上。
9. 如申請專利範圍第8項所述的半導體封裝，其中所述被動組件的外部電極的最外層包含錫(Sn)組分。
10. 如申請專利範圍第8項所述的半導體封裝，其中所述配線層的部分是配置於所述半導體晶片周圍的蝕刻終止層，且所述第一包封體覆蓋所述蝕刻終止層的上表面的部分。
11. 如申請專利範圍第10項所述的半導體封裝，更包括配置於所述框架的所述上表面上且具有暴露出所述配線層的部分的開口的絕緣層，且所述絕緣層與所述第一包封體間隔開且覆蓋所述蝕刻終止層的所述上表面的部分。
12. 如申請專利範圍第11項所述的半導體封裝，其中所述絕緣層與所述第一包封體是由相同的材料形成。
13. 如申請專利範圍第11項所述的半導體封裝，其中配置於所述框架上的所述絕緣層的部分的厚度小於配置於所述框架的所述上表面上的所述第一包封體的部分的厚度。
14. 如申請專利範圍第11項所述的半導體封裝，更包括焊料，所述焊料填充所述絕緣層中的所述開口的至少部分且配置於所述被動組件的所述外部電極與所述配線層的所述部分之間。
15. 如申請專利範圍第10項所述的半導體封裝，其中所述第二包封體接觸所述蝕刻終止層。
16. 如申請專利範圍第10項所述的半導體封裝，其中所述蝕刻終止層具有填充有所述第二包封體的部分的凹坑。
17. 如申請專利範圍第8項所述的半導體封裝，其中所述配線層配置於所述半導體晶片的配置有所述連接墊的主動面與所述半導體晶片的和所述主動面相對的非主動面之間的水平高度上。
18. 如申請專利範圍第1項所述的半導體封裝，更包括配置於所述第二包封體的表面上的電磁波屏蔽層。
19. 如申請專利範圍第18項所述的半導體封裝，其中所述電磁波屏蔽層自所述第二包封體的所述表面延伸至覆蓋所述框架及所述連接結構的側表面。
20. 如申請專利範圍第19項所述的半導體封裝，其中所述 電磁波屏蔽層連接至所述連接結構的所述重佈線層的部分。
21. 一種半導體封裝，包括：框架，包括嵌入所述框架中的配線通孔且具有貫穿孔；第一配線層及第二配線層，貼附至所述框架且經由至少所述配線通孔彼此連接；半導體晶片，配置於所述貫穿孔中且具有連接墊；連接結構，在所述連接結構上配置有所述半導體晶片及所述框架，包括絕緣層、配置於所述絕緣層上的重佈線層及貫穿所述絕緣層且分別將所述連接墊及所述第二配線層連接至所述重佈線層的連接通孔；被動組件，配置於所述第一配線層上且與所述連接結構間隔開；以及第一包封體，覆蓋所述半導體晶片的至少部分；以及第二包封體，覆蓋所述被動組件的至少部分，且覆蓋所述第一包封體的至少部分。
22. 如申請專利範圍第21項所述的扇出型半導體封裝，其中所述第一包封體與所述第二包封體是由不同的材料製成。
23. 如申請專利範圍第21項所述的半導體封裝，更包括異質材料層，所述異質材料層嵌入所述第一包封體中、由與所述第一包封體的材料不同的材料製成且具有自所述第一包封體的側表面暴露出的一個表面，其中所述異質材料層的被暴露的所述一個表面被所述第二包 封體覆蓋。
24. 如申請專利範圍第21項所述的半導體封裝，其中所述第一配線層的部分是蝕刻終止層，且所述蝕刻終止層的部分接觸所述第二包封體的部分。
25. 如申請專利範圍第24項所述的半導體封裝，更包括絕緣層，所述絕緣層配置於所述框架上以及與所述蝕刻終止層的所述部分接觸的所述第二包封體的所述部分的相對側上，其中所述絕緣層是由相同的材料製成且具有不同的厚度。
26. 如申請專利範圍第24項所述的半導體封裝，其中所述蝕刻終止層具有填充有所述第二包封體的所述部分的凹坑。
27. 如申請專利範圍第21項所述的半導體封裝，更包括電磁波屏蔽層，所述電磁波屏蔽層配置於所述第二包封體的表面上且自所述第二包封體的所述表面延伸至覆蓋所述框架及所述連接結構的側表面。
28. 如申請專利範圍第21項所述的半導體封裝，更包括將所述被動組件與所述第一配線層彼此連接的焊料。

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