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TWI764411B - 封裝半導體元件及其形成方法 - Google Patents

封裝半導體元件及其形成方法

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Publication number
TWI764411B
TWI764411B TW109143046A TW109143046A TWI764411B TW I764411 B TWI764411 B TW I764411B TW 109143046 A TW109143046 A TW 109143046A TW 109143046 A TW109143046 A TW 109143046A TW I764411 B TWI764411 B TW I764411B
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TW
Taiwan
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layer
backside
interconnect structure
transistor
die
Prior art date
Application number
TW109143046A
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English (en)
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TW202143335A (zh
Inventor
莊其毅
陳豪育
程冠倫
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
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Abstract

本文揭露一種封裝半導體元件及其形成方法。封裝半導體元件包括第一積體電路元件，第一積體電路元件包括在第一元件層中的第一電晶體結構；在第一元件層的前側上的前側互連結構；及在第一元件層的背側上的背側互連接構，背側互連結構包括：在第一元件層的背側上的第一介電層；以及延伸通過第一介電層至第一電晶體結構的一源極/汲極區域的第一接點；及第二積體電路元件，第二積體電路元件包括：在第二元件層中的第二電晶體結構；及在第二元件層上的第一互連結構，其中第一互連結構由介電質對介電質及金屬對金屬接合連接至前側互連結構。

Description

封裝半導體元件及其形成方法
本案是有關於一種包含背側電源軌的封裝半導體元件及一種包含背側電源軌的封裝半導體元件的形成方法。
半導體元件使用在多種的電子應用，例如個人電腦、手機、數位相機，以及其他電子設備。半導體元件通常由一系列地沉積絕緣或介電層、導電層及半導體層材料在半導體基板上，並用微影技術圖案化不同的材料層以在其上形成電路組件和元件來製造。
半導體工業持續透過最小特徵尺寸(minimum feature size)的不斷縮小來改良不同電子組件(如，電晶體、二極體、電組、電容等)的積體密度(integration density)，最小特徵尺寸的縮小讓更多組件得以集成在一個給定的區域中。然而，當最小特徵尺寸縮小，隨之而來的額外問題需要受到正視。
本揭露之一些實施方式為一種包含背側電源軌的封裝半導體元件，包括一第一積體電路元件，包括在一第一元件層中的一第一電晶體結構；在該第一元件層的一前側上的一前側互連結構；以及在該第一元件層的一背側上的一背側互連接構，該背側互連結構包括在該第一元件層的該背側上的一第一介電層；以及延伸通過該第一介電層至該第一電晶體結構的一源極/汲極區域的一第一接點；以及一第二積體電路元件，包括在一第二元件層中的一第二電晶體結構；以及在該第二元件層上的一第一互連結構，其中該第一互連結構由介電質對介電質及金屬對金屬接合連接至該前側互連結構。
本揭露之一些實施方式為一種包含背側電源軌的封裝半導體元件，包括一第一積體電路元件包括一第一基板；在該第一基板之上的一第一元件層，該第一元件層包括一第一電晶體結構；以及在該第一元件層之上的一第一互連結構，該第一互連結構包括在該第一元件層的一背側上的一第一電源軌，該第一電源軌透過一第一背側通孔電性耦合至該第一電晶體結構的一第一源極/汲極區域；以及一第二積體電路元件包括：一第二基板；在該第二基板上方的一第二元件層，該第二元件層包括一第二電晶體結構；以及在該第二元件層上方的一第二互連結構，其中該第二互連結構由多個介電質對介電質及金屬對金屬接合連接至該第一互連結構。
本揭露之一些實施方式為一種包含背側電源軌的封裝半導體元件的形成方法，包括在一第一基板上形成一第一電晶體；在該第一電晶體上方形成一第一互連結構；暴露該第一電晶體的一第一源極/汲極區域，其中曝光該第一源極/汲極區域包括薄化該第一基板；在曝光該第一源極/汲極區域之後，在與該第一互連結構相對的該第一電晶體上方形成一第二互連結構，其中形成該第二互連結構包括在該第一電晶體上方沉積一第一介電層；形成通過該第一介電層且電性耦合至該第一電晶體的一第一源極/汲極區域的一第一背側通孔；以及形成電性連接至該第一背側通孔的一第一導線；以及連接一第一積體電路元件至該第一互連結構，其中連接該第一積體電路元件至該第一互連結構包括形成該第一積體電路元件與該第一互連結構之間的多個介電質對介電質接合。
20:分頻器
50:基板
50N:n型區域
50P:p型區域
51:第一半導體層
51A,51B,51C:第一半導體層
52:第一奈米結構
52A,52B,52C:第一奈米結構
54:第二奈米結構
54A,54B,54C:第二奈米結構
53:第二半導體層
53A,53B,53C:第二半導體層
55:奈米結構
58:淺溝渠隔離(STI)區域
64:多層堆疊
66:鰭
68:STI區域
70:虛置介電層(dummy dielectric layer)
71:虛置閘極電介質
72:虛置閘極層(dummy gate layer)
74:遮罩層
76:虛置閘極
78:遮罩
80:第一間隔層
81:第一間隔物
82:第二間隔層
83:第二間隔物
86:第一凹槽
88:側壁凹槽
90:第一內部間隔物
92:磊晶源極/汲極區域
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
94:接觸蝕刻停止層(contact etch stop layer，CESL)
96:第一層間介電質(ILD)
98:第三凹槽
100:閘極介電層
102:閘電極
104:閘極遮罩
106:第二ILD
108:第四凹槽
109:電晶體結構
110:第一矽化物區
112:源極/汲極觸點
114:閘極觸點
116:第二介電層
118:第一導線
120:前側互連結構
122:第一導電部件
124:第一介電層
125:第二介電層
126:第三介電層
128:第五凹槽
129:第二矽化物區
130:背側通孔
132:第四介電層
134:第二導線
136:背側互連結構
138:第五介電層
140:第二導電部件
144:鈍化層
146:凸塊下金屬(underbump metallization,UBM)
148:外部連接器
150:第一載體基板
152:接合層
152A:第一接合層
152B:第二接合層
154:鈍化層
156:UBM
158:外部連接器
160:第二載體基板
162:第一剝離層
170:第三載體基板
172:第二剝離層
200A,200Ai,200Aii:第一積體電路(IC)晶粒
200B:第二IC晶粒
200C,200Ci,200Cii:第三IC晶粒
300A:第一封裝半導體元件
300B:第二封裝半導體元件
300C:第三封裝半導體元件
300D:第四封裝半導體元件
300E:第五封裝半導體元件
A-A’,B-B’,C-C’:截面
當結合隨附諸圖閱讀時，得自以下詳細描述最佳地理解本揭露之一實施例。應強調，根據工業上之標準實務，各種特徵並未按比例繪製且僅用於說明目的。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1圖繪示根據一些實施例一個奈米結構場效電晶體(nano-FET)的範例之三維視圖。
第2、3、4、5、6A、6B、6C、7A、7B、7C、8A、8B、8C、9A、9B、9C、10A、10B、10C、11A、 11B、11C、11D、12A、12B、12C、12D、12E、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B、21C、21D、22A、22B、22C、23A、23B、23C、24A、24B、24C、25A、25B、25C、26A、26B、26C、27A、27B、27C、28A、28B、28C、29A、29B及29C圖為根據一些實施例奈米場效電晶體在製造中的中間階段的剖面圖。
第30至51圖為根據一些實施例積體電路晶粒封裝中的中間階段的剖面圖。
以下揭示之實施例內容提供了用於實施所提供的標的之不同特徵的許多不同實施例，或實例。下文描述了元件和佈置之特定實例以簡化本案。當然，該等實例僅為實例且並不意欲作為限制。例如，在以下描述中之第一特徵在第二特徵之上或上方之形式可包括其中第一特徵與第二特徵直接接觸形成之實施例，且亦可包括其中可於第一特徵與第二特徵之間形成額外特徵，以使得第一特徵與第二特徵可不直接接觸之實施例。此外，本案可在各個實例中重複元件符號及/或字母。此重複係用於簡便和清晰的目的，且其本身不指定所論述的各個實施例及/或配置之間的關係。
此外，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)並且本文所使用的空間相對描述詞可同樣相應地解釋。
不同的實施例提供使用混合接合(hybrid bonds)形成封裝半導體元件的方法及由其形成的封裝半導體元件。封裝半導體元件包括堆疊的積體電路(IC)晶粒，其中至少一個包括有背側電源軌的背側互連結構。背側電源軌可透過背側通孔連接至堆疊的IC晶粒的源極/汲極區域。在一些實施例中，第一IC晶粒的前側互連結構混合接合至第二IC晶粒的前側互連結構；第一晶粒的前側互連結構混合接合至第二晶粒的背側互連結構；或第一晶粒的背側互連結構混合接合至第二晶粒的背側互連結構。形成具有包括背側電源軌的IC晶粒的封裝半導體元件讓IC晶粒可以更高的電晶體密度形成，減少接合的IC晶粒之間的距離，並在IC晶粒的堆疊及封裝中提供更高的彈性。
本文探討的一些實施例在包括奈米場效電晶體的IC晶粒的背景下做討論。然而，不同的實施例可應用於包括替代或與奈米場效電晶體結合的其他種類的電晶體(如，鰭式場效電晶體(FinFET)、平面電晶體(planar transistors)等)的IC晶粒。
第1圖展示根據一些實施例之在三維視圖中的奈米場效電晶體(如，奈米線場效電晶體(nanowire FETs)、奈米片場效電晶體(nanosheet FETs)等)的一個範例。奈米場效電晶體包括在基板50(如，半導體基板)的鰭66上的奈米結構55(如，奈米片、奈米線等)，其中奈米結構55作為奈米場效電晶體的通道區域。奈米結構55可包括p型奈米結構、n型奈米結構或其組合。淺溝渠隔離(STI)區域68設置於相鄰的鰭66之間，鰭66可由相鄰的STI區域68之間突出到其上方。雖然如本文中所使用的，STI區域68描述/繪示為分別於基板50，術語「基板」可單指半導體基板，或是指半導體基板與STI區域的組合。此外，雖然鰭66的底部展示為與基板50是單一、連續的材料，鰭66的底部部分和/或基板50可包括單一材料或複數種材料。在本文中，鰭66指的是相鄰的STI區域68之間延伸出的部分。
閘極介電層100在鰭66的頂表面上方，並沿著奈米結構55的頂表面、側壁極底表面。閘電極102在閘極介電層100的上方。磊晶源極/汲極區域92設置於鰭66上相對於閘極介電層100和閘電極102的一側上。
第1圖更展示在接下來的圖中會用到的參考截面。截面A-A’沿著閘電極102的縱軸，且在如垂直於奈米場效電晶體的磊晶源極/汲極區域92之間的電流方向。截面B-B’平行於截面A-A’且延伸通過多個奈米場效電晶體 的磊晶源極/汲極區域92。截面C-C’垂直於截面A-A’且平行於奈米場效電晶體的鰭66的縱軸，且在如奈米場效電晶體的磊晶源極/汲極區域92之間的電流方向。為了清楚，隨後的圖式參照這些參考截面。
本文討論的一些實施例在使用是閘極後製製程形成的奈米場效電晶體的背景下討論。在其他實施例中，可使用閘極前製製程。一些實施例也考慮了在諸如平面場效電晶體的平面裝置中或在鰭式場效電晶體(FinFETs)中使用的方面。
第2至第29C圖為根據一些實施例之製造奈米場效電晶體中的中間階段的剖面圖。第2至第5圖、第6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A、27A、28A及29A圖展示第1圖中所示的參考截面A-A’。第6B、7B、8B、9B、10B、11B、12B、12D、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B、24B、25B、26B、27B、28B及29B圖展示第1圖中所示的參考截面B-B’。第7C、8C、9C、10C、11C、11D、12C、12E、13C、14C、15C、16C、17C、18C、19C、20C、21C、21D、22C、23C、24C、25C、26C、27C、28C及29C圖展示第1圖中所示的參考截面C-C’。第30至第51圖為根據一些實施例IC晶粒的封裝中的中間階段的剖面圖。第30至第51圖展示第1圖中所示的參考截面C-C’。
在第2圖中，供應基板50。基板50可以是半導體基板，如塊體半導體(bulk semiconductor)、絕緣體上半導體(semiconductor-on-insulator，SOI)等等，半導體基板可以是摻雜的(如，用p型或n型摻雜物)或未摻雜的。基板50可以是晶圓，如矽晶圓。通常，SOI基板是在絕緣體層上形成的半導體材料層。絕緣體層可以是，例如埋入式氧化物(buried oxide，BOX)、氧化矽層等等。絕緣體層提供在基板上，通常是矽或玻璃基板。也可以使用其他基板諸如多層(multi-layered)或梯度基板(gradient substrate)。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括矽鍺、砷化鎵磷化物、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和/或磷化砷化鎵銦；或其組合。
基板具有n型區域50N及p型區域50P。n型區域50N可以用以形成n型元件，如NMOS電晶體(如，n型奈米場效電晶體)，而p型區域50P可用以形成p型元件，如PMOS電晶體(如，p型奈米場效電晶體)。N型區域50N可與p型區域50P物理性地分隔(如分頻器20所展示)，且任何元件特徵(如，其他主動元件、摻雜的區域、隔離結構等)的數目可設置在n型區域50N及p型區域50P之間。雖然展示了一個n型區域50N和一個p型區域50P，可供應任何數量的n型區域50N和p型區域50P。
進一步地，在第2圖中，多層堆疊64形成在基板 50上方。多層堆疊64包括第一半導體層51A~51C(統稱為第一半導體層51)和第二半導體層53A~53C(統稱為第二半導體層53)的交替層。為了說明的目的並且如下面更詳細地討論的，將去除第一半導體層51並且將第二半導體層53圖案化以在n型區域50N和p型區域50P中形成奈米場效電晶體的通道區域。然而，在一些實施例中，可移除第一半導體層51並可圖案化第二半導體層53以在n型區域50N中形成奈米場效電晶體的通道區域，並且可移除第二半導體層53並圖案化第一半導體層51以在p型區域50P中形成奈米場效電晶體的通道區域。在一些實施例中，可移除第二半導體層53並可圖案化第一半導體層51以在n型區域50N中形成奈米場效電晶體的通道區域，並且可移除第一半導體層51並可圖案化第二半導體層53以在p型區域50P中形成奈米場效電晶體的通道區域。在一些實施例中，可移除第二半導體層53並可圖案化第一半導體層51以在n型區域50N及p型區域50P兩者中形成奈米場效電晶體的通道區域。
出於說明目的，多層堆疊64被展示為包括第一半導體層51的三層和第二半導體層53的三層中的每一層。在一些實施例中，多層堆疊64可包括第一半導體層51和第二半導體層53的任意數個。多層堆疊64的每一層可用如化學氣相沉積(CVD)、原子層沉積(ALD)、氣相磊晶(VPE)、分子束磊晶(MBE)等製程來磊晶生長。在不同的實施例中，第一半導體層51可由適合p型奈米場效電晶體 的第一半導體材料所形成，如矽鍺等等，而第二半導體層53可由適合n型奈米場效電晶體的第二半導體材料所形成，如矽、矽碳等等。出於說明目的，多層堆疊64被展示為具有適合p型奈米場效電晶體的最底層的半導體層。在一些實施例中，多層堆疊64可形成以使最底層為適合n型奈米場效電晶體的半導體層。
第一半導體材料及第二半導體材料可以是彼此具有高蝕刻選擇性的材料。如此一來，可在第二半導體材料的第二半導體層53未明顯移除的形況下下，移除第一半導體材料的第一半導體層51，從而允許第二半導體層53被圖案化以形成奈米場效電晶體的通道區。相似地，在那些第二半導體層53被移除且第一半導體層51被圖案化以形成通道區域的實施例中，第二半導體材料的第二半導體層53可在第一半導體材料的第一半導體層51未明顯移除的情況下被移除，從而允許第一半導體層51被圖案化以形成奈米場效電晶體的通道區域。
現在參照第3圖，根據一些實施例，鰭66在基板50中形成，且奈米結構55在多層堆疊64中形成。在一些實施例中，奈米結構55及鰭66可分別透過在多層堆疊64及基板50中蝕刻溝槽，分別在多層堆疊64及基板50中形成。蝕刻可以是任何可以接受的蝕刻製程，如反應性離子蝕刻(reactive ion etch，RIE)、中子束蝕刻(neutral beam etch，NBE)等等，或其組合。蝕刻可以是各向異性的。透過蝕刻多層堆疊64來形成奈米結構 55可進一步從半導體層51界定第一奈米結構52A~52C(統稱為第一奈米結構52)並從第二半導體層53界定第二奈米結構54A~54C(統稱為第二奈米結構54)。第一奈米結構52及第二奈米結構54可統稱為奈米結構55。
鰭66及奈米結構55可藉由任何可接受的方法來圖案化。舉例來說，鰭66和奈米結構55可用一或多種光微影製程來圖案化，包括雙重圖案化(double-patterning)或多重圖案化(double-patterning)製程。通常，雙重圖案化或多重圖案化製程結合光微影及自對準製程，允許創造例如節距(pitchs)小於使用單一的直接的光微影製程可得到的節距的圖案。例如，在一個實施例中，犧牲層形成在基板上並且由光微影製程圖案化。透過自對準製程，橫靠著圖案化的犧牲層而形成間隔物。接著犧牲曾被移除，而留下的間隔物可接著用來圖案化鰭66。
為了說明的目的，第3圖將n型區域50N和p型區域50P中的鰭66展示為具有基本上相等的寬度。在一些實施例中，n型區域50N中鰭66的寬度可大於或薄於p型區域50P中鰭66的寬度。另外，雖然每個鰭66和奈米結構55展示為具有一致的寬度，在其他實施例中，鰭66和/或奈米結構55可具有斜的側壁，使得每個鰭66和/或奈米結構55的寬度在朝著基板50的方向上持續增加。在這樣的實施例中，每個奈米結構55可具有不同的寬度並具 有梯形的形狀。
在第4圖中，淺溝渠隔離(STI)區域68鄰近鰭66而形成。STI區域68可由在基板50、鰭66、奈米結構55上和鄰近的鰭66之間沉積絕緣材料來形成。絕緣材料可以是氧化物，例如氧化矽、氮化物等等，或其組合，且可以由高密度電漿化學氣相沉積(HDP-CVD)、流動式化學氣相沉積(FCVD)等或其組合而形成。可使用由任何可接受的製程形成的其他絕緣材料。在展示的實施例中，絕緣材料是由FCVD製程形成的氧化矽。一旦絕緣材料形成了就可以執行退火製程。在一個實施例中，形成絕緣材料以使多餘的絕緣材料覆蓋奈米結構55。雖然絕緣材料被展示為單層，一些實施例可使用多層。舉例來說，在一些實施例中，可以首先沿著基板50、鰭66和奈米結構55的表面形成襯墊(未單獨示出)。此後，可以在襯墊上形成諸如上述的填充材料。
移除製程接著施加至絕緣材料以移除奈米結構55上多餘的絕緣材料。在一些實施例中，可使用平坦化製程如化學機械研磨(CMP)、回蝕刻(etch-back)製程、其組合等等。平坦化製程暴露了奈米結構55使得在平坦化製程完成之後，奈米結構55和絕緣材料的頂表面是水平的。
絕緣材料接著凹陷以形成STI區域68。絕緣材料凹陷使得n型區域50N和p型區域50P中的鰭66的上部從相鄰的STI區域68之間突出。此外，STI區域68的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面(例 如凹陷)或其組合。STI區域68的頂表面可以通過適當的蝕刻形成為平坦的、凸的和/或凹的。STI區域68可以使用可接受的蝕刻製程來凹陷，例如對絕緣材料的材料具有選擇性的蝕刻製程(例如，以比鰭66和奈米結構55的材料更快的速率蝕刻絕緣材料的材料)。例如，可以用使用例如稀氫氟酸(dHF)酸的氧化物去除。
上文關於第2至4圖描述的過程僅僅是如何形成鰭66和奈米結構55的一個示例。在一些實施例中，可以使用遮罩和磊晶生長製程來形成鰭66和/或奈米結構55。例如，可以在基板50的頂表面上方形成介電層，並且可以蝕刻穿過該介電層的溝槽以暴露出下面的基板50。可以在該溝槽中磊晶生長磊晶結構，並且可以在該基板上形成介電層，且介電層可以凹陷使得磊晶結構從介電層突出以形成鰭66和/或奈米結構55。磊晶結構可以包括上述的交替半導體材料，例如第一半導體材料和第二半導體材料。在磊晶結構被磊晶生長的一些實施例中，磊晶生長的材料可以在生長期間被原位摻雜，這可以消除之前和/或隨後的植入，儘管可以一起使用原位和植入摻雜。
此外，第一半導體層51(以及所得到的第一奈米結構52)和第二半導體層53(以及所得到的第二奈米結構54)在本文中被圖示和討論為在p型區域50P和n型區域50N中包括相同的材料，僅用於說明目的。因此，在一些實施例中，第一半導體層51和第二半導體層53中的一個或兩個可以是不同的材料，或者可以以不同的順序形成在p型 區域50P和n型區域50N中。
進一步地，在第4圖中，適當的井(未單獨示出)可在鰭66、奈米結構55和/或STI區域68中形成。在有不同種類的井的實施例中，可以使用光阻劑或其他遮罩(未單獨示出)實現用於n型區域50N和p型區域50P的不同植入步驟。舉例來說，光阻可以形成在n型區域50N及p型區域50P中的鰭66和STI區域68上方。光阻被圖案化以暴露出p型區域50P。可以使用旋塗技術形成光阻並用可接受的光微影技術來圖案化光阻。一旦光阻被圖案化，n型雜質植入便在p型區域50P中執行，且光阻可當作實質上防止n型雜質被植入n型區域50N的遮罩。N型雜質可以是注入到該區域的磷、砷、銻等，其濃度範圍從約1013原子/立方公分至約1014原子/立方公分。在植入以後，光阻透過如可接受的灰化製程而被移除。
在植入p型區域50P之後或之前，在p型區域50P和n型區域50N中的鰭66、奈米結構55和STI區域68上方形成光阻或其他遮罩(未單獨示出)。光阻被圖案化以暴露出n型區域50N。可以使用旋塗技術形成光阻並用可接受的光微影技術圖案化光阻。一旦光阻被圖案化，p型雜質植入便在n型區域50N中執行，且光阻可當作實質上防止p型雜質被植入p型區域50P的遮罩。P型雜質可以是注入到該區域的硼、氟化硼、銦等，其濃度範圍從約1013原子/立方公分至約1014原子/立方公分。在植入以後，光阻透過如可接受的灰化製程而被移除。
在n型區域50N和p型區域50P的植入之後，可以執行退火以修復植入損傷並激活被植入的p型和/或n型雜質。在一些實施例中，磊晶鰭的生長材料可以在生長期間被原位摻雜，這可以消除植入，儘管原位和注入摻雜可以一起使用。
在第5圖中，一虛置介電層(dummy dielectric layer)70形成在鰭66和/或奈米結構55上。虛置介電層70可以是，例如氧化矽、氮化矽、其組合等等，且可以根據可接受之技術來進行沉積或熱生長(thermally grown)。一虛置閘極層(dummy gate layer)72形成在虛置介電層70上方，且一遮罩層74形成在虛置閘極層72上方。虛置閘極層72可以沉積在虛置介電層70上方，並接著藉由如CMP來進行平坦化。遮罩層74可以沉積在虛置閘極層72上方。虛置閘極層72可以是導電或非導電材料，並且可以選自包括非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬的群組。虛置閘極層72可以透過物理氣相沉積(PVD)、CVD、噴塗沉積或其他沉積所選材料的技術。虛置閘極層72可以由與隔離區域的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層74可包括如氮化矽、氮氧化矽等等。在這個例子中，單一的虛置閘極層72及單一的遮罩層74形成在n型區域50N和p型區域50P上。值得注意的是，虛置介電層70被展示為僅僅覆蓋鰭66和奈米結構55只是為了說明的目的。在一些實施例中，虛置介電層70 可以被沉積以使得虛置介電層70覆蓋STI區域68，使虛置介電層70在虛置閘極層72與STI區域68之間延伸。
第6A至18C圖示出了實施例之裝置的製造中的各種附加步驟。第6A至18C圖示出了n型區域50N或p型區域50P中的特徵。在第6A至6C圖中，可以使用可接受的光微影和蝕刻技術來圖案化遮罩層74(參見第5圖)以形成遮罩78。然後可以將遮罩78的圖案轉移到虛置閘極層72和虛置介電層70，以分別形成虛置閘極76和虛置閘極電介質71。虛置閘極76覆蓋鰭66的各個通道區域。遮罩78的圖案可以用於將每一個虛置閘極76與相鄰的虛置閘極76物理地分開。虛置閘極76還可以具有基本上垂直於各個鰭66的長度方向的長度方向。
在第7A至第7C圖中，第一間隔層80和第二間隔層82形成在第6A至6C圖所示之結構上方。隨後將第一間隔層80和第二間隔層82圖案化以充當用於形成自對準的源極/汲極區域的間隔物。在第7A至第7C圖中，第一間隔層80形成在STI區域68的頂表面上；鰭66、奈米結構55和遮罩78的頂表面及側壁上；以及虛置閘極76和虛置閘極介電質71的側壁上。第二間隔層82沉積在第一間隔層80上方。第一間隔層80可使用諸如熱氧化或CVD、ALD等技術由氧化矽、氮化矽、氮氧化矽等形成。第二間隔層82可由具有與第一間隔層80的材料不同蝕刻速率的材料形成，如氧化矽、氮化矽、氮氧化矽等，且可藉由CVD、ALD等方式來沉積。
在第一間隔層80以後和第二間隔層82形成之前，可執行輕度摻雜之源極/汲極(lightly doped source/drain，LDD)區域的植入。在一些有不同元件種類的實施例中，如同上文在第4圖中所討論的植入，在暴露p型區域50P的同時，一個如光阻的遮罩可形成在n型區域50N上方，而適當種類(如，p型)的雜質可植入到p型區域50P中曝光的鰭66和奈米結構55當中。接著可以移除遮罩。隨後，在暴露n型區域50N的同時，遮罩(如光阻)可以形成在p型區域50P上方，而適當種類(如，n型)的雜質可植入到n型區域50N中曝光的鰭66和奈米結構55當中。接著可以移除遮罩。n型雜質可以是任何前面討論過的n型雜質，而p型雜質可以是任何前面所討論過的p型雜質。輕度摻雜之源極/汲極可具有範圍從約1x1015原子/立方公分至約1x1019原子/立方公分內的雜質的濃度。可以使用退火來修復植入損毀並活化植入的雜質。
在第8A至8C圖中，第一間隔層80和第二間隔層82被蝕刻以形成第一間隔物81和第二間隔物83。如同下文將更詳細討論，第一間隔物81和第二間隔物83用於自對準隨後形成的源極汲極區，以及在後續處理期間保護鰭片66和/或奈米結構55的側壁。第一間隔層80和第二間隔層82可用合適的蝕刻製程來蝕刻，諸如各向同性蝕刻(isotropic etching)製程(如，濕蝕刻製程)、非各向同性蝕刻(anisotropic etching)製程等等。在一些實施 例中，第二間隔層82的材料具有與第一間隔層80的材料不同的蝕刻速率，使得第一間隔層80可在圖案化第二間隔層82時作為蝕刻停止層(etch stop layer)，並使得第二間隔層82可作為圖案化第一間隔層80時的遮罩。舉例來說，第二間隔層82可用非各向同性蝕刻製程來蝕刻，其中第一間隔層80作為蝕刻停止層，其中第二間隔層82的剩餘部分行程第二間隔物83，如第8B圖中所展示的。隨後，在蝕刻第一間隔層80的暴露部分的同時，第二間隔物83作為遮罩，從而形成第一間隔物81，如第8B和8C圖中所展示的。
如第8B圖中所展示的，第一間隔物81和第二間隔物83設置於鰭66和/或奈米結構55的側壁上。如第8C圖中所展示的，在一些實施例中，可以從與遮罩78、虛置閘極76和虛置閘極介電質71相鄰的第一間隔層80上方去除第二間隔層82，且第一間隔物81設置在遮罩78、虛置閘極76以及虛置閘極介電質71的側壁上。在其他實施例中，第二間隔層82的一部份可留在與遮罩78、虛置閘極76和虛置閘極介電質71相鄰的第一間隔層80上方。
要注意的是，以上揭露大體上描述了形成間隔物和LLD區域的製程。可以使用其他製程和順序。舉例來說，可以使用較少或額外的間隔物、可以使用不同的步驟順序(如，第一間隔物81可在沉積第二間隔層82前被圖案化)、可形成或移除額外的間隔物等等。另外，n型和p型元件 可用不同結構和步驟來形成。
在第9A至9C圖中，根據一些實施例，第一凹槽86形成在鰭66、奈米結構55和基板50中。磊晶源極/汲極區域將隨後在第一凹槽86中形成。第一凹槽86可延伸通過第一奈米結構52和第二奈米結構54而進入到基板50。如第9A圖中所展示的，STI區域68的頂表面可以與第一凹槽86的底表面齊平。在多種實施例中，鰭66可被蝕刻以使得第一凹槽86的底表面設置於STI區域68的頂表面下方；等等。第一凹槽86可藉由蝕刻鰭66、奈米結構55和基板50來形成，透過非各向同性蝕刻製程諸如RIE、NBE等等。第一間隔物81、第二間隔物83和遮罩78在用於形成第一凹陷86的蝕刻製程期間遮罩了部分的鰭66、奈米結構55和基板50。可使用單一的蝕刻製程或多個蝕刻製程以蝕刻奈米結構55和/或鰭66的每個層。定時蝕刻製程(timed etch process)可用來在第一凹槽86達到所要的深度後停止第一凹槽86的蝕刻。
在第10A至第10C圖中，蝕刻由第一凹槽86暴露的由第一半導體材料(例如，第一奈米結構52)形成的多層堆疊64的各層的側壁的一部分，以形成側壁凹槽88。儘管在圖10C中將鄰近側壁凹槽88的第一奈米結構52的側壁展示為筆直的，但是側壁可以是凹面的或凸面的。可以使用各向同性蝕刻製程，諸如濕蝕刻等來蝕刻側壁。可以用各向同性蝕刻製程來蝕刻側壁，例如濕蝕刻等等。在一個第一奈米結構52包括如SiGe且第二奈米結構54 包括如Si或SiC的實施例中，用氫氧化四甲基銨(TMAH)、氫氧化銨(NH4OH)等的乾蝕刻製程可以用來蝕刻第一奈米結構52的側壁。
在第11A至11D圖中，第一內部間隔物90形成在側壁凹槽88中。第一內部間隔物90可藉由在第10A至10C圖所展示的結構上方沉積內部間隔層(未單獨示出)來形成。第一內部間隔物90作為隨後形成的源極/汲極區域和閘極結構之間的隔離部件(isolation features)。如將在下面更詳細地討論的，源極/汲極區域將形成在第一凹槽86中，而第一奈米結構52將被相應的閘極結構代替。
內部間隔層可以藉由共形沉積製程(conformal deposition process)諸如CVD、ALD等等來沉積。內部間隔層可包括材料諸如氮化系或氮氧化矽，雖然可以使用任何合適的材料諸如具有少於約3.5的k值的低介電常數(low-k)材料。內部間隔層可以接著受到非各向同性蝕刻以形成第一內部間隔物90。儘管第一內部間隔物90的外側壁被圖示為與第二奈米結構54的側壁齊平，但是第一內部間隔物90的外側壁可以延伸超過第二奈米結構54的側壁或從第二奈米結構54的側壁凹進。
此外，雖然第一內部間隔物90的外側壁在第11C圖中展示為筆直的，第一內部間隔物90的外側壁可以是凸面的或凹面的。作為範例，第11D圖示出其中第一奈米結構52的側壁是凹入的，第一內部間隔物90的外側壁是凹入的並且第一內部間隔物90從第二奈米結構54的側壁凹 進的實施例。內部間隔層可以藉由非各向同性蝕刻製程諸如RIE、NBE等來蝕刻。第一內部間隔物90可以用來防止隨後形成的源極/汲極區域(如磊晶源極/汲極區域92，在下文談到第12A至12E圖會討論)受到接下來的蝕刻製程的損毀，例如用來形成閘極結構的蝕刻製程。
在第12A至12E圖中，磊晶源極/汲極區域92形成在第一凹槽86中。在一些實施例中，磊晶源極/汲極區域92可在第二奈米結構54上施加應力，從而提高性能。如第12C圖中所展示的，磊晶源極/汲極區域92形成在第一凹槽86中，使得每個虛置閘極76設置在磊晶源極/汲極區域92的各個相鄰對之間。在一些實施例中，第一間隔物81用來央磊晶源極/汲極區域92與虛置閘極76分隔，而第一內部間隔物90用來將磊晶源極/汲極區域92與第一奈米結構52分隔適當的橫向距離，使得磊晶源極/汲極區域92不會與隨後形成的奈米FET的閘極短路。
N型區域50N(如，NMOS區域)中的磊晶源極/汲極區域92可以藉由遮罩p型區域50P(如，PMOS區域)來形成。接著，磊晶源極/汲極區域92磊晶生長在n形區域50N中的第一凹槽86內。磊晶源極/汲極區域92可以包括適合於n型奈米FET的任何可接受的材料。例如，如果第二奈米結構54是矽，則磊晶源極/汲極區域92可以包括在第二奈米結構54上施加拉伸應變的材料，諸如矽、碳化矽、摻雜磷的碳化矽、磷化矽等。磊晶源極/汲極區域92可以具有從奈米結構55的各個上表面凸起的表面，並 且可以具有刻面(facets)。
P型區域50P(如，PMOS區域)中的磊晶源極/汲極區域92可以藉由遮罩n型區域50N(如，NMOS區域)來形成。接著，磊晶源極/汲極區域92磊晶生長在p形區域50P中的第一凹槽86內。磊晶源極/汲極區域92可以包括適合於p型奈米FET的任何可接受的材料。例如，如果第二奈米結構54是矽，則磊晶源極/汲極區域92可以包括在第二奈米結構54上施加壓縮應變的材料，諸如矽鍺、摻硼矽鍺、鍺、鍺錫等。磊晶源極/汲極區域92可以具有從奈米結構55的各個上表面凸起的表面，並且可以具有刻面(facets)。
磊晶源極/汲極區域92、第二奈米結構54和/或基板50可以被植入摻雜劑以形成源極/汲極區域，類似於先前討論的用於形成輕度摻雜源極/汲極區域，並之後接著退火的製程。源極/汲極區域可具有在約1x1019原子/立方公分至約1x1021原子/立方公分之間的雜質濃度。源極/汲極區域的N型和/或p型雜質可以是任何前面所討論過的雜質。在一些實施例中，磊晶源極/汲極區域92可以在生長期間被原位摻雜。
用以在n型區域50N和p型區域50P中形成磊晶源極/汲極區域92的磊晶製程之結果是，磊晶源極/汲極區域92的上表面具有橫向向外擴展超過奈米結構55的側壁的刻面。在一些實施例中，這些刻面造成同一個奈米FET之相鄰的磊晶源極/汲極區域92合併起來，如第12B圖所 示。在其他實施例中，相鄰的磊晶源極/汲極區域92在磊晶製程完成以後保持分離，如第12D圖所示。在第12B圖和12D圖所示的實施例中，第一間隔物81可形成至STI區域68的頂表面，從而阻擋磊晶生長。在一些其他的實施例中，第一間隔物81可覆蓋奈米結構55之側壁的一部份，進一步阻擋磊晶生長。在一些其他實施例中，可調整用以形成第一間隔物81的間隔物蝕刻以移除間隔物材料以允許磊晶成長的區域延伸至STI區域58的表面。
磊晶源極/汲極區域92可包括一或多種半導體材料層。舉例來說，磊晶源極/汲極區域92可包括第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C。任意數目的半島體材料層可用於磊晶源極/汲極區域92。每個第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C可由不同半導體材料形成，並且可以被摻雜至不同的摻雜物濃度。在一些實施例中，第一半導體材料層92A可具有少於第二半導體材料層第二半導體材料層92B並高於第三半導體材料層92C的摻雜物濃度。在一些磊晶源極/汲極區域92包括三層半導體材料層的實施例中，第一半導體材料層92A可被沉積，第二半導體材料層92B可沉積於第一半導體材料層92A上方，而第三半導體材料層92C可沉積於第二半導體材料層92B上方。
第12E圖展示一個第一奈米結構52的側壁為凹面、第一內部間隔物90的外側壁為凹面且第一內部間隔物 90從第二奈米結構54的側壁凹陷的實施例。如第12E圖中所示，磊晶源極/汲極區域92可形成為與第一內部間隔物90接觸，並可延伸超過第二奈米結構54的側壁。
在第13A至13C圖中，第一層間介電質(ILD)96沉積於第12A至12C圖所示的結構上方。第一ILD96可由介電材料形成，並且可藉由任何合適的方法沉積，諸如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)或FCVD。介電材料可包括磷矽玻璃(PSG)、硼矽玻璃(BSG)、摻硼磷矽玻璃(BPSG)、未摻雜矽玻璃(USG)等。可以使用其他藉由任何可接受的製程形成的絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer，CESL)94沉積在第一ILD 96與磊晶源極/汲極區域92之間和遮罩遮罩78與第一間隔物81之間。CESL 94可包括一種具有與上方的第一ILD 96不同蝕刻速率的介電材料，如氮化矽、氧化矽、氮氧化矽等。
在第14A至14C圖中，可執行如CMP的平坦化製程以使第一ILD 96的頂表面與虛置閘極76或遮罩78的頂表面齊平。平坦化製成也可移除虛置閘極76上的遮罩78，以及沿著遮罩78之側壁的部份的第一間隔物81。在平坦化製程之後，虛置閘極76、第一間隔物81和第一ILD 96的頂表面在製程的變異範圍內為齊平。因此，虛置閘極76的頂表面通過第一ILD 96暴露。在一些實施例中，可以保留遮罩78，在這種情況下，平坦化製程使第一ILD 96 的頂表面與遮罩78和第一間隔物81的頂表面平齊。
在第15A至15C圖中，虛置閘極76和遮罩78(若存在)在一或多個蝕刻步驟中被移除，以形成第三凹槽98。虛置閘極介電質71在第三凹槽98內的部分也被移除。在一些實施例中，虛置閘極76和虛置閘極介電質71藉由非各向同性乾蝕刻製程被移除。舉例來說，蝕刻製程可包括使用選擇性地以較蝕刻第一ILD 96或第一間隔物81還快的速率蝕刻虛置閘極76的反應氣體的乾蝕刻製程。每一個第三凹槽98暴露和/或覆蓋奈米結構55的一部份，第三凹槽98作為隨後完成的奈米FETs中的通道區域。作為通道區域的部份的奈米結構55設置於鄰近的一對一對磊晶源極/汲極區域92之間。在移除的期間，虛置閘極介電質71可用來當作蝕刻虛置閘極76時的蝕刻停止層。在移除虛置閘極76之後，可接著移除虛置閘極介電質71。
在第16A至16C圖中，第一奈米結構52被去除並延伸了第三凹槽98。可以藉由使用對第一奈米結構52的材料具有選擇性的蝕刻劑執行諸如濕蝕刻之類的各向同性蝕刻製程來去除第一奈米結構52，而第二奈米結構54、基板50、STI區域58與第一奈米結構52相較之下保持相對未被蝕刻。在第一奈米結構52包括如SiGe而第二奈米結構54A~54C包括如Si或SiC的實施例中，氫氧化四甲基銨(TMAH)、氫氧化銨(NH4OH)等可以用來移除第一奈米結構52。
在第17A至17C圖中，閘極介電層100和閘電 極102為了替換閘極而形成。閘極介電層100順形地設置在第三凹槽98中。閘極介電層100可形成在基板50的頂表面和側壁上以及第二奈米結構54的頂表面、側壁和底表面上。閘極介電層100也可沉積在第一ILD 96、CESL 94、第一間隔物81和STI區域68的頂表面上以及第一間隔物81和第一內部間隔物90的側壁上。
根據一些實施例，閘極介電層100包括一或多層介電層，例如氧化物、金屬氧化物等，或其組合。舉例來說，在一些實施例中，閘極介電質可包括氧化矽層和在氧化矽層上方的金屬氧化物層。在一些實施例中，閘極介電層100包括高k介電質材料，並且在這些實施例中，閘極介電層100可具有大於約7.0的k值，且可包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層100在n型區域50N和p型區域50P中可以是相同或相異的結構。閘極介電層100的行程方法可包括分子束沉積(MBD)、ALD、PECVD等等。
閘電極102分別沉積在閘極介電層100上方，並填充第三凹槽98的剩餘部分。閘電極102可包括含金屬的材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或多層。舉例來說，雖然第17A至17C圖中示出單層的閘電極102，閘電極102可包括任意數目的襯墊層(liner layers)、任意數目的功函數調節層(work function tuning layers)和填充材料。可以在相鄰的第二奈米結構54之間以及第二奈米結構54A和基 板50之間沉積構成閘電極102的層的任何組合。
閘極介電層100在n型區域50N和p型區域50P中的形成可以同時發生，使得在各個區域中的閘極介電層100由相同的材料形成，且閘電極102的形成可同時發生，使得各個區域中的閘電極102由相同材料形成。在一些實施例中，各個區域中的閘極介電層100可藉由相異的製程形成，使得閘極介電層100可為不同材料和/或具有不同的層數，且/或各個區域中的閘電極102可藉由相異的製程形成，使得閘電極102可為不同材料和/或具有不同的層數。使用不同的製程時，可以使用不同的遮罩步驟來遮罩並曝光適當的區域。
在填充第三凹槽98之後，可以執行諸如CMP的平坦化製程以去除閘極介電層100的多餘部分和閘電極102的材料，這些多餘部分在半導體元件的頂表面上方。閘電極102和閘極介電層100的材料的其餘部分因此形成所得奈米FET的替換閘結構。閘電極102和閘極介電層100可以被統稱為「閘極結構」。
在第18A至18C圖中，使閘極結構(包括閘極介電層100和相應的上方覆蓋之閘電極102)凹陷，使得在閘極結構上方和第一間隔物81的相對部分之間直接形成凹陷。閘極遮罩104包括在凹槽中填充一層或多層電介質材料，例如氮化矽、氮氧化矽等，然後進行平坦化製程以去除在第一ILD 96上方延伸的介電質材料的多餘部分。隨後形成閘極觸點(例如，下面將參考第20A至20C圖 討論的閘極觸點114)穿過閘極遮罩104以接觸凹陷的閘電極102的頂表面。
如第18A至18C圖進一步示出的，第二ILD 106沉積在第一ILD 96上方和閘極遮罩104上方。在一些實施例中，第二ILD 106是通過FCVD形成的可流動膜。在一些實施例中，第二ILD 106由諸如PSG、BSG、BPSG、USG等的介電材料形成，並且可以通過諸如CVD、PECVD等的任何適當方法來沉積。
在第19A至19C圖中，第二ILD 106、第一ILD 96、CESL 94和閘極遮罩104被蝕刻以形成第四凹槽108，第四凹槽108暴露磊晶源極/汲極區域92和/或閘極結構的表面。可以通過使用非各向同性蝕刻製程(諸如RIE、NBE等)的蝕刻來形成第四凹槽108。在一些實施例中，可以使用第一蝕刻製程蝕刻穿過第二ILD 106和第一ILD 96的第四凹槽108；可以使用第二蝕刻製程通過閘極遮罩104蝕刻第四凹槽108；然後，可以使用第三蝕刻製程通過CESL 94蝕刻第四凹槽108。可以在第二ILD 106上形成遮罩並將諸如光阻的遮罩圖案化，以掩蔽部分的第二ILD 106不受第一蝕刻製程和第二蝕刻製程的作用。在一些實施例中，蝕刻製程可以過度蝕刻，因此，第四凹槽108延伸到磊晶源極/汲極區域92和/或閘極結構中，且第四凹槽108的底部可以與磊晶源極/汲極區域92和/或閘極結構齊平(例如，在相同的水平上，或具有相同的到基板50距離)，或低於(例如，更靠近基板50)磊晶 源極/汲極區域92和/或閘極結構。儘管第19C圖示出了第四凹槽108以相同的橫截面暴露磊晶源極/汲極區域92和閘極結構，但是在各種實施例中，磊晶源極/汲極區域92和閘極結構可以以不同的橫截面暴露，從而降低了隨後形成的觸點短路的風險。
在形成第四凹槽108之後，在磊晶源極/汲極區域92上方形成第一矽化物區110。在一些實施例中，第一矽化物區110的形成是透過首先沉積能夠與底層磊晶源極/汲極區域92的半導體材料(例如矽、矽鍺、鍺)反應而在磊晶源極/汲極區域92的暴露部分形成矽化物或鍺化物區(例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或它們的合金)的金屬(未單獨示出)，然後執行熱退火製程以形成第一矽化物區110。然後透過例如蝕刻製程去除沉積的金屬的未反應部分。儘管將第一矽化物區域110稱為矽化物區域，但是第一矽化物區域110也可以是鍺化物區域或矽鍺化物區域(例如，包括矽化物和鍺化物的區域)。在一個實施例中，第一矽化物區域110包括TiSi，並且具有在大約2nm至大約10nm範圍內的厚度。
在第20A至20C圖中，源極/汲極觸點112和閘極觸點114(也稱為接觸塞)形成在第四凹槽108中。源極/汲極觸點112和閘極觸點114可以分別包含一層或多層，例如阻擋層、擴散層和填充材料。舉例來說，在一些實施例中，每個源極/汲極觸點112和閘極觸點114包括 阻擋層和導電材料，且每個都電耦合到其下的導電部件部件(例如，閘電極102和/或第一矽化物區110)。閘極觸點114電耦合至閘電極102，且源極/汲極觸點112電耦合至第一矽化物區110。阻擋層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行諸如CMP的平坦化製程以從第二ILD 106的表面去除多餘的材料。磊晶源極/汲極區92、第二奈米結構54和閘極結構(包括閘極介電層100和閘電極102)可以統稱為電晶體結構109。電晶體結構109可以形成在元件層中，其中第一互連結構(如下面關於第21A至21D圖討論的前側互連結構120)形成在其前側上方，而第二互連結構(諸如下面關於第28A至28C圖討論的背側互連結構136)形成在其背側上方。儘管將元件層描述為具有奈米FET，但是其他實施例可以包括具有不同類型的電晶體(例如，平面FET、finFET、薄膜電晶體(TFT)等)的元件層。
儘管第20A至20C圖示出了延伸到每個磊晶源極/汲極區域92的源極/汲極觸點112，但是可以從某些磊晶源極/汲極區域92中省略源極/汲極觸點112。舉例來說，如同在下面更詳細地描述，隨後可以通過一個或多個磊晶源極/汲極區域92的背側連接導電部件(例如，背側通孔或電源軌)。對於這些特定的磊晶源極/汲極區域92，源極/汲極觸點112可以被省略，或者可以是不電性連接到任何上方覆蓋的導線(例如下面參照第21A至21D圖討論 的第一導電部件122)的虛設觸點。
第21A至29C圖示出了在電晶體結構109上形成前側互連結構和背側互連結構的中間步驟。前側互連結構和背側互連結構可各自包括電性連接至形成在基板50上的奈米FET的導電部件。第21A、22A、23A、24A、25A、26A、27A、28A和29A圖示出了第1圖所示的參考截面A-A’。第21B、22B、23B、24B、25B、26B、27B、28B和29B圖示出了第1圖所示的參考截面B-B’。第21C、21D、22C、23C、24C、25C、26C、27C、28C和29C圖示出了第1圖中示出的參考截面C-C’。第21A至29C圖中描述的製程步驟可以應用於n型區域50N和p型區域50P。如上所述，可以將背側導電部件(例如，背側通孔、電源軌等)連接到一個或多個磊晶源極/汲極區域92。這樣，可以選擇性地從磊晶源極/汲極區域92中省略源極/汲極觸點112。
在第21A至21D圖中，前側互連結構120形成在第二ILD 106上。前側互連結構120可以被稱為前側互連結構，因為其形成在電晶體結構109的前側上(例如，電晶體結構109之有主動元件形成的一側)。
前側互連結構120可以包括形成在一個或多個堆疊的第一介電層124中的一層或多層的第一導電部件122。堆疊的第一介電層124中的每一個可以包括介電材料，諸如低k介電材料、超低k(ELK)介電質材料等。可以使用諸如CVD、ALD、PVD、PECVD等的適當製程來沉 積第一介電層124。
第一導電部件122可以包括導線和將導線的層互連的導電通孔。導電通孔可以延伸穿過第一介電層124中的相應的第一介電層124，以在導線的層之間提供垂直連接。可以通過任何可接受的製程(例如，鑲嵌製程、雙鑲嵌製程等)來形成第一導電部件122。
在一些實施例中，可以使用鑲嵌製程來形成第一導電部件122，其中，利用光微影和蝕刻技術的組合來對相應的第一介電層124進行圖案化以形成與第一導電部件122的期望圖案相對應的溝槽。可以選擇性沉積擴散阻擋層和/或黏著層，然後可以用導電材料填充溝槽。用於阻擋層的合適材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、其組合等，且用於導電材料的合適材料包括銅、銀、金、鎢、鋁、其組合等。在一些實施例中，第一導電部件122可藉由沉積銅或銅合金的種子層並透過電鍍填充溝槽來形成。化學機械平坦化(CMP)製程等製成可用來從相應的第一介電層124一除多餘的導電材料並平坦化第一介電層124和第一導電部件122的表面，以用於後續製程。
第21A至21D圖示出了前側互連結構120中的第一導電部件122和第一介電層124的五層。然而，應當理解，前側互連結構120可以包括設置在任意數量的第一介電層124中的任意數量的第一導電部件122。前側互連結構120可以電性連接到閘極觸點114和源極/汲極觸點112以形成功能電路。在一些實施例中，由前側互連結構 120形成的功能電路可以包括邏輯電路、記憶電路、影像感測器電路等。
如以下將針對第30至32圖和第42至51圖更詳細地討論的，可以將第21A至21C圖所示的結構切成小塊，以形成第一積體電路晶粒200A，隨後可以將其用於形成封裝的半導體元件(諸如下面關於第30至32圖討論的第一封裝半導體元件300A、下面關於第42至46圖討論的第四封裝半導體元件300D，以及下面關於第47至51圖討論的第五封裝半導體元件300E)。切割製程可以包括鋸切、雷射切割方法、蝕刻製程、其組合等。
第21D圖示出了其中前側互連結構120還包括在第二ILD 106、源極/汲極觸點112和閘極觸點114上方形成的第一導線118和第二介電層116的實施例。參照第21D圖，可以在第一導線118和第二介電層116上方形成第一導電部件122和第一介電層124。第二介電層116可以類似於第一介電層124。例如，第二介電層116可以由相同的材料形成並且使用與第一介電層124相同的製程。
第一導線118形成在第二介電層116中。形成第一導線118可以包括例如使用光微影和蝕刻製程的組合在第二介電層116中圖案化凹槽。第二介電層116中的凹槽的圖案可以對應於第一導線118的圖案。然後，通過在凹槽中沉積導電材料來形成第一導線118。在一些實施例中，第一導線118包括金屬層，其可以是單層或包括由不同材 料形成的多個子層的複合層。在一些實施例中，第一導線118包括銅、鋁、鈷、鎢、鈦、鉭、釕等。在使用導電材料填充凹槽之前，可以選擇性地沉積擴散阻擋層和/或黏著層。用於阻擋層/黏著層的合適的材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦等。可以使用例如CVD、ALD、PVD、鍍覆等形成第一導線118。第一導線118可以通過源極/汲極觸點112和第一矽化物區域110電耦合到磊晶源極/漏極區域92，並且可以通過閘極觸點114電耦合到閘電極102。
可以執行平坦化製程(例如，CMP、研磨(grinding)、回蝕等)以去除形成在第二介電層116上方的第一導線118的多餘部分。在一些實施例中，第一導線118是前側電源軌，它是將磊晶源極/汲極區域92和/或閘電極102電性連接到參考電壓、電源電壓等的導線。
如同將在下面相對於第30至36圖更詳細地討論的，第21D圖所示的結構可以被切割以形成第二積體電路晶粒200B，其可以隨後用於形成封裝的半導體元件(例如下面參考第30至32圖討論的第一封裝半導體元件300A和下面參考第33至36圖討論的第二封裝半導體元件300B)。切割製程可以包括鋸切、雷射切割方法、蝕刻製程、其組合等。
在第22A至22C圖中，第一載體基板150通過第一接合層152A和第二接合層152B(統稱為接合層152)接合至前側互連結構120的頂表面。第一載體基板150可 以是玻璃載體基板、陶瓷載體基板、晶片(例如，矽晶片)等。第一載體基板150可以在隨後的製程步驟期間以及在完成的裝置中提供結構支撐。
在各種實施例中，可以使用諸如介電對介電接合之類的適當技術將第一載體基板150接合至前側互連結構120。介電對介電接合可以包括在前側互連結構120上沉積第一接合層152A。在一些實施例中，第一接合層152A包括透過CVD、ALD、PVD等沉積的氧化矽(例如，高密度電漿(HDP)氧化物或氧化矽)。第二接合層152B也可以是氧化物層，在使用例如CVD、ALD、PVD、熱氧化等進行接合之前在第一載體基板150的表面上形成。其他合適的材料可以用於第一接合層152A和第二接合層152B。
介電對介電接合製程可以進一步包括對第一接合層152A和第二接合層152B中的一個或多個進行表面處理。表面處理可以包括電漿處理。電漿處理可以在真空環境中進行。在電漿處理之後，表面處理可以進一步包括可以施加到一個或多個黏著層152上的清洗製程(例如，用去離子水等沖洗)。然後，將第一載體基板150與第一或第二黏著層152對準。前側互連結構120和兩者相互壓緊以啟動第一載體基板150到前側互連結構120的預接合。該預接合可以在室溫下進行(例如，從約21℃至約25°C)。在預接合之後，可以通過例如將前側互連結構120和第一載體基板150加熱到大約170℃的溫度來施行退火 製程。
進一步地，在第22A至22C圖中，在將第一載體基板150結合到前側互連結構120之後，可以翻轉元件，使得電晶體結構109的背面朝上。電晶體結構109的背面可以指與在其上形成主動元件的電晶體結構109的正面相對的一側。
在第23A至23C圖中，可以將薄化製程施加於基板50的背面。該薄化製程可以包括平坦化製程(例如，機械研磨、CMP等)、回蝕製程、它們的組合，或其他類似製程。薄化至重可以暴露與前側互連結構120相對的磊晶源極/汲極區域92、閘極介電層100、鰭66、第一間隔物81和CESL 94的表面。部分的基板50在薄化製程之後可保留在閘極結構(例如，閘電極102和閘極介電層100)和奈米結構55上方。
在第24A至24C圖中，第三介電層126沉積在元件的背側上。第三介電層126可以沉積在磊晶源極/汲極區域92、基板50的剩餘部分、閘極介電層100、鰭66、第一間隔物81和CESL 94上方。第三介電層126可以與磊晶源極/汲極區域92、襯底50的剩餘部分、閘極介電層100、鰭片66、第一間隔物81和CESL 94的表面物理接觸。第三電介質層126可以基本上類似於上述的第二ILD 106。舉例來說，第三介電層126可以由與第二ILD 106相似的材料形成並且使用與第二ILD 106相似的製程。
在第25A至25C圖中，在第三介電層126中圖案化第五凹槽128。可以使用與以上關於第19A至19C圖描述的用於形成第四凹槽108的那些相同或相似的製程來圖案化第五凹槽128。第五凹槽128可暴露磊晶源極/汲極區域92的表面。同樣如第25B和25C圖所示，第二矽化物區129形成在磊晶源極/汲極區域92的背側上。第二矽化物區129可與上文關於第19A至19C圖所描述的第一矽化物區110相似。舉例來說，第二矽化物區129可以由與第一矽化物區110相同或相似的材料以及製程來形成。
在第26A至26C圖中，背側通孔130形成在第五凹槽128中。背側通孔130可延伸通過第三介電層126並且可以透過第二矽化物區129與磊晶源極/汲極區域92電性耦合。背側通孔130可以類似於上文關於第20A至20C圖所描述的源極/汲極觸點112。舉例來說，背側通孔130可以由與源極/汲極觸點112相同或相似的材料和製程來形成。
在第27A至27C圖中，第二導線134和第四介電層132形成在第三介電層126、STI區域68和背側通孔130上方。第四介電層132可與第三介電層126相似。舉例來說，第四介電層132可以由與第二介電層125相同或相似的材料和製程來形成。
第二導線134形成在第四介電層132中。形成第二導線134可以包括例如使用光微影和蝕刻製程的組合在 第四介電層132中圖案化凹槽。第四介電層132中的凹槽的圖案可以對應於第二導線134的圖案。然後，通過在凹槽中沉積導電材料來形成第二導線134。在一些實施例中，第二導線134包括金屬層，其可以是單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，第二導線134包括銅、鋁、鈷、鎢、鈦、鉭、釕等。在使用導電材料填充凹槽之前，可以選擇性地沉積擴散阻擋層和/或黏著層。用於阻擋層/黏著層的合適的材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦等。可以使用例如CVD、ALD、PVD、鍍覆等形成第二導線134。第二導線134通過背側通孔和第二矽化物區129電耦合到磊晶源極/漏極區域92。可以執行平坦化製程(例如，CMP、研磨、回蝕等)以去除形成在第四介電層132上方的第二導線134的多餘部分。
在一些實施例中，第二導線134是背側電源軌，其是將磊晶源極/汲極區域92電連接到參考電壓、電源電壓等的導線。通過將電源軌放置在所得半導體晶粒的背側而不是半導體晶粒的前側，可以達到優點。例如，可以增加奈米FET的閘極密度和/或前側互連結構120的互連密度。此外，半導體晶粒的背側可容納更寬的電源軌，從而減小了電阻並提高了向奈米FET的功率傳輸效率。例如，第二導線134的寬度可以是前側互連結構120的第一級導線(例如，第一導電部件122和/或第一導線118)寬度的至少兩倍。
在第28A至28C圖中，在第四介電層132和第二導線134上方形成背側互連結構136的其餘部分。由於背側互連結構136形成在背側上，因此可以將其稱為背側互連結構。電晶體結構109的另一端(例如，電晶體結構109的與電晶體結構109的其上形成主動元件的一側相對的一側)。背側互連結構136可以包括第三介電層126、第四介電層132、背側通孔130和第二導線134。
背側互連結構136的其餘部分可以包括與以上關於第21A至21C圖所討論的前側互連結構120相同或相似的材料，並且可以使用與以上關於第21A至21C圖所討論的前側互連結構120相同或相似的製程來形成。特別地，背側互連結構136可以包括形成在第五介電層138中的第二導電部件140的堆疊層。第二導電部件140可以包括佈線(例如，用於進出隨後形成的接觸墊和外部連接器的佈線)。第二導電部件140可以進一步被圖案化以包括一個或多個嵌入式被動元件，諸如電阻器、電容器、感器等。例如，在第28A至28C圖中，第二導電部件140可以包括金屬-絕緣體-金屬(MIM)電感器。嵌入式被動元件可以與第二導線134(例如，電源軌)集成在一起，以在奈米FET的背側上提供電路(例如，電源電路)。
在第29A至29C圖中，鈍化層144、UBMs 146和外部連接器148形成在背側互連結構136上方。鈍化層144可以包括諸如PBO、聚酰亞胺、BCB等的聚合物。或者，鈍化層144可以包括非有機介電材料，例如氧化矽、 氮化矽、碳化矽、氮氧化矽等。鈍化層144可以通過例如CVD、PVD、ALD等進行沉積。
UBMs 146穿過鈍化層144到達背側互連結構136中的第二導電部件140，且外部連接器148形成在UBMs 146上。UBMs 146可以包含一層或多層銅、鎳、金，其通過鍍覆製程等方式形成。外部連接器148(例如，焊球)形成在UBMs 146上。外部連接器148的形成可以包括將焊球放置在UBMs 146的暴露部分上並且使焊球回流。在一些實施例中，外部連接器148的形成包括執行鍍覆步驟以在最頂部的第二導電部件140上方形成焊料區域，然後使焊料區域回流。UBMs 146和外部連接器148可以用於提供其他電氣組件輸入/輸出連接，諸如其他元件晶粒、再分配結構(redistribution structures)、印刷電路板(PCB)、主機板等。UBMs 146和外部連接器148也可以稱為背側輸入/輸出墊，其可以提供訊號、電源電壓和/或接地連接至上述奈米FET。
第30至51圖展示形成封裝半導體元件的中間階段，其可包括藉由上述製程所形成的奈米FETs。第30至51圖展示第1圖中所示的參考截面C-C’。第30至51圖所描述的製程階段可以用n型奈米FET或p型奈米FET兩者來施行。
在第30圖中，使用第一剝離層162將第二載體基板160附接至第一IC晶粒200A(如，上文關於第21A至21C圖所描述的)的背表面，且第二IC晶粒200B(如， 上文關於第21D圖所描述的)的前側連接至第一IC晶粒200A的前側。第二載體基板160可以是玻璃載體基板、陶瓷載體基板等等。第二載體基板160可以是晶圓，以使得多個第一IC晶粒200A和第二IC晶粒200B可以在第二載體基板160上同時進行處理。
第一剝離層162可以由基於聚合物的材料(polymer-based material)形成，其可以隨後與第二載體基板160一起從上覆的第一IC晶粒200A去除。在一些實施例中，第一剝離層162是基於環氧的熱剝離材料(epoxy-based thermal-release material)，其在加熱時會失去其黏著性，例如光熱轉換(LTHC)剝離塗層。在其他實施例中，第一剝離層162可以是紫外線(UV)膠，當暴露於紫外線下時其失去黏著性。第一剝離層162可以以液體的形式分配並固化，可以是層壓到第二載體基板160上的層壓膜等等。第一剝離層162的頂表面可以是水平的並且可以具有高程度的平坦度。
接著將第二IC晶粒200B結合到第一IC晶粒200A。第二IC晶粒200B面對面地結合至第一IC晶粒200A。例如，如第30圖所示，第二IC晶粒200B的前側互連結構120通過面對面方式通過混合接合直接接合到第一IC晶粒200A的前側互連結構120。具體來說，在第一IC晶粒200A的第一介電層124和第二IC晶粒200B的第一介電層124之間形成介電對介電接合，並且在第一IC晶粒200A的第一導電部件122和第二IC晶 粒200B的第一導電部件122之間形成金屬對金屬接合。
舉例來說，混合接合製程開始對第一IC晶粒200A的第一介電層124和/或第二IC晶粒200B的第一介電層124進行表面處理。表面處理可以包括電漿處理。電漿處理可以在真空環境中進行。在電漿處理之後，表面處理可以進一步包括可施行於第一IC晶粒200A的第一介電層124和/或第二IC晶粒200B的第一介電層124的清潔製程(例如，用去離子水等沖洗)。然後，可以進行混合接合製程以將第二IC晶粒200B的第一導電部件122與第一IC晶粒200A的第一導電部件122對準。當第二IC晶粒200B與第一IC晶粒200A對準時，第二IC晶粒200B的第一導電部件122可以與第一IC晶粒200A的對應的第一導電部件122重疊。接下來，混合接合包括預接合步驟，在該步驟期間，第二IC晶粒200B與第一IC晶粒200A接觸。可以在室溫下(例如，在約21℃至約25℃之間)進行預接合。混合接合製程接著是進行退火，例如，在約150℃至約400℃之間的溫度下進行歷時約0.5小時至約3小時之間，從而使第二IC晶粒200B的第一導電部件122中的金屬(例如，銅)和第一IC晶粒200A的第一導電部件122的金屬(例如，銅)相互擴散，並且形成直接的金屬至金屬接合。儘管示出的是將單個第二IC晶粒200B結合到第一IC晶粒200A，但是其他實施例可以包括多個第二IC晶粒200B，其可以結合到一個或多個第一IC晶粒200A。在這樣的實施例中，多個 第二IC晶粒200B和/或多個第一IC晶粒200A可以處於堆疊配置(例如，具有多個堆疊的晶粒)和/或併排配置。
第一IC晶粒200A和第二IC晶粒200B可以是邏輯晶粒(例如，中央處理器(CPU)、圖形處理器(GPU)、系統單晶片(SoC)、應用處理器(AP)、場域可編程邏輯閘陣列(FPGA)、微控制器等)、記憶晶粒(例如，動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)等)、電源管理晶粒(例如電源管理集成電路(PMIC)晶粒)、無線電頻率(RF)晶粒、感測器晶粒、微機電系統(MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(DSP)晶粒)、前端晶粒(例如，類比前端(AFE)晶粒)等或其組合。
在第31圖中，對第二IC晶粒200B的基板50的背面施加了薄化製程，並且在基板50的背側上和第二IC晶粒200B的磊晶源極/汲極區域92上形成了背側互連結構136、鈍化層144、UBM 146和外部連接器148。可以使用與以上關於第23A至23C圖所述的那些製程相同或相似的製程來使基板50變薄。背側互連結構136、鈍化層144、UBM 146和外部連接器148可以由與以上關於第24A至第29C圖所討論的那些相同或相似的材料形成並且使用與以上關於第24A至第29C圖所討論的那些相同或相似的製程。
在第32圖中，執行載體基板剝離以將第二載體基板160從第一IC晶粒200A分離(或「剝離」)，並且 形成第一封裝半導體元件300A。在一些實施例中，剝離包括將諸如雷射或UV光之類的光投射到第一剝離層162上，使得第一剝離層162在光的熱量下分解並且可以去除第二載體基板160。去除第二載體基板160使第一IC晶粒200A的背側上的基板50暴露。
常規的製程會形成穿過基板的基板通孔，以便提供背側連接給積體電路晶粒。相反地，形成第二導線134(例如，電源軌)和背側互連結構136來提供用於第一封裝半導體元件300A的背側連接，減小了背側連接所需的面積，增加了元件密度，並提高了側面連接的使用彈性。此外，使用混合接合將第二IC晶粒200B結合到第一IC晶粒200A縮短了第二IC晶粒200B與第一IC晶粒200A之間的佈線距離，並且減小了第二IC晶粒200B與第一IC晶粒200A之間的電阻。這樣，可以以更大的元件密度、更大的彈性和改善的性能來形成第一封裝半導體元件300A。
第33圖示出了第三IC晶粒200C，其可以用於封裝的半導體元件中。可以通過執行上文針對第2至17C圖描述的製程以形成電晶體結構109，然後執行上文針對第22A至28C圖描述的製程以形成背側互連結構136來形成第三IC晶粒200C。可以跳過以上關於第18A至23C圖描述的步驟(例如，用於形成源極/汲極觸點112、閘極觸點114和前側互連結構120的製程)來形成第三IC晶粒200C。然後可以使用諸如鋸切、雷射切割方法、蝕刻 製程、其組合等的切割製程來形成第三IC晶粒200C。第三IC晶粒200C可以是邏輯晶粒(例如，中央處理器(CPU)、圖形處理器(GPU)、系統單晶片(SoC)、應用處理器(AP)、場域可編程邏輯閘陣列(FPGA)、微控制器等)、記憶晶粒(例如，動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)等)、電源管理晶粒(例如電源管理集成電路(PMIC)晶粒)、無線電頻率(RF)晶粒、感測器晶粒、微機電系統(MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(DSP)晶粒)、前端晶粒(例如，類比前端(AFE)晶粒)等或其組合。
在第34圖中，使用第一剝離層162將第二載體基板160附接到第二IC晶粒200B(如上文關於第21D圖之討論)的背側，並且將第三IC晶粒200C(如上文關於第33圖之討論)的背側接合到第二IC晶粒200B的前側。第二載體基板160可以是玻璃載體基板、陶瓷載體基板等。第二載體基板160可以是晶圓，使得多個第二IC晶粒200B和第三IC晶粒200C可以在第二載體基板160上同時處理。
第一剝離層162可以由基於聚合物的材料材料形成，其可以隨後與第二載體基板160一起從上覆的第二IC晶粒200B去除。在一些實施例中，第一剝離層162是基於環氧的熱剝離材料，其在加熱時會失去其黏著性，例如光熱轉換(LTHC)剝離塗層。在其他實施例中，第一剝離層162可以是紫外線(UV)膠，當暴露於紫外線下時 其失去黏著性。第一剝離層162可以以液體的形式分配並固化，可以是層壓到第二載體基板160上的層壓膜等等。第一剝離層162的頂表面可以是水平的並且可以具有高程度的平坦度。
然後，將第三IC晶粒200C接合至第二IC晶粒200B。第三IC晶粒200C背對面結合至第二IC晶粒200B。例如，如第34圖所示，第三IC晶粒200C的背側互連結構136通過混合接合以背對面的方式直接接合到第二IC晶粒200B的前側互連結構120。具體來說，在第二IC晶粒200B的第一介電層124和第三IC晶粒200C的第五介電層138之間形成介電對介電接合，並且在第二IC晶粒200B的第一導電部件122和第三IC晶粒200C的第二導電部件140之間形成金屬對金屬的接合。
在第35圖中，源極/汲極觸點112、柵極觸點114、第二ILD 106、前側互連結構120、鈍化層154、UBM 156和外部連接器158形成在第三IC晶粒200C的前側的上方。源極/汲極觸點112、柵極觸點114、第二ILD 106和前側互連結構120可以由與上文關於第18A至21C圖所討論的那些相同或相似的材料形成並且使用與上文關於第18A至21C圖所討論的那些相同或相似的製程。
然後，在前側互連結構120上方形成鈍化層154、UBM 156和外部連接器158。鈍化層154可以包括諸如PBO、聚酰亞胺、BCB等的聚合物。或者，鈍化層154 可以包括非有機介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽等。鈍化層154可以通過例如CVD、PVD、ALD等進行沉積。
形成通過鈍化層154到達前側互連結構中的第一導電部件122的UMB 156，且外部連接158形成在UBM 156上。UBM 156可包括一或多層的銅、鎳、金等等，由電鍍製程等方式形成。外部連接158(如，焊球)形成在UBM 156上。外部連接器158的形成可以包括將焊球放置在UBMs 156的暴露部分上並且使焊球回流。在一些實施例中，外部連接器158的形成包括執行鍍覆步驟以在最頂部的第一導電部件122上方形成焊料區域，然後使焊料區域回流。UBMs 156和外部連接器158可以用於提供其他電氣組件輸入/輸出連接，諸如其他元件晶粒、再分配結構、印刷電路板(PCB)、主機板等。UBMs 156和外部連接器158也可以稱為前側輸入/輸出墊，其可以提供訊號、電源電壓和/或接地連接至第三IC晶粒200C和第二IC晶粒200B的奈米FET。
在第36圖中，執行載體基板剝離以將第二載體基板160與第二IC晶粒200B分離(或「剝離」)，並且形成第二封裝半導體元件300B。在一些實施例中，剝離包括將諸如雷射或UV光之類的光投射到第一剝離層162上，使得第一剝離層162在光的熱量下分解並且可以去除第二載體基板160。去除第二載體基板160使第二IC晶粒200B的背側上的基板50暴露。
常規的製程會形成穿過基板的基板通孔，以便提供背側連接給積體電路晶粒。相反地，形成第二導線134(例如，電源軌)和背側互連結構136來提供用於第一封裝半導體元件300A的背側連接，減小了背側連接所需的面積，增加了元件密度，並提高了側面連接的使用彈性。此外，使用混合接合將第三IC晶粒200C結合到第二IC晶粒200B縮短了第三IC晶粒200C與第二IC晶粒200B之間的佈線距離，並且減小了第三IC晶粒200C與第二IC晶粒200B之間的電阻。這樣，可以以更大的元件密度、更大的彈性和改善的性能來形成第二封裝半導體元件300B。
在第37圖中，使用第一剝離層162將第二載體基板160附接至第三IC晶粒200Ci(如，上文關於第33圖所描述的)的前表面，且第三IC晶粒200Cii(如，上文關於第33圖所描述的)的背側連接至第三IC晶粒200Ci的背側。第二載體基板160可以式玻璃載體基板、陶瓷載體基板等等。第二載體基板160可以是晶圓，以使得多個第三IC晶粒200Ci和第三IC晶粒200Cii可以在第二載體基板160上同時進行處理。
第一剝離層162可以由基於聚合物的材料材料形成，其可以隨後與第二載體基板160一起從上覆的第三IC晶粒200Ci去除。在一些實施例中，第一剝離層162是基於環氧的熱剝離材料，其在加熱時會失去其黏著性，例如光熱轉換(LTHC)剝離塗層。在其他實施例中，第一 剝離層162可以是紫外線(UV)膠，當暴露於紫外線下時其失去黏著性。第一剝離層162可以以液體的形式分配並固化，可以是層壓到第二載體基板160上的層壓膜等等。第一剝離層162的頂表面可以是水平的並且可以具有高程度的平坦度。
然後，將第三IC晶粒200Cii接合至第三IC晶粒200Ci。第三IC晶粒200Cii背對背結合至第三IC晶粒200Ci。例如，如第37圖所示，第三IC晶粒200Cii的背側互連結構136通過混合接合以背對背的方式直接接合到第三IC晶粒200Ci的背側互連結構136。具體來說，在第三IC晶粒200Ci的第五介電層138和第三IC晶粒200Cii的第五介電層138之間形成介電對介電接合，並且在第三IC晶粒200Ci的第二導電部件140和第三IC晶粒200Cii的第二導電部件140之間形成金屬對金屬的接合。
在第38圖中，源極/汲極觸點112、柵極觸點114、第二ILD 106、前側互連結構120、鈍化層154、UBM 156和外部連接器158形成在第三IC晶粒200Cii的前側的上方。源極/汲極觸點112、柵極觸點114、第二ILD 106和前側互連結構120可以由與上文關於第18A至21C圖所討論的那些相同或相似的材料和製程形成。另外，鈍化層154、UBM 156和外部連接氣158可由與上文關於第35圖所討論的那些相同或相似的材料和製程形成。
在第39圖中，第38圖的結構被翻轉使得第三IC 晶粒200Ci的前側面向上方而第三載體基板170使用第二剝離層172附接到形成在第三IC晶粒200Cii的前側上方的前側互連結構120的前側。第三載體基板170可以是玻璃載體基板、陶瓷載體基板等。第三載體基板170可以是晶圓，使得多個第三IC晶粒200Ci和第三IC晶粒200Cii可以在第三載體基板170上同時處理。
第二剝離層172可以由基於聚合物的材料材料形成，其可以隨後與第三載體基板170一起從上覆的第三IC晶粒200Cii去除。在一些實施例中，第二剝離層172是基於環氧的熱剝離材料，其在加熱時會失去其黏著性，例如光熱轉換(LTHC)剝離塗層。在其他實施例中，第二剝離層172可以是紫外線(UV)膠，當暴露於紫外線下時其失去黏著性。第二剝離層172可以以液體的形式分配並固化，可以是層壓到第三載體基板170上的層壓膜等等。第二剝離層172的頂表面可以是水平的並且可以具有高程度的平坦度。
然後，將第三IC晶粒200Cii接合至第三IC晶粒200Ci。第三IC晶粒200Cii背對背結合至第三IC晶粒200Ci。例如，如第39圖所示，第三IC晶粒200Cii的背側互連結構136通過混合接合以背對背的方式直接接合到第三IC晶粒200Ci的背側互連結構136。具體來說，在第三IC晶粒200Ci的第五介電層138和第三IC晶粒200Cii的第五介電層138之間形成介電對介電接合，並且在第三IC晶粒200Ci的第二導電部件140和第三IC 晶粒200Cii的第二導電部件140之間形成金屬對金屬的接合。
在第40圖中，源極/汲極觸點112、柵極觸點114、第二ILD 106、前側互連結構120、鈍化層154、UBM 156和外部連接器158形成在第三IC晶粒200Ci的前側的上方。源極/汲極觸點112、柵極觸點114、第二ILD 106和前側互連結構120可以由與上文關於第38圖所討論的那些相同或相似的材料和製程形成。另外，鈍化層154、UBM 156和外部連接器158可由與上文關於第38圖所討論的那些相同或相似的材料和製程形成。
在第41圖中，執行載體基板剝離以將第三載體基板170從第三IC晶粒200Cii分離(或「剝離」)，並且形成第三封裝半導體元件300C。在一些實施例中，剝離包括將諸如雷射或UV光之類的光投射到第二剝離層172上，使得第二剝離層172在光的熱量下分解並且可以去除第三載體基板170。去除第三載體基板170使第三IC晶粒200Cii的前側上的前側互連結構120暴露。
常規的製程會形成穿過基板的基板通孔，以便提供背側連接給積體電路晶粒。相反地，形成第二導線134(例如，電源軌)和背側互連結構136來提供用於第三封裝半導體元件300C的背側連接，減小了背側連接所需的面積，增加了元件密度，並提高了側面連接的使用彈性。此外，使用混合接合將第三IC晶粒200Cii結合到第三IC晶粒200Ci縮短了第三IC晶粒200Cii與第三IC晶粒200Ci 之間的佈線距離，並且減小了第三IC晶粒200Cii與第三IC晶粒200Ci之間的電阻。這樣，可以以更大的元件密度、更大的彈性和改善的性能來形成第三封裝半導體元件300C。
在第42圖中，使用第一剝離層162將第二載體基板160附接至第一IC晶粒200Ai(如，上文關於第21A至21C圖所描述的)的背表面，且第一IC晶粒200Aii(如，上文關於第21A至21C圖所描述的)的前側連接至第一IC晶粒200Ai的前側。第二載體基板160可以式玻璃載體基板、陶瓷載體基板等等。第二載體基板160可以是晶圓，以使得多個第一IC晶粒200Ai和第一IC晶粒200Aii可以在第二載體基板160上同時進行處理。
第一剝離層162可以由基於聚合物的材料材料形成，其可以隨後與第二載體基板160一起從上覆的第一IC晶粒200Ai去除。在一些實施例中，第一剝離層162是基於環氧的熱剝離材料，其在加熱時會失去其黏著性，例如光熱轉換(LTHC)剝離塗層。在其他實施例中，第一剝離層162可以是紫外線(UV)膠，當暴露於紫外線下時其失去黏著性。第一剝離層162可以以液體的形式分配並固化，可以是層壓到第二載體基板160上的層壓膜等等。第一剝離層162的頂表面可以是水平的並且可以具有高程度的平坦度。
然後，將第一IC晶粒200Aii接合至第一IC晶粒200Ai。第一IC晶粒200Aii面對面結合至第一IC 晶粒200Ai。例如，如第42圖所示，第一IC晶粒200Aii的前側互連結構120通過混合接合以面對面的方式直接接合到第一IC晶粒200Ai的前側互連結構120。具體來說，在第一IC晶粒200Ai的第一介電層124和第一IC晶粒200Aii的第一介電層124之間形成介電對介電接合，並且在第一IC晶粒200Ai的第一導電部件122和第一IC晶粒200Aii的第一導電部件122之間形成金屬對金屬的接合。
在第43圖中，對第一IC晶粒200Aii的基板50的背面施加了薄化製程，並且在基板50的背側上和第一IC晶粒200Aii的磊晶源極/汲極區域92上形成了背側互連結構136。可以使用與以上關於第23A至23C圖所述的那些製程相同或相似的製程來使基板50變薄。背側互連結構136可以由與以上關於第24A至第28C圖所討論的那些相同或相似的材料形成並且使用與以上關於第24A至第28C圖所討論的那些相同或相似的製程。
在第44圖中，第43圖的結構被翻轉使得第一IC晶粒200Ai的背側面向上方而第三載體基板170使用第二剝離層172附接到形成在第一IC晶粒200Aii的背側上方的背側互連結構136的背側。第三載體基板170可以是玻璃載體基板、陶瓷載體基板等。第三載體基板170可以是晶圓，使得多個第一IC晶粒200Ai和第一IC晶粒200Aii可以在第三載體基板170上同時處理。
第二剝離層172可以由基於聚合物的材料材料形 成，其可以隨後與第三載體基板170一起從上覆的第一IC晶粒200Aii去除。在一些實施例中，第二剝離層172是基於環氧的熱剝離材料，其在加熱時會失去其黏著性，例如光熱轉換(LTHC)剝離塗層。在其他實施例中，第二剝離層172可以是紫外線(UV)膠，當暴露於紫外線下時其失去黏著性。第二剝離層172可以以液體的形式分配並固化，可以是層壓到第三載體基板170上的層壓膜等等。第二剝離層172的頂表面可以是水平的並且可以具有高程度的平坦度。
在第45圖中，對第一IC晶粒200Ai的基板50的背面施加了薄化製程，並且在基板50的背側上和第一IC晶粒200Ai的磊晶源極/汲極區域92上形成了背側互連結構136、鈍化層144、UBM 146和外部連接器148。可以使用與以上關於第23A至23C圖所述的那些製程相同或相似的製程來使基板50變薄。背側互連結構136、鈍化層144、UBM 146和外部連接器148可以由與以上關於第24A至第29C圖所討論的那些相同或相似的材料形成並且使用與以上關於第24A至第29C圖所討論的那些相同或相似的製程。
在第46圖中，執行載體基板剝離以將第三載體基板170從第一IC晶粒200Aii分離(或「剝離」)，並且形成第四封裝半導體元件300D。在一些實施例中，剝離包括將諸如雷射或UV光之類的光投射到第二剝離層172上，使得第二剝離層172在光的熱量下分解並且可以 去除第三載體基板170。去除第三載體基板170使第一IC晶粒200Aii的背側上的背側互連結構136暴露。
常規的製程會形成穿過基板的基板通孔，以便提供背側連接給積體電路晶粒。相反地，形成第二導線134(例如，電源軌)和背側互連結構136來提供用於第四封裝半導體元件300D的背側連接，減小了背側連接所需的面積，增加了元件密度，並提高了側面連接的使用彈性。此外，使用混合接合將第一IC晶粒200Aii結合到第三IC晶粒200Ai縮短了第一IC晶粒200Aii與第一IC晶粒200Ai之間的佈線距離，並且減小了第一IC晶粒200Aii與第一IC晶粒200Ai之間的電阻。這樣，可以以更大的元件密度、更大的彈性和改善的性能來形成第四封裝半導體元件300D。
在第47圖中，使用第一剝離層162將第二載體基板160附接至第一IC晶粒200A(如，上文關於第21A至21C圖所描述的)的背表面，且第三IC晶粒200C(如，上文關於第33圖所描述的)的背側連接至第一IC晶粒200A的前側。第二載體基板160可以式玻璃載體基板、陶瓷載體基板等等。第二載體基板160可以是晶圓，以使得多個第一IC晶粒200A和第三IC晶粒200C可以在第二載體基板160上同時進行處理。
第一剝離層162可以由基於聚合物的材料材料形成，其可以隨後與第二載體基板160一起從上覆的第一IC晶粒200A去除。在一些實施例中，第一剝離層162是基 於環氧的熱剝離材料，其在加熱時會失去其黏著性，例如光熱轉換(LTHC)剝離塗層。在其他實施例中，第一剝離層162可以是紫外線(UV)膠，當暴露於紫外線下時其失去黏著性。第一剝離層162可以以液體的形式分配並固化，可以是層壓到第二載體基板160上的層壓膜等等。第一剝離層162的頂表面可以是水平的並且可以具有高程度的平坦度。
然後，將第三IC晶粒200C接合至第一IC晶粒200A。第三IC晶粒200C背對面結合至第一IC晶粒200A。例如，如第47圖所示，第三IC晶粒200C的背側互連結構136通過混合接合以背對面的方式直接接合到第一IC晶粒200A的前側互連結構120。具體來說，在第一IC晶粒200A的第一介電層124和第三IC晶粒200C的第五介電層138之間形成介電對介電接合，並且在第一IC晶粒200A的第一導電部件122和第三IC晶粒200C的第二導電部件140之間形成金屬對金屬的接合。
在第48圖中，源極/汲極觸點112、閘極觸點114、第二ILD 106和前側互連結構120形成在第三IC晶粒200C的前側的上方。源極/汲極觸點112、柵極觸點114、第二ILD 106和前側互連結構120可以由與上文關於第18A至21C圖所討論的那些相同或相似的材料形成並且使用與上文關於第18A至21C圖所討論的那些相同或相似的製程。
在第49圖中，第48圖的結構被翻轉使得第一IC晶粒200A的背側面向上方而第三載體基板170使用第二剝離層172附接到形成在第三IC晶粒200C的前側上方的前側互連結構120的前側。第三載體基板170可以是玻璃載體基板、陶瓷載體基板等。第三載體基板170可以是晶圓，使得多個第一IC晶粒200A和第三IC晶粒200C可以在第三載體基板170上同時處理。
第二剝離層172可以由基於聚合物的材料材料形成，其可以隨後與第三載體基板170一起從上覆的第三IC晶粒200C去除。在一些實施例中，第二剝離層172是基於環氧的熱剝離材料，其在加熱時會失去其黏著性，例如光熱轉換(LTHC)剝離塗層。在其他實施例中，第二剝離層172可以是紫外線(UV)膠，當暴露於紫外線下時其失去黏著性。第二剝離層172可以以液體的形式分配並固化，可以是層壓到第三載體基板170上的層壓膜等等。第二剝離層172的頂表面可以是水平的並且可以具有高程度的平坦度。
在第50圖中，對第一IC晶粒200A的基板50的背面施加了薄化製程，並且在基板50的背側上和第一IC晶粒200A的磊晶源極/汲極區域92上形成了背側互連結構136、鈍化層144、UBM 146和外部連接器148。可以使用與以上關於第23A至23C圖所述的那些製程相同或相似的製程來使基板50變薄。背側互連結構136、鈍化層144、UBM 146和外部連接器148可以由與以上 關於第24A至第29C圖所討論的那些相同或相似的材料形成並且使用與以上關於第24A至第29C圖所討論的那些相同或相似的製程。
在第51圖中，執行載體基板剝離以將第三載體基板170從第三IC晶粒200C分離(或「剝離」)，並且形成第五封裝半導體元件300E。在一些實施例中，剝離包括將諸如雷射或UV光之類的光投射到第二剝離層172上，使得第二剝離層172在光的熱量下分解並且可以去除第三載體基板170。去除第三載體基板170使第三IC晶粒200C的前側上的前側互連結構120暴露。
常規的製程會形成穿過基板的基板通孔，以便提供背側連接給積體電路晶粒。相反地，形成第二導線134(例如，電源軌)和背側互連結構136來提供用於第五封裝半導體元件300E的背側連接，減小了背側連接所需的面積，增加了元件密度，並提高了側面連接的使用彈性。此外，使用混合接合將第三IC晶粒200C結合到第一IC晶粒200A縮短了第三IC晶粒200C與第一IC晶粒200A之間的佈線距離，並且減小了第三IC晶粒200C與第一IC晶粒200A之間的電阻。這樣，可以以更大的元件密度、更大的彈性和改善的性能來形成第五封裝半導體元件300E。
實施例可以實現優點。例如，形成包括背側互連結構並且在背側互連結構中包括背側電源軌的IC晶粒減小了互連面積、縮短了佈線距離、增加了互連面積佈局的靈 活性，並增加了元件密度。此外，在封裝的半導體元件中的IC晶粒之間使用混合接合還有助於增加互連區域佈局的靈活性，並縮短佈線距離，從而提高了元件性能。
根據一個實施例，一種元件包括一第一積體電路元件，包括在一第一元件層中的一第一電晶體結構；在該第一元件層的一前側上的一前側互連結構；以及在該第一元件層的一背側上的一背側互連接構，該背側互連結構包括在該第一元件層的該背側上的一第一介電層；以及延伸通過該第一介電層至該第一電晶體結構的一源極/汲極區域的一第一接點；以及一第二積體電路元件，包括在一第二元件層中的一第二電晶體結構；以及在該第二元件層上的一第一互連結構，其中該第一互連結構由介電質對介電質及金屬對金屬接合連接至該前側互連結構。在一個實施例中，該第一互連結構設置於該第二元件層的一前側上。在一個實施例中，該第一互連結構包含一前側電源軌，且其中該背側互連結構包括透過該第一接點電性耦合至該第一電晶體結構的該源極/汲極區域的一背側電源軌。在一個實施例中，該第二積體電路元件更包括設置在該第二元件層的一背側上的一第二互連結構，該第二互連結構包括在該第二元件層的該背側上的一第二介電層；以及延伸通過該第二介電層至該第二電晶體結構的一源極/汲極區域的一第二接點。在一個實施例中，該背側互連結構包括透過該第一接點電性耦合至該第一電晶體結構的該源極/汲極區域的一第一背側電源軌，且其中該第二互連結構包括透過 該第二接點電性耦合至該第二電晶體結構的該源極/汲極區域的一第二電源軌。在一個實施例中，該第一互連結構設置在該第二元件層的一背側上。在一個實施例中，該第一互連結構包括在該第二元件層的一背側上的一第二介電層；以及延伸通過該第二介電層至該第二電晶體結構的一源極/汲極區域的一第二接點。在一個實施例中，該背側互連結構包括透過該第一接點電性耦合至該第一電晶體結構的該源極/汲極區域的一第一背側電源軌，且其中該第一互連結構包括透過該第二接點電性耦合至該第二電晶體結構的該源極/汲極區域的一第二背側電源軌。
根據一個實施例，一種元件包括一第一積體電路元件包括一第一基板；在該第一基板之上的一第一元件層，該第一元件層包括一第一電晶體結構；以及在該第一元件層之上的一第一互連結構，該第一互連結構包括在該第一元件層的一背側上的一第一電源軌，該第一電源軌透過一第一背側通孔電性耦合至該第一電晶體結構的一第一源極/汲極區域；以及一第二積體電路元件包括：一第二基板；在該第二基板上方的一第二元件層，該第二元件層包括一第二電晶體結構；以及在該第二元件層上方的一第二互連結構，其中該第二互連結構由多個介電質對介電質及金屬對金屬接合連接至該第一互連結構。在一個實施例中，該背側通孔透過一第一矽化物區域電性耦合至該第一源極/汲極區域。在一個實施例中，該第二互連結構包括在該第二元件層的一背側上方的一第二介電層；以及在該第二介 電層上方的一第二電源軌，該第二電源軌透過一第二背側通孔電性耦合至該第二電晶體結構的一第二源極/汲極區域。在一個實施例中，該第二互連結構在該第二元件層的一前側上，其中該第二積體電路元件更包括在該第二元件層之上的一第三互連結構，該第三互連結構包括在該第二元件層上的一背側的一第二電源軌，該第二電源軌透過一第二背側通孔電性耦合至該第二電晶體結構的一第二源極/汲極區域。在一個實施例中，該第二積體電路元件更包括在與該第二元件層相對的該第三互連結構的一表面上的一鈍化層；在該鈍化層中的一凸塊下金屬(underbump metallization,UBM)；以及在該UBM上的一外連接器，該外連接器透過該UBM電性耦合至該第三互連結構。在一個實施例中，該第二積體電路元件包括電性耦合至該第二電晶體結構的一閘極結構的一閘極接點(gate contact)，其中該第二互連結構包括在該第二元件層的一前側上方的一第二電源軌，該第二電源軌透過該閘極接點電性耦合至該閘極結構。
根據一個實施例，一種方法包括在一第一基板上形成一第一電晶體；在該第一電晶體上方形成一第一互連結構；暴露該第一電晶體的一第一源極/汲極區域，其中曝光該第一源極/汲極區域包括薄化該第一基板；在曝光該第一源極/汲極區域之後，在與該第一互連結構相對的該第一電晶體上方形成一第二互連結構，其中形成該第二互連結構包括在該第一電晶體上方沉積一第一介電層；形成通過該 第一介電層且電性耦合至該第一電晶體的一第一源極/汲極區域的一第一背側通孔；以及形成電性連接至該第一背側通孔的一第一導線；以及連接一第一積體電路元件至該第一互連結構，其中連接該第一積體電路元件至該第一互連結構包括形成該第一積體電路元件與該第一互連結構之間的多個介電質對介電質接合。在一個實施例中，該方法更包括形成該第一積體電路元件，其中形成該第一積體電路元件包括在一第二基板上形成一第二電晶體；在與該第二基板相對的該第二電晶體上方形成一第三互連結構，其中連接該第一積體電路元件至該第一互連結構包括形成該第三互連結構及該第一互連結構之間的該介電質對介電質接合。在一個實施例中，形成該第三互連結構包括形成在該第二電晶體上方且電性耦合至該第二電晶體的一第二導線，其中該第一導線是一第一電源軌，且其中該第二導線是一第二電源軌。在一個實施例中，該方法更包括形成該第一積體電路元件，其中形成該第一積體電路元件包括在一第二基板上形成一第二電晶體；暴露該第二電晶體的一第二源極/汲極區域，其中曝光該第二電晶體的一第二源極/汲極區域包括薄化該第二基板；以及在暴露該第二源極/汲極區域後，在該第二電晶體上方形成一第三互連結構，其中形成該第三互連結構包括在該第二電晶體上方沉積一第二介電層；形成通過該第二介電層且電性耦合至該第二電晶體的一第二源極/汲極區域的一第二背側通孔；以及形成電性連接至該第二背側通孔的一第二導線。在一個實施 例中，連接該第一積體電路元件至該第一互連結構包括形成該第三互連結構與該第一互連結構間的該介電質對介電質結合。在一個實施例中，形成該第一積體電路元件更包括在與該第三互連結構相對的該第二電晶體上方形成一第四互連結構，其中連接該第一積體電路元件至該第一互連結構包括形成該第四互連結構與該第一互連結構之間的該介電質對介電質接合。
前述概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本揭露的樣態。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變，替換和變更。
50:基板
54A,54B,54C:第二奈米結構
81:第一間隔物
90:第一內部間隔物
92:磊晶源極/汲極區域
94:接觸蝕刻停止層(contact etch stop layer，CESL)
96:第一層間介電質(ILD)
100:閘極介電層
102:閘電極
104:閘極遮罩
106:第二ILD
110:第一矽化物區
112:源極/汲極觸點
114:閘極觸點
116:第二介電層
118:第一導線
120:前側互連結構
122:第一導電部件
124:第一介電層
126:第三介電層
129:第二矽化物區
130:背側通孔
132:第四介電層
134:第二導線
136:背側互連結構
138:第五介電層
140:第二導電部件
144:鈍化層
146:UBMs
148:外部連接器
200A:第一積體電路(IC)晶粒
200B:第二IC晶粒
300A:第一封裝半導體元件

Claims (10)

  1. 一種封裝半導體元件，包括：一第一積體電路元件，包括：在一第一元件層中的一第一電晶體結構；在該第一元件層的一前側上的一前側互連結構；以及在該第一元件層的一背側上的一背側互連接構，該背側互連結構包括：在該第一元件層的該背側上的一第一介電層；延伸通過該第一介電層至該第一電晶體結構的一源極/汲極區域的一第一接點；以及透過該第一接點電性耦合至該第一電晶體結構的該源極/汲極區域的一背側電源軌；以及一第二積體電路元件，包括：在一第二元件層中的一第二電晶體結構；以及在該第二元件層上的一第一互連結構，其中該第一互連結構由介電質對介電質及金屬對金屬接合連接至該前側互連結構。
  2. 如請求項1所述之封裝半導體元件，其中該第一互連結構設置於該第二元件層的一前側上。
  3. 如請求項1所述之封裝半導體元件，其中該第一互連結構設置在該第二元件層的一背側上。
  4. 一種封裝半導體元件，包括：一第一積體電路元件包括：一第一基板；在該第一基板之上的一第一元件層，該第一元件層包括一第一電晶體結構；以及在該第一元件層之上的一第一互連結構，該第一互連結構包括在該第一元件層的一背側上的一第一電源軌，該第一電源軌透過一第一背側通孔電性耦合至該第一電晶體結構的一第一源極/汲極區域；以及一第二積體電路元件包括：一第二基板；在該第二基板上方的一第二元件層，該第二元件層包括一第二電晶體結構；以及在該第二元件層上方的一第二互連結構，其中該第二互連結構由多個介電質對介電質及金屬對金屬接合連接至該第一互連結構。
  5. 如請求項4所述之封裝半導體元件，其中該第二互連結構包括：在該第二元件層的一背側上方的一第二介電層；以及在該第二介電層上方的一第二電源軌，該第二電源軌透過一第二背側通孔電性耦合至該第二電晶體結構的一第二源極/汲極區域。
  6. 如請求項4所述之封裝半導體元件，其中該第二互連結構在該第二元件層的一前側上，其中該第二積體電路元件更包括在該第二元件層之上的一第三互連結構，該第三互連結構包括在該第二元件層上的一背側的一第二電源軌，該第二電源軌透過一第二背側通孔電性耦合至該第二電晶體結構的一第二源極/汲極區域。
  7. 如請求項4所述之封裝半導體元件，其中該第二積體電路元件包括電性耦合至該第二電晶體結構的一閘極結構的一閘極接點(gate contact)，其中該第二互連結構包括在該第二元件層的一前側上方的一第二電源軌，該第二電源軌透過該閘極接點電性耦合至該閘極結構。
  8. 一種封裝半導體元件的形成方法，包括：在一第一基板上形成一第一電晶體；在該第一電晶體上方形成一第一互連結構；暴露該第一電晶體的一第一源極/汲極區域，其中曝光該第一源極/汲極區域包括薄化該第一基板；在曝光該第一源極/汲極區域之後，在與該第一互連結構相對的該第一電晶體上方形成一第二互連結構，其中形成該第二互連結構包括：在該第一電晶體上方沉積一第一介電層；形成通過該第一介電層且電性耦合至該第一電晶體的一第一源極/汲極區域的一第一背側通孔；以及 形成電性連接至該第一背側通孔的一第一導線；以及連接一第一積體電路元件至該第一互連結構，其中連接該第一積體電路元件至該第一互連結構包括形成該第一積體電路元件與該第一互連結構之間的多個介電質對介電質接合。
  9. 如請求項8所述之方法，更包括形成該第一積體電路元件，其中形成該第一積體電路元件包括：在一第二基板上形成一第二電晶體；以及在與該第二基板相對的該第二電晶體上方形成一第三互連結構，其中連接該第一積體電路元件至該第一互連結構包括形成該第三互連結構及該第一互連結構之間的該介電質對介電質接合。
  10. 如請求項8所述之方法，更包括形成該第一積體電路元件，其中形成該第一積體電路元件包括：在一第二基板上形成一第二電晶體；暴露該第二電晶體的一第二源極/汲極區域，其中曝光該第二電晶體的一第二源極/汲極區域包括薄化該第二基板；以及在暴露該第二源極/汲極區域後，在該第二電晶體上方形成一第三互連結構，其中形成該第三互連結構包括：在該第二電晶體上方沉積一第二介電層；形成通過該第二介電層且電性耦合至該第二電晶體的 一第二源極/汲極區域的一第二背側通孔；以及形成電性連接至該第二背側通孔的一第二導線。
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