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TWI764058B - 半導體器件和形成半導體器件的方法 - Google Patents

半導體器件和形成半導體器件的方法

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Publication number
TWI764058B
TWI764058B TW108138925A TW108138925A TWI764058B TW I764058 B TWI764058 B TW I764058B TW 108138925 A TW108138925 A TW 108138925A TW 108138925 A TW108138925 A TW 108138925A TW I764058 B TWI764058 B TW I764058B
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TW
Taiwan
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source
drain
semiconductor fin
semiconductor
forming
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Application number
TW108138925A
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TW202023057A (zh
Inventor
萬政典
李名鎮
Original Assignee
聯發科技股份有限公司
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Publication date
Application filed by 聯發科技股份有限公司 filed Critical 聯發科技股份有限公司
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供一種半導體器件，包括：襯底上的半導體鰭；沿著所述半導體鰭的側壁和頂表面的閘極結構，其中所述閘極結構覆蓋所述半導體鰭的第一部分。半導體器件還包括與所述閘極結構相鄰的源極/汲極部件。半導體器件還包括與所述源極/汲極部件連接的源極/汲極接觸部，其中所述源極/汲極接觸部向下延伸到低於所述半導體鰭的第一部分的頂表面的位置。

Description

半導體器件和形成半導體器件的方法
本發明涉及半導體器件及其形成方法，尤其涉及具有改善的源極/汲極(drain)接觸部(contact)的非平面(non-planar)半導體器件及其形成方法。
近年來，高級積體電路(IC)器件已變得具有越來越多功能，並且尺寸縮小了。儘管縮小尺寸的工藝通常會提高生產效率並降低相關成本，但它也增加了加工(processing)和製造IC器件的複雜性。
例如，已經引入了鰭場效應電晶體(Fin Field-Effect Transistor，FinFET)來替代平面電晶體。FinFET的結構和製造FinFET的方法正在開發中。在FinFET的傳統結構中，外延(epitaxially)的向上生長且具有大體積(volume)的源極/汲極部件在溝道區域中施加應力(strain)。當減小FinFET的尺寸時，形成大體積源極/汲極部件的複雜性就會增加。用於外延的形成大體積源極/汲極部件的傳統工藝需要幾個沉積和蝕刻步驟，這是耗時且難以控制的。而且，當縮小半導體器件時，減小了常規的大體積源極/汲極部件對半導體器件的溝道電阻(channel resistance，Rch)的應力效應。因此，期望一種新穎的半導體器件結構及其形成方法。
提供了半導體器件及其形成方法。半導體器件的示例性實施例包括：襯底上方的半導體鰭；以及沿著半導體鰭的側壁和頂表面的閘極結構。閘極結構覆蓋半導體鰭的第一部分。半導體器件還包括與閘極結構相鄰的源極/汲極部件。半導體器件還包括連接到源極/汲極部件的源極/汲極接觸部。源極/汲極接觸部向下延伸到低於半導體鰭的第一部分的頂表面的位置。
形成半導體器件的方法的示例性實施例包括在襯底上形成半導體鰭。沿著半導體鰭的第一部分的側壁和頂表面形成閘極結構。閘極結構暴露半導體鰭的第二部分。在襯底上形成介電層，並且介電層覆蓋半導體鰭的暴露的第二部分。移除一部分介電層以形成第一孔，其中第一孔暴露半導體鰭的第二部分。然後移除半導體鰭的第二部分的一部分以形成第二孔。第一孔連接第二孔。在第二孔中形成源極/汲極部件。源極/汲極部件限定了凹陷區域，該凹陷區域低於半導體鰭的第一部分的頂表面。在凹陷區域和第一孔中形成源極/汲極接觸部。
在下面的實施例中，參照附圖給出詳細描述。
本發明實施例提供的半導體器件中源極/汲極接觸部向下延伸到低於半導體鰭的第一部分的頂表面的位置，有助於電流流過源極/汲極接觸部和源極/汲極部件。
100:襯底
102:鰭
102a:鰭的頂表面
102b:鰭的底表面
102s:鰭的側壁
110:隔離層
110a:隔離層的上表面
120:閘極結構
121:閘介電層
GE:閘電極
P1:鰭的第一部分
P2:鰭的第二部分
123:功函數層
125:金屬填充層
SP1:間隔物
130:層間介電層
130a:層間介電層的頂表面
131，132:第一孔
141，142:第二孔
141b，142b:第二孔的底表面
151，152:源極/汲極部件
145，146:凹陷區域
151a，152a:源極/汲極部件的最上表面
151c，152c:源極/汲極部件的凹入的上表面
161，162:源極/汲極接觸部
161-L，162-L:源極/汲極接觸部的下部
161-U，162-U:源極/汲極接觸部的上部
161b，162b:源極/汲極接觸部的最下表面
d1:距離
W1U:161-U的寬度
W2U:162-U的寬度
W2L:162-L的寬度
W1L:161-L的寬度
171，172:介電間隔物
1701，1702:開口
161-U'，162-U':源極/汲極接觸部的上部
161'，162':源極/汲極接觸部
d2:距離
S1，S2，S3，S4:納米片
n1，n2，n3，n4:納米線
通過閱讀以下參考附圖的詳細描述和實施例，可以更全面地理解本發明，其中：第1圖是襯底上的半導體鰭的透視圖；第2A圖是根據一些實施例的半導體器件的中間階段的透視圖； 第2B圖，第3圖，第4圖，第5圖和第6圖是根據一些實施例的形成半導體器件的工藝的中間階段的截面圖；第7圖，第8圖，第9圖和第10圖是根據一些實施例的形成半導體器件的工藝的中間階段的截面圖；第11A圖是根據一些實施例的半導體器件的截面圖；第11B圖是根據一些實施例的半導體器件的截面圖；第12A圖是根據一些實施例的半導體器件的截面圖；第12B圖是根據一些實施例的半導體器件的截面圖。
以下描述是實施本發明的較佳構想模式。進行該描述是為了說明本發明的一般原理，而不應被認為是限制性的。本發明的範圍由所附申請專利範圍確定。
在下文中，參考附圖充分描述了本發明概念，在附圖中示出了本發明概念的示例性實施例。根據以下示例性實施例，本發明概念的優點和特徵以及實現這些優點和特徵的方法將變得顯而易見，所述示例性實施例將參考附圖進行更詳細地描述。然而，應當注意，本發明概念不限於以下示例性實施例，並且可以以各種形式實現。因此，提供示例性實施例僅是為了公開發明概念，並且使所屬領域具有通常知識者知道發明概念的類別。而且，所示的附圖僅是示意性的，並且是非限制性的。在附圖中，出於說明的目的，一些元件的尺寸可能被放大並且未按比例繪製。在實際應用中，尺寸和相對尺寸不對應於實際尺寸。
本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明。如本文所使用的，單數術語“一”，和“該”也旨在包括複數形式，除非上 下文另外明確指出。如本文所使用的，術語“和/或”包括一個或多個相關聯的所列項目的任何和所有組合。應當理解，當一個元件被稱為“連接”或“接觸”到另一個元件時，它可以直接連接或接觸到另一個元件，或者可以存在中間元件，該一個元件通過中間元件連接或接觸到另一個元件。
類似地，應當理解，當諸如層，區域或襯底的元件被稱為在另一元件“上”時，其可以直接在另一元件上，或者可以存在中間元件。相反，術語“直接”是指不存在中間元件。應該理解的是，當在本文中使用時，術語“包括”，“包含”，和/或“具有”規定了存在所述特徵，整數，步驟，操作，元素和/或元件，但是不排除存在或增加一個或多個其他特徵，整數，步驟，操作，元素，元件和/或其組合。
此外，為了便於描述，在本文中可以使用諸如“在...下方”，“在...下”，“在...上方”，“在...上”之類的空間相對術語，以便於描述圖中所示的一個元件或特徵相對於另一個元件或者特徵的關係。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋器件在使用或操作中的不同方位。應該理解的是，儘管這裡可以使用術語第一，第二，第三等來描述各種元件，但是這些元件不應受到這些術語的限制。這些術語僅用於區分一個元件和另一個元件。因此，在不背離本發明教導的情況下，在一些實施例中的第一元件可以在其他實施例中被稱為第二元件。本文中解釋和說明的本發明概念的方面的示例性實施例包括它們的互補對等物。在整個說明書中，相同或相似的附圖標記或參考標記表示相同或相似的元件。
第1圖是襯底上的半導體鰭的透視圖。第2A圖是根據一些實施例的半導體器件的中間階段的透視圖。第2B圖，第3圖至第6圖是根據一些實施例的用於形成半導體器件的工藝的中間階段的截面圖。第2B圖是沿著第2A圖的結構的截面線B-B截取的截面圖。第3圖至第6圖沿第2A圖中類似截面線 B-B示出的。在一些實施例中，半導體器件是三維或非平面(non-planar)電晶體。
參照第1圖，提供襯底100，並且半導體鰭102形成在襯底100上。隔離層110形成在襯底100上並且設置為與半導體鰭102相鄰，隔離層110具有上表面110a。在一些實施例中，多個半導體鰭從襯底100突出(protrude)。為了簡化該圖，這裡僅示出了一個半導體鰭。而且，在一些實施例中，半導體鰭102的底表面102b可以被定義為半導體鰭102和襯底100之間的介面。第1圖中示出從底表面102b到頂表面102a測量的半導體鰭102的高度H。
在一些實施例中，襯底100是塊狀半導體襯底，例如半導體晶圓(wafer)。例如，襯底100包括矽或諸如鍺的其他基本半導體材料。襯底100可以是未摻雜的或摻雜的(例如，p型，n型或其組合)。在一些實施例中，襯底100包括在介電層(dielectric layer)上外延生長的半導體層。外延生長的半導體層可以由矽鍺，矽，鍺，一種或多種其他合適的材料或它們的組合製成。在一些其他實施例中，襯底100包括多層結構。例如，襯底100包括形成在塊狀(bulk)矽層上的矽鍺層。
在一些實施例中，半導體鰭102是用於形成FinFET的鰭，並且可以通過任何合適的方法來形成/圖案化。例如，可以使用一種或多種光刻工藝來圖案化鰭，包括雙圖案化或多圖案化工藝。通常，雙圖案化(double-patterning)或多圖案化(multi-patterning)工藝將光刻(photolithography)和自對準工藝相結合，從而允許創建具有例如間距(pitch)小於使用單個直接光刻工藝可獲得的間距的圖案。在一些實施例中，可以將半導體鰭102進一步圖案化為納米線(nanowire)或納米片(nanosheet)，以用於全方位閘場效應電晶體(gate-all-around field-effect transistor，GAAFET)。
在一些實施例中，隔離層110暴露半導體鰭102的頂部。隔離層 110也可以被稱為隔離部件，其被用於限定和電隔離形成在襯底100內部和/或襯底100之上的各種器件元件。在一些實施例中，隔離層110包括淺溝槽隔離(shallow trench isolation，STI)部件，矽的局部氧化(local oxidation of silicon，LOCOS)部件，其他合適的隔離部件或其組合。
在一些實施例中，隔離層110具有多層結構。在一些實施例中，隔離層110由介電材料製成。介電材料可以包括氧化矽，氮化矽，氮氧化矽，摻雜氟化物的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)，低K介電材料，一種或多種其他合適的材料或其組合。
第2A圖是根據一些實施例的半導體器件的中間階段的透視圖。第2B圖是沿著第2A圖中結構的截面線B-B截取的截面圖。在一些實施例中，執行在襯底100上形成偽閘極和間隔物，隨後進行替換金屬閘極(metal gate，RMG)工藝(未示出)，例如，將偽閘極替換成金屬閘極。為了清楚地說明實施例，第2A圖和第2B圖示例性地示出了在替換金屬閘極工藝之後形成的閘極結構120。閘極結構120可以被稱為金屬閘極結構。
在第2A圖中，一些閘極結構120形成在隔離層110上，並且層間介電層130填充閘極結構120之間的空間。在一些實施例中，每個閘極結構120沿著半導體鰭102的側壁102s和頂表面102a形成。半導體鰭102可以在第一方向D1上延伸，並且每個閘極結構120可以在第二方向D2上延伸，如第2A圖所示。另外，在該示例性實施例中，閘極結構120覆蓋半導體鰭102的第一部分P1，並且暴露半導體鰭102的第二部分P2。
在一些實施例中，每個閘極結構120包括閘介電層121和在閘介電層121上的閘電極GE。此外，在閘極結構120的側壁上形成間隔物SP1以分隔閘極結構120和隨後形成的源極/汲極部件。
在第2A圖和第2B圖中，閘介電層121圍繞並覆蓋半導體鰭102 的第一部分P1。在一些實施例中，閘介電層121是高k閘介電層，其介電常數大於二氧化矽(silicon dioxide)的介電常數。閘介電層121可以由氧化鉿(hafnium oxide)，氧化鋯(zirconium oxide)，氧化鋁(aluminum oxide)，二氧化鉿-鋁合金(hafnium dioxide-alumina alloy)，氧化鉿矽(hafnium silicon oxide)，氮氧化鉿矽(hafnium silicon oxynitride)，氧化鉿鉭(hafnium tantalum oxide)，氧化鉿鈦(hafnium titanium oxide)，氧化鉿鋯(hafnium zirconium oxide)，一種或多種其他合適的高K介電材料或其組合。可以使用化學氣相沉積(chemical vapor deposition，CVD)工藝，原子層沉積(atomic layer deposition，ALD)工藝，物理氣相沉積(physical vapor deposition，PVD)工藝，一種或多種其他適用工藝或其組合來沉積閘介電層121。
在一些實施例中，閘電極GE包括功函數層(work function layer)123和沉積在功函數層123上方的金屬填充層125。如第2A圖和第2B圖所示，根據一些實施例，功函數層123沉積在閘介電層121上。功函數層123延伸到由閘介電層121限定的凹陷(recess)中。金屬填充層125沉積在功函數層123上以填充該凹陷。
閘電極GE的功函數層123可用於為電晶體提供所需的功函數(work function)，以增強器件性能，該器件性能包括改善的閾值電壓。在一些實施例中，用於形成NMOS器件的功函數層123包括氮化鈦，鉭，氮化鉭，一種或多種其他合適的材料或其組合。而且，在一些其他實施例中，用於形成NMOS器件的功函數層123是含鋁層(aluminum-containing layer)。例如，含鋁層包括TiAlC，TiAlO，TiAlN，一種或多種其他合適的材料或其組合。在一些實施例中，用於形成PMOS器件的功函數層123可以包括金屬，金屬碳化物(carbide)，金屬氮化物(nitride)，其他合適的材料或其組合。例如，用於形成PMOS器件的功函數層123包括氮化鉭，氮化鎢，鈦，氮化鈦，其他合適的材 料或其組合。可以使用ALD工藝，CVD工藝，PVD工藝，電鍍工藝(electroplating process)，化學鍍工藝(electroless plating process)，一種或多種其他適用工藝或其組合來沉積功函數層123。
在一些實施例中，閘電極GE的金屬填充層125圍繞半導體鰭102。金屬填充層125可以由鎢，鋁，銅，鈷(cobalt)，一種或多種其他合適的材料或它們的組合製成，或者包括鎢，鋁，銅，鈷，一種或多種其他合適的材料或它們的組合。可以使用ALD工藝，PVD工藝，CVD工藝，電鍍工藝，化學鍍工藝，一種或多種其他適用工藝或其組合來沉積金屬填充層125。
在一些實施例中，如第2A圖和第2B圖所示，形成在襯底20上的層間介電層(interlayer dielectric layer)130填充相鄰的閘極結構120之間的間隙並覆蓋半導體鰭102的第二部分P2。根據本發明，應注意的是，在替換金屬閘極工藝之後形成源極/汲極部件。因此，第2A圖與第2B圖中的層間介電層130覆蓋半導體鰭102的第二部分P2，並且不覆蓋尚未形成的任何源極/汲極部件。
如下描述用於製造第2A圖與第2B圖的結構構造的一個例子。在襯底10上形成偽閘堆疊(gate stack)層(未示出)之後，將介電材料沉積在襯底10上，並且可以通過諸如CVD，等離子體增強CVD(plasma-enhanced CVD，PECVD)或FCVD之類的任何合適方法來沉積。在一些實施例中，介電材料可以包括氮化矽，氧化矽，氮氧化矽等。在一些實施例中，介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)，硼矽酸鹽玻璃(boro-silicate glass，BSG)，摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)，未摻雜矽酸鹽玻璃(undoped silicate glass，USG)等。然後，執行諸如CMP的平坦化工藝，以使介電材料的頂表面與偽閘堆疊的偽閘極(未示出)的頂表面齊平或與偽閘堆疊的掩模(未示出)的頂表面齊平。之後，在蝕刻步驟中移除偽閘極(和掩模，如果存在的話)，從而形成用於容納閘極結構120的材料的凹陷(未示出)。 在沉積閘極結構120的材料之後，執行諸如CMP的平坦化工藝以移除介電材料的頂表面上的閘極結構120的材料的多餘部分。因此，如第2A圖與第2B圖所示的結構(包括層間介電層130和閘極結構120)被形成。因此，第2A圖與第2B圖中的層間介電層130暴露閘極結構120的頂表面，以及層間介電層130的頂表面130a與閘極結構120的頂表面齊平。而且，閘極結構120的剩餘部分材料(例如，包括閘介電層121和閘電極GE)形成所得器件的替換閘極。
根據本發明的一些實施例，在通過適當的替換閘極工藝形成閘極結構120之後，執行形成用於形成源極/汲極部件和源極/汲極接觸部的孔的步驟。
參照第3圖，移除層間介電層130的一部分以形成第一孔131和132。可以使用可接受的光刻和蝕刻技術來形成層間介電層130中的第一孔131和132。第一孔131和132形成在相鄰的閘極結構120之間，並且沿著在閘極結構120的側壁上相對的間隔物SP1限定出第一孔131和132。在一些實施例中，第一孔131和132在閘極結構120的相對側上暴露半導體鰭102的第二部分P2。
之後，使半導體鰭102的暴露的第二部分P2凹陷以限定出用於形成源極/汲極部件並在後續工藝中接收源極/汲極接觸部的下部的區域。
參照第4圖，半導體鰭102的第二部分P2被凹陷以形成第二孔141和142。第二孔141和142形成在閘極結構120的相對側上並且在第一孔131和132下方。第二孔141和142可以通過沿著第一孔131和132蝕刻半導體鰭102的第二部分P2來形成，而無需進一步的掩膜工藝。在本發明的一些實施例中，用於形成第一孔131和132的蝕刻步驟以及用於形成第二孔141和142的蝕刻步驟在使用合適的蝕刻劑(etchant)的相同蝕刻室(chamber)中原位(in-situ)進行，例如，在同一次進蝕刻室，一起完成了第一孔131和132和第二孔141和142。第一凹部141和第二凹部142越深，在後續工藝中形成的源極/汲極接觸部的底表面越低。
在一些實施例中，移除半導體鰭102的第二部分P2的至少一部分，以形成第二孔141和142。第4圖描繪了第二孔141和142的側壁與第一孔131和132的側壁基本對準，但是本發明不限於此。在一些實施例中，第二孔141和142可以通過各向異性(anisotropic)蝕刻或各向同性(isotropic)蝕刻形成以擴大第二孔141和142的尺寸。而且，第二孔141的底表面141b和第二孔142的底表面142b低於半導體鰭102的第一部分P1的頂表面102a。在一些實施例中，底表面141b和142b達到半導體鰭102的底表面102b。然而，本發明不限於此。第二孔141和142的底表面141b和142b可以位於半導體鰭102的底表面102b之上或之下。
參照第5圖，源極/汲極部件151和152分別形成在第二孔141和142中。源極/汲極部件151和152也可以分別稱為半導體器件的源極區和汲極區。源極/汲極部件151和152可以通過外延生長，注入(implantation)或任何合適的方法形成。在一些實施例中，源極/汲極部件151和152是摻雜區。例如，源極/汲極部件151和152是具有雜質(impurity)的重摻雜區域。源極/汲極部件151和152可以具有n型和/或p型雜質，該n型和/或p型雜質的濃度大約在1019cm-3到1021cm-3之間，其中，源極部件和汲極部件的雜質的濃度基本相同。在一些實施例中，源極/汲極部件151和152可以包括用於在應用中形成所需導電類型的半導體器件的任何可接受的材料。例如，NMOS器件(例如，n型FinFET)的源極/汲極部件151和152可以包括SiC，SiCP，SiP等。PMOS器件(例如，p型FinFET)的源極/汲極部件151和152可以包括SiGe，SiGeB，Ge，GeSn等。
此外，隨著閘極結構120的間距(pitch)的減小，常規的大體積源極/汲極部件施加在溝道區上的應力的影響顯著減小。因此，接觸電阻成為減小半導體器件的電阻的最重要的因素之一。與外延的向上生長的常規的大體積 源極/汲極部件不同，一些實施例的源極/汲極部件151和152是薄層，分別形成在半導體鰭102的頂表面102a下方的第二孔141和142內。儘管被配置為薄層的實施例的源極/汲極部件不能在閘極結構120下方的溝道區域中施加應力，但是電流將更容易且更快地流過源極/汲極接觸部和薄的源極/汲極151和152部件。因此，減小了接觸電阻並且提高了電氣性能。
在一些實施例中，源極/汲極部件151/152的厚度T在大約1nm至大約10nm的範圍內。在一些實施例中，源極/汲極部件151/152的厚度T在大約2nm至大約5nm的範圍內。源極/汲極部件151的厚度可以基本上等於源極/汲極部件152的厚度，例如，源極部件151的厚度等於汲極部件152的厚度，或者汲極部件151的厚度等於源極部件152的厚度。
此外，根據一些實施例，源極/汲極部件151和152中的每個具有基本相同的厚度。在一些實施例中，源極/汲極部件151和152中的每一個具有基本相同的厚度，例如第5圖中所示的基本相同厚度T。在此使用的術語“基本相同”是指源極/汲極部件151/152的厚度變化在厚度值的+/- 10%以內。源極/汲極部件151和152的基本相同厚度提高了流過源極/汲極部件151和152的電流的速度。
在第5圖中，源極/汲極部件151限定出比半導體鰭102的第一部分P1的頂表面102a低的凹陷區域145。類似地，源極/汲極部件152限定出比半導體鰭102的第一部分P1的頂表面102a低的凹陷區域146。在一些實施例中，源極/汲極部件151和152中的每個具有凹形的橫截面形狀。例如，如第5圖所示，源極/汲極部件151可以被配置作為第二孔141中的第一襯裡(liner)，而源極/汲極部件152可以被配置作為第二孔142中的第二襯裡。因此，在一些實施例中，源極/汲極部件151和152可具有U形橫截面。
在一些實施例中，源極/汲極部件151的頂表面包括最上表面151a 和連接到最上表面151a的凹入的上表面151c，如第5圖所示。源極/汲極部件151的最上表面151a可以與半導體鰭102的第一部分P1的頂表面102a齊平。類似地，源極/汲極部件152的頂表面包括最上表面152a和連接到最上表面152a的凹入的上表面152c。源極/汲極部件152的最上表面152a可以與半導體鰭102的第一部分P1的頂表面102a齊平。
參照第6圖，在將源極/汲極部件151和152形成在第二孔141和142內之後，在凹陷區域145和146以及第一孔131和132中分別形成源極/汲極接觸部161和162，以物理地和電性連接源極/汲極部件151和152。延伸到半導體鰭102的頂表面下方的位置的源極/汲極接觸部161/162有助於電流流過源極/汲極部件151和152之間的溝道區域。
參照第6圖，根據一些實施例，導電材料沉積在凹陷區域145、146和第一孔131，132中，以便形成源極/汲極接觸部161和162。根據實施例，位於閘極結構120的相對側上的源極/汲極接觸部161/162向下延伸至比半導體鰭102的第一部分P1的頂表面102a低的位置。因此，源極/汲極接觸部161/162的最下表面161b/162b低於半導體鰭102的第一部分P1的頂表面102a。如第6圖所示，源極/汲極接觸部161/162的低於半導體鰭102的第一部分的頂表面的部分被源極/汲極部件151/152圍繞。
在一些其他實施例中，源極/汲極接觸部161/162包括在凹陷區域145/146和第一孔131/132中形成的襯裡和導電材料。襯裡，例如擴散阻擋層(diffusion barrier layer)，可以包括鉭，氮化鉭，鈦，氮化鈦等。導電材料可以是鎢，銅，銅合金，鈷，鋁，鎳等。執行諸如CMP之類的平坦化工藝以移除層間介電層130的頂表面上的多餘材料。在凹陷區域145/146和第一孔131/132中，剩餘的導電材料和襯裡(如果存在)形成源極/汲極接觸部161/162。可以執行退火(anneal)工藝以在源極/汲極部件151/152和源極/汲極接觸部161/162之間的 介面處形成矽化物(silicide)。
根據實施例，源極/汲極接觸部161/162的最低底部(例如最下表面161b/162b)靠近半導體鰭102的底表面102b，這有助於電流流過源極/汲極部件151和152之間的溝道區域。在一些實施例中，源極/汲極接觸部161/162的最低底部(例如最下表面161b/162b)與半導體鰭102的底表面102b之間的距離d1等於或小於10nm。
根據一些實施例，源極/汲極接觸部161/162包括分別低於和高於半導體鰭102的第一部分P1的頂表面102a的兩個部分。如第6圖所示，源極/汲極接觸部161/162包括在凹陷區域145/146中的一部分和在凹陷區域145/146上方的另一部分。源極/汲極接觸部161/162的兩個部分在物理上和電氣上彼此連接。
在第6圖中，源極/汲極接觸部161/162包括在凹陷區域145/146中的下部161-L/162-L和在第一孔131/132中的上部161-U/162-U。凹陷區域145/146上方的上部161-U/162-U位於下部161-L/162-L之上並與其電連接。在一些實施例中，源極/汲極部件151/152圍繞下部161-L/162-L。例如，源極/汲極部件151/152環繞(wrap around)源極/汲極接觸部161/162的下部161-L/162-L。如第6圖所示，下部161-L/162-L直接形成在源極/汲極部件151/152的凹形上表面151c/152c上。在一些實施例中，源極/汲極接觸部162和161以相同工藝同時形成。
源極/汲極接觸部161/162的下部161-L/162-L和上部161-U/162-U可以包括相同或不同的導電材料。在一些實施例中，下部161-L/162-L和上部161-U/162-U包括相同的導電材料。另外，形成源極/汲極接觸部161/162的下部161-L/162-L和上部161-U/162-U的工藝不受特別限制。例如，下部161-L/162-L和上部161-U/162-U可以通過一個金屬填充步驟或不同的金屬填充步驟形 成。
另外，在該示例性實施例中，源極/汲極接觸部的下部的頂表面小於源極/汲極接觸部的上部的底表面。例如，如第6圖所示，源極/汲極接觸部161的下部161-L的寬度W1L小於源極/汲極接觸部161的上部161-U的寬度W1U。如第6圖所示，源極/汲極接觸部162的下部162-L的寬度W2L小於源極/汲極接觸部162的上部162-U的寬度W2U。
根據一些實施例的半導體器件具有多個優點。對於先進的半導體技術，製造具有較小鰭間距和較高鰭高度的半導體器件以改善器件的性能和縮小面積。用於外延的形成大體積源極/汲極部件的常規工藝包括沉積和蝕刻的多個步驟，這是耗時且難以控制的。根據本發明的實施例，在第二孔141和142中將源極/汲極部件151和152形成為薄層是簡單且容易的。此外，電流更容易且更快地穿過源極/汲極部件的薄層，從而降低了接觸電阻。另外，源極/汲極部件151/152圍繞並完全覆蓋了源極/汲極接觸部161/162的下部，從而增大了源極/汲極接觸部161/162和源極/汲極部件151/152之間的接觸面積，減小了接觸電阻。此外，向下延伸至半導體鰭102的頂表面下方的位置的源極/汲極接觸部161和162有助於電流流過源極/汲極部件151和152之間的溝道區域。根據本實施例，與常規的在鰭的頂表面上的大體積源極/汲極部件相比，本實施例的結構配置導致電流在源極/汲極接觸部161的最低底部(例如最下表面161b)和源極/汲極接觸部162的最低底部(例如最下表面162b)之間流動。即，電流趨於流過半導體鰭102的底部。因此，根據一些實施例的半導體器件的源極/汲極部件和源極/汲極接觸部的配置不僅顯著的降低了器件的接觸電阻(resistance)，而且還增加了半導體鰭的底部使用量。根據實施例，可以改善半導體器件的電氣性能，特別是閘極長度小的半導體器件(例如7nm，5nm或3nm閘極長度的電晶體)。
儘管第6圖描繪了根據一些實施例的半導體器件的截面圖，本發明不限於此。源極/汲極接觸部的構造可以根據用於形成源極/汲極接觸部的方法而稍微改變或變化。
第7圖至第10圖是根據一些實施例的用於形成半導體器件的工藝的中間階段的截面圖。該實施例類似於第3圖-第6圖的先前實施例，除了在該實施例中，在源極/汲極接觸部的上部和閘極結構120的側壁上的間隔物SP1之間設置了附加的介電間隔物171。因此，在閘極結構120的相對側的源極/汲極接觸部161'和162'的上部彼此遠離，以防止相鄰的源極/汲極接觸部161'和162'之間的不希望的電氣干擾。本實施例適用于閘極長度小的半導體器件，例如7nm，5nm或3nm閘極長度的電晶體。關於該實施例的與先前描述的實施例相似的細節在此將不再贅述。
第7圖是與第5圖中等效的中間處理階段，在此不再贅述。
在第8圖中，導電材料沉積在凹陷區域145和146中以形成源極/汲極接觸部的下部161-L和162-L。
在第9圖中，附加的介電間隔物171和172形成在間隔物SP1的側壁上。在一些實施例中，附加的介電層順應地(conformably)沉積在閘極結構120上並沿著第一孔131和132的側壁。在一些實施例中，介電層包括低k介電材料，例如SiCN，SiOCN，SiOC等等。可以通過ALD，CVD等或其組合來沉積介電材料層。然後，通過回蝕(etch-back)工藝移除閘極結構120的頂表面上的介電層的多餘材料。因此，介電間隔物171和172分別形成在上部161-U和162-U上。如第9圖所示，在介電間隔物171和172之間限定有開口1701和1702。開口1701和1702分別暴露出下部161-L和162-L的頂表面的一部分。而且，剩餘的介電間隔物171和172分別覆蓋下部161-L和162-L的頂表面的其他部分。
可替代地，開口1701和1702可以通過其他合適的工藝形成。例如，對於具有小的閘極長度(例如，小於5nm或3nm的電晶體的閘極長度)的半導體器件，沉積在閘極結構120上的介電層可以填充第一孔131和132。執行平坦化(planarization)工藝(諸如CMP工藝)以移除閘極結構120的頂表面上的介電層的多餘部分。然後，使用可接受的光刻和蝕刻技術，部分地移除第一孔131/132中的介電材料以形成開口1701/1702。第一孔131/132中剩餘的介電材料形成介電間隔物171/172。
在第10圖中，在開口1701和1702中形成源極/汲極接觸部的上部161-U'和162-U'。例如，導電材料沉積在介電間隔物171和172上並填充開口1701和1702。然後，執行諸如CMP的平坦化工藝以移除在介電間隔物171和172的頂表面上的導電材料的多餘部分。將上部161-U'和下部161-L統稱為作為源極/汲極接觸部161'。上部162-U’和下部162-L被統稱為源極/汲極接觸部162’。注意，第9圖中的源極/汲極接觸部161’/162’的結構和材料與前述實施例的源極/汲極接觸部161/162的結構和材料相似，在此不再贅述。
此外，在該示例性實施例中，源極/汲極接觸部的下部的頂表面的面積大於源極/汲極接觸部的上部的底表面的面積。例如，如第10圖所示，源極/汲極接觸部161'的上部161-U'的寬度W1U' 小於源極/汲極接觸部161'的下部161-L的寬度W1L。如第10圖所示，源極/汲極接觸部162'的上部162-U'的寬度W2U'小於源極/汲極接觸部162'的下部162-L的寬度W2L。因此，源極/汲極接觸部161'和162'的上部161-U'和162-U'被閘極結構120，隔離物SP1和介電間隔物171和172分開，從而減少了在源極/汲極接觸部161'和162'的上部161-U'和162-U'之間不希望的干擾。在該示例性實施例中，如第10圖所示的結構提供了一些優點，例如降低了接觸電阻，簡化了製造步驟以及增加了半導體鰭(例如鰭)的底部使用量，這與先前描述的實施例相似。它還可以防止相鄰的源極/汲 極接觸部之間的不希望的電氣干擾。
此外，可以對本發明的實施例進行許多變化和/或修改。在一些實施例中，襯底100上的半導體鰭102包括用於GAAFET的納米片或納米線。
根據本發明的一些實施例，半導體器件的半導體鰭可以包括納米片。第11A圖是根據一些實施例的半導體器件的截面圖。第11A圖沿第2A圖中類似的截面線B-B示出。第11B圖是根據一些實施例的半導體器件的截面圖。沿著在第二方向D2上穿過第2A圖的閘極結構120的類似截面線示出了第11B圖。第11A圖/第11B圖的半導體器件和第6圖的半導體器件之間的區別是第11A圖/第11B圖的半導體鰭103包含納米片。需要注意的是，關於該實施例的其他部件的細節與先前描述的實施例的那些相似，在此將不再贅述。
在第11A圖和第11B圖中，半導體鰭103沿著第一方向D1延伸，並且每個閘極結構120沿著第二方向D2延伸。在一些實施例中，半導體鰭103包括水準堆疊的納米片S1，S2，S3和S4。納米片S1，S2，S3和S4在第三方向D3上彼此間隔開。而且，閘極結構120從納米片的所有側面圍繞半導體鰭103的納米片S1，S2，S3和S4，這改善了導通-斷開行為並降低了半導體器件的操作電壓。在一些實施例中，配置為薄層的源極/汲極部件151和152與納米片S1，S2，S3和S4直接接觸。源極/汲極接觸部161/162的下部161-L/162-L被形成為薄層的源極/汲極部件151/152包圍。
在一些實施例中，如第11A圖和第11B圖所示的結構提供了類似於先前描述的實施例的一些優點。例如，向下延伸至半導體鰭103的頂表面下方的位置的源極/汲極接觸部161和162有助於電流流過源極/汲極部件151和152之間的溝道區域。而且，使電流較快的和較容易的地流過源極/汲極接觸部161和162以及源極/汲極部件151和152的薄層，從而減小了接觸電阻。
另外，半導體器件的半導體鰭可以包括納米線。第12A圖是根據 一些實施例的半導體器件的截面圖。第12A圖是沿第2A圖中類似的截面線B-B示出的。第12B圖是根據一些實施例的半導體器件的截面圖。在第二方向D2上沿著穿過第2A圖的閘極結構120的類似截面線示出了第12B圖。第12A圖/第12B圖的半導體器件和第6圖的半導體器件之間的差異是第12A圖/第12B圖的半導體鰭104包含納米線。與該實施例有關的其他部件的細節與先前描述的實施例的那些元件的細節相似，在此不再贅述。
在第12A圖和第12B圖中，半導體鰭104沿著第一方向D1延伸，並且每個閘極結構120沿著第二方向D2延伸。在一些實施例中，半導體鰭104包括納米線n1，n2，n3和n4。納米線n1，n2，n3和n4垂直地堆疊並且在第三方向D3上彼此間隔開。而且，閘極結構120從納米線的所有側面圍繞半導體鰭103的納米線n1，n2，n3和n4，這改善了導通-斷開行為並降低了半導體器件的操作電壓。在一些實施例中，配置為薄層的源極/汲極部件151和152與納米線n1，n2，n3和n4直接接觸。源極/汲極接觸部161/162的下部161-L/162-L被形成為薄層的源極/汲極部件151/152圍繞。
在一些實施例中，如第12A圖和第12B圖所示的結構提供了類似於先前描述的實施例的一些優點。例如，向下延伸至半導體鰭104的頂表面下方的位置的源極/汲極接觸部161和162有助於電流流過源極/汲極部件151和152之間的溝道區域。而且，使電流較快的和較容易的地流過源極/汲極接觸部161和162以及源極/汲極部件151和152的薄層，從而減小了接觸電阻。
應當注意，提供實施例的結構的細節用於示例，並且該實施例描述的細節不旨在限制本發明。應該注意的是，並未示出本發明的所有實施例。可以在不脫離本發明的精神的前提下進行修改和變型以滿足實際應用的要求。因此，可能存在未具體示出的本發明的其他實施例。此外，附圖被簡化以清楚地示出實施例，圖中的尺寸和比例可能與實際產品不成正比。因此，說明書和 附圖應被認為是說明性的而不是限制性的。
儘管已經通過示例的方式並且根據優選實施例描述了本發明，但是應當理解，本發明不限於所公開的實施例。相反，其意圖在於涵蓋各種修改和類似的佈置(對於所屬領域具有通常知識者而言將是顯而易見的)。因此，所附申請專利範圍應被賦予最寬泛的解釋，以涵蓋所有這樣的修改和類似的佈置。
102:鰭
GE:閘電極
123:功函數層
125:金屬填充層
121:閘介電層
SP1:間隔物
161，162:源極/汲極接觸部
161-L，162-L:源極/汲極接觸部的下部
161-U，162-U:源極/汲極接觸部的上部
161b，162b:源極/汲極接觸部的最下表面
151，152:源極/汲極部件
P1:鰭的第一部分
102:鰭
100:襯底
102b:鰭的底表面
d1:距離

Claims (17)

  1. 一種半導體器件，包括：襯底上的半導體鰭；沿著所述半導體鰭的側壁和頂表面的閘極結構，其中所述閘極結構覆蓋所述半導體鰭的第一部分；源極/汲極部件；以及與所述源極/汲極部件連接的源極/汲極接觸部，其中所述源極/汲極接觸部的頂表面高於所述半導體鰭的第一部分的頂表面且向下延伸到低於所述半導體鰭的第一部分的頂表面的位置；其中，所述源極/汲極接觸部是金屬；其中，低於所述半導體鰭的第一部分的頂表面的位置的源極/汲極接觸部形成在所述源極/汲極部件的凹形上表面上，所述具有凹形上表面的所述源極/汲極部件是厚度在1nm到10nm的範圍內的薄層。
  2. 根據申請專利範圍第1項所述之半導體器件，其中，所述源極/汲極部件具有凹形的橫截面形狀。
  3. 根據申請專利範圍第1項所述之半導體器件，其中，所述源極/汲極部件的最上表面與所述半導體鰭的第一部分的頂表面齊平。
  4. 根據申請專利範圍第1項所述之半導體器件，其中，所述源極/汲極接觸部包括：下部，直接位於所述源極/汲極部件的凹形上表面上；和上部，設置在所述下部之上並電連接到所述下部；其中，所述下部的寬度小於所述上部的寬度，其中，所述源極/汲極部件與所述閘極結構相鄰。
  5. 根據申請專利範圍第1項所述之半導體器件，其中，所述源極/汲極部件是具有摻雜濃度在1019cm-3和1021cm-3之間的摻雜區域。
  6. 根據申請專利範圍第1項所述之半導體器件，其中，在所述源極/汲極接觸部的最低底部與所述半導體鰭的底表面之間的距離等於或小於10nm。
  7. 根據申請專利範圍第1項所述之半導體器件，其中，所述半導體鰭包括納米線或納米片。
  8. 一種形成半導體器件的方法，包括：在襯底上形成半導體鰭；沿著所述半導體鰭的第一部分的側壁和頂表面形成閘極結構，其中，所述閘極結構暴露所述半導體鰭的第二部分；在所述襯底上形成介電層，覆蓋所述半導體鰭的所述暴露的第二部分；移除所述介電層的一部分以形成第一孔，其中所述第一孔暴露出所述半導體鰭的第二部分；移除所述半導體鰭的第二部分的一部分以在所述第一孔的下方形成第二孔；在所述第二孔中形成源極/汲極部件，其中，所述源極/汲極部件限定出凹陷區域，所述凹陷區域低於所述半導體鰭的所述第一部分的所述頂表面；以及在所述凹陷區域和所述第一孔中形成源極/汲極接觸部；其中，所述源極/汲極接觸部是金屬；其中，限定出凹陷區域的所述源極/汲極部件是厚度在1nm到10nm的範圍內的薄層。
  9. 根據申請專利範圍第8項所述之方法，其中，所述源極/汲極接觸部的底表面低於所述半導體鰭的第一部分的頂表面。
  10. 根據申請專利範圍第8項所述之方法，其中，形成源極/汲極部 件包括：形成所述源極/汲極部件為具有凹形橫截面形狀。
  11. 根據申請專利範圍第8項所述之方法，其中，所述源極/汲極部件是通過注入或外延的生長形成的。
  12. 根據申請專利範圍第8項所述之方法，其中，形成所述源極/汲極部件包括：將第一導電材料填充到所述凹陷區域中以形成所述源極/汲極接觸部的下部；以及將第二導電材料填充到所述第一孔中以形成所述源極/汲極接觸部的上部，其中，所述上部鄰接所述下部，所述下部的寬度小於所述上部的寬度。
  13. 根據申請專利範圍第8項所述之方法，其中，所述源極/汲極部件是具有摻雜濃度在1019cm-3和1021cm-3之間的摻雜區域。
  14. 根據申請專利範圍第8項所述之方法，其中，在形成所述源極/汲極接觸部之後，所述源極/汲極接觸部的底表面與所述半導體鰭的底表面之間的距離等於或小於10nm。
  15. 根據申請專利範圍第12項所述之方法，還包括：在形成所述上部之前，在所述源極/汲極接觸部的下部上形成介電部分，其中，所述上部和所述閘極結構被所述介電部分分隔開。
  16. 根據申請專利範圍第12項所述之方法，其中，所述第二導電材料與所述第一導電材料相同。
  17. 根據申請專利範圍第8項所述之方法，其中，所述閘極結構是金屬閘極結構，以及所述源極/汲極部件是在形成所述金屬閘極結構之後形成的。
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