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TWI780762B - 半導體裝置及其製造方法 - Google Patents

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TWI780762B
TWI780762B TW110121301A TW110121301A TWI780762B TW I780762 B TWI780762 B TW I780762B TW 110121301 A TW110121301 A TW 110121301A TW 110121301 A TW110121301 A TW 110121301A TW I780762 B TWI780762 B TW I780762B
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沙哈吉 Ｂ 摩爾
林千
李承翰
張世杰
關恕
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台灣積體電路製造股份有限公司
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Abstract

在半導體裝置的製造方法中，形成鰭片結構，其中第一半導體層與第二半導體層交替堆疊於鰭片結構中。犧牲閘極結構形成於鰭片結構之上。蝕刻鰭片結構沒有被犧牲閘極結構覆蓋的源極∕汲極區以形成源極∕汲極空間。經由源極∕汲極空間橫向蝕刻第一半導體層。於被蝕刻的第一半導體層的末端各形成內間隔物，內間隔物由介電材料所形成。於源極∕汲極空間中形成源極∕汲極磊晶層以覆蓋內間隔物。第一半導體層的至少其中一層具有沿著第一半導體層與第二半導體層的堆疊方向改變的組成。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體積體電路的製造方法與半導體裝置，特別是關於包括鰭狀場效電晶體（fin field effect transistors, FinFETs）及∕或全繞式閘極（gate-all-around, GAA）場效電晶體的半導體裝置的製造方法。
隨著半導體產業進展至奈米技術製程節點以追求更高的裝置密度、更高的裝置性能與較低的成本，製造與設計問題衍生的許多難題造成三維設計的發展，例如包括鰭狀場效電晶體與全繞式閘極電晶體的多閘極場效電晶體。在鰭狀場效電晶體中，閘極電極鄰近於通道區的三個側表面，而閘極介電層插入於閘極電極與通道區之間。因為閘極結構於三個表面圍繞（包覆）鰭片，電晶體實質上具有控制通過鰭片或通道區的電流的三個閘極。不幸的是，第四側-通道的底部遠離閘極電極，因此並不在閘極的緊密控制之下。相反地，在全繞式閘極場效電晶體中，通道區的所有側表面被閘極電極所圍繞，使通道區中得以達到更為充分的空乏狀態（depletion），且因為較陡的次臨界電流擺幅（sub-threshold current swing, SS）與較小的汲極引發能障降低（drain induced barrier lowering, DIBL)而產生較少的短通道效應（short-channel effect)。隨著電晶體尺寸持續微縮化至次10-15奈米技術製程節點，需要更進一步改良全繞式閘極場效電晶體。
本發明實施例提供一種半導體裝置的製造方法。半導體的製造方法包括：形成鰭片結構，其中第一半導體層與第二半導體層交替堆疊於鰭片結構中；於鰭片結構之上形成犧牲閘極結構；蝕刻鰭片結構沒有被犧牲閘極結構覆蓋的源極∕汲極區以形成源極∕汲極空間；經由源極∕汲極空間橫向蝕刻第一半導體層；於被蝕刻的第一半導體層的末端各形成內間隔物，內間隔物由介電材料所形成；以及於源極∕汲極空間中形成源極∕汲極磊晶層，以覆蓋內間隔物，其中第一半導體層的至少其中一層具有沿著第一半導體層與第二半導體層的堆疊方向改變的組成。
本發明實施例亦提供一種半導體裝置的製造方法。半導體的製造方法包括：形成第一鰭片結構與第二鰭片結構，其中第一半導體層與第二半導體層交替堆疊於各個第一鰭片結構與第二鰭片結構中；以及於第一鰭片結構之上形成第一犧牲閘極結構，且該第二鰭片結構之上形成第二犧牲閘極結構。當具有第二犧牲閘極結構的第二鰭片結構被保護時，蝕刻第一鰭片結構沒有被第一犧牲閘極結構覆蓋的源極∕汲極區以形成第一源極∕汲極空間；橫向蝕刻第一源極∕汲極空間中的第一半導體層；於被蝕刻的第一半導體層的末端各形成第一內間隔物，第一內間隔物由介電材料所形成；以及於第一源極∕汲極空間中形成第一源極∕汲極磊晶層，以形成第一結構。當第一結構被保護時，蝕刻第二鰭片結構的源極∕汲極區中沒有被第二犧牲閘極結構覆蓋的第二半導體層以形成第二源極∕汲極空間；經由第二源極∕汲極空間橫向蝕刻第二半導體層；於被蝕刻的第二半導體層的末端各形成第二內間隔物層，第二內間隔物由介電材料所形成；以及於第二源極∕汲極空間中形成第二源極∕汲極磊晶層，以形成第二結構。第一半導體層的至少其中一層具有沿著第一半導體層與該第二半導體層的堆疊方向改變的組成。
本發明實施例亦提供一種半導體裝置。半導體裝置包括：半導體線或半導體片，沿著基板的上表面的法線方向設置於基板之上；源極∕汲極磊晶層，接觸半導體線或半導體片；閘極介電層，包繞且設置於半導體線或半導體片的各個通道區上；閘極電極層，設置於閘極介電層上且包繞各個通道區；以及絕緣間隔物，設置於分別由鄰近的半導體線或半導體片、閘極電極層與源極∕汲極磊晶層所定義的區域中，其中通道區由SiGe所形成且Ge濃度沿著法線方向改變。
應理解以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同部件。各組件和其配置的具體實施例或範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，元件的尺寸不局限於所揭示的範圍或數值，但可取決於製程條件及∕或所欲的裝置的特性。再者，敘述中若提及第一部件形成在第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成在第一和第二部件之間，使得它們不直接接觸的實施例。為了簡易與清楚起見，各個部件可以不同的比例任意繪製。
再者，本文可能使用空間相對用詞，例如「在……下方」、「在……之下」、「下方的」、「在……之上」、「上方的」等類似用詞，是為了便於描述圖式中一個（些）元件或部件與另一個（些）元件或部件之間的關係。空間相對用詞意欲涵蓋使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。此外，「由…所形成」一詞可指的是「包括」或「由…所組成」。在本揭露中，除非另有描述，片語「A、B與C其中一者」指的是「A、B及∕或C」（A、B、C、A與B、A與C、B與C、或A、B與C），且並不是指來自A的一元件、來自B的一元件與來自C的一元件。
一般而言，難以在釋出奈米線（nanowires, NWs）時，透過選擇性地蝕刻犧牲半導體層來控制橫向蝕刻量。在移除虛置（dummy）多晶矽閘極之後，可在進行奈米線釋出蝕刻製程時蝕刻奈米線的橫端，因為釋出奈米線的橫向蝕刻控制或蝕刻預算不夠充足。如果沒有蝕刻停止層，閘極電極可能會接觸源極∕汲極磊晶層。再者，對閘極汲極電容（Cgd）的影響較為嚴重。如果閘極與源極∕汲極區之間沒有介電薄膜，閘極汲極電容會變大而減少電路速度。
再者，在全繞式閘極場效電晶體中，於金屬閘極電極與源極∕汲極磊晶層之間提供內間隔物。然而，由於沒有被蝕刻的鄰近半導體層之間狹窄的空間而難以控制內間隔物的形狀。內間隔物作為通道阻值的額外來源，從而阻礙閘極的控制能力。全繞式閘極場效電晶體中較高的通道高度對沉積與蝕刻製程中控制從通道底部至通道頂部的結構均勻度（uniformity）帶來較高的困難度。詳細而言，在全繞式閘極場效電晶體製造方法中，於12吋晶圓內達到較高的製程均勻度變得較為困難。
在本揭露中，提供一種在金屬閘極電極與源極∕汲極磊晶層之間製造內間隔物的新穎方法，以用於全繞式閘極場效電晶體與堆疊通道場效電晶體。詳細而言，在本揭露中，犧牲半導體層具有調變（modulated）組成（例如，Ge濃度），且以調變組成來控制犧牲半導體層的橫向蝕刻。可透過實施調變組成而得以控制內間隔物的形狀，進而改善閘極控制能力。
在本揭露中，源極∕汲極指的是源極及∕或汲極。應注意的是在本揭露中交替使用源極與汲極，且其結構實質上是相同的。
第1A至1D圖根據本發明的一實施例繪示出半導體全繞式閘極場效電晶體的各種示意圖。第1A圖是沿著X方向（源極-汲極方向）的剖面圖，第1B圖是對應至第1A圖Y1-Y1的剖面圖，第1C圖是對應至第1A圖Y2-Y2的剖面圖，且第1D圖是對應至第1A圖Y3-Y3的剖面圖。第1E圖繪示出第1A圖所示的區域A1的放大圖。在一些實施例中，第1A至1D圖的半導體全繞式閘極場效電晶體裝置為n型場效電晶體。
如第1A至1C圖所示，於半導體基板10之上提供半導體線（wires）25或半導體片（sheet）25，且半導體線25或半導體片25沿著Z方向（基板10主要表面的法線方向）垂直排列。在一些實施例中，基板10包括至少在其表面部分上的單晶（single crystalline）半導體層。基板10可包括單晶半導體材料，例如但不限於，Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb與InP。在某些實施例中，基板10是由結晶Si所形成。
基板10在其表面區可包括一或多層緩衝層（未繪示）。緩衝層可用以從基板逐漸地改變晶格常數（lattice constant）到源極∕汲極區。可磊晶成長單晶半導體材料而形成緩衝層，單晶半導體材料如但不限於，Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP與InP。在一特定實施例中，基板10包括磊晶成長於矽基板10上的矽鍺（SiGe）緩衝層。SiGe緩衝層的鍺濃度可從最底部緩衝層的30鍺原子百分比增加至最頂部緩衝層的70鍺原子百分比。
如第1A至1C圖所示，作為通道層的半導體線25或半導體片25設置於基板10之上。在一些實施例中，半導體線25設置於從基板10突出的鰭片結構11之上（參照第5F圖）。閘極介電層82與閘極電極層84包繞各個通道層25。在一些實施例中，半導體線25的厚度介於約5nm至約60nm之間，且半導體線25的寬度介於約5nm至約20nm之間。在一些實施例中，半導體線或半導體片的寬度大於厚度。在某些實施例中，半導體線25或半導體片25的寬度最多是厚度的兩倍或五倍。
在一些實施例中，如第1E圖所示，界面介電層81形成於半導體線25的通道與閘極介電層82之間。在一些實施例中，閘極介電層82包括高介電常數介電層。閘極結構包括閘極介電層82、閘極電極層84與側壁間隔物40。雖然第1A至1C圖繪示出四個半導體線25，但半導體線25的數量不限於4個，可少至1個或多於4個，且可多至10個。可透過調整半導體線的數量而調整全繞式閘極場效電晶體裝置的驅動電流（driving current）。
再者，源極∕汲極磊晶層50設置於基板10之上。源極∕汲極磊晶層50直接接觸通道層25的端面，且絕緣內間隔物35與閘極介電層82將源極∕汲極磊晶層50與閘極電極層84隔離。在一些實施例中，可於間隔物區的內表面上順應地形成額外的絕緣層（未繪示）。
層間介電層70設置於源極∕汲極磊晶層50之上，導電接觸層72設置於源極∕汲極磊晶層50上，且穿過層間介電層70的導電插塞（plug）75設置於導電接觸層72之上。導電接觸層72包括一或多層導電材料。在一些實施例中，導電接觸層72包括矽化物層，例如WSi、NiSi、TiSi、CoSi、其他合適的矽化物材料或金屬元素與矽及∕或鍺的合金。
如第1A與1E圖所示，內間隔物35沿著X方向的剖面具有凸向閘極電極的圓形形狀（例如，半圓形或U形）。在一些實施例中，第二半導體線25或第二半導體片25的端部與磊晶層50及內間隔物35間的界面之間的距離D11介於約0.2nm至約3nm之間，且在其他實施例中，取決於設計及∕或製程需求而介於約0.5nm至約2nm之間。在一些實施例中，在內間隔物35完全接觸第二半導體層25的距離D12介於約0.5nm至約5nm之間，且在其他實施例中，取決於設計及∕或製程需求而介於約1nm至約3nm之間。在一些實施例中，距離D13為內間隔物35沒有接觸第二半導體層25的厚度，其介於約0.2nm至約3nm之間，且在其他實施例中，取決於設計及∕或製程需求而介於約0.5nm至約2nm之間。在一些實施例中，距離D12大於距離D13，且距離D12與距離D13的比值大於1且等於或小於約3。在其他實施例中，距離D12與距離D13的比值介於約0.8至約1.0之間。距離D14為內間隔物35的橫向厚度（距離D14=距離D12+距離D13），且在一些實施例中，距離D14介於約0.7nm至約8nm之間，在其他實施例中，取決於設計及∕或製程需求而介於約1.5nm至約5nm之間。距離D15為內間隔物35的垂直厚度，且在一些實施例中，距離15介於約5nm至約60nm之間，在其他實施例中介於約10nm至約30nm之間。
第2A至2D圖根據本發明的另一實施例繪示出半導體場效電晶體裝置的各種示意圖。第2A圖是沿著X方向（源極-汲極方向）的剖面圖，第2B圖是對應至第2A圖Y1-Y1的剖面圖，第2C圖是對應至第2A圖Y2-Y2的剖面圖，且第2D圖是對應至第2A圖Y3-Y3的剖面圖。可在第2A至2D圖的實施例中採用與參照第1A至1D圖的前述實施例相同或相似的材料、構造、尺寸及∕或製程，且可省略其詳細說明。在一些實施例中，第2A至2D圖的半導體全繞式閘極場效電晶體裝置為n型場效電晶體。
在一些實施例中，源極∕汲極磊晶層50包繞半導體線25設置在源極∕汲極區的端部，或半導體線25穿過源極∕汲極磊晶層50。
在第1A至1E圖與第2A至2D圖的實施例中全繞式閘極場效電晶體為n型全繞式閘極場效電晶體。半導體線25由Si或Si1-x Gex 所形成，其中x等於或小於0.2。源極∕汲極磊晶層50由Si、SiP、SiC或SiCP的其中一或多種所形成。
第3A至3D圖根據本發明的另一實施例繪示出半導體場效電晶體裝置的各種示意圖。第3A圖是沿著X方向（源極-汲極方向）的剖面圖，第3B圖是對應至第3A圖Y1-Y1的剖面圖，第3C圖是對應至第3A圖Y2-Y2的剖面圖，且第3D圖是對應至第3A圖Y3-Y3的剖面圖。可在第3A至3D圖的實施例中採用與參照第1A至1D圖與第2A至2D圖的前述實施例相同或相似的材料、構造、尺寸及∕或製程，且可省略其詳細說明。在第3A至3D圖的實施例中，半導體全繞式閘極場效電晶體裝置為p型全繞式閘極場效電晶體。
半導體線20設置於基板10之上，半導體線20為通道層且由Si1-x Gex 所形成，其中x等於或大於約0.1且等於或小於約0.6（之後可僅稱為SiGe）。如下文所說明，半導體線20或半導體片20的組成垂直地改變。如下文所說明，一或多個半導體線20具有調變的Ge濃度。
在一些實施例中，半導體線20設置於鰭片結構11之上（參照第5F圖）並從基板10突出。在一些實施例中，半導體線20的厚度介於約5nm至約60nm之間，且半導體線20的寬度介於約5nm至約15nm之間。在一些實施例中，第二半導體線或第二半導體片的寬度大於厚度。在某些實施例中，第二半導體線20或第二半導體片20的寬度最多是厚度的兩倍或五倍。
閘極介電層82與閘極電極層84包繞各個通道層20。在一些實施例中，閘極介電層82包括界面層與高介電常數介電層。閘極結構包括閘極介電層82、閘極電極層84與側壁間隔物40。雖然第3A至3C圖繪示出四個半導體線20，但半導體線20的數量不限於4個，可少至1個或多於4個，且可多至10個。
再者，源極∕汲極磊晶層55設置於基板10之上。源極∕汲極磊晶層55直接接觸並面向通道層20，且絕緣內間隔物65與閘極介電層82將源極∕汲極磊晶層55與閘極電極層84隔離。源極∕汲極磊晶層55由Si、SiGe與SiGeB的其中一或多種所形成。在一些實施例中，可於間隔物區的內表面上順應地形成額外的絕緣層（未繪示）。
如第3A圖所示，內間隔物65沿著X方向的剖面具有凸向閘極電極的圓形形狀（例如，半圓形或U形）。在一些實施例中，內間隔物65設置於最上層的半導體線20之上。
第4A至4D圖根據本發明的另一實施例繪示出p型全繞式閘極場效電晶體裝置的各種示意圖。第4A圖是沿著X方向（源極-汲極方向）的剖面圖，第4B圖是對應至第4A圖Y1-Y1的剖面圖，第4C圖是對應至第4A圖Y2-Y2的剖面圖，且第4D圖是對應至第4A圖Y3-Y3的剖面圖。可在第4A至4D圖的實施例中採用與參照第1A-1D圖至第3A-3D圖的前述實施例相同或相似的材料、構造、尺寸及∕或製程，且可省略其詳細說明。
在此實施例中，源極∕汲極磊晶層55包繞半導體線20在源極∕汲極區的端部，或半導體線20穿過源極∕汲極磊晶層55。如下文所說明，一或多個半導體線20具有調變的Ge濃度。
在一些實施例中，於一個半導體基板（晶片）上設置第1A-1D圖至第4A-4D圖所示的兩個或多個全繞式閘極場效電晶體以達到各種電路功能。
第5A-5F圖、第6A與6B圖至第20A與20B圖根據本發明的一實施例繪示出製造半導體場效電晶體裝置的各個階段。第7A與7B圖至第20A與20B圖中，圖式「A」為沿著n型全繞式閘極場效電晶體X方向（源極-汲極方向）的剖面圖，且圖式「B」為沿著p型全繞式閘極場效電晶體X方向的剖面圖。應能理解在第7A與7B圖至第20A與20B圖且一些實施例中，n型全繞式閘極場效電晶體與p型全繞式閘極場效電晶體形成於相同基板（晶片）上。應能理解，可於第5A-5F圖、第6A與6B圖至第20A與20B圖所示的製程之前、期間及之後提供額外的操作步驟，且一些下文所述的操作步驟在方法的額外實施例可被取代或刪除。操作步驟∕製程的順序是可互換的。可在第5A-5F圖、第6A與6B圖至第20A與20B圖的實施例中採用與參照第1A-1D圖至第4A-4D圖的前述實施例相同或相似的材料、構造、尺寸及∕或製程，且可省略其詳細說明。
如第5A圖所示，第一半導體層20與第二半導體層25交替形成於基板10之上。第一半導體層20與第二半導體層25由具有不同晶格常數的材料所形成，且可包括一或多層的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。
在一些實施例中，第一半導體層20與第二半導體層25由Si、Si化合物、SiGe、Ge或Ge化合物所形成。在一實施例中，第一半導體層20為Si1-x Gex ，其中x等於或大於約0.1且等於或小於約0.6，且第二半導體層25為Si或Si1-y Gey ，其中y小於x且y等於或小於約0.2。在本揭露中，「M化合物」或「M基化合物」指的是大多數的化合物為M。
第一半導體層20與第二半導體層25磊晶形成於基板10之上。第一半導體層20的厚度可等於或大於第二半導體層25的厚度。在一些實施例中，第一半導體層20的厚度介於約5nm至約60nm之間，且在其他實施例中介於約10nm至約30nm之間。在一些實施例中，第二半導體層25的厚度介於約5nm至約60nm之間，且在其他實施例中介於約10nm至約30nm之間。第一半導體層20的厚度可與第二半導體層25的厚度相同或不同。雖然第5A圖中繪示出四層第一半導體層20與四層第二半導體層25，但數量並不限於四層，可以是1、2、3、或大於4且小於20。在一些實施例中，第一半導體層20的數量比第二半導體層25的數量多1（最頂層為第一半導體層）。
在本發明的一些實施例中，如第5B圖所示，每層第一半導體層20中的Ge（或Si）組成具有變化。在一些實施例中，在中心區中的Ge濃度沿著厚度方向小於在邊緣區的Ge濃度。
第5C圖繪示出一層第一半導體層20的Ge濃度。在一些實施例中，如第5C圖所示，Ge濃度具有實質上恆定的部分，其具有濃度X1，且Ge濃度在邊緣（與第二半導體層25之間的界面）增加至X2。在一些實施例中，Ge濃度呈線性增加，且在其他實施例中，Ge濃度逐漸地增加（非線性）。在一些實施例中，在中心區的Ge濃度沿著堆疊方向小於在邊緣區的Ge濃度，且在中心區的Ge濃度與在邊緣區的Ge濃度的比值等於或大於0.2且小於1.0。在其他實施例中，上述比值介於約0.3至約0.7之間。在一些實施例中，濃度X1介於約15%至約35%之間，且在其他實施例中介於約20%至約30%之間。在一些實施例中，濃度X2介於約25%至約50%之間，且在其他實施例中介於約30%至約40%之間。當Ge含量在此範圍之內，可在第一半導體層的端部得到所欲的形狀。在一些實施例中，恆定部分的厚度為一層第一半導體層總厚度的約20%至約60%。在一些實施例中，不存在恆定部分且Ge濃度沿著厚度方向具有U形或V形輪廓。在一些實施例中，相對於第一半導體層的中心，Ge濃度沿著厚度方向是對稱的，且在其他實施例中是非對稱的。
第5D圖繪示出在其他實施例中一層第一半導體層20的Ge濃度。如第5D圖所示，Ge濃度具有兩個峰值。在一些實施例中，在一峰值的Ge濃度等於或不同於在另一峰值的Ge濃度。區域S1-1與S3-2為邊緣（與第二半導體層25之間的界面）至峰值部分的區域，且區域S1-2與S3-1為峰值部分至實質上恆定的區域S2的區域。在一些實施例中，實質上恆定的區域S2為具有小於2%的Ge濃度變化（G2-Gr＜2%）的區域。在一些實施例中，恆定的區域S2中的恆定或最小Ge濃度Gr介於約20%至約30%之間。峰值濃度Gp介於約1.3xGr至約1.7xGr之間。在第一半導體層20與第二半導體層25之間的界面的Ge濃度G1介於約0.1xGr至約0.5xGr之間。
區域S1-1與S3-2的厚度介於約3nm至約10nm之間，且在其他實施例中介於約4nm至約8nm之間。區域S1-2與S3-1的厚度介於約3nm至約10nm之間，且在其他實施例中介於約4nm至約8nm之間。區域S2的厚度介於約5nm至約20nm之間，且在其他實施例中介於約8nm至約15nm之間。在一些實施例中，Ge濃度以階梯式的方式變化，例如具有兩個高Ge區域與一個低Ge區域，或是兩個高Ge區域、兩個中間Ge區域與一個低Ge區域。
第5E圖繪示出在其他實施例中的第一半導體層20的Ge濃度。在此實施例中，最下層的第一半導體層與最上層的第一半導體層至少其中一者具有恆定的Ge濃度，而一或多層中間第一半導體層具有如前文所述的變化Ge濃度。在一些實施例中，最上層的第一半導體層具有比剩餘的第一半導體層更小的厚度。在一些實施例中，最上層的第二半導體層具有與剩餘的第二半導體層更小的厚度。在一些實施例中，在如下文所說明形成鰭片結構之後，移除最上層的第一（及第二）半導體層。
在一些實施例中，底部的第一半導體層（最接近基板10的膜層）比剩餘的第一半導體層更厚。在一些實施例中，底部的第一半導體層的厚度介於約10nm至約50nm之間，且在其他實施例中介於約20nm至約40nm之間。
在一些實施例中，透過改變源氣體（source gas）的流速、沉積壓力及∕或沉積溫度來改變Ge濃度。當Ge濃度及∕或分布在前述範圍之外，在如下文所說明的橫向蝕刻中SiGe層對Si的選擇性不夠充足（當Ge濃度低時），且無法得到所欲的端部形狀（當Ge濃度高時）。在一些實施例中，根據如下文所說明的橫向蝕刻的蝕刻條件調整Ge濃度。
形成堆疊半導體層之後，如第5F圖所示，利用一或多道微影與蝕刻操作步驟形成鰭片結構。可利用任何合適的方法圖案化鰭片結構。例如，可利用一或多道光學微影製程圖案化鰭片結構，光學微影製程包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了光學微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用光學微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物來圖案化鰭片結構。
如第5F圖所示，鰭片結構29於X方向延伸且排列於Y方向。鰭片結構的數量不限於如第5F圖所示的兩個，且可少至1個及三或多個。在一些實施例中，於鰭片結構29的兩側形成一或多個虛置鰭片結構，以改善圖案化操作步驟的圖案準確度。如第5F圖所示，鰭片結構29具有堆疊半導體層20、25形成的上部與井部（well portion）11。
在一些實施例中，鰭片結構29上部沿著Y方向的寬度介於約10nm至約40nm之間，且在其他實施例中介於約20nm至約30nm之間。
形成鰭片結構29之後，於基板之上形成包括一或多層絕緣材料的絕緣材料層，使得鰭片結構完全內嵌於絕緣層中。絕緣層的絕緣材料可包括氧化矽、氮化矽、氮氧化矽（SiON）、SiOCN、SiCN、摻氟矽酸鹽玻璃（fluorine-doped silicate glass, FSG）或低介電常數介電材料，且可利用低壓化學氣相沉積（low pressure chemical vapor deposition, LPCVD）、電漿增強化學氣相沉積（plasma-enhanced CVD, PECVD）或流動式化學氣相沉積（flowable CVD）形成絕緣層的絕緣材料。形成絕緣層之後，可進行退火（anneal）操作步驟。接著，可進行如化學機械研磨（chemical mechanical polishing, CMP）及∕或回蝕刻（etch-back）方法的平坦化操作步驟，使得最上層第二半導體層25的上表面從絕緣材料層露出。在一些實施例中，在形成絕緣材料層之前，於鰭片結構之上形成一或多層鰭片襯層（liner layer）。在一些實施例中，鰭片襯層包括形成於基板10之上以及鰭片結構的底部11側壁之上的第一鰭片襯層，以及形成於第一鰭片襯層上的第二鰭片襯層。鰭片襯層由氮化矽或氮化矽基材料所形成（例如，SiON、SiCN或SiOCN）。可透過一或多道製程如物理氣相沉積（physical vapor deposition, PVD）、化學氣相沉積或原子層沉積（atomic layer deposition, ALD）來沉積第一鰭片襯層，但可使用任何可接受的製程。
接著，如第5F圖所示，凹蝕絕緣材料層以形成隔離絕緣層15，進而露出鰭片結構29的上部。透過此操作步驟，隔離絕緣層15將鰭片結構29彼此相互分隔，且隔離絕緣層15也稱為淺溝槽隔離（shallow trench isolation, STI）。隔離絕緣層15可由合適的介電材料所形成，例如氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃、如摻碳氧化物的低介電常數介電質、如多孔摻碳二氧化矽的極低介電常數介電質、如聚醯亞胺的聚合物等或前述之組合。在一些實施例中，利用化學氣相沉積、流動式化學氣相沉積或旋轉塗佈玻璃（spin-on-glass）製程形成隔離絕緣層15，但可使用任何可接受的製程。
在一些實施例中，凹蝕絕緣材料層15直到露出鰭片結構11的上部（井層）。在其他實施例中，並未露出鰭片結構11的上部。第一半導體層20為後續被部分移除的犧牲層，且第二半導體層25後續將形成為半導體線，並作為n型全繞式閘極場效電晶體的通道層。對於p型全繞式閘極場效電晶體，第二半導體層25為後續被部分移除的犧牲層，且第一半導體層20後續將形成為半導體線並作為通道層。
如第6A與6B圖所示，形成隔離絕緣層15之後，形成犧牲（虛置）閘極結構49。第6A與6B圖繪示出於露出的鰭片結構29之上形成犧牲閘極結構49之後的結構。犧牲閘極結構49形成於鰭片結構將成為通道區的一部分之上。犧牲閘極結構49定義出全繞式閘極場效電晶體的通道區。犧牲閘極結構49包括犧牲閘極介電層41與犧牲閘極電極層42。犧牲閘極介電層41包括如氧化矽基材料的一或多層絕緣材料。在一實施例中，使用化學氣相沉積所形成的氧化矽。在一些實施例中，犧牲閘極介電層41的厚度介於約1nm至約5nm之間。
先於鰭片結構之上毯覆地沉積犧牲閘極介電層41而形成犧牲閘極結構49。接著於犧牲閘極介電層上與鰭片結構之上毯覆地沉積犧牲閘極電極層，使得鰭片結構完全內嵌於犧牲閘極電極層。犧牲閘極電極層包括如多晶矽或非晶矽（amorphous silicon）的矽。在一些實施例中，犧牲閘極電極層的厚度介於約100nm至約200nm之間。在一些實施例中，對犧牲閘極電極層進行平坦化操作步驟。利用化學氣相沉積、物理氣相沉積、原子層沉積或其他合適的製程來沉積犧牲閘極介電層與犧牲閘極電極層，化學氣相沉積包括低壓化學氣相沉積與電漿增強化學氣相沉積。接著，於犧牲閘極電極層之上形成遮罩層。遮罩層包括墊氮化矽層43與氧化矽遮罩層44。
接下來，如第6A與6B圖所示，對遮罩層進行圖案化操作步驟，且將犧牲閘極電極層圖案化成犧牲閘極結構49。犧牲閘極結構包括犧牲閘極介電層41、犧牲閘極電極層42（例如，多晶矽）、墊氮化矽層43與氧化矽遮罩層44。如第6A與6B圖所示，透過圖案化犧牲閘極結構，第一半導體層與第二半導體層的堆疊膜層於犧牲閘極結構的兩側部分地露出，因此定義出源極∕汲極區。在本揭露中，可交替使用源極與汲極，且其結構實質上是相同的。在第6A與6B圖中，於兩個鰭片結構之上形成一個犧牲閘極結構，但犧牲閘極結構的數量並不限於一個。在一些實施例中，兩個或多個犧牲閘極結構排列於X方向。在某些實施例中，一或多個虛置犧牲閘極結構形成於犧牲閘極結構的兩側以改善圖案準確度。
再者，如第6A與6B圖所示，側壁間隔物的第一覆蓋層45形成於犧牲閘極結構49之上。第一覆蓋層45是以順應的方式所沉積的，使其在垂直表面上形成具有實質上相等的厚度，垂直表面分別如犧牲閘極結構的側壁、水平表面與頂部。在一些實施例中，第一覆蓋層45具有介於約5nm至約20nm之間的厚度。第一覆蓋層45包括氮化矽、SiON、SiCN、SiCO、SiOCN的一或多種或任何其他合適的介電材料。可利用原子層沉積、化學氣相沉積或任何其他合適的方法形成第一覆蓋層45。
第7A圖繪示出在n型區中沿著X方向的剖面圖，且第7B圖繪示出在p型區中沿著X方向的剖面圖。接著，如第7A與7B圖所示，在n型區中，非等向性地蝕刻第一覆蓋層45以移除設置於源極∕汲極區上的第一覆蓋層45，並於犧牲閘極結構49的側面保留第一覆蓋層45作為側壁間隔物。接著，利用一或多道微影與蝕刻操作步驟，在源極∕汲極區向下蝕刻第一半導體層20與第二半導體層25的堆疊結構以形成源極∕汲極空間21。在一些實施例中，也部分地蝕刻基板10（或鰭片結構的底部11）。如第7B圖所示，P型區被如光阻層的保護層101所覆蓋。
再者，如第8A至8C圖所示，於源極∕汲極空間21之中於X方向橫向蝕刻第一半導體層20以形成空腔（cavity）22。第8C圖是第8A圖區域A2的放大圖。
在一些實施例中，第一半導體層20的橫向蝕刻量D22介於約0.9nm至約11nm之間，在其他實施例中介於約2nm至約7nm之間。
當第一半導體層20為SiGe且第二半導體層25為Si時，可利用如濕式蝕刻的等向性蝕刻來選擇性蝕刻第一半導體層20。濕式蝕刻劑包括H2 O2 、CH3 COOH與HF的混合溶液，並接著進行H2 O清洗步驟。在一些實施例中，重複使用混合溶液的蝕刻步驟以及水清洗步驟10至20次。在一些實施例中，使用使用混合溶液的蝕刻時間介於約1分鐘至約2分鐘。在一些實施例中，在介於約60℃至約90℃之間的溫度下使用混合溶液。
如第8C圖所示，透過使用混合溶液的重複蝕刻步驟，第一半導體層20的端部具有彎曲的（curved）形狀。在一些實施例中，深度D22為第一半導體層被完全移除的區域，其介於約0.5nm至約5nm之間，且在其他實施例中介於約1nm至約3nm之間。
如果第一半導體層20是由具有恆定Ge濃度的SiGe所形成，因為表面張力與毛細作用，濕式蝕刻於垂直方向在中心部分會造成比在邊緣部分更多的蝕刻，且因此第一半導體層的端部具有深中心蝕刻的微笑形狀。然而，如第5B至5D圖所示，因為在中心區的Ge濃度小於在邊緣部分的Ge濃度，在中心區的蝕刻速率小於在邊緣部分的蝕刻速率。因此，可抑制第一半導體層20端部的微笑形狀，且可減少彎曲部分（D21-D22）。
橫向蝕刻的步驟之後，移除p型區中的保護層101。
如第9A圖所示，第一絕緣層30順應地形成於源極∕汲極空間21中的第一半導體層20被蝕刻的橫端上與第二半導體層25的端面上，以及形成於犧牲閘極結構之上。第一絕緣層30包括氮化系、氧化矽、SiON、SiOC、SiCN與SiOCN的其中一種或任何其他合適的介電材料。第一絕緣層30是由與側壁間隔物（第一覆蓋層）45不同的材料所形成。第一絕緣層30具有介於約1.0nm至約10.0nm之間的厚度。在其他實施例中，第一絕緣層30具有介於約2.0nm至約5.0nm之間的厚度。可利用原子層沉積或任何其他合適的方法形成第一絕緣層30。透過順應地形成第一絕緣層30，可利用第一絕緣層30完全填充空腔22。如第9B圖所示，在p型區中，第一絕緣層30形成於第一覆蓋層45上。
如第10A圖所示，形成第一絕緣層30之後，進行蝕刻操作步驟部分地移除第一絕緣層30以形成內間隔物35。在一些實施例中，如第10B圖所示，p型區被如光阻圖案的保護層103所覆蓋。在其他實施例中，沒有使用保護層103，且在此情況下，在n型區中進行蝕刻操作步驟時同時移除p型區中的第一絕緣層30。在一些實施例中，如第10A圖所示，內間隔物35的端面比第二半導體層25的端面被凹蝕的更多。凹蝕量介於約0.2nm至約3nm之間，且在其他實施例中介於約0.5nm至約2nm之間。在其他實施例中，凹蝕量小於0.5nm且可為0（內間隔物35的端面與第二半導體層25的端面相互齊平（flush））。
在一些實施例中，形成第一絕緣層30之前，形成額外的絕緣層，額外的絕緣層具有比第一絕緣層30更小的厚度，且因此內間隔物35具有兩層結構。
接著，如第11A圖所示，在n型區中，源極∕汲極磊晶層50形成於源極∕汲極空間21中。對於n通道場效電晶體，源極∕汲極磊晶層50包括一或多層的Si、SiP、SiC與SiCP。利用使用化學氣相沉積、原子層沉積或分子束磊晶（molecular beam epitaxy, MBE）的磊晶成長方法來形成源極∕汲極磊晶層50。如第11A與11B圖所示，源極∕汲極磊晶層50選擇性地形成於半導體區上。形成源極∕汲極磊晶層50使其接觸第二半導體層25的端面且接觸內間隔物35。
接著，如第12A與12B圖所示，第二覆蓋層47形成於n型區與p型區兩者中。第二覆蓋層47包括氮化矽、氧化矽、SiON、SiOC、SiCN與SiOCN其中一種或任何其他合適的介電材料。第二覆蓋層47是由與側壁間隔物（第一覆蓋層）45不同的材料所形成。可利用原子層沉積或任何其他合適的方法形成第二覆蓋層47。
接著，如第13A與13B圖所示，當如光阻圖案的保護層111覆蓋n型區時，從p型區移除第二覆蓋層47。再者，非等向性地蝕刻第一覆蓋層45以移除設置於源極∕汲極區上的第一覆蓋層45，並於p型區中犧牲閘極結構49的側面上保留第一覆蓋層45作為側壁間隔物。
再者，如第14B圖所示，蝕刻在鰭片結構的源極∕汲極區中沒有被犧牲閘極結構覆蓋的第二半導體層25，以於保留源極∕汲極區中保留第一半導體層20。在一些實施例中，如第14A圖所示，n型區被保護層111覆蓋。在其他實施例中，蝕刻p型區中的源極∕汲極區之前移除保護層111，且第二覆蓋層47保護n型區。
此外，如第15B圖所示，在源極∕汲極空間51之中於X方向橫向蝕刻第二半導體層25以形成空腔52。在一些實施例中，第二半導體層25的蝕刻量介於約2nm至約10nm之間。當第一半導體層20為SiGe且第二半導體層25為Si時，可使用濕式蝕刻劑選擇性地蝕刻第二半導體層25，濕式蝕刻劑如但不限於氫氧化銨（NH4 OH）溶液及∕或四甲基氫氧化銨（tetramethylammonium hydroxide, TMAH）溶液。在一些實施例中，第二半導體層25的端部具有彎曲的形狀（凸狀）。在其他實施例中，第二半導體層25的端部具有V型（旋轉90度）或實質上為三角形的形狀。橫向蝕刻的步驟之後，若在此階段保留保護層111，移除p型區中的保護層111。
接著，如第16A與16B圖所示，第二絕緣層60形成於n型區與p型區兩者之上。在一些實施例中，第二絕緣層60完全填充鄰近第一半導體層20之間的源極∕汲極空間51。第二絕緣層60包括氮化矽、氧化矽、SiON、SiOC、SiCN與SiOCN其中一種或任何其他合適的介電材料。第二絕緣層60是由與側壁間隔物（第一覆蓋層）45不同的材料所形成。第二絕緣層60具有介於約1.0nm至約10.0nm之間的厚度。在其他實施例中，第二絕緣層60具有介於約2.0nm至約5.0nm之間的厚度。可利用原子層沉積或其他合適的方法形成第二絕緣層60。透過形成第二絕緣層60，空腔52被第二絕緣層60完全地填充。如第16B圖所示，在n型區中，第二絕緣層60形成於第二覆蓋層47上。
如第17B圖所示，形成第二絕緣層60之後，進行蝕刻操作步驟部分地移除第二絕緣層60以形成內間隔物65，而如第17A圖所示，n型區被第二覆蓋層47覆蓋。在一些實施例中，形成第二絕緣層60之前，形成額外的絕緣層，額外的絕緣層具有比第二絕緣層60更小的厚度，且因此內間隔物65具有兩層結構。
接著，如第18A與18B圖所示，在p型區中，源極∕汲極磊晶層55形成於源極∕汲極空間51中。對於p通道場效電晶體，源極∕汲極磊晶層55包括一或多層的Si、SiGe與Ge。對於p通道場效電晶體，源極∕汲極中也可包含硼（B）。利用使用化學氣相沉積、原子層沉積或分子束磊晶的磊晶成長方法來形成源極∕汲極磊晶層55。形成源極∕汲極磊晶層55包繞第一半導體層20的端部並接觸內間隔物65。在一些實施例中，第一半導體層20穿過源極∕汲極磊晶層55。如第18A圖所示，源極∕汲極磊晶層55選擇性地形成於p型區中的半導體區上之後，移除n型區中的第二覆蓋層47。
接著，於源極∕汲極磊晶層50、55之上形成層間介電層70。層間介電層70的材料包括化合物，化合物包括Si、O、C及∕或H，例如氧化矽、SiCOH與SiOC。層間介電層70可使用如聚合物的有機材料。形成層間介電層70之後，進行如化學機械研磨的平坦化操作步驟以露出犧牲閘極電極層42的頂部。
接著，移除犧牲閘極電極層42與犧牲閘極介電層41。在移除犧牲閘極結構時，層間介電層70保護源極∕汲極磊晶層50、55。可利用電漿乾式蝕刻及∕或濕式蝕刻移除犧牲閘極結構。當犧牲閘極電極層42為多晶矽且層間介電層70為氧化矽時，可使用如四甲基氫氧化銨溶液的濕式蝕刻劑來選擇性地移除犧牲閘極電極層42。之後利用電漿乾式蝕刻及∕或濕式蝕刻移除犧牲閘極介電層41。
如第19A圖所示，移除犧牲閘極結構之後，於n型區中移除第一半導體層20，以形成第二半導體層25的線路（通道區）。如前文所述，可使用會選擇性蝕刻第一半導體層20而不會蝕刻第二半導體層25的蝕刻劑來移除或蝕刻第一半導體層20。如第19A圖所示，因為形成第一絕緣層（內間隔物）35，第一半導體層20的蝕刻步驟於第一絕緣層35停止。換言之，第一絕緣層35作為蝕刻第一半導體層20的蝕刻停止層。p型區被保護層覆蓋時，進行n型區的通道形成操作步驟。
同樣地，如第19B圖所示，於p型區中移除第二半導體層25，以形成第一半導體層20的線路（通道區）。如前文所述，可使用會選擇性蝕刻第二半導體層25而不會蝕刻第一半導體層20的蝕刻劑來移除或蝕刻第二半導體層25。如第19B圖所示，因為形成第二絕緣層（內間隔物）65，第二半導體層25的蝕刻步驟於第二絕緣層65停止。換言之，第二絕緣層65作為蝕刻第二半導體層25的蝕刻停止層。n型區被保護層覆蓋時，進行p型區的通道形成操作步驟。可在形成n型區的通道區之後形成p型區的通道區。
在n型區中形成第二半導體層25的半導體線（通道區）以及在p型區中形成第一半導體層20的半導體線（通道區）之後，於n型區與p型區的各個通道區周圍形成閘極介電層82。再者，如第20A與20B圖所示，於閘極介電層82上形成閘極電極層84。在一些實施例中，n型全繞式閘極場效電晶體閘極電極的結構及∕或材料與p型全繞式閘極場效電晶體閘極電極的結構及∕或材料不同。
在某些實施例中，閘極介電層82包括一或多層的介電材料，例如氧化矽、氮化矽、高介電常數介電材料、其他合適的介電材料及∕或前述之組合。高介電常數介電材料的範例包括HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁（HfO2 -Al2 O3 ）合金、其他合適的高介電常數介電材料及∕或前述之組合。在一些實施例中，閘極介電層82包括形成於通道層與介電材料之間的界面層（未繪示）。
可利用化學氣相沉積、原子層沉積或任何合適的方法形成閘極介電層82。在一實施例中，利用如原子層沉積的高度順應沉積製程來形成閘極介電層82，以確保在各層通道層周圍形成具有均勻厚度的閘極介電層。在一實施例中，閘極介電層82的厚度介於約1nm至約6nm之間。
閘極電極層84形成於閘極介電層82上以圍繞各層通道層。閘極電極層84包括一或多層的導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料及∕或前述之組合。
可利用化學氣相沉積、原子層沉積、電鍍（electro-plating）或其他合適的方法形成閘極電極層84。閘極電極層也沉積於層間介電層70的上表面之上。接著，利用如化學機械研磨來平坦化形成於層間介電層70之上的閘極介電層與閘極電極層，直到露出層間介電層70的頂表面。在一些實施例中，平坦化操作步驟之後，凹蝕閘極電極層84，且於凹蝕的閘極電極層84之上形成蓋絕緣層（未繪示）。蓋絕緣層包括一或多層如氮化矽的氮化矽基材料。可沉積絕緣材料並接著進行平坦化操作步驟而形成蓋絕緣層。
在本發明的某些實施例中，一或多層功函數調整層（未繪示）插入於閘極介電層82與閘極電極層84之間。功函數調整層由導電材料形成，導電材料如單一層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或是兩種或多種前述材料的多層。對於n通道場效電晶體，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi與TaSi其中一或多種作為功函數調整層，且對於p通道場效電晶體，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC與Co其中一或多種作為功函數調整層。可利用原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍（e-beam evaporation）或其他合適的製程形成功函數調整層。再者，可個別形成n通道場效電晶體與p通道場效電晶體的功函數調整層，n通道場效電晶體與p通道場效電晶體可使用不同的金屬層。
接著，利用乾式蝕刻於層間介電層70中形成接觸孔（contact hole）以露出源極∕汲極磊晶層50的上部。在一些實施例中，於源極∕汲極磊晶層50之上形成矽化物層。矽化物層包括一或多種的WSi、CoSi、NiSi、TiSi、MoSi與TaSi。接著，如第1A至1D圖所示，於接觸孔中形成導電接觸層72。導電接觸層72包括一或多種的Co、Ni、W、Ti、Ta、Cu、Al、TiN與TaN。再者，於導電接觸層72上形成導電接觸插塞75。導電接觸插塞75包括一或多種的Co、Ni、W、Ti、Ta、Cu、Al、TiN與TaN。
應注意在前述的實施例中，n型全繞式閘極場效電晶體的製程與p型全繞式閘極場效電晶體的製程順序是可互換的。例如，在前述實施例中，先形成n型全繞式閘極場效電晶體的內間隔物35，再接著形成p型全繞式閘極場效電晶體的內間隔物65。在其他實施例中，先形成p型全繞式閘極場效電晶體的內間隔物65，再接著形成n型全繞式閘極場效電晶體的內間隔物35。
如前文所述，p型全繞式閘極場效電晶體中的一或多層第一半導體層20具有調變的Ge濃度。
應理解全繞式閘極場效電晶體將經過進一步的互補式金屬氧化物半導體製程以形成各種部件如接觸件∕導孔（vias）、內連線金屬層、介電層、鈍化層（passivation layer）等。
在一些實施例中，同時形成n型場效電晶體的內間隔物35與p型場效電晶體的內間隔物65。
第21圖根據本發明的另一實施例繪示出第一半導體層的組成變化（輪廓）。在一些實施例中，取決於橫向蝕刻第一半導體層20（參照第8A圖）使用的蝕刻劑及∕或第二半導體層25的材料（例如，III-V族半導體），Ge濃度可與第5C或5D圖所示的Ge濃度相反。在一些實施例中，如第21圖所示，Ge濃度具有實質上恆定的部分，實質上恆定的部分具有濃度X4%，且Ge濃度在邊緣（與第二半導體層25之間的界面）減少至X3%。在一些實施例中，Ge濃度呈線性減少，且在其他實施例中，Ge濃度逐漸地減少（非線性）。在一些實施例中，濃度X3介於約15%至約35%之間，且在其他實施例中介於約20%至約30%之間。在一些實施例中，濃度X4介於約25%至約50%之間，且在其他實施例中介於約30%至約40%之間。在一些實施例中，恆定部分的厚度是一層第一半導體層總厚度的約20%至約60%之間。
本文所述的各種實施例或範圍相較於現有技術提供許多優點。例如，在本揭露中，全繞式閘極場效電晶體中於金屬閘極電極與源極∕汲極磊晶層之間提供具有彎曲形狀的內間隔物。可利用第一半導體層（犧牲半導體層）中調變的Ge濃度來控制彎曲的形狀。本文所揭示的方法利用濕式蝕刻更均勻地形成內間隔物。再者，因為內間隔物具有自我限制的蝕刻停止特性，可較為精準地控制閘極形成製程。可利用前述實施例更精準地控制內間隔物的厚度、形狀及∕或位置，且因此可控制源極∕汲極與閘極周圍的電容。
將能理解本文討論的所有優點並不是皆為必要的，對於所有實施例或範例不需要特定的優點，且其他實施例或範例可提供不同的優點。
根據本發明的一態樣，在半導體裝置的製造方法中，形成鰭片結構，其中第一半導體層與第二半導體層交替堆疊於鰭片結構中。於鰭片結構之上形成犧牲閘極結構。蝕刻鰭片結構沒有被犧牲閘極結構覆蓋的源極∕汲極區以形成源極∕汲極空間。經由源極∕汲極空間橫向蝕刻第一半導體層。於被蝕刻的第一半導體層的末端各形成內間隔物，內間隔物由介電材料所形成。第一半導體層的至少其中一層具有沿著第一半導體層與第二半導體層的堆疊方向改變的組成。在一或多個前述或以下實施例中，第一半導體層至少其中一層的橫端具有彎曲形狀。在一或多個前述或以下實施例中，利用濕式蝕刻橫向地蝕刻第一半導體層。在一或多個前述或以下實施例中，濕式蝕刻包括重複的濕式蝕刻步驟並接著進行H2 O清洗步驟，重複的濕式蝕刻步驟使用H2 O2 、CH3 COOH與HF的混合溶液。在一或多個前述或以下實施例中，於源極∕汲極空間形成介電層並蝕刻介電層，以於被蝕刻的第一半導體層的末端各保留內間隔物而形成內間隔物。在一或多個前述或以下實施例中，在橫向地蝕刻第一半導體的步驟之前，於犧牲閘極結構的側面形成側壁間隔物，且側壁間隔物是由與內間隔物不同的材料所形成。在一或多個前述或以下實施例中，內間隔物包括氮化矽與氧化矽的至少其中一種。在一或多個前述或以下實施例中，內間隔物包括SiOC、SiOCN與SiCN的至少其中一種。在一或多個前述或以下實施例中，在蝕刻鰭片結構的源極∕汲極區的步驟中，鰭片結構的源極∕汲極區的第一半導體層與第二半導體層被蝕刻。在一或多個前述或以下實施例中，在蝕刻鰭片結構的源極∕汲極區的步驟中，鰭片結構的源極∕汲極區的第一半導體層被選擇性地蝕刻以保留第二半導體層。在一或多個前述或以下實施例中，形成該源極∕汲極磊晶層之後：移除犧牲閘極結構以露出一部分的鰭片結構；從露出的鰭片結構移除第一半導體層以形成包括第二半導體的通道層；以及於通道層周圍形成閘極介電層與閘極電極層。內間隔物與閘極介電層將閘極電極層與源極∕汲極磊晶層隔離。在一或多個前述或以下實施例中，第一半導體層由SiGe所形成，且第二半導體層由Si所形成。在一或多個前述或以下實施例中，在第一半導體層的至少其中一層中，在中心區的Ge濃度沿著堆疊方向小於在邊緣區的Ge濃度。
根據本發明的另一態樣，在半導體裝置的製造方法中，形成第一鰭片結構與第二鰭片結構，其中第一半導體層與第二半導體層交替堆疊於各個第一鰭片結構與第二鰭片結構中。於第一鰭片結構之上形成第一犧牲閘極結構，且於第二鰭片結構之上形成第二犧牲閘極結構。當具有第二犧牲閘極結構的第二鰭片結構被保護時：蝕刻第一鰭片結構沒有被第一犧牲閘極結構覆蓋的源極∕汲極區以形成第一源極∕汲極空間；橫向蝕刻第一源極∕汲極空間中的第一半導體層；於被蝕刻的第一半導體層的末端各形成第一內間隔物，第一內間隔物由介電材料所形成；以及於第一源極∕汲極空間中形成第一源極∕汲極磊晶層以形成第一結構。當第一結構被保護時：蝕刻第二鰭片結構的源極∕汲極區中沒有被第二犧牲閘極結構覆蓋的第二半導體層以形成第二源極∕汲極空間；經由第二源極∕汲極空間橫向蝕刻第二半導體層；於被蝕刻的第二半導體層的末端各形成第二內間隔物層，第二內間隔物由介電材料所形成；以及於第二源極∕汲極空間中形成第二源極∕汲極磊晶層以形成第二結構。第一半導體層的至少其中一層具有沿著第一半導體層與第二半導體層的堆疊方向改變的組成。在一或多個前述或以下實施例中，在蝕刻第二鰭片結構的源極∕汲極區中第二半導體層的步驟中，選擇性地蝕刻第二半導體層以保留第一半導體層，且第二源極∕汲極磊晶層包繞第一半導體層。在一或多個前述或以下實施例中，第一半導體層由SiGe所形成，第二半導體層由Si所形成，且在第一半導體層的至少其中一層中，在中心區的Ge濃度沿著堆疊方向小於在邊緣區的Ge濃度。在一或多個前述或以下實施例中，在中心區的Ge濃度與在邊緣區的Ge濃度的比值等於或大於0.2且小於1.0。在一或多個前述或以下實施例中，在中心區的Ge濃度介於15%至35%之間，且在邊緣區的Ge濃度介於25%至50%之間。在一或多個前述或以下實施例中，第一半導體層由SiGe所形成，第二半導體層由Si所形成，且在第一半導體層的至少其中一層中，Ge濃度具有兩個峰值且在兩個峰值之間具有參考Ge濃度區。在一或多個前述或以下實施例中，兩個峰值之間的Ge濃度（Gp）以及在參考Ge濃度區的濃度（Gr）滿足1.3xGr≦Gp≦1.7xGr。
根據本發明的一態樣，半導體裝置包括：半導體線或半導體片，沿著基板上表面的法線方向設置於基板之上；源極∕汲極磊晶層，接觸半導體線或半導體片；閘極介電層，包繞且設置於半導體線或半導體片的各個通道區上；閘極電極層，設置於閘極介電層上且包繞各個通道區；以及絕緣間隔物，設置於分別由鄰近的半導體線或半導體片、閘極電極層與源極∕汲極磊晶層所定義的區域中，通道區由SiGe所形成且Ge濃度沿著法線方向改變。在一或多個前述或以下實施例中，絕緣間隔物接觸源極∕汲極磊晶層。在一或多個前述或以下實施例中，半導體裝置更包括設置於閘極電極層側面上的側壁間隔物。側壁間隔物是由與絕緣間隔物不同的材料所形成。在一或多個前述或以下實施例中，絕緣間隔物包括氮化矽或氧化矽至少其中一種。在一或多個前述或以下實施例中，絕緣間隔物包括SiOC、SiOCN與SiCN至少其中一種。在一或多個前述或以下實施例中，源極∕汲極磊晶層接觸半導體線的橫端面。在一或多個前述或以下實施例中，半導體線或半導體片由SiGe所形成。在一或多個前述或以下實施例中，源極∕汲極磊晶層包繞半導體線的端部。
根據本發明的另一態樣，半導體裝置包括：設置於基板之上的半導體線或半導體片；接觸半導體線或半導體片的源極∕汲極磊晶層；包繞且設置於半導體線或半導體片的各個通道區上的閘極介電層；設置於閘極介電層上且包繞各個通道區的閘極電極層；以及設置於空間中的絕緣間隔物。鄰近的半導體線、閘極介電層與源極∕汲極區定義出上述空間。在一或多個前述或以下實施例中，絕緣間隔物各具有彎曲的末端，且絕緣間隔物的至少其中一者設置於半導體線或半導體片最上層的其中一者之上。在一或多個前述或以下實施例中，半導體線或半導體片由SiGe所形成且Ge濃度沿著垂直方向改變。在一或多個前述或以下實施例中，半導體裝置更包括設置於閘極電極層側面上的側壁間隔物。側壁間隔物是由與絕緣間隔物不同的材料所形成。在一或多個前述或以下實施例中，絕緣間隔物包括SiOC、SiOCN與SiCN至少其中一種。在一或多個前述或以下實施例中，源極∕汲極磊晶層接觸半導體線的橫端面。
根據本發明的另一態樣，半導體裝置包括：設置於基板之上的半導體線或半導體片；接觸半導體線或半導體片的源極∕汲極磊晶層；包繞且設置於半導體線的各個通道區上的閘極介電層；設置於閘極介電層上且包繞各個通道區的閘極電極層；以及設置於空間中的絕緣間隔物，鄰近的半導體線、閘極電極層與源極∕汲極區定義出上述空間。絕緣間隔物各具有彎曲的末端剖面，且源極∕汲極磊晶層包繞半導體線的端部。在一或多個前述或以下實施例中，半導體線或半導體片由SiGe所形成且Ge濃度沿著垂直方向改變。在一或多個前述或以下實施例中，絕緣間隔物接觸源極∕汲極磊晶層。在一或多個前述或以下實施例中，絕緣間隔物包括SiOC、SiOCN與SiCN至少其中一種。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
10:基板 11, 29:鰭片結構 15:隔離絕緣層 20:第一半導體層、半導體片、半導體線、通道層 21,51:源極/汲極空間 22,52:空腔 25:第二半導體層、半導體片、半導體線、通道層 30:第一絕緣層 35,65:內間隔物 40:側壁間隔物 41:犧牲閘極介電層 42:犧牲閘極電極層 43:墊氮化矽層 44:氧化矽遮罩層 45:第一覆蓋層 47:第二覆蓋層 49:犧牲閘極結構 50,55:源極/汲極磊晶層 60:第二絕緣層 70:層間介電層 72:導電接觸層 75:導電插塞 81:界面介電層 82:閘極介電層 84:閘極電極層 101,103,111:保護層 A1,A2,S1-1,S1-2,S2,S3-1,S3-2:區域 D11,D12,D13,D14,D15:距離 D21,D22:深度、橫向蝕刻量 G1,G2,Gp,Gr:Ge濃度 X1,X2,X3,X4:濃度 Y1-Y1,Y2-Y2,Y3-Y3:線段
以下實施方式與所附圖式一併閱讀較容易理解本發明實施例。應強調的是，依據在業界的標準做法，各種部件並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小各種部件的尺寸，以清楚地表現出本發明實施例的特徵。 第1A至1E圖根據本發明的一實施例繪示出半導體場效電晶體裝置的各種示意圖。第1A圖是沿著X方向（源極-汲極方向）的剖面圖，第1B圖是對應至第1A圖Y1-Y1的剖面圖，第1C圖是對應至第1A圖Y2-Y2的剖面圖，且第1D圖是對應至第1A圖Y3-Y3的剖面圖。第1E圖繪示出第1A圖所示的區域A1的放大圖。 第2A至2D圖根據本發明的一實施例繪示出半導體場效電晶體裝置的各種示意圖。第2A圖是沿著X方向（源極-汲極方向）的剖面圖，第2B圖是對應至第2A圖Y1-Y1的剖面圖，第2C圖是對應至第2A圖Y2-Y2的剖面圖，且第2D圖是對應至第2A圖Y3-Y3的剖面圖。 第3A至3D圖根據本發明的一實施例繪示出半導體場效電晶體裝置的各種示意圖。第3A圖是沿著X方向（源極-汲極方向）的剖面圖，第3B圖是對應至第3A圖Y1-Y1的剖面圖，第3C圖是對應至第3A圖Y2-Y2的剖面圖，且第3D圖是對應至第3A圖Y3-Y3的剖面圖。 第4A至4D圖根據本發明的一實施例繪示出半導體場效電晶體裝置的各種示意圖。第4A圖是沿著X方向（源極-汲極方向）的剖面圖，第4B圖是對應至第4A圖Y1-Y1的剖面圖，第4C圖是對應至第4A圖Y2-Y2的剖面圖，且第4D圖是對應至第4A圖Y3-Y3的剖面圖。 第5A至5E圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第5B、5C、5D與5E圖繪示出第一半導體層的組成變化（輪廓）。 第5F圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。 第6A與6B圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。 第7A與7B圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第7A圖繪示出n型全繞式閘極場效電晶體的剖面圖，且第7B圖繪示出p型全繞式閘極場效電晶體的剖面圖。 第8A至8C圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第8A圖繪示出n型全繞式閘極場效電晶體的剖面圖，且第8B圖繪示出p型全繞式閘極場效電晶體的剖面圖。第8C圖是第8A圖的區域A2的放大圖。 第9A與9B圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第9A圖繪示出n型全繞式閘極場效電晶體的剖面圖，且第9B圖繪示出p型全繞式閘極場效電晶體的剖面圖。 第10A與10B圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第10A圖繪示出n型全繞式閘極場效電晶體的剖面圖，且第10B圖繪示出p型全繞式閘極場效電晶體的剖面圖。 第11A與11B圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第11A圖繪示出n型全繞式閘極場效電晶體的剖面圖，且第11B圖繪示出p型全繞式閘極場效電晶體的剖面圖。 第12A與12B圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第12A圖繪示出n型全繞式閘極場效電晶體的剖面圖，且第12B圖繪示出p型全繞式閘極場效電晶體的剖面圖。 第13A與13B圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第13A圖繪示出n型全繞式閘極場效電晶體的剖面圖，且第13B圖繪示出p型全繞式閘極場效電晶體的剖面圖。 第14A與14B圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第14A圖繪示出n型全繞式閘極場效電晶體的剖面圖，且第14B圖繪示出p型全繞式閘極場效電晶體的剖面圖。 第15A與15B圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第15A圖繪示出n型全繞式閘極場效電晶體的剖面圖，且第15B圖繪示出p型全繞式閘極場效電晶體的剖面圖。 第16A與16B圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第16A圖繪示出n型全繞式閘極場效電晶體的剖面圖，且第16B圖繪示出p型全繞式閘極場效電晶體的剖面圖。 第17A與17B圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第17A圖繪示出n型全繞式閘極場效電晶體的剖面圖，且第17B圖繪示出p型全繞式閘極場效電晶體的剖面圖。 第18A與18B圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第18A圖繪示出n型全繞式閘極場效電晶體的剖面圖，且第18B圖繪示出p型全繞式閘極場效電晶體的剖面圖。 第19A與19B圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第19A圖繪示出n型全繞式閘極場效電晶體的剖面圖，且第19B圖繪示出p型全繞式閘極場效電晶體的剖面圖。 第20A與20B圖根據本發明的一實施例繪示出製造半導體全繞式閘極場效電晶體裝置各個階段的其中一個階段。第20A圖繪示出n型全繞式閘極場效電晶體的剖面圖，且第20B圖繪示出p型全繞式閘極場效電晶體的剖面圖。 第21圖根據本發明的另一實施例繪示出第一半導體層的組成變化（輪廓）。
10:基板
25:第二半導體層、半導體片、半導體線
35:內間隔物
40:側壁間隔物
50:源極/汲極磊晶層
70:層間介電層
72:導電接觸層
75:導電插塞
82:閘極介電層
84:閘極電極層
A1:區域
Y1-Y1,Y2-Y2,Y3-Y3:線段

Claims (15)

  1. 一種半導體裝置的製造方法，包括：形成一鰭片結構，其中多個第一半導體層與多個第二半導體層交替堆疊於該鰭片結構中；於該鰭片結構之上形成一犧牲閘極結構；蝕刻該鰭片結構沒有被該犧牲閘極結構覆蓋的一源極/汲極區，以形成一源極/汲極空間；經由該源極/汲極空間橫向蝕刻該些第一半導體層；於該些被蝕刻的第一半導體層的末端各形成一內間隔物，該內間隔物由一介電材料所形成，其中該內間隔物的一側表面在一方向上與該些第二半導體層的側表面分隔，該方向垂直於該些第一半導體層及該些第二半導體層的一堆疊方向；以及於該源極/汲極空間中形成一源極/汲極磊晶層，以覆蓋該內間隔物，其中該些第一半導體層的至少其中一層具有沿著該些第一半導體層與該些第二半導體層的該堆疊方向改變的組成。
  2. 如請求項1所述之半導體裝置的製造方法，其中該些第一半導體層的該至少其中一層的橫端具有一彎曲(curved)形狀。
  3. 如請求項1所述之半導體裝置的製造方法，其中利用濕式蝕刻橫向地蝕刻該些第一半導體層。
  4. 如請求項3所述之半導體裝置的製造方法，其中該濕式蝕刻包括重複的濕式蝕刻步驟並接著進行H2O清洗步驟，該些重複的濕式蝕刻步驟使用H2O2、CH3COOH與HF的一混合溶液。
  5. 如請求項1至4中任一項所述之半導體裝置的製造方法，更包括在橫向地蝕刻該些第一半導體的步驟之前，於該犧牲閘極結構的多個側面形成多個側壁間隔物，其中該些側壁間隔物是由與該內間隔物不同的材料所形成。
  6. 如請求項1至4中任一項所述之半導體裝置的製造方法，其中在蝕刻該鰭片結構的該源極/汲極區的步驟中，該鰭片結構的該源極/汲極區的該些第一半導體層與該些第二半導體層被蝕刻。
  7. 如請求項1至4中任一項所述之半導體裝置的製造方法，其中在蝕刻該鰭片結構的該源極/汲極區的步驟中，該鰭片結構的該源極/汲極區的該些第一半導體層被選擇性地蝕刻，以保留該些第二半導體層。
  8. 如請求項1至4中任一項所述之半導體裝置的製造方法，更包括在形成該源極/汲極磊晶層之後：移除該犧牲閘極結構，以露出一部分的該鰭片結構；從該露出的鰭片結構移除該些第一半導體層，以形成包括該些第二半導體的多個通道層；以及於該些通道層周圍形成一閘極介電層與一閘極電極層，其中該內間隔物與該閘極介電層將該閘極電極層與該源極/汲極磊晶層隔離。
  9. 一種半導體裝置的製造方法，包括：形成一第一鰭片結構與一第二鰭片結構，其中多個第一半導體層與多個第二半導體層交替堆疊於各個該第一鰭片結構與該第二鰭片結構中；於該第一鰭片結構之上形成一第一犧牲閘極結構，且於該第二鰭片結構之上形成一第二犧牲閘極結構； 當具有該第二犧牲閘極結構的該第二鰭片結構被保護時，蝕刻該第一鰭片結構沒有被該第一犧牲閘極結構覆蓋的一源極/汲極區，以形成一第一源極/汲極空間；橫向蝕刻該第一源極/汲極空間中的該些第一半導體層；於該些被蝕刻的第一半導體層的末端各形成一第一內間隔物，該第一內間隔物由一介電材料所形成；以及於該第一源極/汲極空間中形成一第一源極/汲極磊晶層，以形成一第一結構；當該第一結構被保護時，蝕刻該第二鰭片結構的一源極/汲極區中沒有被該第二犧牲閘極結構覆蓋的該些第二半導體層，以形成一第二源極/汲極空間；經由該第二源極/汲極空間橫向蝕刻該些第二半導體層；於該些被蝕刻的第二半導體層的末端各形成一第二內間隔物，該第二內間隔物由一介電材料所形成；以及於該第二源極/汲極空間中形成一第二源極/汲極磊晶層，以形成一第二結構，其中：該些第一半導體層的至少其中一層具有沿著該些第一半導體層與該些第二半導體層的一堆疊方向改變的組成；以及該第一內間隔物的一側表面在與該堆疊方向垂直的一方向上與該些第二半導體層的側表面分隔。
  10. 如請求項9所述之半導體裝置的製造方法，其中：在蝕刻該第二鰭片結構的該源極/汲極區中該些第二半導體層的步驟中，選擇性地蝕刻該些第二半導體層以保留該些第一半導體層，以及 該第二源極/汲極磊晶層包繞該些第一半導體層。
  11. 如請求項9或10所述之半導體裝置的製造方法，其中：該些第一半導體層由SiGe所形成，該些第二半導體層由Si所形成，以及在該些第一半導體層的該至少其中一層中，在中心區的Ge濃度沿著該堆疊方向小於在邊緣區的Ge濃度。
  12. 如請求項11所述之半導體裝置的製造方法，其中在中心區的Ge濃度與在邊緣區的Ge濃度的比值等於或大於0.2且小於1.0。
  13. 如請求項9或10所述之半導體裝置的製造方法，其中：該些第一半導體層由SiGe所形成，該些第二半導體層由Si所形成，以及在該些第一半導體層的該至少其中一層中，Ge濃度具有兩個峰值且在該兩個峰值之間具有一參考Ge濃度區。
  14. 如請求項13所述之半導體裝置的製造方法，其中在該兩個峰值之間的Ge濃度(Gp)以及在該參考Ge濃度區的濃度(Gr)滿足1.3xGr≦Gp≦1.7xGr。
  15. 一種半導體裝置，包括：多個半導體線(wire)或多個半導體片(sheet)，沿著一基板的一上表面的一法線方向設置於該基板之上；一源極/汲極磊晶層，接觸該些半導體線或該些半導體片；一閘極介電層，包繞且設置於該些半導體線或該些半導體片的各個通道區上； 一閘極電極層，設置於該閘極介電層上且包繞各個通道區；以及多個絕緣間隔物，設置於分別由鄰近的該些半導體線或該些半導體片、該閘極電極層與該源極/汲極磊晶層所定義的多個區域中，其中該通道區由SiGe所形成且Ge濃度沿著該法線方向改變，且其中該些絕緣間隔物的側表面在與該法線方向的一方向上與該些通道區的側表面分隔。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11367784B2 (en) * 2020-06-15 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
KR102890536B1 (ko) * 2021-12-28 2025-11-27 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US20240421228A1 (en) * 2023-06-14 2024-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Noise transistor
KR20250024164A (ko) * 2023-08-11 2025-02-18 삼성전자주식회사 반도체 소자

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180301531A1 (en) * 2017-04-13 2018-10-18 Globalfoundries Inc. Nanosheet transistor with uniform effective gate length
TW201914950A (zh) * 2017-09-13 2019-04-16 美商格芯（美國）集成電路科技有限公司 具有改進的內間隔件的奈米片電晶體
TWI657490B (zh) * 2017-07-27 2019-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. 形成半導體元件結構的方法
TW201917780A (zh) * 2017-10-30 2019-05-01 台灣積體電路製造股份有限公司 半導體裝置的製造方法
US20190221483A1 (en) * 2018-01-12 2019-07-18 Globalfoundries Inc. Single work function enablement for silicon nanowire device
US20190341469A1 (en) * 2017-11-15 2019-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9881993B2 (en) 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9786774B2 (en) 2014-06-27 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate of gate-all-around transistor
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9520466B2 (en) 2015-03-16 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate-all-around field effect transistors and methods of forming same
US9853101B2 (en) 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102471539B1 (ko) * 2017-12-27 2022-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10886182B2 (en) * 2018-07-31 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11316046B2 (en) * 2020-02-27 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11393898B2 (en) * 2020-02-27 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11367784B2 (en) * 2020-06-15 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180301531A1 (en) * 2017-04-13 2018-10-18 Globalfoundries Inc. Nanosheet transistor with uniform effective gate length
TWI657490B (zh) * 2017-07-27 2019-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. 形成半導體元件結構的方法
TW201914950A (zh) * 2017-09-13 2019-04-16 美商格芯（美國）集成電路科技有限公司 具有改進的內間隔件的奈米片電晶體
TW201917780A (zh) * 2017-10-30 2019-05-01 台灣積體電路製造股份有限公司 半導體裝置的製造方法
US20190341469A1 (en) * 2017-11-15 2019-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US20190221483A1 (en) * 2018-01-12 2019-07-18 Globalfoundries Inc. Single work function enablement for silicon nanowire device

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