[go: up one dir, main page]

TWI763375B - 記憶體裝置與其製造方法 - Google Patents

記憶體裝置與其製造方法 Download PDF

Info

Publication number
TWI763375B
TWI763375B TW110109273A TW110109273A TWI763375B TW I763375 B TWI763375 B TW I763375B TW 110109273 A TW110109273 A TW 110109273A TW 110109273 A TW110109273 A TW 110109273A TW I763375 B TWI763375 B TW I763375B
Authority
TW
Taiwan
Prior art keywords
layer
conductive
word line
memory
line
Prior art date
Application number
TW110109273A
Other languages
English (en)
Other versions
TW202201739A (zh
Inventor
王聖禎
李凱璿
游佳達
漢中 賈
世海 楊
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202201739A publication Critical patent/TW202201739A/zh
Application granted granted Critical
Publication of TWI763375B publication Critical patent/TWI763375B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0415—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having ferroelectric gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/701—IGFETs having ferroelectric gate insulators, e.g. ferroelectric FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10P14/3434—
    • H10W10/021—
    • H10W10/20—
    • H10W20/056—
    • H10W20/072—
    • H10W20/081—
    • H10W20/42—
    • H10W20/48—
    • H10W20/46—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種記憶體裝置包括：第一電晶體，位於半導體基底之 上，其中第一電晶體包括在半導體基底之上延伸的第一字元線；第二電晶體，位於半導體基底之上，其中第二電晶體包括在第一字元線之上延伸的第二字元線；第一空氣隙，在第一字元線與第二字元線之間延伸；記憶體膜，沿著第一字元線及第二字元線延伸並接觸第一字元線及第二字元線；通道層，沿著記憶體膜延伸；源極線，沿著通道層延伸，其中記憶體膜位於源極線與第一字元線之間；位元線，沿著通道層延伸，其中記憶體膜位於位元線與第一字元線之間；以及隔離區，位於源極線與位元線之間。

Description

記憶體裝置與其製造方法
本發明實施例涉及一種記憶體裝置與其製造方法。
半導體記憶體用於電子應用(舉例而言包括收音機、電視、手機及個人計算裝置)的積體電路中。半導體記憶體包括兩大類別。一個類別是揮發性記憶體；另一類別是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(random access memory，RAM)，隨機存取記憶體可被進一步劃分成兩個子類別：靜態隨機存取記憶體(static random access memory，SRAM)及動態隨機存取記憶體(dynamic random access memory，DRAM)。由於SRAM及DRAM在斷電時將丟失其所儲存的資訊，因此SRAM及DRAM二者皆是揮發性的。
另一方面，非揮發性記憶體可保持儲存於其上的資料。一種類型的非揮發性半導體記憶體是鐵電隨機存取記憶體(Ferroelectric random access memory，FeRAM或FRAM)。FeRAM的優點包括其寫入/讀取速度快且尺寸小。
本發明實施例涉及一種記憶體裝置，所述記憶體裝置包括半導體基底、第一電晶體、第二電晶體、第一空氣隙、記憶體膜、通道層、源極線、位元線以及隔離區。所述第一電晶體位於所述半導體基底之上，其中所述第一電晶體包括在所述半導體基底之上延伸的第一字元線。所述第二電晶體位於所述半導體基底之上，其中所述第二電晶體包括在所述第一字元線之上延伸的第二字元線。所述第一空氣隙在所述第一字元線與所述第二字元線之間延伸。所述記憶體膜沿著所述第一字元線及所述第二字元線延伸，其中所述記憶體膜接觸所述第一字元線及所述第二字元線。所述通道層沿著所述記憶體膜延伸。所述源極線沿著所述通道層延伸，其中所述記憶體膜位於所述源極線與所述第一字元線之間。所述位元線沿著所述通道層延伸，其中所述記憶體膜位於所述位元線與所述第一字元線之間。所述隔離區位於所述源極線與所述位元線之間。
本發明實施例涉及一種記憶體裝置，所述記憶體裝置包括半導體基底、第一記憶胞、源極線、位元線以及第一介電材料。所述第一記憶胞位於所述半導體基底之上，所述第一記憶胞包括第一電晶體，其中所述第一電晶體包括：第一閘極電極，包括第一字元線的一部分，其中所述第一閘極電極的底表面被第一空氣隙暴露出，其中所述第一閘極電極的頂表面被第二空氣隙暴露 出；鐵電材料的第一部分，其中所述鐵電材料的所述第一部分位於所述第一閘極電極的側壁上；以及第一通道區，位於所述鐵電材料的所述第一部分的側壁上。所述源極線的第一部分為所述第一電晶體提供第一源極/汲極電極。所述位元線的第一部分為所述第一電晶體提供第二源極/汲極電極。所述第一介電材料將所述源極線與所述位元線隔開。
本發明實施例涉及一種記憶體裝置的方法，包括：沈積導電材料與犧牲材料的多個交替層以形成多層堆疊，所述多層堆疊包括多個導電材料層及多個犧牲材料層；沿著所述多層堆疊的側壁沈積記憶體膜；在所述記憶體膜之上沈積氧化物半導體層；在所述多層堆疊之上形成金屬間介電層；在所述金屬間介電層中圖案化出多個溝渠，其中所述多個溝渠中的每一溝渠暴露出所述多個犧牲材料層中的相應的犧牲材料層；透過所述多個溝渠執行蝕刻製程以移除所述多個犧牲材料層，其中移除所述多個犧牲材料層會形成位於所述多個導電材料層中的多個導電材料層之間的多個空氣隙；以及在所述多個溝渠中沈積介電材料，其中所述介電材料將所述多個空氣隙密封。
31C-31C’:線
50:基底
52、52A、52B、52C:犧牲層
54、54A、54B、54C、54D:導電層
56、82:光阻
58:多層堆疊
60、62、64:區域
61:開口
68:階梯結構
70:金屬間介電層
72、106、108、116、116A、116B、116C:導電線
74:絕緣層
80:硬罩幕
86、88、120、130:溝渠
90:記憶體膜
92:氧化物半導體層
98、102:介電材料
104:導電材料
110:接觸件/導電接觸件
112、114:導電接觸件
118:導電通孔
132:空氣隙/第一空氣隙/第二空氣隙
134:密封材料
140:密封件
200:記憶體陣列
202:記憶胞
203:閘極介電層
204:電晶體
205:閘極電極
206:源極/汲極區
207:箭頭
208:閘極間隔件
210:第一層間介電質
212:第二層間介電質
214:源極/汲極接觸件
216:閘極接觸件
220:內連結構
222:導電特徵
224:介電層
B-B’、C-C’、D-D’:參考橫截面
H0、H1、H2、H3、H4、H5:高度
L1、L3、L5:長度
L2:距離
L4:距離
T0:厚度
W1:寬度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特 徵的尺寸。
圖1A、圖1B及圖1C示出根據一些實施例的記憶體陣列的透視圖、電路圖及俯視圖。
圖2、圖3A、圖3B、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14A、圖14B、圖15、圖16、圖17A、圖17B、圖18、圖19A、圖19B、圖20A、圖20B、圖20C、圖21、圖22、圖23A、圖23B、圖23C、圖24A、圖24B、圖24C、圖25A、圖25B、圖25C、圖26A、圖26B、圖27、圖28、圖29、圖30、圖31A、圖31B、圖31C及圖31D示出根據一些實施例的製造記憶體陣列中的中間步驟的各種不同視圖。
圖32、圖33及圖34示出根據一些實施例的製造記憶體陣列中的中間步驟的剖視圖。
圖35A、圖35B及圖35C示出根據一些實施例的製造記憶體陣列中的中間步驟的平面圖。
以下揭露提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可 能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
各種實施例提供一種具有多個垂直堆疊的記憶胞(memory cell，或稱記憶體單元)的三維(three-dimensional，3D)記憶體陣列。每一記憶胞包括電晶體，所述電晶體具有用作閘極電極的字元線(word line)區、用作第一源極/汲極電極的位元線(bit line)區及用作第二源極/汲極電極的源極線(source line)區。每一電晶體更包括絕緣記憶體膜(例如，作為閘極介電質)及氧化物半導體(oxide semiconductor，OS)通道區。在一些實施例中，相鄰字元線之間的隔離區被形成為空氣隙(air gap)。藉由使用空氣隙將字元線隔開，可減小字元線之間的電容。舉例而言，可藉由首先在字元線之間形成犧牲材料且然後使用一或多個蝕刻製程移除犧牲材料來形成空氣隙。可沈積材料來密封空氣隙的端部， 以保護空氣隙並提供附加的結構支撐。以此種方式在字元線之間形成空氣隙可減少寄生效應(例如字元線之間的寄生電容)，此可達成電晶體的高頻操作、改善的裝置效能及改善的裝置效率。
圖1A、圖1B及圖1C示出根據一些實施例的記憶體陣列的實例。圖1A以三維視圖示出記憶體陣列200的一部分的實例；圖1B示出記憶體陣列200的電路圖；且圖1C示出根據一些實施例的記憶體陣列200的俯視圖(例如，平面圖)。記憶體陣列200包括多個記憶胞202，所述多個記憶胞202可排列成列(row)與行(column)的柵格(grid)。記憶胞202可進一步垂直地堆疊以提供三維記憶體陣列，進而增大裝置密度。記憶體陣列200可設置於半導體晶粒的後段製程(back end of line，BEOL)中。舉例而言，記憶體陣列可設置於半導體晶粒的內連層中，例如設置於形成於半導體基底上的一或多個主動裝置(例如，電晶體等)上方。
在一些實施例中，記憶體陣列200是非揮發性記憶體陣列，例如或非(NOR)記憶體陣列等。每一記憶胞202可包括具有作為閘極介電質的絕緣記憶體膜90的電晶體204。在一些實施例中，電晶體204可為薄膜電晶體(thin film transistor，TFT)。在一些實施例中，每一電晶體204的閘極電性耦合至相應的字元線(例如，導電線72)，每一電晶體204的第一源極/汲極區電性耦合至相應的位元線(例如，導電線106)，且每一電晶體204的第二源極/汲極區電性耦合至相應的源極線(例如，導電線108)， 所述源極線將第二源極/汲極區電性耦合至接地(ground)。記憶體陣列200的同一水平列中的記憶胞202可共享字元線(例如，導電線72)，而記憶體陣列200的同一垂直行中的記憶胞202可共享共用源極線(例如，導電線108)及共用位元線(例如，導電線106)。
記憶體陣列200包括多條垂直堆疊的導電線72(例如，字元線)，其中在導電線72中的相鄰的導電線72之間設置有空氣隙132。導電線72在與下伏基底(未在圖1A及圖1B中單獨示出)的主表面平行的方向上延伸。導電線72可具有階梯(或台階)配置(staircase configuration)，使得下部的導電線72長於上部的導電線72且在側向上延伸超過上部的導電線72的端點。舉例而言，如圖1A中所示，導電線72的多個堆疊層被示出為最頂部導電線72是最短的且最底部導電線72是最長的。導電線72的相應的長度可在朝向下伏基底的方向上增大。以此種方式，可自記憶體陣列200上方觸及導電線72中的每一者的一部分，且可製成多個導電接觸件，其接觸至導電線72中的每一者的被暴露出的部分(參見例如圖31A至圖31D)。每一空氣隙132可在一端或兩端處被由介電材料形成的密封件140密封。
記憶體陣列200更包括多條導電線106(例如，位元線)及多條導電線108(例如，源極線)。導電線106及導電線108可各自在與導電線72垂直的方向上延伸。在導電線106及導電線108中的相鄰的導電線106與導電線108之間設置有介電材料98且介 電材料98將所述相鄰的導電線106與導電線108隔離開。多對的導電線106及導電線108與相交的導電線72一起界定每一記憶胞202的邊界，並且在相鄰的導電線106及導電線108對之間設置有介電材料102且介電材料102將所述的多對中的相鄰的導電線106及導電線108隔離開。在一些實施例中，導電線108電性耦合至接地。儘管圖1A示出導電線106相對於導電線108的特定放置，然而應理解，在其他實施例中可對導電線106及導電線108的放置進行翻轉。
如上所述，記憶體陣列200亦可包括氧化物半導體(oxide semiconductor，OS)層92。氧化物半導體層92可為具有多個記憶胞202的電晶體204提供通道區。舉例而言，當藉由對應的導電線72施加適當的電壓(例如，高於對應的電晶體204的相應的臨限電壓(Vth))時，與導電線72相交的氧化物半導體層92的區域可使得電流能夠自導電線106流動至導電線108(例如，在箭頭207所指示的方向上)。因此，在一些情況下，氧化物半導體層92可被認為是通道層。
記憶體膜90設置於導電線72與氧化物半導體層92之間，且記憶體膜90可為電晶體204提供閘極介電質。在一些實施例中，記憶體膜90包含鐵電材料，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿等。因此，記憶體陣列200亦可被稱為鐵電隨機存取記憶體(FeRAM)陣列。作為另外一種選擇，記憶體膜90可為多層結構，所述多層結構包括位於兩個SiOx層之間的SiNx層(例如， ONO結構)、不同的鐵電材料、不同類型的記憶體層(例如，能夠儲存位元)等。
在其記憶體膜90包含鐵電材料的一些實施例中，記憶體膜90可在兩個不同的方向中的一個方向上極化，且可藉由在記憶體膜90兩端施加適當的電壓差動(voltage differential)且產生適當的電場來改變極化方向(polarization direction)。極化可相對地局部化(例如，一般而言包含於記憶胞202的每一邊界內)，且記憶體膜90的連續的區域可延伸跨越多個記憶胞202。依據記憶體膜90的特定區的極化方向而定，對應的電晶體204的臨限電壓會發生變化，且可儲存數位值(例如，0或1)。舉例而言，當記憶體膜90的區域具有第一電性極化方向時，所述對應的電晶體204可具有相對低的臨限電壓，且當記憶體膜90的區域具有第二電性極化方向時，所述對應的電晶體204可具有相對高的臨限電壓。所述兩個臨限電壓之間的差可被稱為臨限電壓偏移(threshold voltage shift)。較大的臨限電壓偏移使得讀取儲存於對應的記憶胞202中的數位值更容易(例如，更不容易出現錯誤)。
在此種實施例中，為對記憶胞202執行寫入操作(write operation)，在與記憶胞202對應的記憶體膜90的一部分兩端施加寫入電壓。可例如藉由向對應的導電線72(例如，字元線)及對應的導電線106及導電線108(例如，位元線/源極線)施加適當的電壓來施加寫入電壓。藉由在記憶體膜90的所述部分兩端施加寫入電壓，可改變記憶體膜90的區域的極化方向。因此，所述 對應的電晶體204的對應的臨限電壓可自低臨限電壓切換至高臨限電壓或者可自高臨限電壓切換至低臨限電壓，且數位值(digital value)可被儲存於記憶胞202中。由於導電線72與導電線106及導電線108相交，因此可選擇各別的記憶胞202來進行寫入操作。
在此種實施例中，為對記憶胞202執行讀取操作(read operation)，向對應的導電線72(例如，字元線)施加讀取電壓(低臨限電壓與高臨限電壓之間的電壓)。依據記憶體膜90的對應區域的極化方向而定，可接通或可不接通記憶胞202的電晶體204。因此，可藉由或可不藉由導電線108(例如，耦合至接地的源極線)對導電線106進行放電，且可確定儲存於記憶胞202中的數位值。由於導電線72與導電線106及導電線108相交，因此可選擇各別的記憶胞202以進行讀取操作。
圖1A進一步示出在後面的圖中使用的記憶體陣列200的參考橫截面。參考橫截面B-B’是沿著導電線72的縱向軸線(longitudinal axis)且位於例如與電晶體204的電流流動的方向平行的方向上。參考橫截面C-C’垂直於參考橫截面B-B’且平行於導電線72的縱向軸線。參考橫截面C-C’延伸穿過導電線106及/或導電線108。參考橫截面D-D’平行於參考橫截面C-C’且延伸穿過介電材料102。為清晰起見，後續的圖是指該些參考橫截面。
在圖2中，提供基底50。基底50可為半導體基底(例如塊狀半導體、絕緣體上有半導體(semiconductor-on-insulator，SOI)基底等)，所述半導體基底可為經摻雜的(例如，使用p型 摻雜劑或n型摻雜劑)或未經摻雜的。基底50可為晶圓，例如矽晶圓。一般而言，SOI基底是形成於絕緣體層上的半導體材料層。絕緣體層可為例如隱埋式氧化物(buried oxide，BOX)層、氧化矽層等。絕緣體層設置於基底(通常是矽基底或玻璃基底)上。亦可使用其他基底，例如多層式基底(multi-layered substrate)或梯度基底(gradient substrate)。在一些實施例中，基底50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。
圖2進一步示出可在基底50之上形成多個電路。所述多個電路包括位於基底50的頂表面處的多個主動裝置(例如，多個電晶體)。所述多個電晶體可包括位於基底50的頂表面之上的閘極介電層203及位於閘極介電層203之上的多個閘極電極205。在基底50中在閘極介電層203及閘極電極205的相對的側上設置多個源極/汲極區206。沿著閘極介電層203的側壁形成多個閘極間隔件208且閘極間隔件208將源極/汲極區206與閘極電極205隔開適當的側向距離。在一些實施例中，電晶體可為平面場效電晶體(planar field effect transistor，FET)、鰭場效電晶體(fin field effect transistor，FinFET)、奈米場效電晶體(nano-field effect transistor，nanoFET)等。
第一層間介電質(inter-layer dielectric，ILD)210環繞 源極/汲極區206、閘極介電層203及閘極電極205且將源極/汲極區206、閘極介電層203及閘極電極205隔離開，且第二層間介電質212位於第一層間介電質210之上。多個源極/汲極接觸件214延伸穿過第二層間介電質212及第一層間介電質210且電性耦合至源極/汲極區206，且多個閘極接觸件216延伸穿過第二層間介電質212且電性耦合至閘極電極205。在第二層間介電質212、源極/汲極接觸件214及閘極接觸件216之上存在包括堆疊的一或多個介電層224及形成於所述一或多個介電層224中的多個導電特徵222的內連結構220。儘管圖2示出堆疊的兩個介電層224，但應理解內連結構220可包括任意數目的其中設置有導電特徵222的介電層224。內連結構220可電性連接至閘極接觸件216及源極/汲極接觸件214，以形成功能電路。在一些實施例中，由內連結構220形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似電路或其組合。儘管圖2論述了形成於基底50之上的電晶體，然而亦可形成其他主動裝置(例如，二極體等)及/或被動裝置(例如，電容器、電阻器等)作為功能電路的部件。
在圖3A及圖3B中，在圖2所示結構之上形成多層堆疊58。出於簡潔及清晰的目的，基底50、電晶體、層間介電質及內連結構220可自隨後的附圖中省略。儘管多層堆疊58被示出為與內連結構220的介電層224接觸，然而可在基底50與多層堆疊58之間設置任意數目的中間層。舉例而言，可在基底50與多層堆疊 58之間設置包括位於絕緣層(例如，低介電常數(low-k)介電層)中的多個導電特徵的一或多個附加內連層。在一些實施例中，可將所述多個導電特徵圖案化以為基底50及/或記憶體陣列200(參見圖1A及圖1B)上的主動裝置提供電源線、接地線及/或訊號線。
多層堆疊58包括具有導電層54A至導電層54D(統稱為導電層54)與犧牲層52A至犧牲層52C(統稱為犧牲層52)的多個交替層。多層堆疊58包括位於最頂部導電層54之上的絕緣層74。在後續步驟中可將導電層54圖案化以界定導電線72(例如，字元線)。導電層54可包含導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合。犧牲層52可為例如矽、鍺、矽鍺(SiGe)、氮化矽、氧化矽、其組合等。絕緣層74可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。在一些實施例中，選擇絕緣層74的材料及犧牲層52的材料，使得可選擇性地蝕刻犧牲層52，而不會明顯地蝕刻絕緣層74。舉例而言，犧牲層52可為矽且絕緣層74可為氧化矽，但是其他材料是可能的。
導電層54、犧牲層52及絕緣層74可各自使用例如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)、物理氣相沈積(physical vapor deposition，PVD)、電漿增強型化學氣相沈積(plasma enhanced CVD，PECVD)等形成。在一些實施例中，犧牲層52被形成為具有處於約20奈米至約80奈米的範圍內的厚度T0。其他厚度是可能的。多層堆疊58的犧牲層52可全部具有約相同的厚度，或者犧牲層52中的 兩個或兩個以上可具有不同的厚度。儘管圖3A及圖3B示出特定數目的導電層54及犧牲層52，但是其他實施例可包括不同數目的導電層54及犧牲層52。
圖4至圖12是根據一些實施例的製造記憶體陣列200的階梯結構中的中間階段的視圖。圖4至圖11及圖12是沿著圖1中所示的參考橫截面B-B’示出。
在圖4中，在多層堆疊58之上形成光阻56。如上所述，多層堆疊58可包括具有多個導電層54(標記為54A、54B、54C及54D)與多個犧牲層52(標記為52A、52B及52C)的多個交替層，且可被絕緣層74覆蓋。可藉由使用合適的技術(例如藉由旋轉塗佈技術)形成光阻56。
在圖5中，將光阻56圖案化以在多個區域60中暴露出多層堆疊58，同時掩蔽多層堆疊58的其餘部分。舉例而言，可在區域60中暴露出多層堆疊58的最頂部層(例如，絕緣層74)。可使用可接受的微影技術來將光阻56圖案化。
在圖6中，使用光阻56作為罩幕對在區域60中被暴露出的多層堆疊58的部分進行蝕刻。所述蝕刻可為任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(reactive ion etching，RIE)、中性束蝕刻(neutral beam etching，NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。所述蝕刻可移除位於區域60中的導電層54D及犧牲層52C的部分且界定多個開口61。由於絕緣層74、導電層54D及犧牲層52C具有不同的材料組 成，因此用於移除該些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，在蝕刻導電層54D時犧牲層52C充當蝕刻停止層，且在蝕刻犧牲層52C時導電層54C充當蝕刻停止層。因此，可選擇性地移除絕緣層74、導電層54D及犧牲層52C的部分，而不移除多層堆疊58的其餘層，且開口61可延伸至期望的深度。作為另外一種選擇，在開口61達到期望的深度之後，可使用定時蝕刻製程(timed etch process)來停止對開口61的蝕刻。在所得結構中，導電層54C在區域60中被暴露出。
在圖7中，對光阻56進行修整以暴露出多層堆疊58的多個附加部分。可使用可接受的微影技術對光阻進行修整。作為修整的結果，光阻56的寬度減小且暴露出位於區域60及區域62中的多層堆疊58的部分。舉例而言，可在區域60中暴露出導電層54C的頂表面，且可在區域62中暴露出絕緣層74的頂表面。
在圖8中，藉由可接受的蝕刻製程，使用光阻56作為罩幕移除位於區域60及區域62中的絕緣層74、導電層54D、犧牲層52C、導電層54C及犧牲層52B的部分。所述蝕刻可為任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。所述蝕刻可使所述多個開口61進一步延伸至多層堆疊58中。由於絕緣層74、導電層54D、導電層54C、犧牲層52C及犧牲層52B具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，在蝕刻導電 層54D時犧牲層52C充當蝕刻停止層；在蝕刻犧牲層52C時導電層54C充當蝕刻停止層；在蝕刻導電層54C時犧牲層52B充當蝕刻停止層；且在蝕刻犧牲層52B時導電層54B充當蝕刻停止層。因此，可選擇性地移除導電層54D、導電層54C及犧牲層52C、犧牲層52B的部分，而不移除多層堆疊58的其餘層，且開口61可延伸至期望的深度。此外，在蝕刻製程期間，導電層54及犧牲層52的未被蝕刻的部分充當下伏膜層的罩幕，且因此導電層54D及犧牲層52C的先前圖案(參見圖7)可被轉移至下伏的導電層54C及犧牲層52B。在所得結構中，導電層54B在區域60中被暴露出，且導電層54C在區域62中被暴露出。
在圖9中，對光阻56進行修整以暴露出多層堆疊58的多個附加部分。可使用可接受的微影技術對光阻進行修整。作為修整的結果，光阻56的寬度減小且暴露出多層堆疊58的位於區域60、區域62、及區域64中的部分。舉例而言，可在區域60中暴露出導電層54B的頂表面；可在區域62中暴露出導電層54C的頂表面；且可在區域64中暴露出絕緣層74的頂表面。
在圖10中，藉由可接受的蝕刻製程，使用光阻56作為罩幕移除位於區域64中的絕緣層74的部分以及位於區域60、區域62及區域64中的導電層54D、導電層54C及導電層54B的部分。所述蝕刻可為任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。所述蝕刻可使所述多個 開口61進一步延伸至多層堆疊58中。在一些實施例中，在蝕刻導電層54D時犧牲層52C充當蝕刻停止層；在蝕刻導電層54C時犧牲層52B充當蝕刻停止層；且在蝕刻導電層54B時犧牲層52A充當蝕刻停止層。因此，可選擇性地移除導電層54D、導電層54C及導電層54B的部分，而不移除多層堆疊58的其餘層，且開口61可延伸至期望的深度。此外，在蝕刻製程期間，犧牲層52中的每一者充當下伏層的罩幕，且因此犧牲層52C、犧牲層52B的先前圖案(參見圖9)可被轉移至下伏的導電層54C、導電層54B。在所得結構中，犧牲層52A在區域60中被暴露出；犧牲層52B在區域62中被暴露出；且犧牲層52C在區域64中被暴露出。
在圖11中，可例如藉由可接受的灰化製程(ashing process)或濕式剝除製程(wet strip process)移除光阻56。因此形成階梯結構68。階梯結構68包括具有多個導電層54及多個犧牲層52的多個交替層的堆疊，其中頂部導電層(例如，導電層54D)被絕緣層74覆蓋。下部導電層54較上部導電層54寬且在側向上延伸超過上部導電層54，且導電層54中的每一者的寬度在朝向基底50的方向上增大。舉例而言，導電層54A可長於導電層54B；導電層54B可長於導電層54C；且導電層54C可長於導電層54D。因此，在隨後的處理步驟中，可自階梯結構68上方至導電層54中的每一者製成導電接觸件。
在圖12中，在多層堆疊58之上沈積金屬間介電層(inter-metal dielectric layer，IMD)70。金屬間介電層70可由介 電材料形成且可藉由任何合適的方法(例如CVD、電漿增強型CVD(PECVD)、或可流動化學氣相沈積(flowable CVD，FCVD))沈積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等。可使用藉由任何可接受的製程形成的其他隔離材料。金屬間介電層70沿著絕緣層74的側壁、導電層54的側壁及犧牲層52的側壁延伸。此外，金屬間介電層70可接觸犧牲層52中的每一者的頂表面。
如圖12中進一步所示，可對金屬間介電層70執行移除製程，以移除多層堆疊58之上的多餘介電材料。在一些實施例中，可利用平坦化製程(例如化學機械拋光(chemical mechanical polish，CMP)、研磨製程、回蝕製程、其組合等)。平坦化製程暴露出多層堆疊58，使得在平坦化製程完成之後，多層堆疊58的頂表面(例如，絕緣層74的頂表面)與金屬間介電層70的頂表面齊平。
圖13至圖19B是根據一些實施例的製造記憶體陣列200中的中間階段的視圖。在圖13至圖19B中，形成多層堆疊58，且在多層堆疊58中形成多個溝渠，藉此界定多個導電線72。導電線72可對應於記憶體陣列200中的字元線，且導電線72可進一步為記憶體陣列200的所得電晶體提供多個閘極電極。圖14A、圖17A及圖19A是以三維視圖示出。圖13、圖14B、圖15、圖 16、圖17B、圖18及圖19B是沿著圖1A中所示的參考橫截面C-C’示出。
在圖13中，在多層堆疊58之上沈積硬罩幕80及光阻82。硬罩幕80可包括例如氮化矽、氮氧化矽等，硬罩幕80可藉由CVD、PVD、ALD、PECVD等來沈積。舉例而言，光阻82可例如藉由使用旋轉塗佈技術來形成。
在圖14A及圖14B中，將光阻82圖案化以形成多個溝渠86。可使用可接受的微影技術來將光阻82圖案化。舉例而言，光阻82可被暴露至光，以用於圖案化。在曝光製程之後，可依據使用的是負性抗蝕劑亦或正性抗蝕劑而定來對光阻82進行顯影以移除光阻82的被暴露出的部分或未被暴露出的部分，藉此界定溝渠86的圖案。
在圖15中，使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合)將光阻82的圖案轉移至硬遮罩80。所述蝕刻可為非等向性的。因此，形成延伸穿過硬遮罩80的溝渠86。舉例而言，可藉由灰化製程移除光阻82。
在圖16中，使用一或多種可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合)將硬遮罩80的圖案轉移至多層堆疊58。所述蝕刻製程可為非等向性的。因此，溝渠86穿過多層堆疊58延伸，且多個導電線72(例如，字元線)由導電層54形成。 藉由蝕刻溝渠86穿過導電層54，可將相鄰的導電線72彼此隔開。隨後，在圖17A及圖17B中，然後可藉由可接受的製程(例如濕式蝕刻製程、乾式蝕刻製程、平坦化製程、其組合等)移除硬遮罩80。由於多層堆疊58的階梯形狀(例如，參見圖12)，導電線72可具有在朝向基底50的方向上增加的不同長度。舉例而言，導電線72A可長於導電線72B；導電線72B可長於導電線72C；且導電線72C可長於導電線72D。在一些實施例中，溝渠86可被形成為具有處於約50奈米至約100奈米的範圍內的寬度W1，儘管其他寬度是可能的。
在圖18中，在溝渠86的側壁及底表面上沈積介電材料98。介電材料98可包括例如氧化矽、氮化矽、氮氧化矽等，介電材料98可藉由CVD、PVD、ALD、PECVD等來沈積。如圖18中所示，介電材料98可填充溝渠86且可覆蓋多層堆疊58。
在圖19A及圖19B中，然後進行移除製程，以移除多層堆疊58之上的多餘介電材料98。在一些實施例中，可利用平坦化製程(例如化學機械拋光(CMP)、研磨製程、回蝕製程、其組合等)。平坦化製程可暴露出多層堆疊58，使得在平坦化製程完成之後多層堆疊58的頂表面(例如，絕緣層74的頂表面)是齊平的。圖19A示出三維視圖，且圖19B示出穿過圖1A中所示的參考橫截面C-C’的剖視圖。
在圖20A、圖20B及圖20C中，穿過介電材料98圖案化出多個溝渠88。圖20A以三維視圖示出。圖20B以平面圖示出。 圖20C是以沿著圖1A的參考橫截面C-C’的剖視圖示出。溝渠88可設置於多層堆疊58的相對側壁之間，且界定隨後形成有部分的電晶體的區域。在一些實施例中，可藉由微影與蝕刻的組合來執行溝渠88的圖案化。舉例而言，可在多層堆疊58之上沈積光阻。舉例而言，可藉由使用合適的技術(例如旋轉塗佈技術)形成光阻。然後可將光阻圖案化以界定暴露出介電材料98的區域的多個開口。可使用可接受的微影技術將光阻圖案化。舉例而言，光阻可被暴露至光，以用於圖案化，且在曝光製程之後，可依據使用的是負性抗蝕劑亦或正性抗蝕劑而定來對光阻進行顯影以移除光阻的被暴露出的部分或未被暴露出的部分，藉此界定開口的圖案。
介電材料98被開口122暴露出的部分可藉由蝕刻來移除，以在介電材料98中形成溝渠88。所述蝕刻可為任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。在一些實施例中，溝渠88可具有處於約80奈米至約150奈米的範圍內的長度L1，儘管其他尺寸是可能的。在一些實施例中，溝渠88由處於約30奈米至約120奈米的範圍內的距離L2隔開，儘管其他距離是可能的。在一些實施例中，溝渠88可具有處於約1000奈米至約2000奈米的範圍內的深度，儘管其他深度是可能的。在溝渠88被圖案化之後，可藉由例如灰化來移除光阻。在一些情況下，溝渠88在平面圖中的形狀可為如圖20B中所示的矩形，或者可為經圓化的矩形形狀或是圓的形狀(例如 橢圓或圓形形狀)。
在圖21中，在溝渠88中共形地沈積記憶體膜90。記憶體膜90可包括能夠儲存位元的材料，例如能夠藉由在記憶體膜90兩端施加適當的電壓差來在兩個不同的極化方向之間進行切換的材料。舉例而言，記憶體膜90的極化可能由於施加電壓差產生的電場而改變。在一些實施例中，記憶體膜90包含高介電常數(high-k)介電材料，例如鉿(Hf)系介電材料等。在一些實施例中，記憶體膜90包含鐵電材料，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿等。在其他實施例中，記憶體膜90可為包括位於兩個SiOx層之間的SiNx層(例如，ONO結構)的多層結構。在又一些其他實施例中，記憶體膜90包含不同的鐵電材料或不同類型的記憶體材料。記憶體膜90可藉由CVD、PVD、ALD、PECVD等進行沈積，以沿著溝渠88的側壁及底表面延伸。在一些實施例中，在沈積記憶體膜90之後，可執行退火步驟。在一些實施例中，記憶體膜90可沈積至處於約5奈米至約15奈米的範圍內的厚度，儘管其他厚度是可能的。
在圖22中，在記憶體膜90之上在溝渠88中共形地沈積氧化物半導體層92。氧化物半導體層92包括適於為電晶體(例如，電晶體204，參見圖1A)提供通道區的材料。在一些實施例中，氧化物半導體層92包含含銦材料(例如InxGayZnzMO)，其中M可為Ti、Al、Sn、W等。X、Y及Z可各自為0與1之間的任何值。舉例而言，氧化物半導體層92可包含氧化銦鎵鋅、氧化 銦鈦、氧化銦鎢、氧化銦、類似材料或其組合。在其他實施例中，不同於該些實例的半導體材料可用於氧化物半導體層92。氧化物半導體層92可藉由CVD、PVD、ALD、PECVD等沈積。氧化物半導體層92可在溝渠88內沿著記憶體膜90的側壁及沿著底表面延伸。在一些實施例中，在沈積氧化物半導體層92之後，可在與氧相關的環境中執行退火步驟(例如，處於約300℃至約450℃的溫度範圍內)，以激活氧化物半導體層92的電荷載流子。在一些實施例中，氧化物半導體層92可沈積至處於約1奈米至約15奈米的範圍內的厚度，儘管其它厚度是可能的。
在圖23A、圖23B及圖23C中，根據一些實施例，在氧化物半導體層92之上沈積介電材料102並填充溝渠88。圖23C示出圖23B中的線C-C’的剖視圖。介電材料102可包括例如氧化矽、氮化矽、氮氧化矽、類似材料或其組合。介電材料102的材料可與介電材料98的材料相同或不同。介電材料102可使用合適的技術(例如CVD、PVD、ALD、PECVD等)沈積。介電材料102可在溝渠88內沿著氧化物半導體層92的側壁及沿著底表面延伸。在沈積之後，可執行平坦化製程(例如，CMP、回蝕等)以移除介電材料102的多餘部分。在所得結構中，多層堆疊58的頂表面、記憶體膜90的頂表面、氧化物半導體層92的頂表面及介電材料102的頂表面可實質上齊平。
圖24A至圖25C示出在記憶體陣列200中製造多個導電線106及多個導電線108(例如，源極線及位元線)的中間步驟。 導電線106及導電線108可沿著垂直於導電線72的方向延伸，使得記憶體陣列200的各別胞元可被選擇用於進行讀取及寫入操作。圖24A及圖25A示出三維視圖。圖24B及圖25B示出俯視圖。圖24C及圖25C示出沿著圖1A中及例如圖25B中所示的參考橫截面C-C’的剖視圖。
在圖24A、圖24B及圖24C中，根據一些實施例，在介電材料102中圖案化出多個溝渠120。藉由使用微影與蝕刻的組合對介電材料102進行圖案化來圖案化出溝渠120。舉例而言，可在多層堆疊58、介電材料98、氧化物半導體層92及記憶體膜90以及介電材料102之上沈積光阻。舉例而言，可藉由使用旋轉塗佈技術形成光阻。將光阻圖案化以界定多個開口。所述多個開口中的每一者可與介電材料102的對應區重疊。開口不與介電材料102完全重疊，且與開口不重疊的介電材料102的部分界定相鄰的導電線106與導電線108之間的隔離區。可使用可接受的微影技術來圖案化光阻。舉例而言，光阻可被暴露至光，以用於圖案化。在曝光製程之後，可依據使用的是負性抗蝕劑亦或正性抗蝕劑而定來對光阻進行顯影以移除光阻的被暴露出的部分或未被暴露出的部分，藉此界定開口。
介電材料102被開口暴露出的部分可藉由蝕刻來移除，以形成溝渠120。所述蝕刻可為任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。以此種 方式，溝渠120可界定形成有導電線106及導電線108的區域的圖案。圖24C示出其中在形成溝渠120之後氧化物半導體層92保留在記憶體膜90之上的實施例。在其他實施例中，蝕刻可移除氧化物半導體層92的側壁部分及/或底部部分，此可暴露出記憶體膜90。在溝渠120被圖案化之後，可藉由例如灰化來移除光阻。在一些情況下，溝渠120在平面圖中的形狀可為如圖24B中所示的矩形，或者可為經圓化的矩形形狀或圓的形狀(例如橢圓或圓形形狀)。
在圖25A、圖25B及圖25C中，根據一些實施例，溝渠120填充有導電材料，以形成導電線106及導電線108。導電材料可包括一或多種材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、鉬、其組合等，所述導電材料可各自使用例如CVD、ALD、PVD、PECVD等形成。在沈積導電材料之後，可執行平坦化製程以移除導電材料的多餘部分。在所得結構中，多層堆疊58的頂表面、記憶體膜90的頂表面、氧化物半導體層92的頂表面、絕緣層74的頂表面、及導電線106與導電線108的頂表面可實質上齊平(例如，在製程變化內共面)。
導電線106可對應於記憶體陣列200中的位元線，且導電線108可對應於記憶體陣列200中的源極線。儘管圖25C示出僅示出導電線108的剖視圖，但是導電線106的剖視圖可為相似的。相鄰的導電線106與導電線108被由介電材料102形成的隔離區隔開。
以此種方式，可在記憶體陣列200中形成堆疊的多個電晶體204。每一電晶體204包括閘極電極(例如，對應的導電線72的一部分)、閘極介電質(例如，對應的記憶體膜90的一部分)、通道區(例如，對應的氧化物半導體層92的一部分)、以及源極及汲極電極(例如，對應的導電線106及108的一部分)。介電材料102將同一行中的相鄰的電晶體204隔離在相同的垂直水準處。電晶體204可設置於垂直堆疊的列與行的陣列中。
圖26A至圖30示出根據一些實施例的製造導電線72之間的空氣隙132的中間步驟。藉由移除犧牲層52而在垂直相鄰的導電線72之間形成空氣隙132，此將在以下更詳細地闡述。藉由使用空氣隙132代替犧牲層52，可減小導電線72之間的電容，此可改善電晶體的速度及效能，特別是在較高的運作頻率下。在圖26A至圖30中闡述的製程中，使用相同的製程步驟形成多個空氣隙132。在其他實施例中，空氣隙132可藉由重複用於形成每一空氣隙132的相似製程步驟來順序形成。
在圖26A至圖26B中，形成多個溝渠130以暴露出犧牲層52。溝渠130容許移除多個犧牲層52、形成多個密封件140(參見圖28)及形成多個接觸件(又稱導電接觸件)110。在一些實施例中，溝渠130可延伸穿過犧牲層52以暴露出下伏的導電線72，如圖26A中所示。在其他實施例中，溝渠130可暴露出犧牲層52，而不暴露出導電線72。舉例而言，溝渠130可暴露出犧牲層52的頂表面，如圖26B中所示。溝渠130可被形成為暴露出每一犧 牲層52的一個區域，如圖26A至圖26B中所示，或者每一犧牲層52的多個區域可被多個溝渠130暴露出。在每一犧牲層52的兩端上形成有溝渠130的實例在以下圖33中示出。
可藉由使用微影與蝕刻的組合在金屬間介電層70中圖案化出多個開口來形成溝渠130。作為實例，可在多層堆疊58及金屬間介電層70之上沈積光阻。舉例而言，可藉由使用旋轉塗佈技術形成光阻。可使用可接受的微影技術來圖案化光阻以界定出多個開口。舉例而言，光阻可被暴露至光，以用於圖案化。在曝光製程之後，可依據使用的是負性抗蝕劑亦或正性抗蝕劑而定來對光阻進行顯影以移除光阻的被暴露出的部分或未被暴露出的部分，藉此界定開口。
金屬間介電層70被開口暴露出的部分可藉由蝕刻來移除，以形成溝渠130。所述蝕刻可為任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。在一些實施例中，金屬間介電層70中的多個開口可延伸穿過犧牲層52以形成暴露出導電線72的溝渠130，如圖26A中所示。在該些實施例中，可使用相同的蝕刻步驟或不同的蝕刻步驟來蝕刻金屬間介電層70及犧牲層52。舉例而言，可使用第一蝕刻製程來蝕刻金屬間介電層70，且可使用不同於第一蝕刻製程的第二蝕刻製程來蝕刻犧牲層52。在一些實施例中，第二蝕刻製程亦可移除犧牲層52以形成多個空氣隙132，此將在以下更詳細地闡述。在一些實 施例中，第二蝕刻製程可選擇性地蝕刻犧牲層52。在溝渠130被圖案化之後，可藉由例如灰化來移除光阻。
在圖27中，根據一些實施例，使用蝕刻製程移除犧牲層52以在導電層54之間形成空氣隙132。在一些實施例中，如上所述，移除犧牲層52的蝕刻製程可作為形成溝渠130的一部分來執行。換言之，移除犧牲層52的蝕刻製程可在形成溝渠130期間或在形成溝渠130之後執行。移除犧牲層52的蝕刻製程可在移除用於圖案化溝渠130的光阻之前或之後執行。在一些實施例中，空氣隙132被形成為具有處於約20奈米至約80奈米的範圍內的高度H0。其他高度是可能的。空氣隙132的高度H0可與對應的犧牲層52的厚度T0大致相同。在一些實施例中，空氣隙132的高度沿著其長度而變化，此將在以下針對圖35更詳細地闡述。空氣隙132可均具有大致相同的高度，或者空氣隙132中的兩者或兩者以上可具有不同的高度。
移除犧牲層52的蝕刻製程可包括一或多個乾蝕刻製程及/或一或多個濕式蝕刻製程。溝渠130容許蝕刻製程的蝕刻劑(例如，製程氣體、電漿、濕式蝕刻劑等)到達並蝕刻犧牲層52的被暴露出的表面。在一些實施例中，電漿蝕刻製程使用製程氣體，例如O2、CF4、CHF3、C4F8、BCl3、CCl4、Cl2、SF6、HBr、H2、其組合等。其他製程氣體是可能的。在一些實施例中，製程氣體以處於約5每分鐘標準立方公分(sccm)至約50每分鐘標準立方公分的範圍內的速率流動。在一些實施例中，電漿蝕刻製程在處 於約200℃至約450℃的範圍內的製程溫度下及在處於約0.1毫托(mTorr)至約100毫托的範圍內的製程壓力下執行。在一些實施例中，電漿蝕刻製程使用處於約50瓦(W)至約500瓦的範圍內的電漿功率執行，且使用處於約50瓦至約500瓦的範圍內的偏置功率執行。其他乾式蝕刻製程或製程參數是可能的。
在一些實施例中，濕式蝕刻製程包括蝕刻劑，例如稀釋的氫氟酸(diluted hydrofluoric acid，dHf)；氫氧化鉀(KOH)溶液；氫氧化氨(NH4OH)；包含HF、硝酸(HNO3)及/或乙酸(CH3COOH，或稱醋酸)的溶液；其組合等。其他蝕刻劑是可能的。濕式蝕刻製程可以合適的方式進行，例如藉由在蝕刻劑中浸泡一段持續時間(例如，少於一小時等)。其他濕式蝕刻製程是可能的。在一些實施例中，藉由執行乾式蝕刻製程且然後執行濕式蝕刻製程來移除犧牲層52。在一些實施例中，在移除犧牲層52之後，執行濕式清潔製程。
根據一些實施例，在圖28中，空氣隙132至少部分地填充有密封材料134。密封材料134被沈積成部分地延伸至空氣隙132中，以密封空氣隙132。以此種方式密封空氣隙132來保護空氣隙132在隨後的處理步驟中不被填充，並提供附加的結構支撐。另外，密封空氣隙132，以將空氣隙132與隨後形成的接觸件110隔離開，如下所述。圖28將密封材料134示出為部分地填充溝渠130，但是在其他實施例中，密封材料134完全填充溝渠130。在一些實施例中，密封材料134被沈積至足以密封空氣隙132的厚 度，但並不填充溝渠130。在一些情況下，密封材料134可存在於溝渠130的側壁上，而不填充溝渠130，如圖28中所示。密封材料134可沿著溝渠130的側壁及沿著底表面延伸。密封材料134可在金屬間介電層70的表面及/或藉由移除犧牲層52而暴露出的導電線72的表面上延伸。沈積在空氣隙132內及溝渠130內的密封材料134的相對厚度或量可不同於圖28中所示，且其變化被認為處於本揭露的範圍內。如以下針對圖33所示及所述，延伸至空氣隙132中的密封材料134的部分可具有如圖28中所示的實質上平的側壁(flat sidewall)、可具有凹陷側壁(concave sidewall)或可具有凸出側壁(convex sidewall)。在一些情況下，密封材料134可包含空隙(void)(圖中未示出)。
密封材料134可包括例如氧化矽、氮化矽、氮氧化矽、類似材料或其組合。密封材料134的材料可與金屬間介電層70的材料相同或不同。密封材料134可使用合適的技術(例如CVD、PVD、ALD、PECVD等)沈積。舉例而言，在一些實施例中，密封材料134可為使用PECVD製程沈積的氧化矽。對於前驅物，PECVD製程可使用例如二氯矽烷(dichorosilane)、矽烷(silane)、氧氣(oxygen)、其組合等。在一些實施例中，PECVD製程的前驅物以處於約5每分鐘標準立方公分至約50每分鐘標準立方公分的範圍內的速率流動。在一些實施例中，PECVD製程是在處於約150℃至約350℃的範圍內的製程溫度下以及在處於約0.1毫托至約100毫托的範圍內的製程壓力下執行。在一些實施例中，使用 處於約5瓦至約500瓦的範圍內的電漿功率來執行PECVD製程。此為一個實例，且其他製程參數、材料、材料組合或沈積製程是可能的。
在圖29中，根據一些實施例，執行蝕刻製程以移除密封材料134的多個多餘部分並形成多個密封件140。密封件140包含密封材料134在執行蝕刻製程後保留的部分。蝕刻製程可例如自溝渠130的側壁及/或底表面移除密封材料134的部分。在一些實施例中，蝕刻製程移除密封材料134的部分，使得下伏的導電線72被暴露出。蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程或其組合。舉例而言，蝕刻製程可包括非等向性乾式蝕刻製程。在一些實施例中，蝕刻製程可包括與先前闡述的用於蝕刻溝渠130或用於移除犧牲層52的蝕刻製程相似的製程，儘管在其他實施例中可使用另一蝕刻製程。
在一些實施例中，密封件140可具有處於約500奈米至約1000奈米的範圍內的總長度L3。在一些實施例中，密封件140的總長度L3可處於上覆的導電線72的長度的約5%與約80%之間，或者可處於下伏的導電線72的長度的約5%與約80%之間。在一些實施例中，密封件140的總長度L3可處於對應的被移除的犧牲層52的長度的約5%與約80%之間。在一些實施例中，密封件140可在上覆的導電線72下方處以約250奈米至約500奈米的範圍內的距離L4來突出。其他長度是可能的。
在一些實施例中，在形成密封件140之後，空氣隙132 可具有處於約30微米至約100微米的範圍內的長度L5。其他長度是可能的。在一些實施例中，空氣隙132的長度L5可處於上覆的導電線72的長度的約20%與約90%之間，或者可處於下伏的導電線72的長度的約20%與約90%之間。在一些實施例中，空氣隙132的體積可處於上覆的導電線72的體積的約20%與約90%之間，或者可處於下伏的導電線72的體積的約20%與約90%之間。在一些實施例中，空氣隙132的長度L5可處於對應的被移除的犧牲層52的長度的約20%與約90%之間。
在一些實施例中，不同的密封件140可具有相同的長度L3或相同的距離L4，或者可具有不同的長度L3或不相同的距離L4。形成具有相對較短的長度L3或相對較短的距離L4的密封件140可容許空氣隙132具有相對較長的長度L5。在一些實施例中，密封件140的長度L3或距離L4可藉由控制用於沈積密封材料134的製程參數來控制。在一些情況下，形成較長的空氣隙132可使導電線72之間的寄生電容更小，且藉此可改善裝置效能。
在圖30中，根據一些實施例，在溝渠130中形成多個接觸件110。在一些實施例中，導電線72的階梯形狀可在導電線72中的每一者上提供用於使接觸件110進行電性接觸的表面。在一些實施例中，在溝渠130中形成襯墊(未示出(例如擴散阻擋層、黏合層等)以及導電材料，以形成接觸件110。襯墊可包含鈦、氮化鈦、鉭、氮化鉭、其組合等。導電材料可包括銅、銅合金、銀、金、鎢、鈷、鋁、鎳、其組合等。可執行平坦化製程(例如 CMP)，以自金屬間介電層70及多層堆疊58的表面移除多餘材料。溝渠130中剩餘的襯墊及導電材料形成接觸件110。
轉至圖31A、圖31B、圖31C及圖31D，亦可在導電線106及導電線108上形成多個接觸件。圖31A示出記憶體陣列200的透視圖；圖31B示出記憶體陣列200的俯視圖；且圖31C示出沿著圖31A的線31C-31C’的裝置及下伏基底的剖視圖；且圖31D示出沿著圖1A的參考橫截面B-B’的裝置的剖視圖。
如圖31A的透視圖所示，亦可分別製成至導電線106及導電線108的多個導電接觸件112及114。導電接觸件110、導電接觸件112及導電接觸件114可分別電性連接至導電線116A、導電線116B及導電線116C(統稱為導電線116)，導電線116A、導電線116B及導電線116C將記憶體陣列200連接至半導體晶粒中的下伏/上覆電路系統(例如，控制電路系統)及/或訊號線、電源線及接地線。舉例而言，多個導電通孔118可延伸穿過金屬間介電層70，以將導電線116C電性連接至內連結構220的下伏電路系統及基底50上的主動裝置，如圖31C所示。可穿過金屬間介電層70形成其他導電通孔，以將導電線116A及導電線116B電性連接至內連結構220的下伏電路系統。在替代實施例中，除了內連結構220之外或代替內連結構220，可藉由形成於記憶體陣列200之上的內連結構來提供往來於記憶體陣列的佈線及/或電源線。因此，可完成記憶體陣列200。
儘管圖2至圖31B的實施例示出導電線106及導電線 108的特定圖案，但是其他配置亦是可能的。舉例而言，在該些實施例中，導電線106及導電線108具有交錯的圖案。在一些實施例中，位於陣列的同一列中的導電線106及導電線108均彼此對齊。
圖32示出根據一些實施例的製造記憶體陣列200中的中間步驟的剖視圖。圖32中所示的結構與圖30中所示的結構相似，除了密封件140的突出至空氣隙132中的側壁具有實質上凸出形狀而不是實質上平的形狀。在一些情況下，在沈積期間形成密封材料134的一或多種前驅物相較於介電表面而更不可能黏附至金屬表面。舉例而言，相較於金屬間介電層70的氧化物材料，前驅物可能不太黏附至導電線72的金屬材料。此會導致密封材料134在導電線72上的緩慢或延遲的沈積，此會導致當在空氣隙132內形成密封材料134時使得密封材料134形成凸出側壁。一旦空氣隙132被密封材料134完全密封，則沒有其他前驅物可進入空氣隙132，並剩下密封材料134的凸出側壁。在一些情況下，如上所述，密封材料134在導電線72上的緩慢或延遲的沈積可限制密封材料134延伸至空氣隙132中的距離。藉由以此種方式限制或減小密封件140在空氣隙中的突出，可使空氣隙132被形成為具有相對較長的長度L5，此可使得導電線72之間的寄生電容減小。
圖33示出根據一些實施例的製造記憶體陣列200中的中間步驟的剖視圖。圖33中所示的結構與圖30中所示的結構相似，除了密封件140形成在每一空氣隙132的兩端上。在其他實 施例中，密封件140及/或接觸件110可以其他配置形成。舉例而言，密封件140可形成在導電線72的一端，但是接觸件110形成在該導電線72的兩端。作為另一實例，密封件140可形成在導電線72的一端，但是接觸件110形成在導電線72的相對端處。其他配置是可能的，且被認為處於本揭露的範圍內。
圖34示出根據一些實施例的製造記憶體陣列200中的中間步驟的剖視圖。圖34中所示的結構與圖33中所示的結構相似，除了導電線72具有彎曲的形狀。在一些情況下，在移除犧牲層74以形成空氣隙132之後，導電線72可彎折(bow)、彎曲(bend)或下垂(sag)。導電線72可具有比圖34中所示的曲率更大或更小的曲率，及/或不同導電線72可具有不同的曲率。在一些實施例中，導電線72可透過處於約30微米與約100微米之間的範圍內的垂直距離來下垂，儘管其他距離是可能的。在一些實施例中，由於下垂，空氣隙132在其中心附近的高度可大於該空氣隙132在其端部附近的高度。舉例而言，多層堆疊58的最頂部空氣隙132的中心附近的高度H1可大於該最頂部空氣隙132的端部附近的高度H2。在其他實施例中，高度H1可與高度H2大致相同。在一些實施例中，空氣隙132在其中心附近的高度H3可較該空氣隙132在其端部附近的高度H4大、小或與所述高度H4大致相同。在一些實施例中，多層堆疊58的最頂部空氣隙132下方的空氣隙132中的一或多者可具有較最頂部空氣隙132的高度H1小的高度(例如，圖34中所示的高度H3或H5)。在其他實施例中，不同空氣 隙132的高度可為相似的，或者第一空氣隙132的高度可大於其上方的第二空氣隙132的高度。在一些實施例中，多層堆疊58的最頂部空氣隙132可具有該多層堆疊58中的空氣隙132的最大高度(例如，圖34中的高度H1)，及/或多層堆疊58的最底部空氣隙132可具有在該多層堆疊58中的空氣隙132的最小高度(例如，圖34中的高度H5)。多層堆疊58中的空氣隙132的高度可與此處闡述的其他組合相似或不同，且所有此種組合均被認為處於本揭露的範圍內。
圖35A至圖35C示出根據一些實施例的具有不同形狀的電晶體204的平面圖。圖35A至圖35C各自示出與圖25B中的平面圖相似的平面圖的放大部分，除了介電材料102、記憶體膜90、氧化物半導體層92、導電線106、導電線108及介電材料98具有與圖25B中不同的形狀。圖35A至圖35C中所示的實施例可部分或全部併入至本文中闡述的其他實施例中。圖35A至圖35C中所示的結構是實例，且其他結構是可能的。
在圖35A中，記憶體膜90、氧化物半導體層92、導電線106及導電線108被形成為具有圓的形狀，例如具有圓形、橢圓形或一般而言為圓的橫截面的形狀。在一些實施例中，可藉由在介電材料98中蝕刻出溝渠88(參見圖20A至圖20C)來形成圖35A中所示的結構，使得溝渠88具有圓的形狀。可藉由例如在用於圖案化溝渠88的光阻中圖案化出具有圓的形狀的開口來形成具有圓的形狀的溝渠88。記憶體膜90及沈積在溝渠88中的氧化物 半導體層92(參見圖21至圖22)因此具有對應的圓形狀。在沈積介電材料102(參見圖23A至圖23C)之後，可在介電材料102中形成具有圓的形狀的溝渠120(參見圖24A至圖24C)。因此，沈積在溝渠120中的導電材料104形成具有相似圓的形狀的導電線106及導電線108。
在圖35B中，導電線106及導電線108被形成為具有圓的形狀，且記憶體膜90並未被形成為跨越介電材料98的側壁延伸。在一些實施例中，可藉由使用選擇性沈積製程將記憶體膜90沈積在溝渠88內(參見圖21)來形成圖35B中所示的結構。舉例而言，可選擇或控制沈積製程的前驅物，使得記憶體膜90選擇性地沈積在除介電材料98的表面以外的表面上。可選擇介電材料98的材料以增強或提供此沈積選擇性。在沈積氧化物半導體層92及介電材料102(參見圖22至圖23C)之後，可在介電材料102中形成具有圓的形狀的溝渠120(參見圖24A至圖24C)。因此，沈積在溝渠120中的導電材料104形成具有相似圓的形狀的導電線106及導電線108。在一些情況下，形成與圖35B中所示電晶體相似的電晶體204可增大導電線106及導電線108與氧化物半導體層92之間的接觸面積，此可減小導電線106及導電線108與氧化物半導體層92之間的接觸電阻。在一些情況下，以此種方式形成導電線106及導電線108可使接觸區域的側向範圍透過處於約5奈米至約15奈米的範圍內的距離來增大。
在圖35C中，記憶體膜90及氧化物半導體層92兩者均 不被形成為跨越介電材料98的側壁延伸，且導電線106及導電線108被形成為具有部分圓的形狀且跨越介電材料98延伸。在一些實施例中，可藉由選擇性沈積氧化物半導體層92來形成圖35C中所示的結構。在一些情況下，形成與圖35C中所示電晶體相似的電晶體204可增大導電線106及導電線108與氧化物半導體層92之間的接觸面積，此可減小導電線106及導電線108與氧化物半導體層92之間的接觸電阻。在一些情況下，以此種方式形成導電線106及導電線108可使接觸面積的側向範圍透過處於約5奈米至約30奈米的範圍內的距離增大。
各種實施例提供一種具有垂直堆疊的多個記憶胞的3D記憶體陣列。所述多個記憶胞各自包括具有記憶體膜、閘極介電材料及氧化物半導體通道區的電晶體。所述電晶體各自包括多個源極/汲極電極，所述多個源極/汲極電極亦是所述記憶體陣列中的多個源極線及多個位元線。所述電晶體更包括閘極電極，所述多個閘極電極亦是記憶體陣列中的多個字元線。介電材料設置於所述多個源極/汲極電極之間並將所述多個源極/汲極電極中的相鄰的多個源極/汲極電極隔離開。在一些實施例中，在所述多個字元線的垂直堆疊中的每一字元線之間形成犧牲層。移除所述犧牲層，進而在垂直相鄰的所述多個字元線之間形成多個空氣隙。由於空氣具有較許多其他介電材料(例如，氧化物、氮化物等)低的介電常數，因此使用所述多個空氣隙而不是介電材料將所述多個字元線隔開可減小不同字元線之間的寄生電容。藉由以此種方 式減小寄生電容，可改善裝置的速度(例如，響應速度、切換速度等)，且可減小寄生雜訊。此可改善裝置的操作，特別是當以相對高的頻率運作時。
根據一些實施例，一種記憶體裝置包括：半導體基底；第一電晶體，位於所述半導體基底之上，其中所述第一電晶體包括在所述半導體基底之上延伸的第一字元線；第二電晶體，位於所述半導體基底之上，其中所述第二電晶體包括在所述第一字元線之上延伸的第二字元線；第一空氣隙，在所述第一字元線與所述第二字元線之間延伸；記憶體膜，沿著所述第一字元線及所述第二字元線延伸，其中所述記憶體膜接觸所述第一字元線及所述第二字元線；通道層，沿著所述記憶體膜延伸；源極線，沿著所述通道層延伸，其中所述記憶體膜位於所述源極線與所述第一字元線之間；位元線，沿著所述通道層延伸，其中所述記憶體膜位於所述位元線與所述第一字元線之間；以及隔離區，位於所述源極線與所述位元線之間。在實施例中，所述第一空氣隙的至少一端由在所述第一字元線與所述第二字元線之間延伸的第一介電材料密封。在實施例中，所述記憶體裝置包括導電接觸件，所述導電接觸件延伸穿過所述第一介電材料以在實體上接觸所述第一字元線。在實施例中，所述記憶體裝置包括金屬間介電層(IMD)，所述金屬間介電層位於所述第一字元線及所述第一介電材料之上且在實體上接觸所述第一字元線及所述第一介電材料。在實施例中，所述第一空氣隙具有第一長度且所述第二字元線具有第二長 度，其中所述第一長度處於所述第二長度的5%至80%的範圍內。在實施例中，所述記憶體裝置包括第二介電材料，所述第二介電材料在所述第二字元線之上延伸且在實體上接觸所述第二字元線。在實施例中，所述記憶體裝置包括：第三電晶體，位於所述半導體基底之上，其中所述第三電晶體包括在所述第二字元線之上延伸的第三字元線；以及第二空氣隙，在所述第二字元線與所述第三字元線之間延伸。在實施例中，所述第二空氣隙的體積小於所述第一空氣隙的體積。
根據一些實施例，一種裝置包括：半導體基底；第一記憶胞，位於所述半導體基底之上，所述第一記憶胞包括第一電晶體，其中所述第一電晶體包括：第一閘極電極，包括第一字元線的一部分，其中所述第一閘極電極的底表面被第一空氣隙暴露出，其中所述第一閘極電極的頂表面被第二空氣隙暴露出；鐵電材料的第一部分，其中所述鐵電材料的所述第一部分位於所述第一閘極電極的側壁上；以及第一通道區，位於所述鐵電材料的所述第一部分的側壁上。所述裝置亦包括：源極線，其中所述源極線的第一部分為所述第一電晶體提供第一源極/汲極電極；位元線，其中所述位元線的第一部分為所述第一電晶體提供第二源極/汲極電極；以及第一介電材料，將所述源極線與所述位元線隔開。在實施例中，所述裝置包括第二記憶胞，所述第二記憶胞位於所述第一記憶胞之上，所述第二記憶胞包括第二電晶體，其中所述第二電晶體包括第二閘極電極，所述第二閘極電極包括第二字元 線的一部分，其中所述第二閘極電極的底表面被所述第二空氣隙暴露出。在實施例中，所述第二閘極電極的頂表面被第二介電材料覆蓋。在實施例中，所述第一閘極電極的所述底表面包括第一端及第二端，其中所述底表面的位於所述第一端與所述第二端之間的一部分較所述第一端及所述第二端更接近所述半導體基底。在實施例中，所述第二空氣隙的高度大於所述第一空氣隙的高度。在實施例中，所述裝置包括第一密封件及第二密封件，所述第一密封件位於所述第一閘極電極的所述底表面上，所述第二密封件位於所述第一閘極電極的所述頂表面上，其中所述第一密封件及所述第二密封件是密封材料。在實施例中，所述源極線的橫截面及所述位元線的橫截面具有圓的形狀。
根據一些實施例，一種方法包括：沈積具有導電材料與犧牲材料的多個交替層以形成多層堆疊，所述多層堆疊包括多個導電材料層及多個犧牲材料層；沿著所述多層堆疊的側壁沈積記憶體膜；在所述記憶體膜之上沈積氧化物半導體(OS)層；在所述多層堆疊之上形成金屬間介電層(IMD)；在所述金屬間介電層中圖案化出多個溝渠，其中所述多個溝渠中的每一溝渠暴露出所述多個犧牲材料層中的相應的犧牲材料層；透過所述多個溝渠執行蝕刻製程以移除所述多個犧牲材料層，其中移除所述多個犧牲材料層會形成位於所述多個導電材料層中的多個導電材料層之間的多個空氣隙；以及在所述多個溝渠中沈積介電材料，其中所述介電材料將所述多個空氣隙密封。在實施例中，所述犧牲材料是 矽。在實施例中，所述蝕刻製程包括執行乾式蝕刻製程且接著執行濕式蝕刻製程。在實施例中，沈積所述介電材料包括使用PECVD製程來沈積氧化物。在實施例中，所述方法包括形成通往所述多個導電材料層的多個接觸件，此包括在所述多個溝渠中沈積導電材料。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對本文作出各種改變、代替及變更。
72、106、108:導電線
74:絕緣層
90:記憶體膜
92:氧化物半導體層
98、102:介電材料
132:空氣隙/第一空氣隙/第二空氣隙
140:密封件
200:記憶體陣列
202:記憶胞
204:電晶體
207:箭頭
B-B’、C-C’、D-D’:參考橫截面

Claims (10)

  1. 一種記憶體裝置，包括：半導體基底；第一電晶體，位於所述半導體基底之上，其中所述第一電晶體包括在所述半導體基底之上延伸的第一字元線；第二電晶體，位於所述半導體基底之上，其中所述第二電晶體包括在所述第一字元線之上延伸的第二字元線；第一空氣隙，在所述第一字元線與所述第二字元線之間延伸；記憶體膜，沿著所述第一字元線及所述第二字元線延伸，其中所述記憶體膜接觸所述第一字元線及所述第二字元線；通道層，沿著所述記憶體膜延伸；源極線，沿著所述通道層延伸，其中所述記憶體膜位於所述源極線與所述第一字元線之間；位元線，沿著所述通道層延伸，其中所述記憶體膜位於所述位元線與所述第一字元線之間；以及隔離區，位於所述源極線與所述位元線之間。
  2. 如請求項1所述的記憶體裝置，其中所述第一空氣隙的至少一端由在所述第一字元線與所述第二字元線之間延伸的第一介電材料密封。
  3. 如請求項2所述的記憶體裝置，更包括導電接觸件，所述導電接觸件延伸穿過所述第一介電材料以在實體上接觸所述第一字元線。
  4. 如請求項2所述的記憶體裝置，更包括金屬間介電層，所述金屬間介電層位於所述第一字元線及所述第一介電材料之上且在實體上接觸所述第一字元線及所述第一介電材料。
  5. 一種記憶體裝置，包括：半導體基底；第一記憶胞，位於所述半導體基底之上，所述第一記憶胞包括第一電晶體，其中所述第一電晶體包括：第一閘極電極，包括第一字元線的一部分，其中所述第一閘極電極的底表面被第一空氣隙暴露出，其中所述第一閘極電極的頂表面被第二空氣隙暴露出；鐵電材料的第一部分，其中所述鐵電材料的所述第一部分位於所述第一閘極電極的側壁上；以及第一通道區，位於所述鐵電材料的所述第一部分的側壁上；源極線，其中所述源極線的第一部分為所述第一電晶體提供第一源極/汲極電極；位元線，其中所述位元線的第一部分為所述第一電晶體提供第二源極/汲極電極；以及第一介電材料，將所述源極線與所述位元線隔開。
  6. 如請求項5所述的記憶體裝置，更包括第二記憶胞，所述第二記憶胞位於所述第一記憶胞之上，所述第二記憶胞包括第二電晶體，其中所述第二電晶體包括第二閘極電極，所述第二 閘極電極包括第二字元線的一部分，其中所述第二閘極電極的底表面被所述第二空氣隙暴露出。
  7. 如請求項5所述的記憶體裝置，其中所述第一閘極電極的所述底表面包括第一端及第二端，其中所述底表面的位於所述第一端與所述第二端之間的一部分較所述第一端及所述第二端更接近所述半導體基底。
  8. 一種記憶體裝置的製造方法，包括：沈積導電材料與犧牲材料的多個交替層以形成多層堆疊，所述多層堆疊包括多個導電材料層及多個犧牲材料層；沿著所述多層堆疊的側壁沈積記憶體膜；在所述記憶體膜之上沈積氧化物半導體層；在所述多層堆疊之上形成金屬間介電層；在所述金屬間介電層中圖案化出多個溝渠，其中所述多個溝渠中的每一溝渠暴露出所述多個犧牲材料層中的相應的犧牲材料層；透過所述多個溝渠執行蝕刻製程以移除所述多個犧牲材料層，其中移除所述多個犧牲材料層會形成位於所述多個導電材料層中的多個導電材料層之間的多個空氣隙；以及在所述多個溝渠中沈積介電材料，其中所述介電材料將所述多個空氣隙密封。
  9. 如請求項8所述的製造方法，其中沈積所述介電材料包括使用電漿增強型化學氣相沈積製程來沈積氧化物。
  10. 如請求項8所述的製造方法，更包括形成通往所述多個導電材料層的多個接觸件，其包括在所述多個溝渠中沈積所述導電材料。
TW110109273A 2020-06-26 2021-03-16 記憶體裝置與其製造方法 TWI763375B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063044588P 2020-06-26 2020-06-26
US63/044,588 2020-06-26
US17/159,830 2021-01-27
US17/159,830 US11600520B2 (en) 2020-06-26 2021-01-27 Air gaps in memory array structures

Publications (2)

Publication Number Publication Date
TW202201739A TW202201739A (zh) 2022-01-01
TWI763375B true TWI763375B (zh) 2022-05-01

Family

ID=78066095

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110109273A TWI763375B (zh) 2020-06-26 2021-03-16 記憶體裝置與其製造方法

Country Status (5)

Country Link
US (2) US11600520B2 (zh)
KR (1) KR102638126B1 (zh)
CN (1) CN113517302B (zh)
DE (1) DE102021102547A1 (zh)
TW (1) TWI763375B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102521580B1 (ko) * 2019-07-31 2023-04-12 삼성전자주식회사 반도체 장치
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
DE102020130975B4 (de) 2020-05-28 2025-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelektrische speichervorrichtung und verfahren zum bilden derselben
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11653500B2 (en) 2020-06-25 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array contact structures
US11600520B2 (en) 2020-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures
US11532343B2 (en) 2020-06-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions
US11640974B2 (en) 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
TW202220191A (zh) 2020-07-21 2022-05-16 美商日升存儲公司 用於製造nor記憶體串之3維記憶體結構之方法
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
KR102865678B1 (ko) * 2020-09-23 2025-09-29 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
WO2022108848A1 (en) 2020-11-17 2022-05-27 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11657863B2 (en) * 2021-06-17 2023-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array test structure and method of forming the same
US12408347B2 (en) * 2021-07-21 2025-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a 3-D semiconductor memory structure comprising horizontal and vertical conductive lines
US12402319B2 (en) 2021-09-14 2025-08-26 Sunrise Memory Corporation Three-dimensional memory string array of thin-film ferroelectric transistors formed with an oxide semiconductor channel
US12506071B2 (en) * 2022-01-18 2025-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory device and method for manufacturing the same
US20230262987A1 (en) * 2022-02-14 2023-08-17 Sunrise Memory Corporation Memory structure of three-dimensional nor memory strings of junctionless ferroelectric memory transistors incorporating air gap isolation structures
US20230282282A1 (en) * 2022-03-02 2023-09-07 Sunrise Memory Corporation Memory structure including three-dimensional nor memory strings and method of fabrication
TWI809855B (zh) * 2022-05-05 2023-07-21 旺宏電子股份有限公司 記憶體元件、半導體元件及其製造方法
US12382635B2 (en) * 2022-06-21 2025-08-05 Macronix International Co., Ltd. 3D flash memory device and method of manufacturing the same
US12328868B2 (en) * 2022-07-22 2025-06-10 Nanya Technology Corporation Memory structure including low dielectric constant capping layer
CN116761423B (zh) * 2023-02-08 2024-03-01 北京超弦存储器研究院 3d堆叠的半导体器件及其制造方法、3d存储器、电子设备
CN116367539B (zh) * 2023-04-20 2024-01-19 北京超弦存储器研究院 半导体器件、存储器及其制备方法、电子设备
CN118942494A (zh) * 2023-05-12 2024-11-12 北京超弦存储器研究院 存储器及其制备方法、电子设备
US12087669B1 (en) * 2023-08-14 2024-09-10 Samsung Electronics Co., Ltd. Integrated circuit devices including discharging path and methods of forming the same
CN119545781A (zh) * 2023-08-31 2025-02-28 北京超弦存储器研究院 三维存储器及其制造方法、电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI643318B (zh) * 2017-12-01 2018-12-01 旺宏電子股份有限公司 記憶體元件及其操作方法
TWI643317B (zh) * 2017-12-01 2018-12-01 旺宏電子股份有限公司 記憶體元件及其製作方法
US20200194451A1 (en) * 2018-12-12 2020-06-18 Samsung Electronics Co., Ltd. Vertical semiconductor devices

Family Cites Families (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7256098B2 (en) 2005-04-11 2007-08-14 Infineon Technologies Ag Method of manufacturing a memory device
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP2007281199A (ja) 2006-04-06 2007-10-25 Toshiba Corp 半導体装置
JP2008277543A (ja) 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
JP2009016400A (ja) 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
JP5305980B2 (ja) 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011023687A (ja) 2009-07-21 2011-02-03 Toshiba Corp 不揮発性半導体記憶装置
JP2011060958A (ja) 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法
US9153309B2 (en) 2010-02-07 2015-10-06 Zeno Semiconductor Inc. Semiconductor memory device having electrically floating body transistor, semiconductor memory device having both volatile and non-volatile functionality and method or operating
KR101102548B1 (ko) 2010-04-30 2012-01-04 한양대학교 산학협력단 비휘발성 메모리장치 및 그 제조 방법
KR101660432B1 (ko) 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
KR20130066950A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
US8847302B2 (en) 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
TWI488265B (zh) 2012-07-11 2015-06-11 Powerchip Technology Corp 立體垂直式記憶體的製作方法
KR20140024632A (ko) 2012-08-20 2014-03-03 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
CN104112748B (zh) 2013-04-19 2016-12-28 中国科学院微电子研究所 存储器件及其制造方法和存取方法
US9240420B2 (en) 2013-09-06 2016-01-19 Sandisk Technologies Inc. 3D non-volatile storage with wide band gap transistor decoder
US20160284811A1 (en) 2013-11-04 2016-09-29 Massachusetts Institute Of Technology Electronics including graphene-based hybrid structures
KR102161781B1 (ko) 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
JP2015149413A (ja) 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
KR20150118648A (ko) 2014-04-14 2015-10-23 삼성전자주식회사 불 휘발성 메모리 장치
US9015561B1 (en) 2014-06-11 2015-04-21 Sandisk Technologies Inc. Adaptive redundancy in three dimensional memory
US9455263B2 (en) 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
US9263143B2 (en) 2014-07-14 2016-02-16 Macronix International Co., Ltd. Three dimensional memory device and data erase method thereof
US9576975B2 (en) * 2014-08-26 2017-02-21 Sandisk Technologies Llc Monolithic three-dimensional NAND strings and methods of fabrication thereof
US10014317B2 (en) 2014-09-23 2018-07-03 Haibing Peng Three-dimensional non-volatile NOR-type flash memory
TW201624708A (zh) 2014-11-21 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及記憶體裝置
EP3231012B1 (en) * 2014-12-09 2023-09-20 SanDisk Technologies LLC Three-dimensional memory structure having a back gate electrode
US9355727B1 (en) 2014-12-09 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory structure having a back gate electrode
EP3038141B1 (en) 2014-12-23 2019-08-28 IMEC vzw Method of reading a memory cell of a vertical ferroelectric memory device
US20190148286A1 (en) 2015-09-21 2019-05-16 Monolithic 3D Inc. Multi-level semiconductor device and structure with memory
US9818848B2 (en) 2015-04-29 2017-11-14 Yale University Three-dimensional ferroelectric FET-based structures
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
KR102435524B1 (ko) 2015-10-21 2022-08-23 삼성전자주식회사 반도체 메모리 장치
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
CN108701475B (zh) * 2015-11-25 2022-04-26 日升存储公司 三维垂直nor闪速薄膜晶体管串
JP2017103328A (ja) * 2015-12-01 2017-06-08 株式会社東芝 半導体装置及びその製造方法
US10128264B2 (en) 2016-01-21 2018-11-13 SK Hynix Inc. Semiconductor device
KR102550575B1 (ko) 2016-01-26 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9853047B2 (en) 2016-01-26 2017-12-26 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR102594494B1 (ko) 2016-02-17 2023-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
KR102789289B1 (ko) 2016-04-18 2025-04-01 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
US9601497B1 (en) 2016-04-28 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory and method of manufacturing the same
US9997631B2 (en) 2016-06-03 2018-06-12 Taiwan Semiconductor Manufacturing Company Methods for reducing contact resistance in semiconductors manufacturing process
EP3504728A4 (en) 2016-08-26 2020-09-09 Sunrise Memory Corporation CAPACITIVE-COUPLING NON-VOLATILE THIN-LAYER TRANSISTOR CHAIN IN THREE-DIMENSIONAL NETWORKS
US20180083018A1 (en) 2016-09-19 2018-03-22 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
DE102017113967A1 (de) 2016-09-26 2018-03-29 Sandisk Technologies Llc Adaptiver betrieb von 3-d-speicher
CN106158877B (zh) 2016-09-30 2019-04-02 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
KR102653527B1 (ko) 2016-11-09 2024-04-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US12114494B2 (en) 2017-02-04 2024-10-08 Monolithic 3D Inc. 3D memory semiconductor device and structure
CN110268523A (zh) 2017-02-04 2019-09-20 三维单晶公司 3d半导体装置及结构
KR102561732B1 (ko) 2017-03-08 2023-07-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
US10312239B2 (en) 2017-03-16 2019-06-04 Toshiba Memory Corporation Semiconductor memory including semiconductor oxie
US20180315794A1 (en) 2017-04-26 2018-11-01 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
KR101933307B1 (ko) 2017-05-17 2019-03-15 연세대학교 산학협력단 3 차원 비휘발성 메모리 소자 및 이의 제조 방법
US10043819B1 (en) * 2017-05-17 2018-08-07 Macronix International Co., Ltd. Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
KR20180131118A (ko) 2017-05-31 2018-12-10 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
CN116963506A (zh) 2017-06-29 2023-10-27 美光科技公司 存储器阵列以及形成存储器阵列的方法
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
US10566519B2 (en) 2017-08-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a flat bottom electrode via (BEVA) top surface for memory
JP6563988B2 (ja) 2017-08-24 2019-08-21 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
US10346088B2 (en) 2017-09-29 2019-07-09 Intel Corporation Method and apparatus for per-deck erase verify and dynamic inhibit in 3d NAND
CN109698162A (zh) 2017-10-20 2019-04-30 萨摩亚商费洛储存科技股份有限公司 三维存储元件及其制造方法
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
KR102565002B1 (ko) 2017-11-21 2023-08-08 삼성전자주식회사 3차원 반도체 메모리 장치
WO2019125352A1 (en) 2017-12-18 2019-06-27 Intel Corporation Three-dimensional integrated circuit memory cell having a ferroelectric field effect transistor with a floating gate
KR102448489B1 (ko) 2018-02-02 2022-09-30 선라이즈 메모리 코포레이션 3-차원 수직 nor 플래시 박막 트랜지스터 스트링들
US10256247B1 (en) 2018-02-08 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with silicided word lines, air gap layers and discrete charge storage elements, and method of making thereof
JP2019164868A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
US20190312050A1 (en) 2018-04-10 2019-10-10 Macronix International Co., Ltd. String select line gate oxide method for 3d vertical channel nand memory
WO2019200582A1 (en) 2018-04-19 2019-10-24 Yangtze Memory Technologies Co., Ltd. Memory device and forming method thereof
US11362140B2 (en) * 2018-06-29 2022-06-14 Intel Corporation Word line with air-gap for non-volatile memories
CN110707006B (zh) 2018-07-09 2023-10-17 日升存储公司 锑掺杂的硅和硅锗膜的原位制备的方法
US10664746B2 (en) 2018-07-17 2020-05-26 Macronix International Co., Ltd. Neural network system
US10784278B2 (en) 2018-07-30 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US10741576B2 (en) 2018-08-20 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device containing drain-select-level air gap and methods of making the same
US11380709B2 (en) * 2018-09-04 2022-07-05 Sandisk Technologies Llc Three dimensional ferroelectric memory
JP2020043119A (ja) 2018-09-06 2020-03-19 キオクシア株式会社 半導体装置
US10629608B2 (en) 2018-09-26 2020-04-21 Macronix International Co., Ltd. 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
US10651182B2 (en) 2018-09-28 2020-05-12 Intel Corporation Three-dimensional ferroelectric NOR-type memory
EP3857608A4 (en) * 2018-10-09 2022-09-21 Micron Technology, Inc. METHOD OF MAKING A DEVICE, RELATED DEVICES AND ELECTRONIC SYSTEMS
US10685971B2 (en) * 2018-10-15 2020-06-16 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
TWI887009B (zh) 2018-10-26 2025-06-11 美商蘭姆研究公司 三端子記憶體元件的自對準垂直集成
EP3891780A4 (en) 2018-12-07 2022-12-21 Sunrise Memory Corporation METHOD OF FABRICATION OF MULTILAYER VERTICAL NOR STORAGE STRING ARRAYS
KR102783249B1 (ko) 2018-12-10 2025-03-19 삼성전자주식회사 수직형 메모리 장치
KR102658194B1 (ko) 2018-12-21 2024-04-18 삼성전자주식회사 반도체 장치
US10923502B2 (en) 2019-01-16 2021-02-16 Sandisk Technologies Llc Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same
TWI692038B (zh) 2019-01-25 2020-04-21 旺宏電子股份有限公司 三維堆疊半導體裝置及其製造方法
TWI681548B (zh) 2019-02-12 2020-01-01 旺宏電子股份有限公司 立體記憶體元件及其製作方法
JP2020150199A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
JP2020155543A (ja) 2019-03-19 2020-09-24 キオクシア株式会社 半導体記憶装置
US11069697B1 (en) 2019-04-08 2021-07-20 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10910393B2 (en) 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
US11069598B2 (en) 2019-06-18 2021-07-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array and conductive through-array-vias (TAVs)
US10868042B1 (en) 2019-06-28 2020-12-15 Sandisk Technologies Llc Ferroelectric memory device containing word lines and pass gates and method of forming the same
WO2021007767A1 (en) 2019-07-16 2021-01-21 Yangtze Memory Technologies Co., Ltd. Interconnect structures of three-dimensional memory devices
KR102689479B1 (ko) 2019-08-01 2024-07-26 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US11239254B2 (en) 2019-08-02 2022-02-01 Sandisk Technologies Llc Three-dimensional memory device containing epitaxial ferroelectric memory elements and methods for forming the same
KR102814246B1 (ko) 2019-08-26 2025-05-30 삼성전자주식회사 불휘발성 메모리 장치, 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법
US11211395B2 (en) * 2019-08-30 2021-12-28 Macronix International Co., Ltd. 3D memory array having select lines
KR102711222B1 (ko) 2019-09-04 2024-09-27 삼성전자주식회사 수직형 비휘발성 메모리 장치 및 수직형 비휘발성 메모리 장치의 프로그램 방법
US11398496B2 (en) * 2020-04-27 2022-07-26 Sandisk Technologies Llc Three-dimensional memory device employing thinned insulating layers and methods for forming the same
US11171157B1 (en) 2020-05-05 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a MFMIS memory device
US11574929B2 (en) 2020-05-28 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. 3D ferroelectric memory
US11839080B2 (en) 2020-05-28 2023-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D memory with graphite conductive strips
US11335671B2 (en) * 2020-05-28 2022-05-17 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
US11695073B2 (en) 2020-05-29 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures
US11532640B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
WO2021261744A1 (ko) 2020-06-23 2021-12-30 한양대학교 산학협력단 백 게이트를 포함하는 3차원 플래시 메모리
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11653500B2 (en) 2020-06-25 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array contact structures
US11532343B2 (en) 2020-06-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions
US11600520B2 (en) 2020-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures
US11444069B2 (en) 2020-06-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. 3D semiconductor package including memory array
US11729987B2 (en) 2020-06-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array source/drain electrode structures
US11640974B2 (en) 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
US11569165B2 (en) 2020-07-29 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array, semiconductor device including the same, and manufacturing method thereof
US11527553B2 (en) 2020-07-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI643318B (zh) * 2017-12-01 2018-12-01 旺宏電子股份有限公司 記憶體元件及其操作方法
TWI643317B (zh) * 2017-12-01 2018-12-01 旺宏電子股份有限公司 記憶體元件及其製作方法
TW201926642A (zh) * 2017-12-01 2019-07-01 旺宏電子股份有限公司 記憶體元件及其製作方法
US20200194451A1 (en) * 2018-12-12 2020-06-18 Samsung Electronics Co., Ltd. Vertical semiconductor devices

Also Published As

Publication number Publication date
KR102638126B1 (ko) 2024-02-16
TW202201739A (zh) 2022-01-01
DE102021102547A1 (de) 2021-12-30
US12087621B2 (en) 2024-09-10
CN113517302A (zh) 2021-10-19
US20210407845A1 (en) 2021-12-30
US20230215761A1 (en) 2023-07-06
CN113517302B (zh) 2024-12-27
US11600520B2 (en) 2023-03-07
KR20220000807A (ko) 2022-01-04

Similar Documents

Publication Publication Date Title
TWI763375B (zh) 記憶體裝置與其製造方法
CN113675215B (zh) 存储器阵列、存储器器件及其形成方法
TWI773164B (zh) 記憶胞、半導體裝置及半導體裝置的製造方法
TWI797568B (zh) 記憶單元、半導體裝置及其製作方法
CN113517301B (zh) 存储器阵列器件及其形成方法
CN113745238B (zh) 三维存储器件和方法
US11856785B2 (en) Memory array and methods of forming same
TWI807270B (zh) 記憶胞、半導體元件及形成半導體元件的方法
US12167606B2 (en) Memory device and method of forming thereof
US20240260276A1 (en) Air Gaps In Memory Array Structures
TW202236621A (zh) 三維記憶體元件及其製造方法
US20240404875A1 (en) Air gaps in memory array structures