[go: up one dir, main page]

TWI763365B - 深溝槽電容器、半導體結構及其形成方法 - Google Patents

深溝槽電容器、半導體結構及其形成方法 Download PDF

Info

Publication number
TWI763365B
TWI763365B TW110108842A TW110108842A TWI763365B TW I763365 B TWI763365 B TW I763365B TW 110108842 A TW110108842 A TW 110108842A TW 110108842 A TW110108842 A TW 110108842A TW I763365 B TWI763365 B TW I763365B
Authority
TW
Taiwan
Prior art keywords
dielectric
layer
contact via
metal electrode
electrode plates
Prior art date
Application number
TW110108842A
Other languages
English (en)
Other versions
TW202230821A (zh
Inventor
劉銘棋
張宇行
劉世昌
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Application granted granted Critical
Publication of TWI763365B publication Critical patent/TWI763365B/zh
Publication of TW202230821A publication Critical patent/TW202230821A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
    • H10P50/283—
    • H10W20/056—
    • H10W20/069—
    • H10W20/076—
    • H10W20/081—
    • H10W20/083—
    • H10W20/089—
    • H10W20/42—
    • H10W70/611—
    • H10W70/635—
    • H10W70/65—
    • H10W20/496—

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)

Abstract

提供一種深溝槽電容器、半導體結構及其形成方法。所 述方法包括：在基底中形成深溝槽，並且在深溝槽中以及在深溝槽之上形成層堆疊，所述層堆疊包括與至少兩個節點介電層交錯的至少三個金屬電極板。在層堆疊之上形成接觸級介電材料層，且形成穿過接觸級介電材料層的接觸通孔空腔。通過通過執行至少兩次包括蝕刻罩幕形成製程及蝕刻製程的處理步驟的組合而選擇性地增加接觸通孔空腔的相應的子集的深度來區分接觸通孔空腔的深度。可在接觸通孔空腔中的每一者內形成介電接觸通孔襯墊與板接觸通孔結構的組合。可通過相應的介電接觸通孔襯墊將延伸穿過任何金屬電極板的板接觸通孔結構與此種金屬電極板電隔離。

Description

深溝槽電容器、半導體結構及其形成方法
本發明是有關於一種深溝槽電容器、半導體結構及其形成方法。
在半導體晶片中採用電容器，以用於許多應用(例如電力供應穩定)。電容器往往會佔用大量的裝置面積，且因此，可以小的裝置佔用面積(footprint)提供高電容的電容器是期望的。
本發明實施例提供一種深溝槽電容器，其包括：至少一個深溝槽，從基底的頂表面向下延伸；以及層堆疊，包括與至少兩個節點介電層交錯的至少三個金屬電極板，其中：層堆疊內的每一層包括位於至少一個深溝槽中的每一者內部的相應的垂直延伸部分及位於基底的頂表面上方的相應的水平延伸部分；主電極總成，包括選自至少三個金屬電極板中的至少兩個主金屬電極板；互補電極總成，包括選自至少三個金屬電極板中的至少一個 互補金屬電極板；且層堆疊內的每一層具有包含在垂直平面內的相應的側壁，垂直平面包括層堆疊的外周邊的區段。
本發明實施例提供一種半導體結構，其包括位於基底上的至少一個深溝槽電容器，其中至少一個深溝槽電容器中的每一者包括：深溝槽，從基底的頂表面向下延伸；層堆疊，包括與至少兩個節點介電層交錯的至少三個金屬電極板；以及板接觸通孔結構，接觸至少三個金屬電極板中的相應一者的頂表面，其中：層堆疊內的每一層包括位於深溝槽內部的相應的垂直延伸部分及位於基底的頂表面上方的相應的水平延伸部分；板接觸通孔結構與至少三個金屬電極板之間的每一介面位於水平平面內，水平平面包括至少三個金屬電極板中的相應一者的頂表面；且其中板接觸通孔結構中的每一者被具有均勻的側向厚度的相應的介電接觸通孔襯墊在側向上環繞。
本發明實施例提供一種形成半導體結構的方法，其包括：形成垂直地延伸到基底中的至少一個深溝槽；在至少一個深溝槽中及至少一個深溝槽之上形成層堆疊，層堆疊包括與至少兩個節點介電層交錯的至少三個金屬電極板；在層堆疊之上形成接觸級介電材料層；形成穿過接觸級介電材料層的接觸通孔空腔，使得接觸通孔空腔中的每一者具有位於層堆疊內的最頂層上方的底表面；通過執行至少兩次包括蝕刻罩幕形成製程及蝕刻製程的處理步驟的組合，選擇性地增加接觸通孔空腔的相應的子集的深度；以及在接觸通孔空腔中的每一者內形成介電接觸通孔襯墊與 板接觸通孔結構的組合。
6:介電隔離層
8:基底
9:深溝槽
10A:金屬電極板/主電極總成/主金屬電極板
10B:金屬電極板/互補電極總成/互補金屬電極板
15:節點介電層
17:側壁
20A:金屬電極板/主電極總成/主金屬電極板
20B:金屬電極板/互補電極總成/互補金屬電極板
30:層堆疊
32:節點介電材料層
34:介電間隔件層
36:蝕刻停止介電層
38:接觸級介電層
40:介電蓋層
41A:通孔空腔/第一接觸通孔空腔
41B:通孔空腔/第二接觸通孔空腔
42A:第一空隙/空隙
42B:第二空隙/空隙
43A:通孔空腔/第三接觸通孔空腔
43B:通孔空腔/第四接觸通孔空腔
44A:第三空隙/空隙
44B:第四空隙/空隙
51A:介電接觸通孔襯墊/第一介電接觸通孔襯墊
51B:介電接觸通孔襯墊/第二介電接觸通孔襯墊
52A:板接觸通孔結構/第一板接觸通孔結構
52B:板接觸通孔結構/第二板接觸通孔結構
53A:介電接觸通孔襯墊/第三介電接觸通孔襯墊
53B:介電接觸通孔襯墊/第四介電接觸通孔襯墊
54A:板接觸通孔結構/第三板接觸通孔結構
54B:板接觸通孔結構/第四板接觸通孔結構
60:線級介電層
62:金屬線/第一金屬線
64:金屬線/第二金屬線
80:鈍化介電層
100:半導體晶粒
130:光阻層
150、250:焊料球陣列
170:光阻層
171、271:第一圖案化光阻層
172、272:第二圖案化光阻層
173、273:第三圖案化光阻層
200:系統晶片(SoC)晶粒
300:積體扇出型疊層封裝(InFO PoP)晶粒
1510、1520、1530、1540、1550、1560:步驟
UC:單元電容器區
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據本公開實施例的在基底中形成深溝槽之後的示例性結構的垂直剖視圖。
圖2是根據本公開實施例的在形成包括與至少兩個節點介電層交錯的至少三個金屬電極板的層堆疊之後的示例性結構的垂直剖視圖。
圖3是根據本公開實施例的在將層堆疊圖案化以形成層堆疊的水平延伸部分的垂直側壁之後的示例性結構的垂直剖視圖。
圖4是根據本公開實施例的在形成接觸級介電層(contact-level dielectric layer)之後的示例性結構的垂直剖視圖。
圖5是根據本公開實施例的在形成接觸通孔空腔(contact via cavity)之後的示例性結構的垂直剖視圖。
圖6A到圖6C是根據本公開實施例的在接觸通孔空腔根據第一圖案化方案選擇性地垂直延伸期間的示例性結構的依序的垂直剖視圖。
圖7A到圖7C是根據本公開實施例的在接觸通孔空腔根據 第二圖案化方案選擇性地垂直延伸期間的示例性結構的依序的垂直剖視圖。
圖8是根據本公開實施例的在接觸通孔空腔選擇性地垂直延伸之後的示例性結構的垂直剖視圖。
圖9是根據本公開實施例的在使每一接觸通孔空腔周圍的金屬電極板的水平部分在側向上凹陷之後的示例性結構的垂直剖視圖。
圖10是根據本公開實施例的在終端節點介電蝕刻製程(terminal node dielectric etch process)之後的示例性結構的垂直剖視圖。
圖11A是根據本公開實施例的在形成介電接觸通孔襯墊之後的示例性結構的垂直剖視圖。
圖11B是圖11A所示示例性結構的替代實施例的垂直剖視圖。
圖12是根據本公開實施例的在形成板接觸通孔結構之後的示例性結構的垂直剖視圖。
圖13A是根據本公開實施例的在形成金屬內連結構之後的示例性結構的垂直剖視圖。
圖13B是圖13A所示示例性結構的縮小的垂直剖視圖。
圖13C是圖13A所示示例性結構的替代實施例的垂直剖視圖。
圖14是根據本公開實施例的包含含有深溝槽電容器的半導 體晶粒的示例性晶片總成(chip assembly)的垂直剖視圖。
圖15是示出本公開的方法的一般處理步驟的流程圖。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵從而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
本公開涉及半導體裝置，且具體來說涉及一種包括自對準板接觸通孔結構(self-aligned plate contact via structure)的深溝槽電容器及形成所述深溝槽電容器的方法。
深溝槽電容器可用作積體被動裝置，以提供大的電容，深溝槽電容器可用於穩定電力供應且在手持裝置中用作雜訊濾波器(noise filter)。如果在深溝槽電容器中使用多於兩個電極板，則用於接觸蝕刻製程的製程窗口會非常窄。接觸蝕刻製程可同時蝕刻穿過不同類型的層堆疊，以向深溝槽電容器的電極板中的每一者提供接觸通孔空腔。然而，對於未提供有足夠的上覆的蝕刻停止材料部分的一些電極板，可能發生對下伏的電極板的電短路，和/或對於提供有太厚的上覆的蝕刻停止材料部分的一些其他電極板，可能發生電開路(electrical open)。由於電極板的水平部分位於不同的高度，因此為每種類型的電極板提供具有最佳厚度的蝕刻停止結構可能是具有挑戰性的製程，且在製程變化下易於產生劣化。
一般來說，本公開的結構及方法可用于形成具有可靠的電接觸結構的深溝槽電容器，所述可靠的電接觸結構具有減少的電開路及電短路。根據本公開的實施例，可使用製程整合方案來加寬用於在沒有電開路或電短路的情況下形成與金屬電極板的電接觸件的製程窗口。
具體來說，可在深溝槽中形成金屬電極板與節點介電層的交錯層堆疊。隨後可使用界定圖案化層堆疊的周邊的單個蝕刻 罩幕來將金屬電極板的交錯層堆疊圖案化。可在圖案化層堆疊之上形成接觸級介電層。可在圖案化層堆疊的水平部分之上形成穿過接觸級介電層的垂直通孔空腔。可使用遮罩步驟與選擇性蝕刻製程的組合而使垂直通孔空腔在垂直方向上選擇性地延伸達不同的垂直延伸距離。可在每一選擇性蝕刻製程中使用選擇性蝕刻步驟的組合，以相對於金屬電極板的材料選擇性地依序蝕刻穿過節點介電層且然後相對於節點介電層的材料選擇性地蝕刻穿過金屬電極板。選擇性蝕刻步驟的選擇性可足夠高，以適應用於形成交錯層堆疊的製程中的製程變化。可在具有不同深度的垂直延伸的接觸通孔空腔的底部處在實體上暴露出位於不同高度處的金屬電極板的水平部分。可在接觸通孔空腔中形成在側向上與介電接觸通孔襯墊絕緣的板接觸通孔結構，以提供與金屬電極板的電接觸。介電接觸通孔襯墊可在嵌入的板接觸通孔結構與上覆在接觸所述嵌入的板接觸通孔結構的金屬電極板上的金屬電極板的任何水平部分之間提供電隔離。根據本公開的實施例，板接觸通孔結構與金屬電極板之間的可靠的電接觸可提供深溝槽電容器的更高的良率及增加的耐久性。
參照圖1，示出根據本公開實施例的示例性結構，所述示例性結構包括具有平坦的頂表面的基底8。基底8可包含半導體材料，且可具有至少10微米的厚度。在一個實施例中，基底8可包括商業上可獲得的半導體晶圓，可在形成深溝槽之後將所述半導體晶圓切割成半導體晶粒。舉例來說，基底8可包括半導體基底， 所述半導體基底包含單晶矽且具有範圍在500微米至1,500微米的厚度。
形成垂直地延伸到基底8中的深溝槽9。深溝槽9可通過以下方式來形成：在基底8的前側表面上形成圖案化蝕刻罩幕層。可將圖案化蝕刻罩幕層中的圖案轉印到基底8的上部部分中。在形成圖案化蝕刻罩幕層之前，可在基底8的前側表面(即頂表面)上形成可選的接墊介電層(例如氧化矽接墊層)。在示例性實施例中，接墊介電層可包括具有介於20nm到100nm的範圍內的厚度的氧化矽層。圖案化蝕刻罩幕層可包括具有介於200nm到600nm的範圍內的厚度的氮化矽層或硼矽酸鹽玻璃(borosilicate glass，BSG)層，但不同的材料和/或更小或更大的厚度也可用於可選的接墊介電層及圖案化蝕刻罩幕層。可通過以下方法形成圖案化蝕刻罩幕層：沉積毯覆式蝕刻罩幕層(blanket etch mask layer)；在毯覆式蝕刻罩幕層之上形成被微影圖案化的光阻層；以及使用非等向性蝕刻製程(例如反應性離子蝕刻製程)將被微影圖案化的光阻層中的圖案轉印穿過毯覆式蝕刻罩幕層。
可執行非等向性蝕刻製程，以將圖案化蝕刻罩幕層中的圖案轉印穿過基底8的上部部分，從而形成深溝槽9。舉例來說，可將使用包括HBr、NF3、O2及SF6的氣體組合的反應性離子蝕刻製程用於形成深溝槽9。深溝槽9的深度可介於1微米到10微米的範圍內。每一深溝槽9的水平橫截面形狀可具有以下形狀：圓形、橢圓形、矩形、圓角矩形、具有各種形狀的內周邊及外周邊 的環形、或者界定封閉體積(enclosed volume)的任何二維形狀。可在用於形成深溝槽電容器的每一裝置區內形成具有相同水平橫截面形狀或不同水平橫截面形狀的深溝槽9的陣列，所述裝置區在本文中被稱為單元電容器區(unit capacitor region)。可在基底8中提供多個單元電容器區。
深溝槽9可(例如在圓形或矩形的情況下)具有相應的均勻的寬度或(例如，在面對的側壁(facing sidewalls)具有側向波浪形(undulation)的情況下)具有可變的寬度。一般來說，每一深溝槽9的主要部分(例如整個區域的50%以上)可具有足以容納隨後將形成的所有金屬電極板的垂直延伸部分及至少兩個節點介電層的垂直延伸部分的寬度。舉例來說，每一深溝槽9的主要部分可具有足以容納至少三個金屬電極板的垂直延伸部分及至少兩個節點介電層的垂直延伸部分的寬度。在例示性實例中，每一深溝槽9的主要部分可具有介於50nm到1,000nm的範圍內的寬度，但也可使用更小或更大的寬度。
可在用於形成深溝槽9的非等向性蝕刻製程之前移除光阻層，或者可在用於形成深溝槽9的非等向性蝕刻製程期間消耗光阻層。隨後可例如通過相應的等向性蝕刻製程(例如濕式蝕刻製程)移除圖案化蝕刻罩幕層及可選的接墊介電層。
參照圖2，可在半導體基底8的在實體上暴露出的表面上形成介電隔離層6，所述半導體基底8的在實體上暴露出的表面包括半導體基底8的在每一深溝槽9中暴露出的表面。介電隔離層6 可包含在隨後將形成的深溝槽電容器與基底8之間提供電隔離的介電材料。舉例來說，介電隔離層6可包含氧化矽、氮化矽、氮氧化矽、和/或介電金屬氧化物。也可使用本公開預期範圍內的其他合適的材料。在例示性實例中，介電隔離層6可包括通過對包含矽的基底8的表面部分進行熱氧化所形成的氧化矽層。介電隔離層6的厚度可介於4nm到100nm的範圍內，但也可使用更小或更大的厚度。
可通過相應的共形沉積製程形成金屬電極板(10A、20A、10B、20B)與節點介電層15的交替層堆疊30。金屬電極板(10A、20A、10B、20B)中的每一者可包含金屬材料。在一個實施例中，每一金屬電極板(10A、20A、10B、20B)包含導電金屬氮化物材料，和/或本質上由導電金屬氮化物材料組成，所述導電金屬氮化物材料可為金屬擴散阻擋材料。舉例來說，每一金屬電極板(10A、20A、10B、20B)可包含導電金屬氮化物材料(例如TiN、TaN或WN)，和/或可本質上由導電金屬氮化物材料(例如TiN、TaN或WN)組成。也可使用本公開預期範圍內的其他合適的材料。由於金屬元素穿過節點介電層15和/或穿過介電隔離層6的擴散可能對深溝槽電容器造成有害影響，因此使用金屬擴散阻擋材料對於金屬電極板(10A、20A、10B、20B)可能是有利的。可通過共形沉積製程(例如化學氣相沉積(chemical vapor deposition，CVD)或原子層沉積(atomic layer deposition，ALD))形成每一金屬電極板(10A、20A、10B、20B)。每一金屬電極板 (10A、20A、10B、20B)的厚度可介於5nm到50nm的範圍內，但也可使用更小及更大的厚度。在一個實施例中，每一金屬電極板(10A、20A、10B、20B)可具有相同的材料組成及相同的厚度。在另一實施例中，每一金屬電極板(10A、20A、10B、20B)可具有相同的材料組成，但具有不同的厚度。在又一實施例中，每一金屬電極板(10A、20A、10B、20B)可具有不同的材料組成及相同的厚度。在又一實施例中，每一金屬電極板(10A、20A、10B、20B)可具有不同的材料組成及不同的厚度。
節點介電層15中的每一者可包含節點介電材料，節點介電材料可為具有介電常數大於7.9(7.9是氮化矽的介電常數)的介電金屬氧化物材料，即“高介電常數(high dielectric constant，high-k)”介電金屬氧化物材料。舉例來說，節點介電層15可包含介電金屬氧化物材料，例如氧化鋁、氧化鉿、氧化鋯、氧化鉭、氧化鑭、其合金或其矽酸鹽、和/或其層堆疊。在一個實施例中，節點介電層15可包括非晶氧化鋁層，隨後在形成接觸通孔空腔之後(例如在形成板接觸通孔結構之後)，可將所述非晶氧化鋁層退火成多晶氧化鋁材料。也可使用本公開預期範圍內的其他合適的材料。可通過共形沉積製程(例如化學氣相沉積(CVD)或原子層沉積(ALD))形成每一節點介電層15。每一節點介電層15的厚度可介於1nm到20nm的範圍內，但也可使用更小及更大的厚度。在一個實施例中，每一節點介電層15可具有相同的材料組成及相同的厚度。在另一實施例中，每一節點介電層15可具有相同 的材料組成，但具有不同的厚度。在又一實施例中，每一節點介電層15可具有不同的材料組成及相同的厚度。在又一實施例中，每一節點介電層15可具有不同的材料組成及不同的厚度。
金屬電極板(10A、20A、10B、20B)的總數目可介於3到16(例如從4到8)的範圍內。節點介電層15的總數目可比金屬電極板(10A、20A、10B、20B)的總數目少一個。儘管本公開是使用其中金屬電極板(10A、20A、10B、20B)與節點介電層15的交替層堆疊30包括四個金屬電極板(10A、20A、10B、20B)及三個節點介電層15的實施例來闡述的，但在本文中明確預期其中在交替層堆疊30內可使用不同數目的金屬電極板(10A、20A、10B、20B)及不同數目的節點介電層15的實施例。一般來說，交替層堆疊30可包括與至少兩個節點介電層15交錯的至少三個金屬電極板(10A、20A、10B、20B)，交替層堆疊30可形成在基底8中所形成的至少一個深溝槽9中以及所述至少一個深溝槽9之上。
可按沉積的次序依序將金屬電極板(10A、20A、10B、20B)編號。舉例來說，金屬電極板(10A、20A、10B、20B)可包括第一金屬電極板10A、第二金屬電極板20A、第三金屬電極板10B、第四金屬電極板20B等。每一奇數編號的金屬電極板(10A、10B)的圖案化部分可隨後用於形成用作深溝槽電容器的主節點(即第一節點)的主電極總成，且每一偶數編號的金屬電極板(20A、20B)的圖案化部分可隨後用於形成用作深溝槽電容 器的互補節點(即第二節點)的互補電極總成。金屬電極板(10A、20A、10B、20B)的總數目、金屬電極板(10A、20A、10B、20B)的厚度及深溝槽9的寬度可被選擇成使得深溝槽9的區域的主要部分(即，50%以上)或全部可被交替層堆疊30填充。
可在交替層堆疊30之上形成節點介電材料層32。節點介電材料層32的厚度及組成可與節點介電層15中的一者或節點介電層15中的每一者相同。可在節點介電材料層32之上可選地沉積可選的介電間隔件層34。介電間隔件層34可填充深溝槽9中的任何剩餘空隙(如果存在這種空隙的話)。另外，介電間隔件層34可提供平坦的水平頂表面。在例示性實例中，介電間隔件層34可包含氧化矽，且可具有介於1nm到100nm的範圍內的厚度，但也可使用更大的厚度。也可使用本公開預期範圍內的其他合適的材料。在一個實施例中，可通過例如通過施加可流動氧化物(flowable oxide，FOX)材料進行的共形沉積製程或自平坦化(self-planarizing)沉積製程(例如旋塗)形成介電間隔件層34。
參照圖3，可在可選的介電間隔件層34及節點介電材料層32之上施加光阻層130。可將光阻層130微影圖案化，以形成位於相應的裝置區內的離散圖案化部分的陣列，所述裝置區在本文中被稱為單元電容器區UC。可提供單元電容器區UC的一維陣列或單元電容器區UC的二維陣列。每一單元電容器區UC可具有任何二維形狀的區域，所述二維形狀的區域具有封閉的周邊，例如圓形、橢圓形、多邊形、具有圓的隅角的多邊形、或任何一般 來說為曲線的二維形狀。在一個實施例中，光阻層130的離散部分的圖案可為週期性圖案。
可執行非等向性蝕刻製程，以使用圖案化光阻層130作為蝕刻罩幕來蝕刻穿過可選的介電間隔件層34的未被遮罩部分、節點介電材料層32的未被遮罩部分及交替層堆疊30的未被遮罩部分。可選的介電間隔件層34的水平延伸部分、節點介電材料層32的水平延伸部分及交替層堆疊30內的每一層的水平延伸部分可被分成位於相應的單元電容器區UC內的多個離散圖案化部分。在其中光阻層130的離散部分的圖案包括週期性圖案的實施例中，可將可選的介電間隔件層34的圖案化部分、節點介電材料層32的圖案化部分及交替層堆疊30的圖案化部分佈置成單元結構的一維或二維陣列。每一單元結構可位於相應的單元電容器區UC內。
每一單元電容器區UC包括至少一個深溝槽9。可在每一單元電容器區UC內提供金屬電極板(10A、20A、10B、20B)與節點介電層15的交替層堆疊30。在實施例中，交替層堆疊30可包括與至少兩個節點介電層15交錯的至少三個金屬電極板(10A、20A、10B、20B)。交替層堆疊30內的每一層(10A、20A、10B、20B、15)可包括位於所述至少一個深溝槽9中的每一者內部的相應的垂直延伸部分及位於基底8的頂表面上方的相應的水平延伸部分。
交替層堆疊30內的層的水平延伸部分的側壁17可為垂 直的，且與光阻層130的圖案化部分的側壁重合(coincident)。因此，交替層堆疊30內的每一層的水平延伸部分的每一外側壁17可位於相應的垂直平面內。例如，在交替層堆疊30內的所有層的水平延伸部分具有帶有N個側的多邊形(例如矩形)的水平橫截面形狀的情況下，交替層堆疊30內的所有層的水平延伸部分的一組所有側壁17可位於多個N垂直平面內。作為另外一種選擇，例如，在交替層堆疊30內所有層的水平延伸部分具有圓形形狀、橢圓形狀或由單個彎曲周邊組成的二維形狀的情況下，交替層堆疊30內的所有層的水平延伸部分的所述一組所有側壁17可位於在水平平面中具有曲率的單個垂直平面中。一般來說，交替層堆疊30內的每一層的水平延伸部分的每一外側壁可位於包含交替層堆疊30的整個外周邊的一組至少一個垂直平面內的相應的垂直平面內。隨後可例如通過灰化移除圖案化光阻層130。
參照圖4，可在包括相應的交替層堆疊30、節點介電材料層32及可選的介電間隔件層34的每一圖案化結構之上形成蝕刻停止介電層36。可在蝕刻停止介電層36之上沉積接觸級介電層38。蝕刻停止介電層36可包含提供對隨後的非等向性蝕刻製程中所使用的蝕刻化學物質的抗蝕刻性的材料，所述非等向性蝕刻製程將用於形成穿過接觸級介電層38的接觸通孔空腔。舉例來說，蝕刻停止介電層36可包含氮化矽，且接觸級介電層38可包含氧化矽。也可使用本公開預期範圍內的其他合適的材料。蝕刻停止介電層36的水平部分可具有均勻的厚度，所述均勻的厚度可介於 10nm到100nm的範圍內，但也可使用更小或更大的厚度。
可通過使用自平坦化製程(例如旋塗)形成接觸級介電層38或者通過化學機械平坦化來將接觸級介電層38的頂表面平坦化。接觸級介電層38的上覆在交替層堆疊30上的部分的厚度可介於100nm到1,000nm的範圍內，但也可使用更小或更大的厚度。
蝕刻停止介電層36上覆在每一交替層堆疊30上。交替層堆疊30內的每一層(即10A、10B、20A、20B、15)的每一水平延伸部分可具有相對於彼此垂直地重合的垂直側壁，即位於同一垂直平面內的側壁。在單元電容器區UC內上覆在交替層堆疊30上的蝕刻停止介電層36的水平底表面的整個周邊可鄰接蝕刻停止介電層36的垂直延伸部分的整個上周邊。蝕刻停止介電層36的垂直延伸部分可在側向上環繞且可接觸位於蝕刻停止介電層36的水平底表面之下的交替層堆疊30內的每一層的每一外側壁。在一個實施例中，蝕刻停止介電層36的垂直延伸部分與交替層堆疊30內的每一層的外側壁之間的所有介面可為垂直的。
可在接觸級介電層38的頂表面之上形成介電蓋層40。介電蓋層40可包含與接觸級介電層38的介電材料不同的介電材料。舉例來說，介電蓋層40可包含具有介於10nm到100nm的範圍內的厚度的氮氧化矽，但不同的材料及不同的厚度也可用于介電蓋層40。
參照圖5，可在介電蓋層40之上施加光阻層170。可將 光阻層170微影圖案化以形成穿過光阻層170的離散開口。可在單元電容器區UC的每一區域內在光阻層170中形成至少與交替層堆疊30內的金屬電極板(10A、20A、10B、20B)的總數目一樣多的開口。在一個實施例中，在單元電容器區UC的每一區域內的穿過光阻層170的開口的總數目可與交替層堆疊30內的金屬電極板(10A、20A、10B、20B)的總數目相同，或者可為金屬電極板(10A、20A、10B、20B)的總數目的整數倍。
可執行非等向性蝕刻製程，以將光阻層170中的開口的圖案轉印穿過介電蓋層40、接觸級介電層38、蝕刻停止介電層36及可選的介電間隔件層34。可使用相對於下伏的介電材料選擇性地對在空腔的最底部表面處在實體上暴露出的介電材料部分的介電材料進行蝕刻的一系列蝕刻步驟來蝕刻穿過介電蓋層40的未被遮罩部分、接觸級介電層38的未被遮罩部分、蝕刻停止介電層36的未被遮罩部分及可選的介電間隔件層34的未被遮罩部分。對介電間隔件層34(或者在省略介電間隔件層34的情況下對蝕刻停止介電層36)進行蝕刻的非等向性蝕刻製程的終端步驟可相對於節點介電材料層32的材料具有選擇性。
可形成穿過介電蓋層40、接觸級介電層38、蝕刻停止介電層36及可選的介電間隔件層34的堆疊的接觸通孔空腔(41A、43A、41B、43B)。接觸通孔空腔(41A、43A、41B、43B)中的每一者可具有從介電蓋層40的頂表面垂直地延伸到節點介電材料層32的頂表面的相應的一組至少一個直側壁。通孔空腔(41A、 43A、41B、43B)的每一直側壁可為垂直的，或者可具有大於零的有限錐角。通孔空腔(41A、43A、41B、43B)的側壁的錐角可小於5度，和/或可小於2度。通孔空腔(41A、43A、41B、43B)可具有相同的深度，所述深度是介電蓋層40的厚度、接觸級介電層38的厚度、蝕刻停止介電層36的厚度及可選的介電間隔件層34的厚度之和。可在每一接觸通孔空腔(41A、43A、41B、43B)的底部處在實體上暴露出節點介電材料層32的頂表面的一部分。接觸通孔空腔(41A、43A、41B、43B)中的每一者可具有位於交替層堆疊30內的最頂層上方的底表面。
接觸通孔空腔(41A、43A、41B、43B)可包括主節點接觸通孔空腔(41A、43A)及互補節點接觸通孔空腔(41B、43B)。主節點接觸通孔空腔(41A、43A)可為隨後用於向主電極總成的元件提供電接觸的空腔。主電極總成可包括至少兩個主節點金屬板，例如第一金屬電極板10A及第三金屬電極板10B。舉例來說，主節點接觸通孔空腔(41A、43A)可包括：第一接觸通孔空腔41A(其包括接觸通孔空腔的第一子集)，隨後可用于形成接觸相應的第一金屬電極板10A的板接觸通孔結構；以及第三接觸通孔空腔43A(其包括接觸通孔空腔的第三子集)，隨後可用于形成接觸相應的第三金屬電極板10B的板接觸通孔結構。互補節點接觸通孔空腔(41B、43B)可為隨後可用于向互補電極總成的元件提供電接觸的空腔，互補電極總成包括至少一個互補節點金屬板，例如第二金屬電極板20A及第四金屬電極板20B。舉例來說，互補節 點接觸通孔空腔(41B、43B)可包括：第二接觸通孔空腔41B(其包括接觸通孔空腔的第二子集)，隨後可用于形成接觸相應的第二金屬電極板10B的板接觸通孔結構；以及第四接觸通孔空腔43B，隨後可用于形成接觸相應的第四金屬電極板20B的板接觸通孔結構。隨後可例如通過灰化移除光阻層170。
圖6A到圖6C是根據本公開實施例的在接觸通孔空腔(41A、41B、43A、43B)根據第一圖案化方案選擇性地垂直延伸期間的示例性結構的依序的垂直剖視圖。一般來說，可通過執行至少兩次包括蝕刻罩幕形成製程及蝕刻製程的處理步驟的組合而選擇性地增加接觸通孔空腔(41A、41B、43A、43B)的每一子集的深度。圖6A到圖6C中的每一者示出包括蝕刻罩幕形成製程及蝕刻製程的處理步驟的相應組合。
參照圖6A，可在介電蓋層40及接觸級介電層38之上施加第一圖案化光阻層171。可將第一圖案化光阻層171微影圖案化成覆蓋第四接觸通孔空腔43B且不覆蓋第一接觸通孔空腔41A、第二接觸通孔空腔41B或第三接觸通孔空腔43A。第一圖案化光阻層171可用作用於後續蝕刻製程的蝕刻罩幕，所述後續蝕刻製程在本文中被稱為第一蝕刻製程。第一蝕刻製程蝕刻穿過節點介電材料層32的未被遮罩部分及金屬電極板的未被遮罩部分，所述金屬電極板可為第四金屬電極板20B。在一個實施例中，每一金屬電極板(10A、10B、20A、20B)可包含導電金屬氮化物材料，和/或可本質上由導電金屬氮化物材料組成，且每一節點介電層15 及節點介電材料層32可包含具有介電常數大於7.9的介電金屬氧化物材料，和/或可本質上由具有介電常數大於7.9的介電金屬氧化物材料組成。在實施例中，第一蝕刻製程可包括：第一步驟，相對於導電金屬氮化物材料選擇性地蝕刻介電金屬氧化物材料；以及第二步驟，相對於介電金屬氧化物材料選擇性地蝕刻導電金屬氮化物材料。第一蝕刻步驟可包括第一非等向性蝕刻步驟，所述第一非等向性蝕刻步驟具有相對於導電金屬氮化物材料選擇性地蝕刻介電金屬氧化物材料的蝕刻化學物質。第二蝕刻步驟可包括第二非等向性蝕刻步驟，所述第二非等向性蝕刻步驟具有相對於介電金屬氧化物材料選擇性地蝕刻導電金屬氮化物材料的化學物質。可選擇每一蝕刻步驟的持續時間，使得第一接觸通孔空腔41A、第二接觸通孔空腔41B及第三接觸通孔空腔43A中的每一者可垂直地延伸到最頂部節點介電層15的頂表面，最頂部節點介電層15的頂表面位於與第四金屬電極板20B的底表面相同的水平平面內。隨後可例如通過灰化移除第一圖案化光阻層171。
參照圖6B，可在介電蓋層40及接觸級介電層38之上施加第二圖案化光阻層172。可將第二圖案化光阻層172微影圖案化成覆蓋第三接觸通孔空腔43A及第四接觸通孔空腔43B且不覆蓋第一接觸通孔空腔41A或第二接觸通孔空腔41B。第二圖案化光阻層172可用作用於後續蝕刻製程的蝕刻罩幕，所述後續蝕刻製程在本文中被稱為第二蝕刻製程。第二蝕刻製程蝕刻穿過最頂部節點介電層15的未被遮罩部分及金屬電極板的未被遮罩部分，所 述金屬電極板可為第三金屬電極板20A。在每一金屬電極板(10A、10B、20A、20B)包含導電金屬氮化物材料，和/或本質上由導電金屬氮化物材料組成，且每一節點介電層15及節點介電材料層32包含具有介電常數大於7.9的介電金屬氧化物材料，和/或本質上由具有介電常數大於7.9的介電金屬氧化物材料組成的實施例中，第二蝕刻製程可包括：第一步驟，相對於導電金屬氮化物材料選擇性地蝕刻介電金屬氧化物材料；以及第二步驟，相對於介電金屬氧化物材料選擇性地蝕刻導電金屬氮化物材料。第一蝕刻步驟可包括第一非等向性蝕刻步驟，所述第一非等向性蝕刻步驟具有相對於導電金屬氮化物材料選擇性地蝕刻介電金屬氧化物材料的蝕刻化學物質。第二蝕刻步驟可包括第二非等向性蝕刻步驟，所述第二非等向性蝕刻步驟具有相對於介電金屬氧化物材料選擇性地蝕刻導電金屬氮化物材料的蝕刻化學物質。可選擇每一蝕刻步驟的持續時間，使得第一接觸通孔空腔41A及第二接觸通孔空腔41B中的每一者可垂直地延伸到中間節點介電層15的頂表面，中間節點介電層15的頂表面位於與第三金屬電極板20A的底表面相同的水平平面內。隨後可例如通過灰化移除第二圖案化光阻層172。
參照圖6C，可在介電蓋層40及接觸級介電層38之上施加第三圖案化光阻層173。可將第三圖案化光阻層173微影圖案化成覆蓋第二接觸通孔空腔41B、第三接觸通孔空腔43A及第四接觸通孔空腔43B且不覆蓋第一接觸通孔空腔41A。第三圖案化光 阻層173可用作用於後續蝕刻製程的蝕刻罩幕，所述後續蝕刻製程在本文中被稱為第三蝕刻製程。第三蝕刻製程蝕刻穿過中間節點介電層15的未被遮罩部分及金屬電極板的未被遮罩部分，所述金屬電極板可為第二金屬電極板10B。在每一金屬電極板(10A、10B、20A、20B)包含導電金屬氮化物材料，和/或本質上由導電金屬氮化物材料組成，且每一節點介電層15及節點介電材料層32包含具有介電常數大於7.9的介電金屬氧化物材料，和/或本質上由具有介電常數大於7.9的介電金屬氧化物材料組成的實施例中，第三蝕刻製程可包括：第一步驟，相對於導電金屬氮化物材料選擇性地蝕刻介電金屬氧化物材料；以及第二步驟，相對於介電金屬氧化物材料選擇性地蝕刻導電金屬氮化物材料。第一蝕刻步驟可包括第一非等向性蝕刻步驟，所述第一非等向性蝕刻步驟具有相對於導電金屬氮化物材料選擇性地蝕刻介電金屬氧化物材料的蝕刻化學物質。第二蝕刻步驟可包括第二非等向性蝕刻步驟，所述第二非等向性蝕刻步驟具有相對於介電金屬氧化物材料選擇性地蝕刻導電金屬氮化物材料的蝕刻化學物質。可選擇每一蝕刻步驟的持續時間，使得第一接觸通孔空腔41A中的每一者可垂直地延伸到最底部節點介電層15的頂表面，最底部節點介電層15的頂表面位於與第二金屬電極板10B的底表面相同的水平平面內。隨後可例如通過灰化移除第三圖案化光阻層173。
圖7A到圖7C是根據本公開實施例的在接觸通孔空腔(41A、41B、43A、43B)根據第二圖案化方案選擇性地垂直延伸 期間的示例性結構的依序的垂直剖視圖。如上所述，可通過執行至少兩次包括蝕刻罩幕形成製程及蝕刻製程的處理步驟的組合而選擇性地增加接觸通孔空腔(41A、41B、43A、43B)的每一子集的深度。圖7A到圖7C中的每一者示出包括蝕刻罩幕形成製程及蝕刻製程的處理步驟的相應組合。
參照圖7A，可在介電蓋層40及接觸級介電層38之上施加第一圖案化光阻層271。可將第一圖案化光阻層271微影圖案化成覆蓋第二接觸通孔空腔41B、第三接觸通孔空腔43A及第四接觸通孔空腔43B且不覆蓋第一接觸通孔空腔41A。第一圖案化光阻層271可用作用於後續蝕刻製程的蝕刻罩幕，所述後續蝕刻製程在本文中被稱為第一蝕刻製程。第一蝕刻製程蝕刻穿過節點介電材料層32的未被遮罩部分及金屬電極板的未被遮罩部分，所述金屬電極板可為第四金屬電極板20B。在一個實施例中，每一金屬電極板(10A、10B、20A、20B)可包含導電金屬氮化物材料，和/或可本質上由導電金屬氮化物材料組成，且每一節點介電層15及節點介電材料層32可包含具有介電常數大於7.9的介電金屬氧化物材料，和/或可本質上由具有介電常數大於7.9的介電金屬氧化物材料組成。在此種實施例中，第一蝕刻製程可包括：第一步驟，相對於導電金屬氮化物材料選擇性地蝕刻介電金屬氧化物材料。第二步驟可相對於介電金屬氧化物材料選擇性地蝕刻導電金屬氮化物材料。第一蝕刻步驟可包括第一非等向性蝕刻步驟，所述第一非等向性蝕刻步驟具有相對於導電金屬氮化物材料選擇性 地蝕刻介電金屬氧化物材料的蝕刻化學物質。第二蝕刻步驟可包括第二非等向性蝕刻步驟，所述第二非等向性蝕刻步驟具有相對於介電金屬氧化物材料選擇性地蝕刻導電金屬氮化物材料的蝕刻化學物質。可選擇每一蝕刻步驟的持續時間，使得第一接觸通孔空腔41A中的每一者垂直地延伸到最頂部節點介電層15的頂表面，最頂部節點介電層15的頂表面位於與第四金屬電極板20B的底表面相同的水平平面內。
在一個實施例中，隨後可例如通過灰化移除第一圖案化光阻層271。在另一實施例中，第一圖案化光阻層271可包含可修整光阻材料，所述可修整光阻材料可通過受控灰化製程而被等向性地修整。在此種實施例中，可從幾何上佈置第二接觸通孔空腔41B、第三接觸通孔空腔43A及第四接觸通孔空腔43B，使得第三接觸通孔空腔43A及第四接觸通孔空腔43B可在修整製程之後保持被可修整光阻材料的被修整部分覆蓋，而第二接觸通孔空腔41B可變得在實體上暴露出(即，不被可修整光阻材料的被修整部分覆蓋)。在此種實施例中，可修整光阻材料的被修整部分可用作圖7B中所示的第二圖案化光阻層272。
參照圖7B，可將第二圖案化光阻層272作為可修整光阻材料的被修整部分提供。作為另外一種選擇，可通過灰化移除第一圖案化光阻層271，且可在介電蓋層40及接觸級介電層38之上施加第二光阻材料。可將第二光阻材料微影圖案化，以提供第二圖案化光阻層272。第二圖案化光阻層272覆蓋第三接觸通孔空腔 43A及第四接觸通孔空腔43B，且不覆蓋第一接觸通孔空腔41A或第二接觸通孔空腔41B。第二圖案化光阻層272可用作用於後續蝕刻製程的蝕刻罩幕，所述後續蝕刻製程在本文中被稱為第二蝕刻製程。第二蝕刻製程可蝕刻穿過節點介電材料層32的未被遮罩部分及最頂部節點介電層15的未被遮罩部分，且然後可蝕刻穿過下伏的金屬電極板的未被遮罩部分，所述金屬電極板可為用於每一第一接觸通孔空腔41A的第三金屬電極板20A或者用於每一第二接觸通孔空腔41B的第四金屬電極板20B。在其中每一金屬電極板(10A、10B、20A、20B)包含導電金屬氮化物材料，和/或本質上由導電金屬氮化物材料組成，且每一節點介電層15及節點介電材料層32包含具有介電常數大於7.9的介電金屬氧化物材料，和/或本質上由具有介電常數大於7.9的介電金屬氧化物材料組成的實施例中，第二蝕刻製程可包括：第一步驟，相對於導電金屬氮化物材料選擇性地蝕刻介電金屬氧化物材料；以及第二步驟，相對於介電金屬氧化物材料選擇性地蝕刻導電金屬氮化物材料。第一蝕刻步驟可包括第一非等向性蝕刻步驟，所述第一非等向性蝕刻步驟具有相對於導電金屬氮化物材料選擇性地蝕刻介電金屬氧化物材料的蝕刻化學物質。第二蝕刻步驟可包括第二非等向性蝕刻步驟，所述第二非等向性蝕刻步驟具有相對於介電金屬氧化物材料選擇性地蝕刻導電金屬氮化物材料的蝕刻化學物質。可選擇每一蝕刻步驟的持續時間，使得第一接觸通孔空腔41A中的每一者垂直地延伸到中間節點介電層15的頂表面，中間節點介 電層15的頂表面位於與第三金屬電極板20A的底表面相同的水平平面內。第二接觸通孔空腔41B中的每一者垂直地延伸到頂部節點介電層15的頂表面，頂部節點介電層15的頂表面位於與第四金屬電極板20B的底表面相同的水平平面內。
在實施例中，隨後可例如通過灰化移除第二圖案化光阻層272。在另一實施例中，第二圖案化光阻層272可包含可修整光阻材料，所述可修整光阻材料可通過受控灰化製程而被等向性地修整。在此種實施例中，可從幾何上佈置第三接觸通孔空腔43A及第四接觸通孔空腔43B，使得第四接觸通孔空腔43B可在修整製程之後保持被可修整光阻材料的被修整部分覆蓋，而第三接觸通孔空腔43A變得在實體上暴露出(即，未被可修整光阻材料的被修整部分覆蓋)。在這種情況下，可修整光阻材料的被修整部分可用作圖7C中所示的第三圖案化光阻層273。
參照圖7C，可將第三圖案化光阻層273作為可修整光阻材料的被修整部分提供。作為另外一種選擇，可通過灰化移除第二圖案化光阻層272，且可在介電蓋層40及接觸級介電層38之上施加第三光阻材料，且可將第三光阻材料微影圖案化以提供第三圖案化光阻層273。第三圖案化光阻層273可覆蓋第四接觸通孔空腔43B，且不覆蓋第一接觸通孔空腔41A、第二接觸通孔空腔41B或第三接觸通孔空腔43A。第三圖案化光阻層273可用作用於後續蝕刻製程的蝕刻罩幕，所述後續蝕刻製程在本文中被稱為第三蝕刻製程。第三蝕刻製程蝕刻穿過節點介電材料層32的未被遮罩 部分、最頂部節點介電層15的未被遮罩部分及中間節點介電層15的未被遮罩部分，且然後蝕刻穿過下伏金屬電極板的未被遮罩部分，所述金屬電極板可為用於每一第一接觸通孔空腔41A的第二金屬電極板10B、用於每一第二接觸通孔空腔41B的第三金屬電極板20A、或者用於每一第三接觸通孔空腔43A的第四金屬板20B。在其中每一金屬電極板(10A、10B、20A、20B)包含導電金屬氮化物材料，和/或本質上由導電金屬氮化物材料組成，且每一節點介電層15及節點介電材料層32包含具有介電常數大於7.9的介電金屬氧化物材料，和/或本質上由具有介電常數大於7.9的介電金屬氧化物材料組成的實施例中，第三蝕刻製程可包括：第一步驟，相對於導電金屬氮化物材料選擇性地蝕刻介電金屬氧化物材料；以及第二步驟，相對於介電金屬氧化物材料選擇性地蝕刻導電金屬氮化物材料。第一蝕刻步驟可包括第一非等向性蝕刻步驟，所述第一非等向性蝕刻步驟具有相對於導電金屬氮化物材料選擇性地蝕刻介電金屬氧化物材料的蝕刻化學物質。第二蝕刻步驟可包括第二非等向性蝕刻步驟，所述第二非等向性蝕刻步驟具有相對於介電金屬氧化物材料選擇性地蝕刻導電金屬氮化物材料的蝕刻化學物質。可選擇每一蝕刻步驟的持續時間，使得第一接觸通孔空腔41A中的每一者垂直地延伸到底部節點介電層15的頂表面，底部節點介電層15的頂表面位於與第二金屬電極板10A的底表面相同的水平平面內。第二接觸通孔空腔41B中的每一者垂直地延伸到中間節點介電層15的頂表面，中間節點介電層15 的頂表面位於與第三金屬電極板20A的底表面相同的水平平面內。第三接觸通孔空腔43A中的每一者垂直地延伸到頂部節點介電層15的頂表面，頂部節點介電層15的頂表面位於與第四金屬電極板20B的底表面相同的水平平面內。隨後可例如通過灰化移除第三圖案化光阻層273。
圖8示出在移除第三圖案化光阻層(173、273)之後的示例性結構。儘管本公開是使用其中使用四個金屬電極板(10A、10B、20A、20B)的實施例來闡述的，但本文中明確預期其中在金屬電極板與節點介電層15的每一交替層堆疊內使用不同總數目的金屬電極板的實施例。在此種實施例中，可形成垂直地延伸到不同節點介電層15的頂表面或節點介電材料層32的頂表面的多組接觸通孔空腔。每一交替層堆疊內的每一節點介電層15及上覆在相應的交替層堆疊30上的節點介電材料層32可具有在實體上暴露於上覆的一個接觸通孔空腔(41A、41B、43A、43B)的頂表面的相應部分。
參照圖9，可使金屬電極板(10A、10B、20A、20B)的在實體上暴露出的側壁相對於節點介電層15及節點介電材料層32而選擇性地在側向上凹陷。舉例來說，如果金屬電極板(10A、10B、20A、20B)包含金屬氮化物材料且如果節點介電層15及節點介電材料層32包含介電金屬氧化物材料，則可執行相對於介電金屬氧化物材料選擇性地蝕刻金屬氮化物材料的濕式蝕刻製程。舉例來說，可使用包含稀釋的氫氧化銨及可選的過氧化氫的濕式 蝕刻溶液來使每一接觸通孔空腔(41A、41B、43A、43B)周圍的金屬電極板(10A、10B、20A、20B)的在實體上暴露出的側壁相對於節點介電層15及節點介電材料層32的介電金屬氧化物材料而選擇性地在側向上凹陷。等向性蝕刻製程的側向凹陷距離可介於1nm到10nm的範圍內，但也可使用更小及更大的側向蝕刻距離。
一般來說，在圖6A到圖6C或圖7A到圖7C的處理步驟處，在執行至少兩次使接觸通孔空腔(41A、41B、43A、43B)垂直地延伸的處理步驟的組合之後，可通過相對於節點介電層15的介電金屬氧化物材料而選擇性地等向性蝕刻至少三個金屬電極板(10A、10B、20A、20B)的導電金屬氮化物材料來使所述至少三個金屬電極板(10A、10B、20A、20B)的水平延伸部分的在實體上暴露出的側壁在側向上凹陷。最底部金屬電極板(例如第一金屬電極板10A)未在實體上暴露於等向性蝕刻製程的等向性蝕刻劑。除了最底部電極板之外的每一金屬電極板具有在實體上暴露於等向性蝕刻劑的至少一個側壁。
參照圖10，可執行終端節點介電蝕刻製程。終端節點介電蝕刻製程可為等向性蝕刻製程，所述等向性蝕刻製程會等向性地蝕刻每一接觸通孔空腔(41A、41B、43A、43B)周圍及所述每一接觸通孔空腔之下的節點介電層15及節點介電材料層32的在實體上暴露出的部分。在一個實施例中，終端節點介電蝕刻製程可包括濕式蝕刻製程，所述濕式蝕刻製程相對於金屬電極板 (10A、10B、20A、20B)的導電金屬氮化物材料選擇性地蝕刻節點介電層15及節點介電材料層32的介電金屬氧化物材料。可選擇終端節點介電蝕刻製程的持續時間，使得蝕刻穿過節點介電層15及節點介電材料層32的位於接觸通孔空腔(41A、41B、43A、43B)之下的每一部分，且在每一接觸通孔空腔(41A、41B、43A、43B)之下在實體上暴露出每一下伏的金屬電極板(10A、10B、20A、20B)的頂表面。
終端節點介電蝕刻製程的蝕刻化學物質可相對於金屬電極板(10A、10B、20A、20B)的材料具有選擇性(即，不蝕刻金屬電極板(10A、10B、20A、20B)的材料。在此種實施例中，每一接觸通孔空腔(41A、41B、43A、43B)的底表面可與下伏的金屬電極板(10A、10B、20A、20B)的頂表面和節點介電層15以及節點介電材料層32中的接觸下伏的金屬電極板(10A、10B、20A、20B)的一者的底表面之間的水平介面齊平。換句話說，每一接觸通孔空腔(41A、41B、43A、43B)的底表面可位於以下水平平面內：所述水平平面包括位於相應的接觸通孔空腔(41A、41B、43A、43B)正下方的金屬電極板(10A、10B、20A、20B)中的相應一者的頂表面。可在終端節點介電蝕刻製程期間並行地移除節點介電層15與節點介電材料層32的位於接觸通孔空腔(41A、41B、43A、43B)的周邊部分處的側向突出部分，使得節點介電層15與節點介電材料層32的在實體上暴露出的側壁可與金屬電極板(10A、10B、20A、20B)的凹陷側壁大致對齊。因此， 接觸通孔空腔(41A、41B、43A、43B)可具有瓶形的垂直橫截面輪廓，其中接觸通孔空腔(41A、41B、43A、43B)的最底部部分具有比接觸通孔空腔(41A、41B、43A、43B)的具有直側壁的上覆部分更大的側向尺寸。
參照圖11A，可在接觸通孔空腔(41A、41B、43A、43B)的側壁上、金屬電極板(10A、10B、20A、20B)的頂表面的在實體上暴露出的部分上以及接觸級介電層38之上共形地沉積連續的介電襯墊層。連續的介電襯墊層包含介電材料(例如氮化矽)。也可使用本公開預期範圍內的其他合適的材料。可通過共形沉積製程(例如低壓化學氣相沉積)來沉積連續的介電襯墊層。連續的介電襯墊層的厚度可小於每一接觸通孔空腔(41A、41B、43A、43B)的側向尺寸(例如直徑)的25%(例如小於10%和/或小於5%)。舉例來說，連續的介電襯墊層可具有介於1nm到30nm的範圍內的厚度，但也可使用更大的厚度。
可執行非等向性蝕刻製程以移除連續的介電襯墊層的水平部分。連續的介電襯墊層的剩餘垂直部分構成介電接觸通孔襯墊(51A、51B、53A、53B)。介電接觸通孔襯墊(51A、51B、53A、53B)可包括：第一介電接觸通孔襯墊51A，形成在第一接觸通孔空腔41A中的相應一者中；第二介電接觸通孔襯墊51B，形成在第二接觸通孔空腔41B中的相應一者中；第三介電接觸通孔襯墊53A，形成在第三接觸通孔空腔43A中的相應一者中；以及第四介電接觸通孔襯墊53B，形成在第四接觸通孔空腔43B中的相應 一者中。每一介電接觸通孔襯墊(51A、51B、53A、53B)可具有均勻的側向厚度，所述均勻的側向厚度可介於1nm到30nm的範圍內。
介電接觸通孔襯墊(51A、51B、53A、53B)中的每一者可具有管狀(tubular)配置，且可包括在側向上彼此間隔開均勻的側向分隔距離(即接觸通孔襯墊的厚度)的相應的圓柱形內側壁與相應的外側壁。被第一介電接觸通孔襯墊51A在側向上包圍的每一空隙在本文中被稱為第一空隙42A，被第二介電接觸通孔襯墊51B在側向上包圍的每一空隙在本文中被稱為第二空隙42B，被第三介電接觸通孔襯墊53A在側向上包圍的每一空隙在本文中被稱為第三空隙44A，且被第四介電接觸通孔襯墊53B在側向上包圍的每一空隙在本文中被稱為第四空隙44B，第一空隙42A、第二空隙42B及第三空隙44A中的每一者可在最底部部分處具有凸出部分(bulging portion)，所述凸出部分上覆在相應的金屬電極板(10A、10B、20A、20B)的在實體上暴露出的頂表面上。
每一第一介電接觸通孔襯墊51A可接觸選自所述至少三個金屬電極板中的至少兩個金屬電極板的水平延伸部分的側壁，例如第二金屬電極板10B的側壁、第三金屬電極板20A的側壁及第四金屬電極板20B的側壁。每一第二介電接觸通孔襯墊51B可接觸選自所述至少三個金屬電極板中的至少一個金屬電極板的水平延伸部分的側壁，例如第三金屬電極板20A的側壁及第四金屬 電極板20B的側壁。每一第三介電接觸通孔襯墊53A可接觸第四金屬電極板20B的側壁。
參照圖11B，可通過非等向性地蝕刻接觸通孔空腔(41A、41B、43A、43B)中的每一者的底部處的節點介電層15，以從圖9中所示的示例性結構得到示例性結構的替代實施例。在每一接觸通孔空腔(41A、41B、43A、43B)的底部處在實體上暴露出金屬電極板(10A、10B、20A、20B)的頂表面。在圖11B中所示的替代實施例中，省略圖10所示處理步驟。隨後，可執行圖11A所示處理步驟以形成介電接觸通孔襯墊(51A、51B、53A、53B)。具體來說，可在接觸通孔空腔(41A、41B、43A、43B)的側壁上、金屬電極板(10A、10B、20A、20B)的頂表面的在實體上暴露出的部分上以及接觸級介電層38之上共形地沉積連續的介電襯墊層，且可通過執行非等向性蝕刻製程來移除連續的介電襯墊層的水平部分。連續的介電襯墊層的剩餘部分包括介電接觸通孔襯墊(51A、51B、53A、53B)。在一個實施例中，第一介電接觸通孔襯墊51A、第二介電接觸通孔襯墊51B及第三介電接觸通孔襯墊53A可包括相應的一組至少一個環形介電邊緣，所述相應的一組至少一個環形介電邊緣朝向金屬電極板(10A、10B、20A、20B)的在側向上凹陷的表面在側向上向外突出。所得的第一介電接觸通孔襯墊51A、第二介電接觸通孔襯墊51B、第三介電接觸通孔襯墊53A及第四介電接觸通孔襯墊53B可提供改善的性能以減少漏電流。
參照圖12，可在接觸通孔空腔(41A、41B、43A、43B)的未填充體積中(即，在被介電接觸通孔襯墊(51A、51B、53A、53B)中的相應一者在側向上環繞的空隙(42A、42B、44A、44B)內)沉積至少一種導電材料。所述至少一種導電材料可包括例如金屬氮化物襯墊材料與金屬填充材料的組合。舉例來說，可在空隙(42A、42B、44A、44B)中沉積包含金屬氮化物材料(例如TiN、TaN和/或WN)的金屬氮化物襯墊層，且金屬填充材料(例如W、Cu、Mo、Co、Ru、或者其合金或其組合)可填充空隙(42A、42B、44A、44B)的剩餘體積。也可使用本公開預期範圍內的其他合適的材料。可通過平坦化製程從包括介電蓋層40的頂表面的水平平面上方移除所述至少一種金屬材料的多餘部分，所述平坦化製程可使用凹陷蝕刻和/或化學機械平坦化。
填充相應的空隙(42A、42B、44A、44B)的所述至少一種導電材料的每一剩餘部分構成板接觸通孔結構(52A、52B、54A、54B)。可在接觸通孔空腔(41A、41B、43A、43B)中的每一者內形成介電接觸通孔襯墊(51A、51B、53A、53B)與板接觸通孔結構(52A、52B、54A、54B)的組合。具體來說，可在每一第一接觸通孔空腔41A內形成第一介電接觸通孔襯墊51A與第一板接觸通孔結構52A的組合。可在每一第二接觸通孔空腔41B內形成第二介電接觸通孔襯墊51B與第二板接觸通孔結構52B的組合。可在每一第三接觸通孔空腔43A內形成第三介電接觸通孔襯墊53A與第三板接觸通孔結構54A的組合。可在每一第四接觸通 孔空腔43B內形成第四介電接觸通孔襯墊53B與第四板接觸通孔結構54B的組合。每一第一板接觸通孔結構52A接觸第一金屬電極板10A的頂表面。每一第二板接觸通孔結構52B接觸第二金屬電極板10B的頂表面。每一第三板接觸通孔結構54A接觸第三金屬電極板20A的頂表面。每一第四板接觸通孔結構54B接觸第四金屬電極板20B的頂表面。
在一個實施例中，第一板接觸通孔結構52A中的每一者、第二板接觸通孔結構52B中的每一者及第三板接觸通孔結構54A中的每一者可具有凸出部分，所述凸出部分位於柱狀部分之下，且所述柱狀部分具有比凸出部分更小的最大側向尺寸。第一板接觸通孔結構52A的每一柱狀部分、第二板接觸通孔結構52B的每一柱狀部分及第三板接觸通孔結構54A中的每一柱狀部分可具有相應的直側壁，所述相應的直側壁可為垂直側壁或錐形側壁。第一板接觸通孔結構52A的每一凸出部分、第二板接觸通孔結構52B的每一凸出部分及第三板接觸通孔結構54A的每一凸出部分接觸金屬電極板(10A、10B、20A、20B)中的相應的下伏金屬電極板，所述相應的下伏金屬電極板可為第一金屬電極板10A、第二金屬電極板10B或第三金屬電極板20A。
參照圖13A及圖13B，可在介電蓋層40之上形成線級(line-level)介電層60。線級介電層60包含介電材料，例如未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃。線級介電層60的厚度可介於100nm到400nm的範圍內，但也可使用更小或更大的厚 度。
可例如通過圖案化形成穿過線級介電層60的線溝槽且通過使用至少一種金屬材料(例如金屬氮化物襯墊(例如TiN)與金屬填充材料(例如Cu)的組合)填充線溝槽而在線級介電層60中形成金屬內連結構(62、64)。也可使用本公開預期範圍內的其他合適的材料。可通過例如平坦化製程(化學機械平坦化製程)從包括線級介電層60的頂表面的水平平面上方移除所述至少一種金屬材料的多餘部分。填充相應的線溝槽的所述至少一種金屬材料的剩餘部分構成金屬線(62、64)。金屬線(62、64)包括：至少一條第一金屬線62，接觸第一板接觸通孔結構52A及第三板接觸通孔結構54A的相應的子集或全部；以及至少一條第二金屬線64，接觸第二板接觸通孔結構52B及第四板接觸通孔結構54B的相應的子集或全部。所述至少一條第一金屬線62可被形成為多條金屬線，或者可被形成為單條連續的金屬線，所述單條連續的金屬線包括在第一板接觸通孔結構52A及第三板接觸通孔結構54A中的每一者之上延伸並接觸第一板接觸通孔結構52A及第三板接觸通孔結構54A中的每一者的多個指狀物。同樣，所述至少一條第二金屬線64可被形成為多條金屬線，或者可被形成為單條連續的金屬線，所述單條連續的金屬線包括在第二板接觸通孔結構52B及第四板接觸通孔結構54B中的每一者之上延伸並接觸第二板接觸通孔結構52B及第四板接觸通孔結構54B中的每一者的多個指狀物。第一板接觸通孔結構52A及第三板接觸通孔結構54A中的 每一者可被相應的第一金屬線62接觸，且第二板接觸通孔結構52A及第四板接觸通孔結構54B中的每一者可被相應的第二金屬線64接觸。一般來說，可在板接觸通孔結構(52A、52B、54A、54B)之上形成至少一個介電材料層中所形成的金屬內連結構。
在一個實施例中，每一第一金屬線62及每一第二金屬線64可包括接墊區，所述接墊區具有足夠的面積以用於在接墊區上形成接合結構(例如焊料球)。可線上級介電層60之上形成鈍化介電層80。鈍化介電層80可包含介電擴散阻擋材料(例如氮化矽)。鈍化介電層80的厚度可介於50nm到200nm的範圍內，但也可使用更小或更大的厚度。鈍化介電層80可在接合結構(例如焊料球)將被接合到第一金屬線62或第二金屬線64的在實體上暴露出的表面的每一區域中包括開口。
可在半導體基底(例如半導體晶片)上形成示例性結構，且隨後可將示例性結構切割成半導體晶粒100。每一半導體晶粒100可包括至少一個深溝槽電容器。可在多個單元電容器區UC之上形成每一深溝槽電容器，或者可在單個單元電容器區UC之上形成每一深溝槽電容器。可將半導體晶粒100作為獨立的電容器晶粒提供，或者可將半導體晶粒100作為包括深溝槽電容器與其他半導體裝置(例如互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)電晶體)的積體半導體晶粒提供。
參照圖13C，示出圖13A及圖13B所示處理步驟處的示 例性結構的替代實施例。可通過從圖11B所示結構隨後執行圖12、圖13A及圖13B所示處理步驟，而得到示例性結構的替代實施例。
參照圖14，示出圖13B所示半導體晶粒100的非限制性示例性應用。半導體晶粒100可貼合到系統晶片(system-on-a-chip，SoC)晶粒200的著陸側(land side)，系統晶片(SoC)晶粒200通過焊料球陣列250接合到積體扇出型疊層封裝(integrated fan-out package on package，InFO PoP)晶粒300。SoC晶粒200可通過另一焊料球陣列150接合到另一模組(例如印刷電路板(printed circuit board，PCB))。半導體晶粒100中的深溝槽電容器可使SoC晶粒200中的電力供應系統穩定。
參照圖1到圖14且根據本公開的一方面，可提供深溝槽電容器。深溝槽電容器可包括：至少一個深溝槽9，從基底8的頂表面向下延伸；以及層堆疊30，包括與至少兩個節點介電層15交錯的至少三個金屬電極板(10A、10B、20A、20B)。層堆疊30內的每一層可包括位於所述至少一個深溝槽9中的每一者內部的相應的垂直延伸部分及位於基底8的頂表面上方的相應的水平延伸部分。主電極總成(10A、20A、52A、54A、62)包括選自所述至少三個金屬電極板(10A、10B、20A、20B)中的至少兩個主金屬電極板(10A、20A)。互補電極總成(10B、20B、52B、54B、64)包括選自所述至少三個金屬電極板(10A、10B、20A、20B)中的至少一個互補金屬電極板(10B、20B)。層堆疊30內的每一 層具有包含在垂直平面內的相應的側壁(其與蝕刻停止介電層36接觸)，所述垂直平面包括層堆疊30的外周邊的區段。
在一些實施例的深溝槽電容器中，其中所述層堆疊內的每一層的所述水平延伸部分的每一外側壁位於包含所述層堆疊的整個所述外周邊的一組至少一個垂直平面內的相應的垂直平面內。
在一些實施例的深溝槽電容器中，更包括上覆在所述層堆疊上的蝕刻停止介電層，其中所述蝕刻停止介電層的水平底表面的整個周邊鄰接所述蝕刻停止層的垂直延伸部分的整個上周邊，所述蝕刻停止層的所述垂直延伸部分在側向上環繞且接觸所述層堆疊內的每一層的每一外側壁。
在一些實施例的深溝槽電容器中，其中所述蝕刻停止介電層的所述垂直延伸部分與所述層堆疊內的每一層的所述外側壁之間的所有介面是垂直的。
在一些實施例的深溝槽電容器中，更包括板接觸通孔結構，所述板接觸通孔結構接觸所述至少三個金屬電極板中的相應一者的頂表面。
在一些實施例的深溝槽電容器中，其中所述板接觸通孔結構與所述至少三個金屬電極板之間的每一介面位於水平平面內，所述水平平面包括所述至少三個金屬電極板中的相應一者的頂表面。
在一些實施例的深溝槽電容器中，其中所述板接觸通孔 結構中的每一者被具有均勻的側向厚度的相應的介電接觸通孔襯墊在側向上環繞。
在一些實施例的深溝槽電容器中，其中：選自所述介電接觸通孔襯墊中的第一介電接觸通孔襯墊接觸選自所述至少三個金屬電極板中的至少兩個金屬電極板的水平延伸部分的側壁；且選自所述介電接觸通孔襯墊中的第二介電接觸通孔襯墊接觸選自所述至少三個金屬電極板中的至少一個金屬電極板的水平延伸部分的側壁。
在一些實施例的深溝槽電容器中，其中所述板接觸通孔結構中的至少兩者包括凸出部分，所述凸出部分接觸所述至少三個金屬電極板中的相應一者且位於柱狀部分之下，所述柱狀部分具有比所述凸出部分更小的最大側向尺寸。
在一些實施例的深溝槽電容器中，更包括：金屬內連結構，所述金屬內連結構形成在至少一個介電材料層中，所述金屬內連結構上覆在所述板接觸通孔結構上，其中：所述至少兩個主金屬電極板通過所述板接觸通孔結構的第一子集及所述金屬內連結構的第一子集電連接到彼此；且所述至少一個互補金屬電極板包括通過所述板接觸通孔結構的第二子集及所述金屬內連結構的第二子集電連接到彼此的至少兩個互補金屬電極板。
在一些實施例的深溝槽電容器中，其中：所述至少三個金屬電極板中的每一者包含導電金屬氮化物材料；且所述至少兩個節點介電層中的每一者包含具有介電常數大於7.9的介電金屬 氧化物材料。
本文中公開的各種實施例提供用於形成具有可靠的電接觸結構的深溝槽電容器的結構及方法，所述具有可靠的電接觸結構的深溝槽電容器具有減少的電開路及電短路。本文中公開的用於形成深溝槽電容器的方法形成與金屬電極板的電接觸件，而沒有電開路或電短路。通過在板接觸通孔結構與金屬電極板之間提供可靠的電接觸，本文中公開的各種實施例可在裝置的製作期間提供深溝槽電容器的更高的良率及增強的耐久性。
在一個實施例中，所述至少兩個主金屬電極板(10A、20A)通過板接觸通孔結構(52A、52B、54A、54B)的第一子集(52A、54A)及金屬內連結構(62、64)的第一子集(例如至少一條第一金屬線62)電連接到彼此。所述至少一個互補金屬電極板(10B、20B)可包括至少兩個互補金屬電極板(10B、20B)，所述至少兩個互補金屬電極板(10B、20B)通過板接觸通孔結構(52A、52B、54A、54B)的第二子集(52B、54B)及金屬內連結構(62、64)的第二子集(例如至少一條第二金屬線64)電連接到彼此。
在一個實施例中，板接觸通孔結構(52A、52B、54A、54B)可接觸所述至少三個金屬電極板(10A、10B、20A、20B)中的相應一者的頂表面。在一個實施例中，板接觸通孔結構(52A、52B、54A、54B)與所述至少三個金屬電極板(10A、10B、20A、20B)之間的每一介面可位於水平平面內，所述水平平面包括所述 至少三個金屬電極板(10A、10B、20A、20B)中的相應一者的頂表面。在一個實施例中，板接觸通孔結構(52A、52B、54A、54B)中的每一者可被具有均勻的側向厚度的相應的介電接觸通孔襯墊(51A、51B、53A、53B)在側向上環繞。
在一個實施例中，板接觸通孔結構(52A、52B、54A、54B)中的至少兩者(例如第一板接觸通孔結構52A中的每一者、第二板接觸通孔結構52B中的每一者及第三板接觸通孔結構54A中的每一者)可具有凸出部分，所述凸出部分接觸所述至少三個金屬電極板(10A、10B、20A、20B)中的相應一者且位於柱狀部分之下，所述柱狀部分具有比凸出部分更小的最大側向尺寸。
根據本公開的另一方面，提供一種半導體結構，所述半導體結構包括位於基底8上的至少一個深溝槽電容器。所述至少一個深溝槽電容器中的每一者包括：深溝槽9，從基底8的頂表面向下延伸；層堆疊30，包括與至少兩個節點介電層15交錯的至少三個金屬電極板(10A、10B、20A、20B)；以及板接觸通孔結構(52A、52B、54A、54B)，接觸所述至少三個金屬電極板(10A、10B、20A、20B)中的相應一者的頂表面。層堆疊30內的每一層包括位於深溝槽9內部的相應的垂直延伸部分及位於基底8的頂表面上方的相應的水平延伸部分。板接觸通孔結構(52A、52B、54A、54B)與所述至少三個金屬電極板(10A、10B、20A、20B)之間的每一介面位於水平平面內，所述水平平面包括所述至少三個金屬電極板(10A、10B、20A、20B)中的相應一者的頂表面。 板接觸通孔結構(52A、52B、54A、54B)中的每一者被具有均勻的側向厚度的相應的介電接觸通孔襯墊(51A、51B、53A、53B)在側向上環繞。
在一個實施例中，所述至少一個深溝槽電容器中的每一者可包括：主電極總成(10A、20A、52A、54A、62)，包括選自所述至少三個金屬電極板(10A、10B、20A、20B)中的至少兩個主金屬電極板(10A、20A)；以及互補電極總成(10B、20B、52B、54B、64)，包括選自所述至少三個金屬電極板(10A、10B、20A、20B)中的至少一個互補金屬電極板(10B、20B)。
在一個實施例中，至少一個深溝槽包括多個深溝槽電容器。所述多個深溝槽電容器的主電極總成(10A、20A、52A、54A、62)通過板接觸通孔結構(52A、52B、54A、54B)的第一子集(52A、54A)及金屬內連結構(62、64)的第一子集(例如第一金屬線62)電連接到彼此。所述多個深溝槽電容器的互補電極總成(10B、20B、52B、54B、64)通過板接觸通孔結構(52A、52B、54A、54B)的第二子集(52B、54B)及金屬內連結構(62、64)的第二子集(例如第二金屬線64)電連接到彼此。
參照圖15，根據本公開的實施例，提供一種形成記憶體裝置的一般方法。參照步驟1510，可形成垂直地延伸到基底8中的至少一個深溝槽9。參照步驟1520，可在所述至少一個深溝槽9中以及所述至少一個深溝槽9之上形成包括與至少兩個節點介電層15交錯的至少三個金屬電極板(10A、10B、20A、20B)的層 堆疊30。參照步驟1530，可在層堆疊30之上形成接觸級介電材料層38。參照步驟1540，可形成穿過接觸級介電材料層38的接觸通孔空腔(41A、41B、43A、43B)，使得接觸通孔空腔(41A、41B、43A、43B)中的每一者具有位於層堆疊30內的最頂層(例如第四金屬電極板20B)上方的底表面。參照步驟1550，可通過執行至少兩次包括蝕刻罩幕形成製程及蝕刻製程的處理步驟的組合而選擇性地增加接觸通孔空腔(41A、41B、43A、43B)的相應的子集的深度(而不增加其他接觸通孔空腔的深度)。參照步驟1560，可在接觸通孔空腔(41A、41B、43A、43B)中的每一者內形成介電接觸通孔襯墊(51A、51B、53A、53B)與板接觸通孔結構(52A、52B、54A、54B)的組合。
在一些實施例的方法中，其中每一蝕刻製程蝕刻穿過選自所述至少兩個節點介電層中的節點介電層的未被遮罩部分及選自所述至少三個金屬電極板中的金屬電極板的未被遮罩部分。
在一些實施例的方法中，其中：所述至少三個金屬電極板中的每一者包含導電金屬氮化物材料；所述至少兩個節點介電層中的每一者包含具有介電常數大於7.9的介電金屬氧化物材料，且其中每一蝕刻製程包括：第一步驟，相對於所述導電金屬氮化物材料選擇性地蝕刻所述介電金屬氧化物材料；以及第二步驟，相對於所述介電金屬氧化物材料選擇性地蝕刻所述導電金屬氮化物材料。
在一些實施例的方法中，更包括在執行至少兩次所述處 理步驟的組合之後執行終端節點介電蝕刻製程，其中所述終端節點介電蝕刻製程包括濕式蝕刻製程，所述濕式蝕刻製程相對於所述導電金屬氮化物材料選擇性地蝕刻所述介電金屬氧化物材料。
在一些實施例的方法中，更包括在執行至少兩次所述處理步驟的組合之後且在執行所述終端節點介電蝕刻製程之前，通過相對於所述介電金屬氧化物材料選擇性地等向性蝕刻所述導電金屬氮化物材料，使所述至少三個金屬電極板的水平延伸部分的在實體上暴露出的側壁在側向上凹陷。
在一些實施例的方法中，更包括：在所述接觸通孔空腔的側壁上及所述至少三個金屬電極板的頂表面的在實體上暴露出的部分上以及在所述接觸級介電材料層之上形成連續的介電襯墊層；以及非等向性蝕刻所述連續的介電襯墊層，其中所述連續的介電襯墊層的剩餘垂直部分構成所述介電接觸通孔襯墊，其中所述板接觸通孔結構是在形成所述介電接觸通孔襯墊之後在所述接觸通孔空腔內的空隙中形成。
一般來說，每一板接觸通孔結構(52A、52B、54A、54B)的底表面可與水平平面自對準，所述水平平面包括下伏的金屬電極板(10A、10B、20A、20B)與上覆的節點介電層15及節點介電材料層32中的一者之間的介面。因此，用於形成接觸通孔空腔(41A、41B、43A、43B)的蝕刻製程視窗可為寬的且穩定的。此外，延伸穿過任何金屬電極板(10A、10B、20A、20B)的每一板接觸通孔結構(52A、52B、54A、54B)通過相應的介電接觸通孔 襯墊(51A、51B、53A、53B)與此種金屬電極板(10A、10B、20A、20B)電隔離，以防止側向電短路。根據本公開的各種實施例的結構及方法可在製造期間提供具有高良率的可靠的深溝槽電容器。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下在本文中作出各種改變、代替及變更。
1510、1520、1530、1540、1550、1560:步驟

Claims (9)

  1. 一種深溝槽電容器，包括：至少一個深溝槽，從基底的頂表面向下延伸；層堆疊，包括與至少兩個節點介電層交錯的至少三個金屬電極板，其中：所述層堆疊內的每一層包括位於所述至少一個深溝槽中的每一者內部的相應的垂直延伸部分及位於所述基底的所述頂表面上方的相應的水平延伸部分；主電極總成，包括選自所述至少三個金屬電極板中的至少兩個主金屬電極板；互補電極總成，包括選自所述至少三個金屬電極板中的至少一個互補金屬電極板；且所述層堆疊內的每一層具有包含在垂直平面內的相應的側壁，所述垂直平面包括所述層堆疊的外周邊的區段；以及板接觸通孔結構，所述板接觸通孔結構接觸所述至少三個金屬電極板中的相應一者的頂表面，其中所述板接觸通孔結構中的至少兩者包括凸出部分，所述凸出部分接觸所述至少三個金屬電極板中的相應一者且位於柱狀部分之下，所述柱狀部分具有比所述凸出部分更小的最大側向尺寸。
  2. 如請求項1所述的深溝槽電容器，其中所述層堆疊內的每一層的所述水平延伸部分的每一外側壁位於包含所述層堆疊的整個所述外周邊的一組至少一個垂直平面內的相應的垂直平面內。
  3. 如請求項1所述的深溝槽電容器，更包括上覆在所述層堆疊上的蝕刻停止介電層，其中所述蝕刻停止介電層的水平底表面的整個周邊鄰接所述蝕刻停止層的垂直延伸部分的整個上周邊，所述蝕刻停止層的所述垂直延伸部分在側向上環繞且接觸所述層堆疊內的每一層的每一外側壁。
  4. 如請求項1所述的深溝槽電容器，其中所述板接觸通孔結構中的每一者被相應的介電接觸通孔襯墊在側向上環繞。
  5. 如請求項4所述的深溝槽電容器，其中所述相應的介電接觸通孔襯墊具有均勻的側向厚度。
  6. 一種半導體結構，包括位於基底上的至少一個深溝槽電容器，其中所述至少一個深溝槽電容器中的每一者包括：深溝槽，從所述基底的頂表面向下延伸；層堆疊，包括與至少兩個節點介電層交錯的至少三個金屬電極板；以及板接觸通孔結構，接觸所述至少三個金屬電極板中的相應一者的頂表面，其中：所述層堆疊內的每一層包括位於所述深溝槽內部的相應的垂直延伸部分及位於所述基底的所述頂表面上方的相應的水平延伸部分；所述板接觸通孔結構與所述至少三個金屬電極板之間的每一介面位於水平平面內，所述水平平面包括所述至少三個金屬電極板中的相應一者的頂表面；且其中所述板接觸通孔結構中的每一者被介電接觸通孔襯墊的相應一者在側向上環繞，其中所述介電接觸通孔襯墊中的一 者具有第一部分及第二部分，且所述第二部分具有在側向上突出於所述第一部分的介電邊緣。
  7. 如請求項6所述的半導體結構，其中所述至少一個深溝槽電容器中的每一者包括：主電極總成，包括選自所述至少三個金屬電極板中的至少兩個主金屬電極板；以及互補電極總成，包括選自所述至少三個金屬電極板中的至少一個互補金屬電極板。
  8. 一種形成半導體結構的方法，包括：形成垂直地延伸到基底中的至少一個深溝槽；在所述至少一個深溝槽中及所述至少一個深溝槽之上形成層堆疊，所述層堆疊包括與至少兩個節點介電層交錯的至少三個金屬電極板；在所述層堆疊之上形成接觸級介電材料層；形成穿過所述接觸級介電材料層的接觸通孔空腔，使得所述接觸通孔空腔中的每一者具有位於所述層堆疊內的最頂層上方的底表面；通過執行至少兩次包括蝕刻罩幕形成製程及蝕刻製程的處理步驟的組合，選擇性地增加所述接觸通孔空腔的相應的子集的深度；以及在所述接觸通孔空腔中的每一者內形成介電接觸通孔襯墊與板接觸通孔結構的組合，包括：在所述接觸通孔空腔的側壁上及所述至少三個金屬電極板的頂表面的在實體上暴露出的部分上以及在所述接觸級介電材 料層之上形成連續的介電襯墊層；以及非等向性蝕刻所述連續的介電襯墊層，其中所述連續的介電襯墊層的剩餘垂直部分構成所述介電接觸通孔襯墊，其中所述板接觸通孔結構是在形成所述介電接觸通孔襯墊之後在所述接觸通孔空腔內的空隙中形成。
  9. 如請求項8所述的方法，其中：所述至少三個金屬電極板中的每一者包含導電金屬氮化物材料；所述至少兩個節點介電層中的每一者包含具有介電常數大於7.9的介電金屬氧化物材料，且其中每一蝕刻製程包括：第一步驟，相對於所述導電金屬氮化物材料選擇性地蝕刻所述介電金屬氧化物材料；以及第二步驟，相對於所述介電金屬氧化物材料選擇性地蝕刻所述導電金屬氮化物材料。
TW110108842A 2020-12-18 2021-03-12 深溝槽電容器、半導體結構及其形成方法 TWI763365B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/126,294 2020-12-18
US17/126,294 US11640971B2 (en) 2020-12-18 2020-12-18 Deep trench capacitor including self-aligned plate contact via structures and methods of forming the same

Publications (2)

Publication Number Publication Date
TWI763365B true TWI763365B (zh) 2022-05-01
TW202230821A TW202230821A (zh) 2022-08-01

Family

ID=80359351

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110108842A TWI763365B (zh) 2020-12-18 2021-03-12 深溝槽電容器、半導體結構及其形成方法

Country Status (3)

Country Link
US (1) US11640971B2 (zh)
CN (1) CN114121903B (zh)
TW (1) TWI763365B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI864849B (zh) * 2022-08-01 2024-12-01 台灣積體電路製造股份有限公司 半導體裝置及製造半導體封裝之方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113497037B (zh) * 2020-03-20 2023-07-04 长鑫存储技术有限公司 双面电容结构及其形成方法
US11901315B2 (en) * 2021-03-04 2024-02-13 Innolux Corporation Package device
US11749661B2 (en) * 2021-06-30 2023-09-05 Qualcomm Incorporated Package comprising a substrate and a multi-capacitor integrated passive device
CN116133436A (zh) * 2021-11-12 2023-05-16 联华电子股份有限公司 半导体元件及其制作方法
US20230290720A1 (en) * 2022-03-10 2023-09-14 Micron Technology, Inc. Apparatuses including metal-insulator-metal capacitor and methods for forming same
US12261196B2 (en) * 2022-03-24 2025-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal device capacitance enhancement
US20240006233A1 (en) * 2022-06-30 2024-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including a self-formed barrier metal layer
US20240079352A1 (en) * 2022-09-02 2024-03-07 Qualcomm Incorporated Integrated circuit (ic) packages employing capacitor interposer substrate with aligned external interconnects, and related fabrication methods
US20240321723A1 (en) * 2023-03-20 2024-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to mitigate vertical interconnect access induced metal corrosion
CN116018060B (zh) * 2023-03-27 2023-06-13 长鑫存储技术有限公司 半导体结构及其制备方法、封装结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150348964A1 (en) * 2013-11-27 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitive device
US9209189B2 (en) * 2014-03-19 2015-12-08 Renesas Electronics Corporation Semiconductor integrated circuit device and method for producing the same
TW202013442A (zh) * 2018-09-21 2020-04-01 台灣積體電路製造股份有限公司 電容器及其形成方法
TWI700837B (zh) * 2016-03-17 2020-08-01 台灣積體電路製造股份有限公司 半導體結構及其製造方法
WO2020186460A1 (zh) * 2019-03-19 2020-09-24 深圳市汇顶科技股份有限公司 电容器及其制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8486800B2 (en) * 2008-05-30 2013-07-16 Nxp B.V. Trench capacitor and method for producing the same
US8492818B2 (en) * 2010-09-14 2013-07-23 International Business Machines Corporation High capacitance trench capacitor
US9178080B2 (en) * 2012-11-26 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench structure for high density capacitor
US9978829B2 (en) * 2012-11-26 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Low impedance high density deep trench capacitor
US10049890B2 (en) * 2016-09-09 2018-08-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
US9722015B1 (en) * 2016-10-03 2017-08-01 Taiwan Semiconductor Manufacturing Company Ltd. Capacitor structure and method for manufacturing the same
US10693019B2 (en) * 2018-08-27 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Film scheme for a high density trench capacitor
US11088239B2 (en) * 2018-11-30 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Cap structure for trench capacitors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150348964A1 (en) * 2013-11-27 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitive device
US9209189B2 (en) * 2014-03-19 2015-12-08 Renesas Electronics Corporation Semiconductor integrated circuit device and method for producing the same
TWI700837B (zh) * 2016-03-17 2020-08-01 台灣積體電路製造股份有限公司 半導體結構及其製造方法
TW202013442A (zh) * 2018-09-21 2020-04-01 台灣積體電路製造股份有限公司 電容器及其形成方法
WO2020186460A1 (zh) * 2019-03-19 2020-09-24 深圳市汇顶科技股份有限公司 电容器及其制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI864849B (zh) * 2022-08-01 2024-12-01 台灣積體電路製造股份有限公司 半導體裝置及製造半導體封裝之方法
US12424538B2 (en) 2022-08-01 2025-09-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including dummy deep trench capacitors and a method of manufacturing thereof

Also Published As

Publication number Publication date
CN114121903B (zh) 2025-10-21
CN114121903A (zh) 2022-03-01
TW202230821A (zh) 2022-08-01
US11640971B2 (en) 2023-05-02
US20220199759A1 (en) 2022-06-23

Similar Documents

Publication Publication Date Title
TWI763365B (zh) 深溝槽電容器、半導體結構及其形成方法
US12009405B2 (en) Deep trench capacitor including a compact contact region and methods of forming the same
US8610248B2 (en) Capacitor structure and method of manufacture
JP2001189438A (ja) 半導体記憶装置及びその製造方法
TWI834217B (zh) 半導體結構及其形成方法
US12113099B2 (en) Deep trench capacitor including stress-relief voids and methods of forming the same
US20240332350A1 (en) Multi-tier deep trench capacitor and methods of forming the same
KR20030059712A (ko) 반도체 장치의 커패시터 및 그 제조 방법
KR102734580B1 (ko) 반도체 소자 및 그의 제조 방법
KR101557871B1 (ko) 반도체 소자 및 그 제조 방법
CN108735711B (zh) 一种半导体器件及其制备方法、电子装置
TWI773492B (zh) 積體電路
CN115440884A (zh) 电容器晶片、半导体结构及其形成方法
KR100950752B1 (ko) 반도체 소자 및 그의 제조방법
JP2009170637A (ja) 半導体記憶装置の製造方法および半導体記憶装置
KR100955836B1 (ko) 반도체 소자의 커패시터 제조 방법
KR100703832B1 (ko) 반도체 소자의 캐패시터 제조 방법
CN117651478A (zh) 半导体结构及其形成方法
KR20040007151A (ko) 커패시터 제조방법
TW202316581A (zh) 記憶體元件及其形成方法
KR101035589B1 (ko) 캐패시터 및 그의 제조방법
CN117651476A (zh) 半导体结构及其形成方法
CN116033736A (zh) 存储器组件及其形成方法
TW200847341A (en) Methods for forming a bit line contact
KR20030002210A (ko) 반도체 소자의 커패시터 제조 방법