TWI763352B - 記憶體裝置與其製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 3
- 238000013500 data storage Methods 0.000 claims abstract description 206
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 130
- 238000005530 etching Methods 0.000 claims description 61
- 239000004020 conductor Substances 0.000 claims description 52
- 229910052751 metal Inorganic materials 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 39
- 239000000463 material Substances 0.000 claims description 36
- 238000000151 deposition Methods 0.000 claims description 34
- 239000000126 substance Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 239
- 239000010408 film Substances 0.000 description 161
- 230000008569 process Effects 0.000 description 57
- 230000009471 action Effects 0.000 description 30
- 238000003491 array Methods 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 10
- 238000000231 atomic layer deposition Methods 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 229910000449 hafnium oxide Inorganic materials 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 5
- -1 nitride Nitrides Chemical class 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 239000002094 self assembled monolayer Substances 0.000 description 5
- 239000013545 self-assembled monolayer Substances 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 230000009969 flowable effect Effects 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 3
- 150000001247 metal acetylides Chemical class 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 241000339287 Ochna arborea Species 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910002370 SrTiO3 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- DBOSVWZVMLOAEU-UHFFFAOYSA-N [O-2].[Hf+4].[La+3] Chemical compound [O-2].[Hf+4].[La+3] DBOSVWZVMLOAEU-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 1
- AJGDITRVXRPLBY-UHFFFAOYSA-N aluminum indium Chemical compound [Al].[In] AJGDITRVXRPLBY-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- BZCBKHYEIHSSEA-UHFFFAOYSA-N cerium(3+) hafnium(4+) oxygen(2-) Chemical compound [O-2].[Ce+3].[Hf+4] BZCBKHYEIHSSEA-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000011853 conductive carbon based material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- ATFCOADKYSRZES-UHFFFAOYSA-N indium;oxotungsten Chemical compound [In].[W]=O ATFCOADKYSRZES-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
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- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0415—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having ferroelectric gate insulators
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/701—IGFETs having ferroelectric gate insulators, e.g. ferroelectric FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
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Abstract
一種3D記憶體陣列具有至少部分地由一或多個不在垂直
相鄰的記憶體單元之間延伸的垂直膜提供的多個資料儲存結構。所述3D記憶體陣列包括交替堆疊在基板上方的多個導電條及多個介電條。導電條可在側向上自介電條凹進以形成多個凹陷部。資料儲存膜可設置於該些凹陷部內。資料儲存膜的沈積於所述凹陷部外部的任何部分皆可被有效地移除，由此資料儲存膜在3D記憶體陣列內在各層級之間基本上是不連續的。每一層級內的資料儲存膜可具有與相應導電條的上邊界及下邊界相同的上邊界及下邊界。資料儲存膜亦可被製成在水平相鄰的記憶體單元之間不連續。
Description
本發明實施例涉及一種記憶體裝置與其製造方法。
二維(two-dimensional，2D)記憶體陣列在電子裝置中普遍存在，並且可包括例如非或(NOR)快閃記憶體陣列、反及(NAND)快閃記憶體陣列、動態隨機存取記憶體(dynamic random-access memory，DRAM)陣列等。然而，2D記憶體陣列正在達到縮放極限，且因此達到記憶體密度的極限。三維(three-dimensional，3D)記憶體陣列是增加記憶體密度的具前瞻性的選擇，並且其可包括例如3D NAND快閃記憶體陣列、3D NOR快閃記憶體陣列等。
本發明實施例涉及一種記憶體裝置，所述記憶體裝置包括多個堆疊、資料儲存膜、導電線以及通道層。所述多個堆疊，位於基板上方，所述多個堆疊中的每一堆疊包括由多個介電條分
隔開的多個層級的多個導電條，其中所述多個導電條各自包括第一側壁，所述多個介電條各自包括第二側壁，並且各所述第一側壁自各所述第二側壁向內凹進以在所述多個堆疊內界定多個凹進區域。所述資料儲存膜設置於所述多個凹進區域中的一者中。所述導電線沿著所述多個導電條及所述多個介電條的堆疊方向延伸。所述通道層位於所述資料儲存膜與所述導電線之間。
本發明實施例涉及一種記憶體裝置，所述記憶體裝置包括具有多個記憶體單元的三維陣列、具有多個堆疊的陣列、垂直延伸的多個位元線以及垂直延伸的多個源極線。所述具有多個記憶體單元的三維陣列設置於金屬互連結構中的兩個相鄰的金屬互連層之間，所述多個記憶體單元中的每一者包括源極側、汲極側、在所述源極側與所述汲極側之間延伸的通道、控制閘極、以及位於所述控制閘極與所述通道之間的資料儲存膜。所述多個堆疊中的每一堆疊包括由多個介電條分隔開的垂直堆疊的多個導電條，其中所述多個導電條水平延伸以提供各所述控制閘極。所述多個位元線中的每一者與各所述汲極側連接。所述多個源極線中的每一者與各所述源極側連接。其中具有所述多個記憶體單元的所述三維陣列包括具有垂直重複排列的多個記憶體單元，由此具有所述多個記憶體單元的所述三維陣列包括多個垂直相鄰的記憶體單元；並且所述多個垂直相鄰的記憶體單元中的各所述資料儲存膜是不連續的。
本發明實施例涉及一種形成記憶體裝置的方法，包括：
形成一列的多個堆疊，所述多個堆疊中的每一堆疊包括由多個介電條分隔開的多個導電條；藉由所述多個堆疊之間的多個溝渠選擇性地蝕刻所述多個導電條以在所述多個堆疊中生成多個凹陷部；沈積資料儲存膜，使得所述資料儲存膜的第一部分沈積於所述多個堆疊中的所述多個凹陷部內；在所述資料儲存膜上方沈積通道層；用第二介電質填充所述多個溝渠；蝕刻貫穿所述第二介電質的多個開口；以及用導電材料填充所述多個開口以形成多個源極線及多個位元線。
100A:第一3D記憶體陣列
100B:第二3D記憶體陣列
100C:第三3D記憶體陣列
100D:第四3D記憶體陣列
100E:第五3D記憶體陣列
100F:第六3D記憶體陣列
100G:第七3D記憶體陣列
100H:第八3D記憶體陣列
101A、101B、101C、101D、101E、101F、101G、101H:記憶體單元
103A、103B、103C、103E、103F、103G、SL0、SL1、SL2、SL3、SL4、SL5、SLM-1、SLM:源極線
105A:源極側
107A、107B、107C、107E、107F、107H:通道層
108A、108B、108C、108E、108H:資料儲存結構
108F:資料儲存膜
109A、109E:控制閘極
111A、111B、111C、111D、111E、111F、111H:資料儲存膜
113A、113G:通道
114E:端部
115A、115E、115F、115G:單元內介電質
117A:汲極側
119A、119B、119C、119E、119F、119G、BL0、BL1、BL2、BL3、BL4、BL5、BLM-1、BLM:位元線
121A、121E、121F:單元間介電插塞
123A:導電條/閘極條
123B、123C、123D、123E、123F、123H、WL0、WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10、WL11…WLN、WLN+1、WLN+2…WL2N、WLKN-2、WLKN-1…WLKN:導電條
125A、125B、125D:閘極側壁
126A、126B、126C:側壁
127A、127B、127C、127E、2601、3001:凹陷部
129A、129B、129C、129D、129E、129F、129H:介電側壁/側壁
131A、131B、131C、131F:介電條
133A:第一側
133B:第二側
135A、135B、135C、135D、135E、135G:堆疊
141A、141B、141C、141D:層級
153A、153B、153D、155A、155B、155D、156B:上邊界
160B、161A、161B、161D、163A、163B、163D:下邊界
164B、164C、165B、165C:側壁
171、173、317、1203:介電層
175:凹進部
181:凸起部
200:積體電路
201:源極線導線
203:位元線導線
205、209、305:通孔
206:階梯圖案
207:字元線導線
301C、301D:金屬互連層
303:導線
307:場效應電晶體(FET)
308:主表面
309:基板
315:金屬互連結構
400:等效電路圖
1200A、1300A、1400A、1500A、1600A、1700A、1800A、1900A、2000A、2100A、2200A、2300、2400、3700A、3800A、3900A、4000A、4100A、4200A、4300A、4400A:俯視圖
1200B、1300B、1400B、1500B、1600B、1700B、1800B、1900B、
2000B、2100B、2200B、2500、2600、2700、2800、2900、3000、3100、3200、3300、3400、3500、3600、3700B、3800B、3900B、4000B、4100B、4200B、4300B、4400B:剖視圖
1201:閘極層
1205:寬堆疊
1301、1903、2101、2301、2501、2903、3201、3903、4303:罩幕
1303、2507、2901:溝渠
1901、2103、2105、2303、2305、3901、4301、4305:開口
2503:虛設閘極層
2505:堆疊
2701:阻擋層
2703:金屬層
3101:第二阻擋層
3103:第二金屬層
3801:單元間介電質
4500、4600、4700、4800:方法
4501、4503、4505、4507、4509、4511、4513、4515、4517、4519、4521、4523、4525、4527、4529、4531、4533、4601、4603、4605、4701、4703、4705、4707、4709:動作
B、C:平面
BC:線
D1、D3、D6、D7、D8:距離
D2、W1、W2:寬度
D4、D5:方向
H1、H2、H3:高度
L2:通道長度
S1:間隔
T1:厚度
T2:長度
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A示出第一3D記憶體陣列的立體圖，所述第一3D記憶體陣列為根據本揭露內容的一些態樣的3D記憶體陣列。
圖1B示出圖1A的3D記憶體在平面B中的垂直橫截面。
圖1C示出圖1A的3D記憶體在平面C中的水平橫截面。
圖2是示出具有圖1A的3D記憶體陣列的積體電路的俯視圖。
圖3示出包括圖1A的3D記憶體陣列的積體電路的橫截面。
圖4提供圖1A的3D記憶體陣列的等效電路圖。
圖5A至圖5B示出第二3D記憶體陣列的垂直及水平橫截面，所述第二3D記憶體陣列為根據本揭露內容的一些其他態樣的3D記憶體陣列。
圖6A至圖6B示出第三3D記憶體陣列的垂直及水平橫截面，所述第三3D記憶體陣列為根據本揭露內容的一些其他態樣的3D記憶體陣列。
圖7A至圖7B示出第四3D記憶體陣列的垂直及水平橫截面，所述第四3D記憶體陣列為根據本揭露內容的一些其他態樣的3D記憶體陣列。
圖8A至圖8B示出第五3D記憶體陣列的垂直及水平橫截面，所述第五3D記憶體陣列為根據本揭露內容的一些其他態樣的3D記憶體陣列。
圖9A至圖9B示出第六3D記憶體陣列的垂直及水平橫截面，所述第六3D記憶體陣列為根據本揭露內容的一些其他態樣的3D記憶體陣列。
圖10A至圖10B示出第七3D記憶體陣列的垂直及水平橫截面，所述第七3D記憶體陣列為根據本揭露內容的一些其他態樣的3D記憶體陣列。
圖11A至圖11B示出第八3D記憶體陣列的垂直及水平橫截面，所述第八3D記憶體陣列為根據本揭露內容的一些其他態樣的3D記憶體陣列。
圖12A及圖12B至圖22A及圖22B是一系列成對的俯視圖
及剖視圖說明，其例示根據本揭露內容的形成包括具有第一3D記憶體陣列的特徵的3D記憶體陣列的裝置的方法。
圖23及圖24提供圖12A及圖12B至圖22A及圖22B的方法的多個變型的俯視圖說明，該些變型可用於形成具有第七3D記憶體陣列的特徵的3D記憶體陣列。
圖25至圖31提供剖視圖，所述剖視圖示出根據本揭露內容的一些態樣形成具有多個凹陷部的介電條/導電條堆疊的替代方法。
圖32至圖36提供示出圖12A及圖12B至圖22A及圖22B的方法的變型的一系列剖視圖，所述變型可用於形成具有第二或第三3D記憶體陣列的特徵的記憶體陣列。
圖37A至圖37B提供例示圖12A及圖12B至圖22A及圖22B的方法的變型的俯視圖說明及剖視圖說明，所述變型可用於形成具有第四或第六3D記憶體陣列的特徵的記憶體陣列。
圖38A及圖38B至圖44A及圖44B提供例示圖12A及圖12B至圖22A及圖22B的方法的變型的成對俯視圖及剖視圖說明，所述變型可用於形成具有第五3D記憶體陣列的特徵的記憶體陣列。
圖45至圖48提供示出根據本揭露內容的可用於形成3D記憶體陣列的各種方法的流程圖。
本揭露內容提供用於實施本揭露的不同特徵的諸多不同
實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，在以下說明中，將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中在第一特徵與第二特徵之間可形成有附加特徵、進而使得第一特徵與第二特徵可能不直接接觸的實施例。另外，本揭露可在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡單及清晰的目的，且本身並不表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...之下(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外亦囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在一種類型的三維(3D)記憶體陣列中，垂直膜提供資料儲存結構及通道。垂直(vertical)是指膜層相對於上方設置有3D記憶體陣列的表面的取向。所述表面可為自半導體晶圓切割的晶粒的表面。在所述表面上形成的薄膜將為水平(horizontal)膜。垂直膜可幾乎垂直於水平膜。此種取向限制沈積後圖案化的選
擇。微影技術(lithography)可沿邊緣應用於膜，但所述微影技術提供與二維圖案化相對的一維圖案化。一維圖案化使得垂直資料儲存膜在垂直相鄰的單元之間為連續的。
由於此種連續性，具有包括垂直資料儲存膜的結構的3D記憶體僅用於其中資料儲存膜可跨越陣列中的多個單元為連續的記憶體類型。一個此種記憶體類型是鐵電記憶體。在鐵電記憶體中，資料儲存膜含有電偶極(electrical dipole)，並且可使用程式化或抹除等操作來設置電偶極的取向(orientation)。偶極取向會改變閘極電壓至相應通道變為具有導電性。膜層的一個區域中的偶極可保持第一取向以為第一記憶體單元提供第一臨限電壓(threshold voltage)，而膜層的第二區域中的偶極可保持第二取向以為第二記憶體單元提供第二臨限電壓。偶極在整個膜層上未明顯擴散。然而，已發現，對於3D鐵電記憶體陣列而言，一個記憶體單元的程式化可干擾垂直相鄰的單元的臨限電壓。
根據本揭露內容，一個記憶體單元的程式化干擾三維記憶體陣列中垂直相鄰的記憶體單元的程式化狀態此問題可藉由消除記憶體單元之間的全部或部分資料儲存膜來解決。在不希望受理論約束的情況下，據信記憶體單元之間的鐵電膜中的偶極可藉由用於程式化垂直相鄰的記憶體單元中的一者或另一者的電場的邊沿(fringe)來取向。隨著記憶體密度增加，記憶體單元之間的資料儲存膜中所取向偶極的濃度可能變得足以顯著影響一個或另一個記憶體單元的臨限電壓。對於水平相鄰的記憶體單元而言，
尚未觀察到干擾問題。因此，在此類揭露內容中的一些教示內容中，3D記憶體陣列的資料儲存膜在水平相鄰的記憶體單元之間是連續的。可在陣列中引入空間，用於使資料儲存膜在水平相鄰的記憶體單元之間為不連續的結構。使膜層保持為連續的可允許記憶體密度更高。
在形成3D記憶體陣列的一個製程中，交替沈積多個控制閘極層及多個介電層以形成寬堆疊(broad stack)。在寬堆疊中形成多個溝渠以形成一列的多個窄堆疊(narrow stack)，每個堆疊包括由介電條(dielectric strip)垂直分隔的多個層級的導電條(conductive strip)。包括資料儲存膜的一或多個層沈積於窄堆疊之間的溝渠中，以提供資料儲存結構。可在資料儲存結構上方沈積通道層。資料儲存膜及通道層沈積於窄堆疊的側面(溝渠的側面)上，由此資料儲存膜及通道層是垂直的。垂直取向的導電線(conductive line)可形成在溝渠內且鄰近通道層。在所得的記憶體陣列中，記憶體單元在每個窄堆疊的側面上在垂直上及水平上呈陣列。
本揭露內容的一些態樣是有關於3D記憶體陣列，所述3D記憶體陣列可具有至少部分地由一或多個不在垂直相鄰的記憶體單元之間延伸的垂直膜提供的資料儲存結構。記憶體陣列包括交替堆疊在基板上方的多個導電條及多個介電條。導電條在側向上自介電條凹進(indent)。換言之，導電條相對於介電條在堆疊內凹陷以界定多個凹進區域(indent area)(亦稱為凹陷部
(recess))。資料儲存膜可設置於凹進區域內。資料儲存膜的沈積於凹進區域外部的任何部分皆可能已被有效地移除，由此資料儲存膜在3D記憶體陣列內在各層級之間基本上是不連續的。每一層級內的資料儲存膜可具有與所述層級中的導電條的上邊界及下邊界對齊的上邊界及下邊界。每一層級中的資料儲存膜可具有與位在資料儲存膜上方及下方的介電條的側向邊界對齊的側向邊界。
在一些實施例中，資料儲存膜包含在凹進區域內。在一些實施例中，資料儲存膜填充凹進區域。在一些實施例中，資料儲存結構及通道層一起填充凹進區域。在一些實施例中，通道層在各層級之間是不連續的。在一些實施例中，通道層及資料儲存膜兩者皆包含在凹進區域內。在一些實施例中，通道層部分位於凹進區域內，部分位於凹進區域外，並且垂直延伸貫穿三維記憶體陣列的多個單元。
本揭露內容的一些態樣是有關於一種形成記憶體裝置的方法。所述方法開始於沈積多個閘極層及多個介電層以形成主堆疊(primary stack)。閘極層可為閘電極材料或虛設材料。在主堆疊中形成多個溝渠，以形成一列的多個窄堆疊，所述窄堆疊各自包括交替的多個導電條及多個介電條。然後，藉由選擇性蝕刻製程使導電條相對於介電條凹進。使導電條凹進會在窄堆疊中生成多個凹陷部。若導電條最初由虛設材料形成，則在選擇性蝕刻製程之前可由閘電極材料置換虛設材料。沈積資料儲存膜，使得資料儲存膜的第一部分沈積於凹陷部內。在一些實施例中，藉由原
子層沈積(atomic layer deposition，ALD)來沈積資料儲存膜。資料儲存膜的第二部分可沈積於凹陷部外部，包括位於導電條之間的介電條上。在一些實施例中，資料儲存膜的第二部分藉由例如電漿蝕刻等非等向性蝕刻製程(anisotropic etching process)來移除。蝕刻可僅留下資料儲存膜的第一部分，即在凹陷部內的部分。在一些實施例中，使用等向性蝕刻製程(isotropic etching process)使資料儲存膜凹進在凹陷部內。
所述方法可繼續沈積完成資料儲存結構的形成的任何附加層，然後是通道層。在一些實施例中，凹陷部由資料儲存結構填充。在一些實施例中，通道層的一部分沈積於凹陷部中。在一些實施例中，在第一通道層之後沈積第二通道層。第二通道層可與第一通道層組合以提供所需的通道厚度。在沈積第二通道層之前，可實行非等向性蝕刻製程或第二非等向性蝕刻製程，以移除第一通道層在凹陷部外部的部分。此方法可使通道層具有實質上為平面的表面。
在一些實施例中，在形成凹陷部之前，沿著溝渠的長度週期性地形成單元間介電(intercell dielectric)的多個插塞。插塞水平分隔所需的記憶體單元位置。可沈積介電質以填充溝渠，溝渠外部的介電質可藉由例如化學機械拋光(chemical mechanical polishing，CMP)等平坦化製程被移除，可形成罩幕，並且經蝕刻的介電質被圖案化以界定介電插塞。該些插塞可中斷凹陷部，使凹陷部水平分開，並防止資料儲存膜在水平相鄰的單元之間延
伸。所述方法可用於提供在整個3D記憶體單元陣列中各單元之間不連續的資料儲存膜。使資料儲存結構在整個3D記憶體陣列中各單元之間不連續將會增加可採用的資料儲存結構的種類。單元至單元隔離(cell-to-cell isolation)使得資料儲存膜能夠為例如導電浮動閘極或類似物等。
作為另一選擇，可在形成凹陷部之後、在沈積資料儲存膜之後或者在沈積通道層之後形成多個介電插塞。在所有該些情形中，溝渠最終被填充以單元內介電質(intracell dielectric)。可在單元內介電質中蝕刻多個開口並以導電材料填充所述開口，以形成多個垂直導電線，例如用於3D陣列中的記憶體單元的源極線(source line)及位元線(bit line)。
本揭露內容的一些態樣是有關於一種記憶體裝置，所述記憶體裝置具有設置於兩個相鄰金屬互連層之間的多個記憶體單元的3D陣列。金屬互連層在金屬互連結構中垂直分佈，所述金屬互連結構可設置於半導體基板上方。所述記憶體單元中的每一者具有源極側、汲極側、在源極側與汲極側之間延伸的通道、控制閘極、以及位於控制閘極與通道之間的資料儲存結構。3D陣列內的堆疊陣列各自包括由介電條分隔的多個層級的導電條。導電條在水平方向上延伸以連接多個控制閘極。位元線垂直延伸貫穿3D陣列，所述位元線中的每一者與多個汲極側耦合。源極線亦垂直延伸貫穿3D陣列，所述源極線中的每一者與多個源極側耦合。
3D陣列中的記憶體單元以垂直重複的圖案分佈，由此3D
陣列包括垂直相鄰的多個記憶體單元。垂直相鄰的記憶體單元的資料儲存結構是不連續的。在一些實施例中，藉由在堆疊的側面中的凹陷部中形成資料儲存結構，資料儲存結構被製成為不連續的。凹陷部形成在導電條上方。在一些實施例中，資料儲存結構選擇性地生長在導電條的側面上，或者以其他方式製成垂直不連續的。在一些實施例中，3D陣列中的資料儲存結構在水平相鄰的單元之間是連續的。在一些其他實施例中，3D陣列中的資料儲存結構沿著水平方向以及任何其他方向是不連續的。多個介電插塞可填充週期性分佈在堆疊之間的溝渠中的空間。
圖1A示出根據本揭露內容一些態樣的具有多個記憶體單元101A的第一3D記憶體陣列100A的立體圖。圖1B示出第一3D記憶體陣列100A沿圖1A的平面B的橫截面。圖1C示出沿圖1A的平面C的橫截面。圖1B及圖1C中的線BC位於平面B與平面C的交叉處。平面B是垂直的。平面C是水平的。
一列的多個堆疊135A設置於第一3D記憶體陣列100A內。每個堆疊135A在由介電條131A分隔的多個層級141A至141D中具有導電條123A。此實例示出四個層級141A至141D，但堆疊135A可具有更多或更少數量的層級。介電條131A具有介電側壁129A。導電條123A具有相對於介電側壁129A凹進的閘極側壁125A，以在堆疊135A中生成多個凹陷部127A。凹陷部127A(亦稱為凹進區域)是在沿著垂直方向延伸的橫截面中與導電條123A相鄰並且自介電側壁129A向內的區域，其中所述垂直方向是堆疊
135A的堆疊方向。閘極側壁125A是凹形的，並且相對於介電側壁129A凹進一段距離D1。包括源極線103A及位元線119A的源極/汲極結構垂直取向並設置於堆疊135A之間。
多個資料儲存膜111A設置於凹陷部127A內並填充凹陷部127A。資料儲存膜111A具有與相鄰導電條123A的上邊界153A對齊的上邊界155A。所述對齊是垂直對齊，此乃因上邊界155A及上邊界153A是水平的並且處於相同的高度。同樣，資料儲存膜111A具有與相鄰導電條123A的下邊界163A對齊的下邊界161A。在層級141A至141C內，上邊界153A及上邊界155A鄰接上覆介電條131A。在層級141B至141D內，下邊界161A及下邊界163A鄰接下伏介電條131A。資料儲存膜111A的側壁126A與垂直相鄰的介電條131A的介電側壁129A對齊。側壁126A及側壁129A兩者皆可為實質上垂直的，並且對齊可為水平對齊。
記憶體單元101A可形成在包括第一側133A及第二側133B的堆疊135A的兩個相對側133A至133B中的每一者上。記憶體單元101A在第一側133A及第二側133B上水平及垂直排列。記憶體單元101A的水平定位可在各側之間變化，以在第一側133A上的記憶體單元101A與第二側133B上的記憶體單元101A之間提供交錯，但記憶體單元101A的排列在各層級之間是重複的。
每個記憶體單元101A包括控制閘極109A、資料儲存結構108A、通道113A、源極側105A及汲極側117A。控制閘極109A由導電條123A提供。單個導電條123A可為多個記憶體單元101A
提供控制閘極109A，所述多個記憶體單元101A包括沿著導電條123A的長度水平相鄰的記憶體單元101A、以及位於導電條123A的相對側133A及133B上的記憶體單元101A。通道113A、源極側105A及汲極側117A皆由通道層107A提供。源極側105A是通道層107A的鄰近源極線103A的一部分。汲極側117A是通道層107A的鄰近位元線119A的一部分。通道113A是源極側105A與汲極側117A之間的通道層107A的一部分。
通道層107A垂直延伸貫穿層級141A至141D，以為多個記憶體單元101A提供通道113A、源極側105A及汲極側117A。在一些實施例中，通道層107A在堆疊135A的整個長度及高度上是連續的。通道層107A的一些部分可為堆疊135A的第一側133A或第二側133B上的所有水平及垂直分佈的記憶體單元101A提供通道113A、源極側105A及汲極側117A。
圖2示出在積體電路200中的第一3D記憶體陣列100A的俯視圖。圖3示出積體電路200的局部剖視圖。如在該些圖中所示，導電條123A可延伸超出第一3D記憶體陣列100A的一端至逐漸變化的長度，從而形成階梯圖案(staircase pattern)206，所述階梯圖案206允許導電條123A中的每一者經由通孔209耦合至上覆金屬互連層301D中的不同字元線(word line)導線207。源極線導線201及位元線導線203亦可形成於金屬互連層301D中。源極線導線201及位元線導線203可相對於導電條123A及堆疊135A交叉延伸。每個源極線導線201可經由通孔205耦合至多
條源極線103A。每個位元線導線203可耦合至多條位元線119A。
圖4提供第一3D記憶體陣列100A的等效電路圖400。如由等效電路圖400所示，每個記憶體單元101A可作為電晶體運作。沿著每個導電條123A佈置有M個記憶體單元。存在K個堆疊135A，每個堆疊135A具有N個層級141A至141D，從而給出總共K*N個導電條123A。可藉由選擇相應的字元線導線207(例如導電條WL0、WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10、WL11…WLN、WLN+1、WLN+2…WL2N、WLKN-2、WLKN-1…WLKN)、位元線導線203(例如位元線BL0、BL1、BL2、BL3、BL4、BL5、BLM-1、BLM)及源極線導線201(例如源極線SL0、SL1、SL2、SL3、SL4、SL5、SLM-1、SLM)來為記憶體單元101A中的每一者個別定址。連接至每個字元線導線207的導電條123A的數量、連接至每個源極線導線201的源極線103A的數量、以及連接至每個位元線導線203的位元線119A的數量可在保有此特徵的情況下變化。
電晶體具有臨限閘極電壓，在所述電壓下，源極至汲極連接自斷開(open)切換至閉合(closed)。在記憶體單元中，可藉由寫入(write)及抹除(erase)操作來改變所述臨限值，以提供二個或更多個不同的臨限電壓。例如，資料儲存結構可包括保持電偶極的極化的資料儲存膜111A。該些偶極的取向可改變，以調製控制閘極109A上的臨限電壓，在所述臨限電壓下，電場使通道113A導電。該些電偶極的第一取向提供可表示邏輯「1」的第
一臨限電壓，且第二取向提供可表示邏輯「0」的第二臨限電壓。
在第一3D記憶體陣列100A中，記憶體單元101A中的一者的寫入操作可包括在相應的位元線導線203及相應的源極線導線201耦合至接地的同時將相應的字元線導線207設置為程式化電壓Vth。未被選擇的單元的位元線導線203及源極線導線201可保持浮動或設置為例如½ Vdd等電壓。Vth可為記憶體單元101A的最高可能臨限電壓。對於抹除操作而言，可在將相應的位元線導線203及相應的源極線導線201接地、並將其他位元線導線203及源極線導線201保持在-½ Vdd的同時，將相應的字元線導線207設置為-Vth。讀取操作可包括將字元線導線207設置為第一臨限電壓與第二臨限電壓之間的中間電壓(例如，½ Vth)，將源極線導線201設置為Vdd，將位元線導線203設置為接地，以及判斷所得電流是高於還是低於臨限值。
圖2至圖4示出第一3D記憶體陣列100A中的記憶體單元101A可耦合在積體電路200內以實現讀取、寫入及抹除操作的一種方式。可使用任何其他合適的耦合，包括引起分別連接至每個源極線導線201、位元線導線203及字元線導線207的源極線103A、位元線119A及導電條123A的數量變化的交替耦合。圖2至圖3示出經由通孔209及通孔205進行的所有連接，其連接至設置於第一3D記憶體陣列100A上方的金屬互連層301D中的多條源極線導線201、多條位元線導線203及多條字元線導線207，但該些連接中的一些或全部可連接至第一3D記憶體陣列100A下
方的金屬互連層301C中的導線。使用金屬互連層301C及金屬互連層301D兩者來進行該些連接可實現寄生電阻及電容的降低。
如圖3所示，第一3D記憶體陣列100A可設置於基板309上方的金屬互連結構315內的金屬互連層301C與金屬互連層301D之間。金屬互連層301C及金屬互連層301D可為金屬互連結構315中的第三及第四金屬互連層、第四及第五金屬互連層或任何其他相鄰的成對金屬互連層。基板309可為半導體基板，並且可支撐用於操作第一3D記憶體陣列100A的場效應電晶體(field effect transistor，FET)307及其他裝置。該些裝置可經由金屬互連結構315內的導線303及通孔305連接至第一3D記憶體陣列100A。
基板309可為自晶圓(例如，矽晶圓或類似物等)切割的晶粒。基板309可為半導體基板，例如塊狀半導體(bulk semiconductor)、絕緣體上有半導體(semiconductor-on-insulator，SOI)基板或類似物等。亦可使用其他基板，例如多層式基板(multilayered substrate)或梯度基板(gradient substrate)。在一些實施例中，基板309的半導體材料是以下材料或包括以下材料：矽、鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦、矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、磷砷化鎵銦、其組合或類似物等。基板309可為介電材料或包含介電材料。例如，基板309可為介電基板或者可包括位於半導體基板上的介電層。介電材料可為例如氧化矽等氧化物、例如氮化
矽等氮化物、例如碳化矽等碳化物、其組合(例如氮氧化矽、碳氧化矽、碳氮化矽)等，類似物或任何其他合適的介電質。
參照圖3，基板309具有主表面308。方向D4垂直於主表面308。方向D4是在本文中被稱為垂直方向且亦被稱為堆疊135A的堆疊方向的方向。方向D5垂直於方向D4，平行於主表面308，是導電條123A沿其延伸的方向，並且在本文中被稱為水平方向。
在本揭露的實例中，記憶體單元是具有電晶體的結構的類型，但本揭露的概念可用於具有任何類型的記憶體單元的3D記憶體陣列。在一些實施例中，記憶體單元101A是鐵電記憶體單元，並且資料儲存膜111A是含有電偶極並保持該些偶極的極化的鐵電材料或包含所述鐵電材料。可適用的鐵電材料的實例包括氧化鉿鋯(HfZrO)、氧化鉿鋁(HfAlO)、氧化鉿鑭(HfLaO)、氧化鉿鈰(HfCeO)、氧化鉿(HfO)、氧化鉿矽(HfSiO)、氧化鉿釓(HFGdO)等。在一些實施例中，鐵電材料是經摻雜的氧化鉿。在一些實施例中，經摻雜的氧化鉿處於斜方晶相位(orthorhombic phase)。在一些實施例中，摻雜劑以50%或小於50%的原子百分比存在。
在一些實施例中，資料儲存膜111A的厚度T1在約5奈米至約20奈米的範圍內。在一些實施例中，厚度T1為約5奈米至約10奈米。在一些實施例中，厚度T1為約10奈米至約15奈米。若資料儲存膜111A是鐵電材料並且厚度太小(例如，小於約
5奈米)，則可能不能很好地保持極化，且可靠性可能為低。若厚度太大(例如，大於約20奈米)，則程式化及抹除電壓可能為大，並對功率效率產生不利影響。
若記憶體單元101A是鐵電記憶體單元，則資料儲存結構108A可包括在橫跨多個記憶體單元101A上連續的資料儲存膜111A。在鐵電記憶體中，資料儲存膜111A可局部儲存資訊，而不與相鄰單元的資料儲存膜電性隔離。資料儲存結構108A可更包括在資料儲存膜111A與通道113A之間的閘極介電層(圖中未示出)。閘極介電層可作為單獨的膜層沈積，或者可容許藉由反應(例如資料儲存膜111A與通道層107A之間的反應等)自發形成。閘極介電層可為任何合適的材料。例如，閘極介電層可為以下材料或包含以下材料：氧化矽(例如，SiO2)、氧化鋁(例如，Al2O3)、氮氧化矽(例如，SiON)、氮化矽(例如，Si3N4)、氧化鑭(例如，La2O3)、氧化鍶鈦(例如，SrTiO3)、未經摻雜的氧化鉿(例如，HfO2)、其組合等。在一些實施例中，閘極介電層是高介電常數介電質或包含高介電常數介電質，所述介電質為介電常數大於約3.9的材料。在各種實施例中，閘極介電層具有約3.9至15、約3.9至10或約10至15的介電常數。
在一些實施例中，閘極介電層的厚度小於約2.5奈米。在一些實施例中，所述厚度為約1.5奈米至約2.5奈米。在一些實施例中，所述厚度為約1.5奈米至約1.8奈米。在一些實施例中，所述厚度為約1.7奈米至約2.5奈米。若所述厚度太小(例如，約1
奈米或小於1奈米)，則資料保持率可能為低。若所述厚度太大(例如，大於約2.5奈米)，則程式化及抹除電壓可能太大或記憶體窗口(即，高臨限電壓與低臨限電壓之間的差異)可能太小。高程式化及抹除電壓會降低電源效率。小的記憶體窗口會降低可靠性。
通道層107A可為半導體或包含半導體。在一些實施例中，通道層107A為氧化物半導體或包含氧化物半導體。可適用於通道層107A的氧化物半導體包括但不限於氧化鋅(ZnO)、氧化銦鎢(InWO)、氧化銦鎵鋅(InGaZnO)、氧化銦鋅(InZnO)、氧化銦鎵鋅錫(InGaZnSnO或IGZTO)、氧化銦錫(InSnO或ITO)其組合或類似物等。在一些實施例中，通道層107A為多晶矽、非晶矽等或包含多晶矽、非晶矽等。在一些實施例中，通道層107A具有約2奈米至約30奈米的厚度。在一些實施例中，通道層107A具有約2奈米至約10奈米的厚度。在一些實施例中，通道層107A具有約5奈米至約20奈米的厚度。
在一些實施例中，記憶體單元101A是浮動閘極記憶體單元，且資料儲存結構108A是電荷儲存結構。在該些實施例中，程式化包括自兩個介電層之間的資料儲存膜111A儲存或移除電荷。兩個介電層中的每一者可為例如氧化矽等氧化物、例如氮化矽等氮化物、例如碳化矽等碳化物、其組合(例如氮氧化矽、碳氧化矽、碳氮化矽)等。資料儲存膜111A亦可為該些類型中的一種類型的介電質或某種其他類型的介電質。例如，資料儲存結構108A可為ONO結構，其中資料儲存結構108A為氮化物層並且夾
置於兩個氧化物層之間。
導電條123A是由一或多層導電材料形成的導電結構。用於導電條123A的合適的導電材料可包括經摻雜的多晶矽、導電碳系材料(例如，石墨烯及微晶石墨)、以及金屬。在一些實施例中，導電材料包括金屬。形成金屬導電條123A可提供具有低寄生電阻的緊湊設計。可使用的金屬的一些實例是鎢(W)、銅(Cu)、釕(Ru)、鉬(Mo)、鈷(Co)、鋁(Al)、鎳(Ni)、銀(Ag)、金(Au)等及其合金。在一些實施例中，導電條123A更包括擴散阻擋層(diffusion barrier layer)、膠層(adhesive layer)或邊界鄰接介電條131A的其他此種層。可用於擴散阻擋層或膠層的材料的一些實例是氮化鈦(TiN)、氮化鉭(TaN)、氮化鉬(MoN)、氮化鋯(ZrN)、氮化鉿(HfN)等。在一些實施例中，擴散阻擋層或膠層的一部分垂直延伸貫穿導電條123A的中心區域。此垂直部分可指示導電條123A是使用置換閘極製程(replacement gate process)形成的，此將在以下進行更充分地描述。垂直部分的厚度大約為鄰接介電條131A的擴散阻擋層或膠層的一部分的厚度的兩倍。在一些實施例中，導電材料為碳系材料。形成碳系導體的導電條有利於形成堆疊135A的蝕刻以及形成凹陷部127A的蝕刻。
源極線103A及位元線119A亦可由任何合適的導電材料形成。由導電條123A給出的實例亦適用於源極線103A及位元線119A。如同導電條123A，源極線103A及位元線119A亦可包括膠層或擴散阻擋層。
單元內介電質115A在對應於個別記憶體單元101A的源極線103A與位元線119A之間提供填充及絕緣。單元間介電插塞(intercell dielectric plug)121A在水平相鄰的記憶體單元101A的源極線103A與位元線119A之間提供填充及絕緣。單元內介電質115A、單元間介電插塞121A及介電條131A各自可為任何合適的介電質。用於該些結構的合適的介電質可為例如氧化矽等氧化物、例如氮化矽等氮化物、例如碳化矽等碳化物、其組合(例如氮氧化矽、碳氧化矽、碳氮化矽)等。可為單元內介電質115A及單元間介電插塞121A選擇不同的介電質，以便提供有利於製造的蝕刻選擇性。
在一些實施例中，介電條131A的高度H1及閘極條123A的高度H2各自在約15奈米至約90奈米的範圍內。在一些實施例中，高度H1在約15奈米至約45奈米的範圍內。在一些實施例中，高度H1在約45奈米至約90奈米的範圍內。在一些實施例中，高度H2在約15奈米至約30奈米的範圍內。在一些實施例中，高度H2在約30奈米至約60奈米的範圍內。在一些實施例中，高度H1大於高度H2。在一些實施例中，高度H2大於高度H1。在一些實施例中，高度H1在高度H2的三倍之內。在一些實施例中，高度H1在高度H2的兩倍之內。
介電條131A的寬度W2亦為堆疊135A的寬度。在一些實施例中，寬度W2在約20奈米至約200奈米的範圍內。在一些實施例中，寬度W2在約30奈米至約160奈米的範圍內。導電條
123A可為較窄。在導電條123A的最窄處，導電條123A的寬度為寬度W2減去資料儲存膜111A的厚度T1。在導電條123A的最寬處，導電條123A的寬度為寬度W2減去閘極側壁125A相對於介電側壁129A向後設置的距離D1。在一些實施例中，距離D1在約2奈米至約20奈米的範圍內。在一些實施例中，距離D1在約2奈米至12奈米的範圍內。在一些實施例中，距離D1在約2奈米至約6奈米的範圍內。導電條123A較堆疊135A的寬度窄。
源極線103A及位元線119A可具有彼此相似的大小。在一些實施例中，源極線103A及位元線119A的寬度W1及長度T2各自在約20奈米至約100奈米的範圍內。在一些實施例中，寬度W1及長度T2各自在約30奈米至約80奈米的範圍內。在一些實施例中，源極線103A及位元線119A在水平平面中的橫截面積在約500平方奈米至約10,000平方奈米的範圍內。在一些實施例中，所述面積在約900平方奈米至約6,000平方奈米的範圍內。
在一些實施例中，相鄰的堆疊135A之間的寬度D2大約為源極線103A及位元線119A的寬度W1加上通道層107A的厚度的兩倍。在一些實施例中，寬度D2為約30奈米至約200奈米。在一些實施例中，寬度D2為約40奈米至約140奈米。
在一些實施例中，通道113A的通道長度L2在約30奈米至約200奈米的範圍內。在一些實施例中，通道長度L2在約60奈米至約150奈米的範圍內。在一些實施例中，層級141A至141D內相鄰的記憶體單元101A之間的間隔S1在約30奈米至約200奈
米的範圍內。在一些實施例中，間隔S1在約30奈米至約100奈米的範圍內。在一些實施例中，間隔S1在約60奈米至約200奈米的範圍內。在一些實施例中，給定層級141A至141D中的水平相鄰的記憶體單元101A之間的間隔S1大於高度H1，所述高度H1為垂直相鄰的記憶體單元101A之間的間隔。
圖5A及圖5B示出第二3D記憶體陣列100B的橫截面。第二3D記憶體陣列100B具有多個記憶體單元101B，並且除了第二3D記憶體陣列100B具有設置於堆疊135B的凹部陷127B內的通道層107B之外，第二3D記憶體陣列100B大致類似於第一3D記憶體陣列100A並且具有相應的特徵。相較於第一3D記憶體陣列100A的資料儲存膜111A，資料儲存膜111B的厚度在整個閘極側壁125A上可為更均勻的。將通道層107B放置在凹陷部127B內亦可在形成用於源極線103A及位元線119A的開口的同時，用於防止通道層107B被蝕刻。
為給將要設置於凹陷部127B中的通道層107B騰出空間，介電條131B被製成比介電條131A更寬，並且凹陷部127B被製成比凹陷部127A更深。相鄰堆疊135B之間的距離可被製成較小，以使第二3D記憶體陣列100B保持與等效第一3D記憶體陣列100A相同的大小。資料儲存膜111B的側壁126B自介電側壁129B向後設置距離D7，所述距離D7是通道層107B的厚度。閘極側壁125B自介電側壁129B向後設置距離D6。D6以距離D7大於距離D1。距離D1是閘極側壁125A自介電側壁129A向後設
置的距離。
資料儲存結構108B包括資料儲存膜111B，並且還可包括附加層，例如介電層。資料儲存結構108B與通道層107B一起填充凹陷部127B。通道層107B可完全被包含在凹陷部127B內。通道層107B具有與資料儲存膜111B的上邊界155B及導電條123B的上邊界153B對齊的水平上邊界156B。通道層107B具有與資料儲存膜111B的下邊界161B及導電條123B的下邊界163B對齊的水平下邊界160B。在層級141A至141C內，上邊界153B、上邊界155B及上邊界156B各自鄰接上覆介電條131B。在層級141B至141D內，下邊界160B、下邊界161B及下邊界163A各自鄰接下伏介電條131B。通道層107B具有與相鄰介電條131B的介電側壁129B對齊的側壁164B。介電側壁129B是平坦且垂直的，並且自堆疊135A面向外。通道層107B亦具有凸形的面向內的側壁165B。
圖6A及圖6B示出第三3D記憶體陣列100C的橫截面。第三3D記憶體陣列100C具有多個記憶體單元101C，並且除了第三3D記憶體陣列100C具有部分設置於堆疊135C的凹陷部127C內且部分設置於凹陷部127C外的通道層107C之外，第三3D記憶體陣列100C大致類似於第一3D記憶體陣列100A。凹陷部127C形成在堆疊135C中，並且被資料儲存結構108C與通道層107C的一部分一起填充。在一些實施例中，資料儲存結構108C的側壁126C相對於介電側壁129C凹陷。在一些實施例中，側壁126C不
凹陷並且與介電側壁129C交匯。
介電條131C可與介電條131A具有相同的寬度、與介電條131B具有相同的寬度或者介於上述兩者之間。凹陷部127C可足夠深，以使第三3D記憶體陣列100C保持與第一3D記憶體陣列100A具有相同的大小，且具有相等大小的源極線、位元線及導電條。資料儲存膜111C的厚度可較資料儲存膜111A更均勻。使通道層107C的一部分位於凹陷部127C外可有利於為通道層107C提供所需的厚度。通道層107C可包括兩個不同的層，一個層位於凹陷部127C內，且另一個層位於凹陷部127C外。在一些實施例中，通道層107C具有面向源極線103C及位元線119C的垂直側壁164C及面向導電條123C的凸形側壁165C。在一些實施例中，通道層107C具有與側壁126C及介電側壁129C實質上共形的形狀。
圖7A及圖7B示出根據本揭露內容的一些其他態樣的第四3D記憶體陣列100D的橫截面。第四3D記憶體陣列100D具有多個記憶體單元101D及諸多類似於第一3D記憶體陣列100A的元件，但具有選擇性地形成於導電條123D上的資料儲存膜111D。第一3D記憶體陣列100A至第三3D記憶體陣列100C的資料儲存膜111A至111C形成在凹陷部127A至127C中，乃因此種結構允許使用蝕刻製程將資料儲存膜111A至111C製成在相鄰的層級141A至141D之間不連續。選擇性沈積使得在不進行蝕刻的情況下資料儲存膜111D在相鄰的層級141A至141D之間不連續。因
此，堆疊135D不需要具有容納資料儲存膜111D的凹陷部。堆疊135D可較堆疊135A窄資料儲存膜111D的厚度，同時使其他尺寸保持與第一3D記憶體陣列100A中的尺寸相似。由於資料儲存膜111D是藉由選擇性沈積或生長製程形成的，因此每個資料儲存膜111D可具有上邊界155D，所述上邊界155D在相應導電條123D的上邊界153D上方延伸大約資料儲存膜111D的厚度。同樣地，每個資料儲存膜111D可具有下邊界161D，所述下邊界161D在導電條123D的下邊界163D下方延伸大約資料儲存膜111D的厚度。
圖8A及圖8B示出根據本揭露內容的一些其他態樣的第五3D記憶體陣列100E的橫截面。除了以下提及的差異之外，第五3D記憶體陣列100E大致類似於第一3D記憶體陣列100A，並且具有相應的特徵。在第五3D記憶體陣列100E中，凹陷部127E不延伸堆疊135E的長度。凹陷部127E不延伸超出單元間介電插塞121E。凹陷部127E具有鄰近單元間介電插塞121E的端部114E(終端)。凹陷部127E在單元間介電插塞121E與導電條123E之間延伸不超過距離D8，所述距離D8與凹陷部127E的深度大約相同。單元間介電插塞121E在生成凹陷部127E的蝕刻製程之前可能已經形成。
針對每個記憶體單元101E而言存在一個凹陷部127E，並且資料儲存膜111E包含在凹陷部127E內。因此，資料儲存膜111E在水平相鄰的記憶體單元101E之間、在垂直相鄰的記憶體單元101E之間、以及在第五3D記憶體陣列100E中任何一對記
憶體單元之間是不連續的。由於資料儲存膜111E是不連續的，因此相較於資料儲存結構108A，資料儲存結構108E有更多的選擇。例如，資料儲存結構108E可為具有導電資料儲存膜111E的浮動閘極，所述電荷可儲存在所述導電資料儲存膜111E上以改變控制閘極109E的臨限電壓。資料儲存結構108E可包括位於資料儲存膜111E與通道層107E之間以及資料儲存膜111E與控制閘極109E之間的絕緣膜。
圖9A及圖9B示出根據本揭露內容的一些其他態樣的第六3D記憶體陣列100F的橫截面。第六3D記憶體陣列100F組合第四3D記憶體陣列100D及第五3D記憶體陣列100E的特徵，以提供相對於水平相鄰的多個記憶體單元101F及垂直相鄰的多個記憶體單元101F兩者皆不連續的資料儲存膜111F。記憶體單元101F包括資料儲存膜108F，所述資料儲存膜108F藉由自導電條123F而非自介電條131F選擇性生長而在垂直相鄰的膜之間為不連續的。資料儲存膜111F可具有由選擇性生長產生的蘑菇形狀。水平相鄰的記憶體單元101F的資料儲存膜111F可由單元間介電插塞121F分隔。單元間介電插塞121F在資料儲存膜111F之前可能已經形成，並且可能已防止資料儲存膜111F在由單元間介電插塞121F佔據的區域中生長。通道層107F可適形於資料儲存膜111F、介電側壁129F及單元間介電插塞121F的側面的邊界。單元內介電質115F可填充通道層107F中的多個凹進部(indentation)175，藉以為源極線103F及位元線119F提供垂直側壁。
圖10A及圖10B示出根據本揭露內容的一些其他態樣的第七3D記憶體陣列100G的橫截面。除了源極線103G及位元線119G的形狀之外，第七3D記憶體陣列100G大致類似於第一3D記憶體陣列100A，並且具有相應的特徵。對應於記憶體單元101G的成對源極線103G及位元線119G具有彼此面對的凸起部(bulge)181，由此所述源極線103G與位元線119G之間的距離D8小於通道長度L2。凸起部181可具有凸形形狀，並且可在與相鄰堆疊135G的相對側上的記憶體單元101G對應的通道113G之間遵循橢圓弧。凸起部181增加源極線103G及位元線119G的橫截面積，而未減小通道長度L2。因此，源極線103G及位元線119G的形狀可用於減小寄生電阻或使第七3D記憶體陣列100G較記憶體陣列100A更緊湊。
圖11A及圖11B示出根據本揭露內容的一些其他態樣的第八3D記憶體陣列100H的橫截面。第八3D記憶體陣列100H具有多個記憶體單元101H，並且具有對應於第一3D記憶體陣列100A的特徵。第八3D記憶體陣列100H具有設置於資料儲存膜111H與導電條123H之間的介電層173及設置於資料儲存膜111H與通道層107H之間的另一介電層171。資料儲存結構108H可為例如ONO資料儲存結構。在一些實施例中，介電層171設置於介電側壁129H上以及資料儲存膜111H上方。
圖12A及圖12B至圖22A及圖22B是一系列成對的俯視圖及剖視圖說明，其例示根據本揭露內容的形成包括具有第一3D
記憶體陣列100A的特徵的3D記憶體陣列的裝置的方法。儘管參照方法的各種實施例描述了圖12A及圖12B至圖22A及圖22B，但應理解，圖12A及圖12B至圖22A及圖22B中所示的結構並非僅限於所述方法，而是可與所述方法分開獨立。儘管圖12A及圖12B至圖22A及圖22B被描述為一系列動作，但應理解，在其他實施例中，所述動作的順序可改變。儘管圖12A及圖12B至圖22A及圖22B示出並闡述了一組特定的動作，但在其他實施例中可省略一些所示出及/或闡述的動作。此外，未示出及/或闡述的動作可包括在其他實施例中。儘管依據形成第一3D記憶體陣列100A闡述了圖12A及圖12B至圖22A及圖22B的方法，但所述方法可用於形成其他記憶體陣列。
如由圖12A的俯視圖1200A及圖12B的剖視圖1200B所示，所述方法開始於在介電層317上方形成交替的多個閘極層1201及多個介電層1203的寬堆疊1205。介電層317可為如圖3所示在金屬互連層301C上方形成的一或多個層，但更概括而言，可以為任何合適基板的頂層。在寬堆疊1205中，頂層及底層是閘極層1201，但所述頂層及底層中的任一層可為介電層1203。
介電層1203及閘極層1201可藉由例如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(ALD)等任何合適的製程形成。在一些實施例中，閘極層1201是隨後由導電材料置換以提供導電條的虛設層。在一些實施例中，閘極層1201具有導電條的組成。在一些實施例中，閘極層1201是金屬的。除了
以上提及的製程之外，還可藉由電鍍、無電電鍍等形成金屬層。
如由圖13A的俯視圖1300A及圖13B的剖視圖1300B所示，可形成罩幕1301並使用罩幕1301來圖案化多個溝渠1303，溝渠1303將寬堆疊1205分成一系列的多個堆疊135A。罩幕1301可為任何合適材料的硬罩幕。罩幕1301可藉由CVD製程、旋塗製程等或任何其他合適的製程形成。罩幕1301可藉由蝕刻貫穿光阻罩幕(圖中未示出)來圖案化。光阻罩幕可藉由微影來圖案化。
堆疊135A可包括由閘極層1201形成的多個導電條123A及由介電層1203形成的多個介電條131A。高度H3對寬度D2的比為溝渠1303的縱橫比。在一些實施例中，縱橫比在約5至約15的範圍內。形成縱橫比小於約5的溝渠1303可能會有損於3D記憶體陣列100A的單元密度。形成縱橫比大於約15的溝渠1303可能會在處理期間使堆疊135A扭曲或塌陷。
如由圖14A的俯視圖1400A及圖14B的剖視圖1400B所示，可使堆疊135A經受形成多個凹陷部127A的選擇性蝕刻製程。蝕刻製程是選擇性的，用於移除介電條131A的材料上方的導電條123A的材料。蝕刻使得閘極側壁125A相對於介電側壁129A凹進。蝕刻亦可能使得閘極側壁125A變為凹形，如圖所示。在一些實施例中，蝕刻是等向性的。在一些實施例中，蝕刻是濕法蝕刻。合適的濕法蝕刻製程可使用磷酸(H3PO4)等。具有合適的蝕刻選擇性的原子層蝕刻是另一選擇。
如由圖15A的俯視圖1500A及圖15B的剖視圖1500B所
示，將資料儲存膜111A沈積於包括位於溝渠1303內的側面的堆疊135A的側面上。資料儲存膜111A可共形地沈積於閘極側壁125A及介電側壁129A上。沈積製程可為CVD、ALD等，或任何其他合適的製程。資料儲存膜111A可形成延伸跨越堆疊135A的高度的多個連續層。若資料儲存結構108A需要附加層，則可在資料儲存膜111A之前或之後沈積附加層。
如由圖16A的俯視圖1600A及圖16B的剖視圖1600B所示，可蝕刻資料儲存膜111A以移除資料儲存膜111A的位於層級141A至141D之間的一些部分。被移除的部分包括沈積於介電側壁129A上的部分。資料儲存膜111A的剩餘部分包含在凹陷部127A內。蝕刻是非等向性的。非等向性蝕刻可為電漿蝕刻等或任何其他合適的蝕刻製程。電漿蝕刻之後可進行濕法清潔製程。濕法清潔製程可使用NH3、HCl、H2O2等或任何其他合適的試劑。罩幕1301可將所述蝕刻對齊至堆疊135A。
如由圖17A的俯視圖1700A及圖17B的剖視圖1700B所示，可將多個通道層107A沈積於堆疊135A的側面上。通道層107A可共形地沈積於資料儲存膜111A及介電側壁129A上。沈積製程可為CVD、ALD等，或任何其他合適的製程。通道層107A可在堆疊135A的整個高度上為連續的。若需要一或多個附加層來完成資料儲存結構108A的形成，則可在通道層107A之前沈積一或多個附加層。在一些實施例中，資料儲存結構108A由在通道層107A的沈積期間形成的介電層完成。
如由圖18A的俯視圖1800A及圖18B的剖視圖1800B所示，可沈積單元內介電質115A以填充溝渠1303。沈積製程可為CVD等，或任何其他合適的製程。在一些實施例中，沈積包括可流動式CVD製程(flowable CVD process)。在沈積單元內介電質115A之後，可使用平坦化製程來移除罩幕1301上方的任何單元內介電質115A或其他材料。
如由圖19A的俯視圖1900A及圖19B的剖視圖1900B所示，可形成罩幕1903，並使用罩幕1903來幫助界定用於在單元內介電質115A中選擇性蝕刻多個開口1901的圖案。在此蝕刻製程期間，堆疊135A可被罩幕1301覆蓋。蝕刻製程可為非等向性蝕刻，例如電漿蝕刻。如由圖20A的俯視圖2000A及圖20B的剖視圖2000B所示，可剝離罩幕1903，並用單元間介電質填充開口1901以形成多個單元間介電插塞121A。單元間介電插塞121A形成在溝渠1303中(參見圖13B)位於記憶體單元101A的所需位置之間。開口1901可藉由例如CVD等沈積製程用單元間介電插塞121A填充。在一些實施例中，CVD製程是可流動式CVD製程。即使開口1901具有高的縱橫比，可流動式CVD製程亦可提供良好的間隙填充。
如由圖21A的俯視圖2100A及圖21B的剖視圖2100B所示，可形成罩幕2101，並使用罩幕2101來幫助界定用於在單元內介電質115A中選擇性蝕刻多個開口2103的圖案。罩幕2101可具有多個開口2105，所述開口2105足夠大以跨越開口2103中的兩
個開口以及單元間介電插塞121A中的一個插塞。所述蝕刻可為選擇性的，以相較於單元間介電插塞121A對單元內介電質115A的材料具有高得多的蝕刻速率，由此開口2103由單元間介電插塞121A限界。此種方法可有利於使開口2103為大的而不會一起靠得太近。蝕刻製程可為非等向性蝕刻，例如電漿蝕刻。
如由圖22A的俯視圖2200A及圖22B的剖視圖2200B所示，可以導電材料填充開口2103以形成多條源極線103A及多條位元線119A。用導電材料填充開口2103可包括CMP、電鍍、無電電鍍等、或者任何其他合適的製程。多餘的導電材料可藉由例如CMP等平坦化製程移除。CMP製程亦可移除罩幕2101、罩幕1301或所述兩者。所得的結構可能與圖1A至圖1C中所示的結構相同。
圖23及圖24示出圖12A至圖22B的方法的變型，其可用於產生圖10A及圖10B中所示的第七3D記憶體陣列100G。如由圖23的俯視圖所示，可使用多個具有橢圓形的開口2305的罩幕2301來替換罩幕2101。罩幕2101具有矩形的開口2105(參見圖21A)。蝕刻貫穿罩幕2301會產生鄰近單元內介電質115G彎曲的多個開口2303。如由圖24的俯視圖所示，用導電材料填充開口2303可產生由圖10A及圖10B中所示的第七3D記憶體陣列100G例示的結構。
圖25至圖31提供多個剖視圖，該些剖視圖示出圖12A至圖22B的方法的變型。此替代方法避免如圖13B的剖視圖1300B
所示使堆疊135A被獨立放置的製程階段。當獨立放置時，堆疊135A有可能會扭、塌陷或以其他方式移位或變形。所述方法亦提供最初用虛設層形成閘極層且隨後用導電條的材料置換所述層的機會。
如由圖25的剖視圖2500所示，形成罩幕2501並使用罩幕2501來蝕刻多個溝渠2507，溝渠2507將寬堆疊劃分成更小的多個堆疊2505。所述寬堆疊可與圖12B的寬堆疊1205相同，或者可具有代替閘極層1201的多個虛設閘極層2503。虛設閘極層2503可為具有不同於介電層1203的蝕刻選擇性的介電質。作為另一選擇，虛設閘極層2503可為多晶矽等或任何其他合適的材料。溝渠2507可具有與圖13B的溝渠1303相同的尺寸，但具有一半或小於一半的數量密度(number density)。
如由圖26的剖視圖2600所示，可自鄰近溝渠2507暴露出的表面回蝕(etch-back)虛設閘極層2503以形成多個凹陷部2601。蝕刻製程可移除虛設閘極層2503的大約一半的體積。蝕刻製程可為等向性蝕刻。例如，介電層1203可為氧化矽，虛設閘極層2503可為氮化矽，並且凹陷部2601可藉由用磷酸(H3PO4)進行濕法蝕刻來形成。
如由圖27的剖視圖2700所示，可藉由沈積阻擋層2701及金屬層2703來填充凹陷部2601。該些層可藉由CVD、ALD、電鍍、無電電鍍等、或任何其他合適的製程或製程組合來沈積。在以足以完成凹陷部2601的填充的量沈積金屬層2703之後，可
藉由非等向性蝕刻製程移除多餘的材料。
如由圖28的剖視圖2800所示，填充溝渠2507。在此實例中，藉由圖14A及圖14B至圖18A及圖18B所示的製程步驟填充溝渠2507。該些製程步驟形成多個凹陷部127A，形成包括資料儲存膜111A的多個資料儲存結構108A，形成通道層107A，並用單元內介電質115A完成溝渠2507的填充。在一些其他實施例中，溝渠2507由單元間介電質、單元間介電插塞121A、單元內介電質115A、其組合等填充。
如由圖29的剖視圖2900所示，然後可形成罩幕2903，並使用罩幕2903在堆疊2505中蝕刻多個溝渠2901。如由圖30的剖視圖3000所示，可藉由蝕刻移除虛設閘極層2503的剩餘部分以形成多個凹陷部3001。如由圖31的剖視圖3100所示，可藉由沈積第二阻擋層3101及第二金屬層3103來填充凹陷部3001，並且可藉由非等向性蝕刻來移除多餘的材料。然後可重複圖14A及圖14B至圖18A及圖18B所示的製程步驟，並且移除罩幕2903，以提供如由圖18A及圖18B所示的結構。圖25至圖31所示的方法(具有或不具有置換閘極製程步驟)可用於形成根據本文中提供的其他實施例及實例的其他結構，以提供防止扭曲、塌陷或其他變形的優點，所述扭曲、塌陷或其他變形可能發生在窄的獨立式堆疊中。
圖32至圖36提供一系列剖視圖，該些剖視圖示出圖12A至圖22B的方法的變型，其可用於形成具有圖5A至圖5B的第二
3D記憶體陣列100B的特徵的記憶體陣列。所述變型開始於與由圖32的剖視圖3200所示的結構類似的結構，除了罩幕3201具有較罩幕1301窄的多個開口、並且堆疊135B具有更深的多個凹陷部127B之外，此變型極類似於圖13B的剖視圖1300B。如由圖33的剖視圖3300所示，可在堆疊135B的側面上沈積資料儲存膜111B。
如由圖34的剖視圖3400所示，藉由自介電側壁129B移除資料儲存膜111B的一或多個蝕刻製程來蝕刻資料儲存膜111B。所述一或多個蝕刻製程還使得資料儲存膜111B的側壁126B相對於介電側壁129B凹進距離D3。第一蝕刻製程可為非等向性蝕刻，其選擇性地僅移除資料儲存膜111B的位於凹陷部127B外的部分。第二蝕刻製程可為等向性蝕刻，其使得資料儲存膜111B的剩餘部分相對於介電側壁129B凹進。
如由圖35的剖視圖3500所示，可在堆疊135B的側面上且在資料儲存膜111B上方沈積通道層107B。如由圖36的剖視圖3600所示，可蝕刻通道層107B，以自介電側壁129B移除通道層107B。此蝕刻使得通道層107B具有垂直側壁。垂直側壁可促進通道層107B與源極線103B以及位元線119B之間的良好接觸(參見圖5A至圖5B)。可如由圖18A及圖18B至圖22A及圖22B所示繼續進行處理以產生如圖5A至圖5B所示的裝置結構。
一種具有圖6A至圖6B的第三3D記憶體陣列100C的特徵的記憶體陣列可藉由在繼續進行圖18A及圖18B至圖22A及圖
22B的處理之前在由圖36的剖視圖3600所示的結構上方沈積另一層通道材料來形成。對於第二3D記憶體陣列100B而言，通道層107B的厚度被限制為資料儲存膜111B相對於介電側壁129B凹進的距離D3。額外的通道層沈積會消除此限制。因此，當形成類似於圖6A至圖6B的第三3D記憶體陣列100C的結構時，使資料儲存膜111C相對於介電側壁129C凹陷的等向性蝕刻是可選的。
圖37A至圖37B提供例示圖12A至圖22B的方法的變型的俯視圖及剖視圖的說明，所述變型可用於形成具有圖7A至圖7B所示的第四3D記憶體陣列100D的特徵的記憶體陣列。自圖13B的剖視圖1300B所示的結構開始，可選擇性地在導電條123D的閘極側壁125D上生長資料儲存膜111D，如在圖37A的俯視圖3700A至圖37B的剖視圖3700B中所示。生長製程是選擇性的，其中資料儲存膜111D不在介電側壁129D上生長。可如由圖17A及圖17B至圖22A及圖22B所示繼續進行處理以產生圖7A至圖7B所示的第四3D記憶體陣列100D。
在一些實施例中，選擇性生長製程包括在介電側壁129D上形成自組裝單層(self-assembled monolayer，SAM)。然後，可使用ALD製程等在閘極側壁125D上生長資料儲存膜111D，同時自組裝單層(SAM)阻擋介電側壁129D上的生長。所述自組裝單層可包括多個分子，所述分子具有優先吸附在介電側壁129D上的頭基(head group)及抵抗ALD製程的尾基(tail group)。選擇性生長製程可使資料儲存膜111D具有典型的蘑菇形狀。
在一些實施例中，選擇性生長製程包括在閘極側壁125D上形成用於生長資料儲存膜111D的晶種層。在一些實施例中，形成晶種層包括在閘極堆疊135D中形成類似於凹陷部127A的多個凹陷部，沈積晶種層，以及非等向性蝕刻以自介電側壁129D移除所述晶種層。
圖38A及圖38B至圖44A及圖44B提供例示圖12A至圖22B的方法的變型的俯視圖及剖視圖的說明。此變型可用於形成圖10A至圖10B所示的第五3D記憶體陣列100E。所述方法可自與由圖13A的俯視圖1300A及圖13B的剖視圖1300B所示的結構類似的結構開始。如由圖38A的俯視圖3800A及圖38B的剖視圖3800B所示，最初藉由沈積單元間介電質3801來填充溝渠1303。多餘的材料可藉由CMP移除。
如由圖39A的俯視圖3900A及圖39B的剖視圖3900B所示，可形成罩幕3903，並使用罩幕3903在單元間介電質3801中蝕刻多個開口3901。剩餘的單元間介電質3801形成多個單元間介電插塞121E。開口3901對應於記憶體單元101E的所需位置，記憶體單元101E中的一者將形成於每個開口3901的兩個相對側面中的每一者上。
如由圖40A的俯視圖4000A及圖40B的剖視圖4000B所示，可在開口3901內進行蝕刻，以在導電條123E中形成多個凹陷部127E。凹陷部127E由單元間介電插塞121E定界，由此為記憶體單元101E的每個所需位置形成一個凹陷部127E。可如由圖
15A至圖15B至圖18A及圖18B所示、且進一步如由圖21A至圖21B至圖22A及圖22B或本文中所述的任何其變型所示繼續進行處理。
如由圖41A的俯視圖4100A及圖41B的剖視圖4100B所示，可在開口3901中沈積資料儲存膜111E，且然後使資料儲存膜111E經受非等向性蝕刻。所述蝕刻自介電側壁129E移除資料儲存膜111E。剩餘的資料儲存膜111E包含在凹陷部127E內，並且可填充凹陷部127E。在所示結構中，資料儲存膜111E在垂直及水平方向兩者上皆為不連續的。
如由圖42A的俯視圖4200A及圖42B的剖視圖4200B所示，通道層107E可在開口3901內，且然後可用單元內介電質115E填充開口3901。由於單元間介電插塞121E在通道層107E之前形成，因此通道層107E沈積於單元間介電插塞121E的側面上，並在每個開口3901內包圍單元內介電質115E。
如由圖43A的俯視圖4300A及圖43B的剖視圖4300B所示，可形成具有多個開口4305的罩幕4303，並使用罩幕4303在單元內介電質115E中蝕刻多個開口4301。在一些實施例中，罩幕4303具有類似於圖23所示罩幕2301的開口2305的橢圓形開口，而非具有如圖所示的矩形開口4305。蝕刻製程可為選擇性的以移除單元內介電質115E的材料，而不移除通道層107E的材料。
如由圖44A的俯視圖4400A及圖44B的剖視圖4400B所示，可以導電材料填充開口4301以形成多個源極線103E及多個
位元線119E。CMP製程可移除多餘的導電材料及罩幕1301、罩幕4303。所得的結構可能與圖8A及圖8B所示的結構相同。
圖45呈現根據本揭露可用於形成3D記憶體陣列的方法4500的流程圖。方法4500自動作4501開始，形成具有交替的多個閘極層及多個介電層的寬堆疊，如由圖12B的剖視圖1200B所示。
動作4503是在寬堆疊中蝕刻多個溝渠，以形成具有交替的多個導電條及多個介電條的一列的多個窄堆疊，如由圖13B的剖視圖1300B所示。
動作4505及4507是可選的。動作4505是用單元間介電質填充窄堆疊之間的溝渠，如由圖38B的剖視圖3800B所示。動作4507是圖案化單元間介電質以形成多個單元間介電插塞，如由圖39B的剖視圖3900B所示。
動作4509是蝕刻導電條以在窄堆疊中形成多個凹陷部。圖14B的剖視圖1400B、圖32的剖視圖3200以及圖40B的剖視圖4000B提供各種實例。
動作4511是形成資料儲存結構的頂層的可選步驟。「頂」是參照在水平方向的記憶體單元中所見的各層的順序而使用。具體而言，頂層是形成在資料儲存膜與控制閘極之間的一或多個層。圖11A所示的介電層173為一個實例。
動作4513是沈積資料儲存膜。圖15B的剖視圖1500B及圖33的剖視圖3300提供實例。
動作4515是自介電側壁移除資料儲存膜的蝕刻。圖16B的剖視圖1600B、圖34的剖視圖3400以及圖41B的剖視圖4100B提供各種實例。蝕刻可包括自凹陷部外的區域移除資料儲存膜的定向或非等向性蝕刻。所述蝕刻亦可包括等向性蝕刻，所述等向性蝕刻使得資料儲存膜在凹陷部內凹進，如由圖34的剖視圖3400所示。
動作4517是形成資料儲存結構的底層的可選步驟。「底」是參照在水平方向的記憶體單元中所見的各層的順序而使用。具體而言，底層是形成在資料儲存膜與通道層之間的一或多個層。圖11A所示的介電層171為一個實例。
動作4519是沈積通道層。圖17B的剖視圖1700B、圖35的剖視圖3500以及圖42B的剖視圖4200B提供各種實例。
動作4521是非等向性蝕刻的可選步驟，用以移除通道層的位於凹陷部外的一部分。圖36的剖視圖3600提供一個實例。
動作4523是沈積另一層通道材料的可選步驟。圖36的剖視圖3600提供一個實例。當動作4521使通道層太薄時，可使用此步驟。由圖6A中的剖視圖所示的通道層107C提供此步驟後產生的通道結構的實例。
動作4535是沈積單元內介電質。圖18B的剖視圖1800B、圖35的剖視圖3500以及圖42B的剖視圖4200B提供實例。
動作4527及4529是可選動作，當不使用可選動作4505
及4507時，可使用動作4527及4529。動作4527是蝕刻以自多個單元間介電插塞的所需位置處移除單元內介電質。圖19B的剖視圖1900B提供一個實例。動作4529是回填所得的多個開口以形成多個單元間介電插塞。圖20B的剖視圖2000B提供一個實例。
動作4531是蝕刻以形成多個開口用於多個垂直連接件(例如，源極線及位元線)的形成。此蝕刻可部分地藉由單元間介電插塞來對齊。圖21A的俯視圖2100A、圖23的俯視圖2300以及圖43A的俯視圖4300A提供各種實例。
動作4532是填充開口以提供多個垂直導電結構，例如多個源極線及多個位元線。圖22A的俯視圖2200A、圖24的俯視圖2400以及圖44A的俯視圖4400A提供各種實例。
圖46呈現方法4600的流程圖，所述方法4600是可用於形成根據本揭露的3D記憶體陣列的另一種方法。方法4600包括許多與方法4500相同的動作，但具有如下所述的差異。
在方法4600中，動作4509的導電條的凹陷部是可選的。當包括動作4509時，方法4600可使用可選的動作4601及4603。動作4601是沈積晶種層。動作4603是蝕刻以自介電側壁移除晶種層。除了材料差異之外，該些動作類似於動作4513(資料儲存膜沈積)及動作4515(資料儲存膜蝕刻)。
方法4600包括動作4605，在閘極側壁上選擇性生長資料儲存膜。圖37B的剖視圖3700B提供一個實例。若使用可選的動作4527及4529，則方法4600的完成將產生如由圖7A至圖7B
的第四3D記憶體陣列100D例示的結構。若相反使用可選的動作4505及4507，則方法4600的完成將產生如由圖9A至圖9B的第六3D記憶體陣列100F所例示的結構。
圖47呈現方法4700的流程圖，所述方法4700是可用於形成根據本揭露的3D記憶體陣列的另一種方法。方法4700包括許多與方法4500相同的動作，但使用圖25至圖31所示的處理類型。
方法4700包括動作4701，形成具有交替的多個閘極層及多個介電層的寬堆疊。除了閘極層可為虛設閘極層之外，此可與動作4501相同。圖12B的剖視圖1200B提供一個實例。
動作4703是形成第一組溝渠。圖25的剖視圖2500提供一個實例。相較於由動作4503形成的溝渠(圖13B的剖視圖1300B為此提供一個實例)，所述第一組溝渠的數量是其一半或少於一半。
動作4705及4707是當閘極層是虛設閘極層時使用的可選步驟。動作4705是蝕刻掉虛設閘極層的第一部分。圖26的剖視圖2600提供一個實例。動作4707是用導電材料置換虛設閘極層的第一部分。圖27的剖視圖2700提供一個實例。
方法4700繼續進行動作4509至動作4525，除了其僅在第一組溝渠內操作之外，所述動作4509至4525可與方法4500中所述者相同。圖28的剖視圖2800提供一個實例。
動作4709是形成覆蓋第一組溝渠的罩幕，並蝕刻以形
成第二組溝渠。圖29的剖視圖2900提供一個實例。若閘極層為虛設閘極層，則所述方法可繼續重複動作4705及動作4707，以完成閘極置換製程(gate replacement process)。圖30的剖視圖3000提供一個實例。
方法4700繼續重複動作4509至動作4525。圖31的剖視圖3100提供一個實例。可以如結合方法4500所述的動作4527至動作4533繼續進行處理。
圖48呈現方法4800的流程圖，所述方法4800是可用於形成根據本揭露的3D記憶體陣列的另一種方法。方法4800使用動作4505及動作4507在導電條凹陷部之前形成多個單元間介電插塞，而方法4700使用動作4527及動作4529在沈積通道層之後形成多個單元間介電插塞。此使得能夠避免窄的獨立式堆疊，且同時重複較少的步驟。
在方法4800中，使用動作4505用單元間介電質填充第一組溝渠。此可在可選的虛設閘極置換後立即進行。方法4800然後可直接進行至4709，形成第二組溝渠，並且若使用虛設閘極層，則完成虛設閘極置換。方法4800可繼續進行動作4505至動作4533，以根據本揭露內容完成3D記憶體陣列的形成。
儘管在本文中將圖45至圖48的方法4500、4600、4700及4800示出並闡述為一系列動作或事件，但應理解，此類動作或事件的所示順序不應被解釋為限制性的。舉例而言，一些動作可以不同的順序發生及/或與除了在本文中示出及/或闡述的動作或
事件之外的其他動作或事件同時發生。此外，可能並非所有示出的動作皆為實作本文中闡述的一或多個態樣或實施例所需要的，並且本文中繪示的一或多個動作可在一或多個單獨的動作及/或階段中進行。
本揭露內容的一些態樣是有關於一種具有多個堆疊的記憶體裝置。每個堆疊具有呈多個交替層的多個導電條及多個介電條。所述多個導電條各自具有多個閘極側壁。所述多個介電條各自具有多個介電側壁。所述多個閘極側壁自所述多個介電側壁向內凹進，以在所述多個堆疊中形成多個凹陷部。資料儲存膜設置於所述多個凹陷部中。源極線及位元線沿著所述多個導電條及所述多個介電條的堆疊方向延伸。通道層位於所述資料儲存膜與所述源極線及所述位元線之間。
本發明實施例涉及一種記憶體裝置，所述記憶體裝置包括多個堆疊、資料儲存膜、導電線以及通道層。所述多個堆疊，位於基板上方，所述多個堆疊中的每一堆疊包括由多個介電條分隔開的多個層級的多個導電條，其中所述多個導電條各自包括第一側壁，所述多個介電條各自包括第二側壁，並且各所述第一側壁自各所述第二側壁向內凹進以在所述多個堆疊內界定多個凹進區域。所述資料儲存膜設置於所述多個凹進區域中的一者中。所述導電線沿著所述多個導電條及所述多個介電條的堆疊方向延伸。所述通道層位於所述資料儲存膜與所述導電線之間。
在一些實施例中，在所述記憶體裝置中，所述資料儲存
膜具有與各所述第二側壁對齊的側壁。在一些實施例中，在所述記憶體裝置中，所述通道層在所述堆疊方向上連續延伸跨越所述多個導電條中的二或更多者。在一些實施例中，在所述記憶體裝置中，所述通道層的一部分設置於所述多個凹進區域中的所述一者中。在一些實施例中，在所述記憶體裝置中，所述通道層包含在所述多個凹進區域內。在一些實施例中，所述記憶體裝置更包括多個單元間介電插塞，設置於所述多個堆疊之間，其中所述多個單元間介電插塞劃分所述多個凹進區域。
本揭露內容的一些態樣是有關於一種記憶體裝置，所述記憶體裝置包括設置於金屬互連結構中的兩個相鄰金屬互連層之間的具有多個記憶體單元的三維陣列。所述多個記憶體單元中的每一者具有源極側、汲極側、在所述源極側與所述汲極側之間延伸的通道、控制閘極、以及位於所述控制閘極與所述通道之間的資料儲存膜。多個閘極條水平延伸以連接所述多個控制閘極。多個導電條設置於具有多個堆疊的陣列中，每個堆疊具有由多個介電條分隔開的垂直堆疊的多個導電條。多個位元線及多個源極線在所述多個堆疊之間垂直延伸。所述多個位元線中的每一者與所述多個汲極側連接。所述多個源極線中的每一者與所述多個源極側連接。具有所述多個記憶體單元的所述三維陣列包括具有垂直重複排列的多個記憶體單元，由此具有所述多個記憶體單元的所述三維陣列具有多個垂直相鄰的記憶體單元。所述多個垂直相鄰的記憶體單元中的所述資料儲存膜是不連續的。
本發明實施例涉及一種記憶體裝置，所述記憶體裝置包括具有多個記憶體單元的三維陣列、具有多個堆疊的陣列、垂直延伸的多個位元線以及垂直延伸的多個源極線。所述具有多個記憶體單元的三維陣列設置於金屬互連結構中的兩個相鄰的金屬互連層之間，所述多個記憶體單元中的每一者包括源極側、汲極側、在所述源極側與所述汲極側之間延伸的通道、控制閘極、以及位於所述控制閘極與所述通道之間的資料儲存膜。所述多個堆疊中的每一堆疊包括由多個介電條分隔開的垂直堆疊的多個導電條，其中所述多個導電條水平延伸以提供各所述控制閘極。所述多個位元線中的每一者與各所述汲極側連接。所述多個源極線中的每一者與各所述源極側連接。其中具有所述多個記憶體單元的所述三維陣列包括具有垂直重複排列的多個記憶體單元，由此具有所述多個記憶體單元的所述三維陣列包括多個垂直相鄰的記憶體單元；並且所述多個垂直相鄰的記憶體單元中的各所述資料儲存膜是不連續的。
在一些實施例中，在所述記憶體裝置中，各所述資料儲存膜具有與所述多個導電條的上邊界及下邊界對齊的上邊界及下邊界。在一些實施例中，在所述記憶體裝置中，各所述通道具有與所述多個導電條的上邊界及下邊界對齊的上邊界及下邊界。在一些實施例中，在所述記憶體裝置中，所述多個垂直相鄰的記憶體單元中的各所述通道由連續的通道層的不同部分提供。在一些實施例中，在所述記憶體裝置中，各所述資料儲存膜包含鐵電材
料。在一些實施例中，在所述記憶體裝置中，具有所述多個記憶體單元的所述三維陣列包括多個水平相鄰的記憶體單元，所述多個水平相鄰的記憶體單元個自具有由所述多個導電條中的一者連接的所述控制閘極；並且，所述多個水平相鄰的記憶體單元中的各所述資料儲存膜是不連續的。在一些實施例中，在所述記憶體裝置中，所述多個導電條中的每一者較所述多個堆疊的寬度窄。在一些實施例中，在所述記憶體裝置中，各所述通道中的每一者具有為凸形並且面向所述多個導電條中的一者的第一側。在一些實施例中，在所述記憶體裝置中，各所述通道中的每一者具有與所述第一側相對並且為平面的第二側。
本揭露內容的一些態樣是有關於一種形成記憶體裝置的方法，所述方法包括以下步驟：沈積交替的多個閘極層及多個介電層以形成主堆疊；在所述主堆疊中蝕刻多個溝渠以形成一列的多個窄堆疊；選擇性地蝕刻所述多個閘極層以在所述多個窄堆疊中生成多個凹陷部；沈積資料儲存膜使得所述資料儲存膜的第一部分沈積於所述多個窄堆疊中的所述多個凹陷部內；在所述資料儲存膜上方沈積通道層；用單元內介電質填充所述多個溝渠；蝕刻貫穿所述單元內介電質的多個開口；以及用導電材料填充所述多個開口以形成多個源極線及多個位元線。
本發明實施例涉及一種形成記憶體裝置的方法，包括：形成一列的多個堆疊，所述多個堆疊中的每一堆疊包括由多個介電條分隔開的多個導電條；藉由所述多個堆疊之間的多個溝渠選
擇性地蝕刻所述多個導電條以在所述多個堆疊中生成多個凹陷部；沈積資料儲存膜，使得所述資料儲存膜的第一部分沈積於所述多個堆疊中的所述多個凹陷部內；在所述資料儲存膜上方沈積通道層；用第二介電質填充所述多個溝渠；蝕刻貫穿所述第二介電質的多個開口；以及用導電材料填充所述多個開口以形成多個源極線及多個位元線。
在一些實施例中，所述的方法更包括蝕刻以移除所述資料儲存膜的第二部分，所述資料儲存膜的所述第二部分是沈積於所述多個凹陷部外的所述多個溝渠中。在一些實施例中，所述的方法更包括在所述多個堆疊中生成所述多個凹陷部之前，在所述多個溝渠中形成多個單元間介電插塞。在一些實施例中，所述的方法更包括蝕刻以移除所述通道層的一部分，所述通道層的所述一部分是沈積於所述多個凹陷部外的所述多個溝渠中。在一些實施例中，在所述的方法中，沈積所述通道層包括：沈積第一層通道材料；蝕刻以移除沈積於所述多個凹陷部外的所述多個溝渠中的所述通道材料；以及沈積第二層通道材料。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，且他們可在不背離本揭露的精神及
範圍的條件下在本文中作出各種改變、替代及變更。
100A:第一3D記憶體陣列
101A:記憶體單元
103A:源極線
105A:源極側
107A:通道層
108A:資料儲存結構
109A:控制閘極
111A:資料儲存膜
113A:通道
115A:單元內介電質
117A:汲極側
119A:位元線
121A:單元間介電插塞
123A:導電條
125A:閘極側壁
126A:側壁
127A:凹陷部
129A:介電側壁
131A:介電條
133A:第一側
133B:第二側
135A:堆疊
141A、141B、141C、141D:層級
B、C:平面
D1:距離
Claims (10)
- 一種記憶體裝置，包括：多個堆疊，位於基板上方，所述多個堆疊中的每一堆疊包括由多個介電條分隔開的多個層級的多個導電條，其中所述多個導電條各自包括第一側壁，所述多個介電條各自包括第二側壁，並且各所述第一側壁自各所述第二側壁向內凹進以在所述多個堆疊內界定多個凹進區域；資料儲存膜，設置於所述多個凹進區域中，其中在垂直相鄰的所述多個凹進區域中的所述資料儲存膜是不連續的；導電線，沿著所述多個導電條及所述多個介電條的堆疊方向延伸；以及通道層，位於所述資料儲存膜與所述導電線之間。
- 如請求項1所述的記憶體裝置，其中所述資料儲存膜具有與各所述第二側壁對齊的側壁。
- 如請求項1所述的記憶體裝置，其中所述通道層在所述堆疊方向上連續延伸跨越所述多個導電條中的二或更多者。
- 如請求項3所述的記憶體裝置，其中所述通道層的一部分設置於所述多個凹進區域中的所述一者中。
- 如請求項1所述的記憶體裝置，其中所述通道層包含在所述多個凹進區域內。
- 如請求項1所述的記憶體裝置，更包括：多個單元間介電插塞，設置於所述多個堆疊之間； 其中所述多個單元間介電插塞劃分所述多個凹進區域。
- 一種記憶體裝置，包括：具有多個記憶體單元的三維陣列，設置於金屬互連結構中的兩個相鄰的金屬互連層之間，所述多個記憶體單元中的每一者包括源極側、汲極側、在所述源極側與所述汲極側之間延伸的通道、控制閘極、以及位於所述控制閘極與所述通道之間的資料儲存膜；具有多個堆疊的陣列，所述多個堆疊中的每一堆疊包括由多個介電條分隔開的垂直堆疊的多個導電條，其中所述多個導電條水平延伸以提供各所述控制閘極；垂直延伸的多個位元線，所述多個位元線中的每一者與各所述汲極側連接；以及垂直延伸的多個源極線，所述多個源極線中的每一者與各所述源極側連接；其中具有所述多個記憶體單元的所述三維陣列包括具有垂直重複排列的多個記憶體單元，由此具有所述多個記憶體單元的所述三維陣列包括多個垂直相鄰的記憶體單元；並且所述多個垂直相鄰的記憶體單元中的各所述資料儲存膜是不連續的。
- 如請求項7所述的記憶體裝置，其中：具有所述多個記憶體單元的所述三維陣列包括多個水平相鄰的記憶體單元，所述多個水平相鄰的記憶體單元個自具有由所述多個導電條中的一者連接的所述控制閘極；並且 所述多個水平相鄰的記憶體單元中的各所述資料儲存膜是不連續的。
- 一種形成記憶體裝置的方法，包括：形成一列的多個堆疊，所述多個堆疊中的每一堆疊包括由多個介電條分隔開的多個導電條；藉由所述多個堆疊之間的多個溝渠選擇性地蝕刻所述多個導電條以在所述多個堆疊中生成多個凹陷部；沈積資料儲存膜，使得所述資料儲存膜的第一部分沈積於所述多個堆疊中的所述多個凹陷部內，其中在垂直相鄰的所述多個凹陷部中的所述資料儲存膜是不連續的；在所述資料儲存膜上方沈積通道層；用第二介電質填充所述多個溝渠；蝕刻貫穿所述第二介電質的多個開口；以及用導電材料填充所述多個開口以形成多個源極線及多個位元線。
- 如請求項9所述的方法，其中沈積所述通道層包括：沈積第一層通道材料；蝕刻以移除沈積於所述多個凹陷部外的所述多個溝渠中的所述通道材料；以及沈積第二層通道材料。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202063031019P | 2020-05-28 | 2020-05-28 | |
| US63/031,019 | 2020-05-28 | ||
| US17/113,249 | 2020-12-07 | ||
| US17/113,249 US11574929B2 (en) | 2020-05-28 | 2020-12-07 | 3D ferroelectric memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202145539A TW202145539A (zh) | 2021-12-01 |
| TWI763352B true TWI763352B (zh) | 2022-05-01 |
Family
ID=77571093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110107931A TWI763352B (zh) | 2020-05-28 | 2021-03-05 | 記憶體裝置與其製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US12193240B2 (zh) |
| KR (1) | KR102549858B1 (zh) |
| CN (1) | CN113380826B (zh) |
| DE (1) | DE102020132926A1 (zh) |
| TW (1) | TWI763352B (zh) |
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- 2021-01-26 KR KR1020210011023A patent/KR102549858B1/ko active Active
- 2021-03-05 TW TW110107931A patent/TWI763352B/zh active
- 2021-05-18 CN CN202110538131.5A patent/CN113380826B/zh active Active
-
2022
- 2022-08-04 US US17/880,792 patent/US12193240B2/en active Active
-
2024
- 2024-11-26 US US18/959,781 patent/US20250089264A1/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201913960A (zh) * | 2017-08-18 | 2019-04-01 | 台灣積體電路製造股份有限公司 | 積體電路及用於形成積體電路的方法 |
| TWI692038B (zh) * | 2019-01-25 | 2020-04-21 | 旺宏電子股份有限公司 | 三維堆疊半導體裝置及其製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202145539A (zh) | 2021-12-01 |
| US20220392919A1 (en) | 2022-12-08 |
| US20250089264A1 (en) | 2025-03-13 |
| KR102549858B1 (ko) | 2023-06-29 |
| KR20210148854A (ko) | 2021-12-08 |
| CN113380826A (zh) | 2021-09-10 |
| CN113380826B (zh) | 2024-12-24 |
| DE102020132926A1 (de) | 2021-12-02 |
| US12193240B2 (en) | 2025-01-07 |
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