CN118234229A

CN118234229A - 存储器件及其制备方法

Info

Publication number: CN118234229A
Application number: CN202211643910.2A
Authority: CN
Inventors: 曹开玮
Original assignee: Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Current assignee: Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date: 2022-12-20
Filing date: 2022-12-20
Publication date: 2024-06-21
Also published as: WO2024131228A1; TWI887831B; US20250280541A1; TW202427260A

Abstract

本申请提供一种存储器件及其制备方法。该存储器件包括衬底和设于衬底上的至少一存储阵列，每一存储阵列中的每个存储子阵列层包括层叠的漏区、沟道和源区半导体层；漏区、沟道和源区半导体层分别包括沿行方向分布、沿列方向延伸的多条漏区、沟道和源区半导体条；多层存储子阵列层中的一列漏区、沟道和源区半导体条为一列半导体条状结构；每一存储阵列包括沟道连接结构；沟道连接结构沿高度方向延伸，且沟道连接结构与每列半导体条状结构中的每个沟道半导体条接触，与每个漏区半导体条和每个源区半导体条绝缘设置。该存储器件减少了沟道连接柱在存储阵列表面所占用的区域面积，降低了工艺难度及成本。

Description

存储器件及其制备方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种存储器件及其制备方法。

背景技术

二维(two dimensional，2D)存储器件在电子装置中普遍存在，并且可包括例如或非(NOR)闪速存储阵列、与非(NAND)闪速存储阵列、动态随机存取存储器(dynamic random-access memory，DRAM)阵列等。然而，2D存储阵列已经接近缩放极限，存储密度无法进一步提高；且用于将层叠的多个存储单元中的每一沟道部引出存储阵列表面的沟道连接柱在存储阵列表面所占用的区域面积较大，工艺难度较大，成本较高。

发明内容

本申请提供的存储器件及其制备方法，旨在解决现有2D存储阵列的存储密度无法进一步提高，且用于将层叠的多个存储单元中的每一沟道部引出存储阵列表面的沟道连接柱在存储阵列表面所占用的区域面积较大，工艺难度较大，成本较高的问题。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种存储器件，该存储器件包括：衬底及至少一存储阵列；至少一存储阵列设置于所述衬底上，且每一所述存储阵列包括沿高度方向依次层叠的多个存储子阵列层，每个所述存储子阵列层包括沿所述高度方向层叠的漏区半导体层、沟道半导体层和源区半导体层；每个所述存储子阵列层中的所述漏区半导体层、沟道半导体层和源区半导体层分别包括沿行方向分布的多条漏区半导体条、沟道半导体条和源区半导体条，每条所述漏区半导体条、沟道半导体条和源区半导体条分别沿列方向延伸；多层所述存储子阵列层中的一列所述漏区半导体条、沟道半导体条和源区半导体条定义为一列半导体条状结构；其中，每一所述存储阵列还包括沟道连接结构；所述沟道连接结构沿所述高度方向延伸，且所述沟道连接结构与每列所述半导体条状结构中的每个所述沟道半导体条接触，与每个所述漏区半导体条和每个所述源区半导体条绝缘设置。

在一些实施例中，所述沟道连接结构包括多个沟道连接柱；其中，每列所述半导体条状结构的至少一侧设置有对应的所述沟道连接柱；所述沟道连接柱分别沿所述高度方向延伸，且所述沟道连接柱至少有部分与相邻的所述半导体条状结构中的每一所述沟道半导体条接触，与每一所述漏区半导体条和每一所述源区半导体条绝缘设置；和/或

所述沟道连接结构包括沟道连接墙；其中，所述沟道连接墙沿所述高度方向和所述行方向延伸，且所述沟道连接墙与每列所述半导体条状结构中的每个所述沟道半导体条接触，与每个所述漏区半导体条和每个所述源区半导体条绝缘设置。

在一些实施例中，每列所述半导体条状结构的两侧分别设置有对应的所述沟道连接柱，且相邻两列所述半导体条状结构共享同一所述沟道连接柱。

在一些实施例中，每一所述沟道连接柱分别与所述沟道连接墙连接，以通过所述沟道连接墙将所述多个沟道连接柱连接在一起。

在一些实施例中，沿所述列方向，所述半导体条状结构的端部两侧分别设置对应的所述沟道连接柱，且所述沟道连接柱沿所述列方向延伸至所述半导体条状结构的端部边缘位置处；所述沟道连接墙设置在所述半导体条状结构的端部边缘位置处，并沿所述高度方向和所述行方向延伸，且与多个所述沟道连接柱接触，从而将所述多个沟道连接柱连接在一起。

在一些实施例中，所述沟道连接柱与所述沟道连接墙一体成型。

在一些实施例中，奇数列所述半导体条状结构的同一侧分别设置有对应的所述沟道连接柱；或者

偶数列所述半导体条状结构的同一侧分别设置有对应的所述沟道连接柱。

在一些实施例中，所述沟道连接结构的材质包括多晶硅；

每一所述存储阵列还包括：

连接层，设置于所述沟道连接结构背离所述衬底的一侧表面；且所述连接层的导电性能优于所述沟道连接结构的导电性能。

在一些实施例中，所述连接层的材质包括金属硅化物。

在一些实施例中，每列所述半导体条状结构中的每一所述漏区半导体条和所述源区半导体条与相邻的所述沟道连接结构间隔设置；且所述漏区半导体条和所述源区半导体条与相邻的所述沟道连接结构之间填充有第一绝缘物质，通过该第一绝缘物质实现绝缘。

在一些实施例中，所述存储阵列的数量为多个；每个所述存储阵列中的所述沟道连接结构位于所述存储阵列的端部边缘位置处，且相邻两个所述存储阵列之间填充有第二绝缘物质，以隔离相邻两个所述存储阵列中的沟道连接结构。

为解决上述技术问题，本申请采用的另一个技术方案是：提供一种存储器件的制备方法。该方法包括：提供一半导体基材；所述半导体基材包括衬底和设置于所述衬底上且沿高度方向依次层叠的多个存储子阵列层，每个所述存储子阵列层包括沿所述高度方向层叠的漏区半导体层、沟道半导体层和源区半导体层；每个所述存储子阵列层中的所述漏区半导体层、沟道半导体层和源区半导体层分别包括沿行方向分布的多条漏区半导体条、沟道半导体条和源区半导体条；每条所述漏区半导体条、沟道半导体条和源区半导体条分别沿列方向延伸；多层所述存储子阵列层中的一列所述漏区半导体条、沟道半导体条和源区半导体条定义为一列半导体条状结构；在所述半导体基材上开设连接孔洞；通过所述连接孔洞形成沟道连接结构；所述沟道连接结构沿所述高度方向延伸，且所述沟道连接结构与每列所述半导体条状结构中的每个所述沟道半导体条接触，与每个所述漏区半导体条和每个所述源区半导体条绝缘设置。

在一些实施例中，所述连接孔洞包括多个第一类型连接孔洞，所述第一类型连接孔洞沿所述高度方向延伸至所述衬底，且每一所述第一类型连接孔洞暴露出相邻的所述半导体条状结构中的每一所述漏区半导体条、沟道半导体条和源区半导体条的部分，用于形成多个沟道连接柱；其中，每列所述半导体条状结构的至少一侧设置有对应的所述沟道连接柱；所述沟道连接柱分别沿所述高度方向延伸，且所述沟道连接柱至少有部分与相邻的所述半导体条状结构中的每一所述沟道半导体条接触，与每一所述漏区半导体条和每一所述源区半导体条非接触；和/或；

所述连接孔洞包括第二类型连接孔洞，所述第二类型连接孔洞沿所述高度方向和所述行方向延伸至所述衬底，并用于形成每一所述存储阵列的沟道连接墙，且每一所述第二类型连接孔洞暴露出相邻的所述存储阵列中的每一所述漏区半导体条、沟道半导体条和源区半导体条的端部边缘位置；其中，所述沟道连接墙沿所述高度方向和所述行方向延伸，且所述沟道连接墙与每列所述半导体条状结构中的每个所述沟道半导体条接触，与每个所述漏区半导体条和每个所述源区半导体条绝缘设置。

在一些实施例中，所述通过所述连接孔洞形成沟道连接结构的步骤，包括：

去除每一所述第一类型连接孔洞和/或所述第二类型连接孔洞暴露出的所述漏区半导体条的部分和所述源区半导体条的部分，以形成隔离凹槽；

在所述隔离凹槽中填充第一绝缘物质，以覆盖露出的所述漏区半导体条和所述源区半导体条；

在所述第一类型连接孔洞和/或所述第二类型连接孔洞内填充第一导电介质，以形成与所述沟道半导体条接触的沟道连接柱和/或沟道连接墙。

在一些实施例中，所述在所述第二类型连接孔洞内填充所述第一导电介质的步骤之后，还包括：

沿所述列方向去除所述第二类型连接孔洞内的部分所述第一导电介质，以在相邻的两个所述存储阵列的每一所述存储阵列上形成一所述沟道连接墙；其中，所述沟道连接墙设置于每一所述存储阵列的端部边缘位置处，并沿所述高度方向和行方向延伸。

在一些实施例中，沿所述列方向去除所述第二类型连接孔洞内的部分所述第一导电介质的步骤之后，还包括：

至少在相邻两个存储阵列之间的间隙填充第二绝缘物质。

在一些实施例中，所述第一导电介质包括多晶硅；

所述在所述第一类型连接孔洞和/或所述第二类型连接孔洞内填充第一导电介质，以形成沟道连接柱和/或沟道连接墙的步骤之后，还包括：

在所述沟道连接柱和/或沟道连接墙背离所述衬底的一侧表面设置第二导电介质，以形成连接层；其中，所述第二导电介质的导电性能优于所述第一导电介质的导电性能。

在一些实施例中，所述多个第一类型连接孔洞和所述第二类型连接孔洞同步形成，并填充第一导电材料以同时形成所述沟道连接柱和所述沟道连接墙。

本申请的有益效果，区别于现有技术：本申请实施例提供的存储器件，通过设置衬底，在衬底上设置至少一存储阵列，且使每一所述存储阵列包括沿高度方向依次层叠的多个存储子阵列层，每个所述存储子阵列层包括沿所述高度方向层叠的漏区半导体层、沟道半导体层和源区半导体层；每个所述存储子阵列层中的所述漏区半导体层、沟道半导体层和源区半导体层分别包括沿行方向分布的多条漏区半导体条、沟道半导体条和源区半导体条，每条所述漏区半导体条、沟道半导体条和源区半导体条分别沿列方向延伸；多层所述存储子阵列层中的一列所述漏区半导体条、沟道半导体条和源区半导体条定义为一列半导体条状结构；相比于二维存储器件，该存储器件的存储密度较高。另外，通过使每一所述存储阵列还包括沟道连接结构；所述沟道连接结构沿所述高度方向延伸，且所述沟道连接结构与每列所述半导体条状结构中的每一所述沟道半导体条接触，以使该列半导体条状结构中的每一沟道半导体条均可以通过该沟道连接结构引出至存储阵列的表面；且使该沟道连接结构与每一所述漏区半导体条和每一所述源区半导体条绝缘设置，以防止短路；相比于每列半导体条状结构中的每一沟道半导体条分别通过一阱区连接线引出存储阵列表面的方案，该方案只需要沟道连接结构即可引出该列半导体条状结构中的所有沟道半导体条，大大减少了沟道连接结构在存储阵列表面所占用的区域面积，降低了工艺难度及成本。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1至图4为本申请提供的存储阵列的立体结构示意图；

图5为本申请一实施例提供的存储单元的立体结构示意图；

图6绘示为两个存储单元共用同一列漏区半导体条、沟道半导体条和源区半导体条的立体结构示意图；

图7为本申请另一实施例提供的存储单元的立体结构示意图；

图8为本申请又一实施例提供的存储单元的立体结构示意图；

图9为本申请又一实施例提供的存储器件的立体结构的部分示意图；

图10为本申请再一实施例提供的存储单元的立体结构示意图；

图11为本申请再一实施例提供的存储器件的立体结构示意图；

图12为本申请一实施例所示的存储器件的部分存储单元的电路连接示意图；

图13为图11所示存储器件的电路示意图；

图14为图11所示存储器件的平面示意简图；

图15为每层位线对应的存储单元的示意图；

图16为字线和位线的三维分布示意图；

图17为本申请一实施例提供的存储器件的制程方法的流程图；

图18-27为本申请一实施例所示的存储器件的制程方法的具体流程的结构示意图；

图28为本申请另一实施例提供的存储器件的制程方法的流程图；

图29-42为本申请另一实施例所示的存储器件的制程方法的具体流程的结构示意图；

图43a为本申请另一实施例提供的存储阵列的立体结构示意图；

图43b为图43a所示存储阵列所对应的存储器件的一平面示意图；

图44a至图44b，为沟道连接柱的分布示意图；

图45为图43b所对应产品的G方向的一剖视图；

图46a至图46b为本申请又一实施例提供的存储阵列的立体结构示意图；

图47为图46b所示存储阵列所对应的存储器件的一平面示意图；

图48为本申请一实施例提供的存储器件的局部俯视图；

图49为本申请又一实施例提供的存储器件的制程方法的流程图；

图50-图75为本申请又一实施例所示的存储器件的制程方法的具体流程的结构示意图。

附图标记说明

存储阵列1；存储子阵列层1a；漏区半导体条11；位线连接线11a；沟道半导体条12；阱区连接线12a；公共阱区线12b；源区半导体条13；源极连接线13a；公共源极线13b；层间隔离条14a；第二单晶牺牲半导体层14；绝缘隔离层14’；本体结构15a；凸起部15b；支撑柱16；一列半导体条状结构1b；栅极条2；隔离墙3；隔离挡墙孔洞31；字线孔洞4；存储结构5；第一介质层51；电荷存储层52；第二介质层53；浮栅54；第一绝缘介质层56；奇数字线8a；偶数字线8b；字线连接线7；漏区部分11’；沟道部分12’；源区部分13’；栅极部分2’；存储结构部分5’；衬底81；第一单晶牺牲半导体层82；第一硬掩膜层83；字线开口831；第一凹槽84；第二凹槽84’；第三凹槽84a；第一绝缘介质85；第一绝缘介质层85a；第二绝缘介质层85b；第二绝缘介质86；漏区半导体层11c；沟道半导体层12c；源区半导体层13c；沟道连接柱91；第一绝缘物质92；沟道连接墙93；连接层94；第二绝缘物质95；第一类型连接孔洞96；隔离凹槽97；第二类型连接孔洞98；第一导电介质99。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

下面结合附图和实施例对本申请进行详细的说明。

在本实施例中，提供一种存储器件，该存储器件具体可为非易失存储器件。请参阅图1至图3，为本申请实施例提供的存储阵列的立体结构示意图。该存储器件可以包括衬底81和设置于衬底上的一个或多个存储阵列1。存储阵列1包括多个存储单元三维阵列排列的结构体；而存储器件除了包括多个存储单元阵列排列形成的存储阵列1外，还可以包括其它的元件，例如，各种类型的导线(或者连接线)等等，使得存储器件能够实现各种存储器操作。

以存储阵列1的数量为一进行举例说明。存储阵列1包括呈三维阵列分布的多个存储单元。如图1所示，存储阵列1包括沿高度方向Z依次层叠的多个存储子阵列层1a，每个存储子阵列层1a包括沿高度方向Z层叠的漏区半导体层、沟道半导体层和源区半导体层。漏区半导体层、沟道半导体层和源区半导体层可以是通过外延生长的单晶半导体层。高度方向Z为垂直于衬底81的方向。依次层叠表示在衬底上从下至上地依次排列，而层叠代表排列，不明示或暗示结构或各层的上下关系。

每层存储子阵列层1a中，漏区半导体层(D)包括沿行方向X间隔分布的多条漏区半导体条11，每条漏区半导体条11沿列方向Y延伸；沟道半导体层(CH)包括沿行方向X间隔分布的多条沟道半导体条12，每条沟道半导体条12沿列方向Y延伸。源区半导体层(S)包括沿行方向X间隔分布的多条源区半导体条13，每条源区半导体条13沿列方向Y延伸。每条漏区半导体条11、沟道半导体条12和源区半导体条13分别为单晶半导体条。本领域技术人员可以理解的是，每条漏区半导体条11、沟道半导体条12和源区半导体条13可以是通过对外延生成形成的漏区半导体层、沟道半导体层和源区半导体层进行处理而分别形成的单晶的半导体条。如图1-3所示，每列漏区半导体条11、沟道半导体条12和源区半导体条13的两侧分别设置多条栅极条2(G)，每列漏区半导体条11、沟道半导体条12和源区半导体条13一侧上分布的多个栅极条2沿列方向Y间隔分布，且每一栅极条2沿高度方向Z延伸，以使多层存储子阵列层1a中同一列的多个漏区半导体条11、沟道半导体条12和源区半导体条13的相应部分共享同一条栅极条2。

如图2所示，多列栅极条2中，处于同一列的每个栅极条2，与相邻列的在行方向X对应的一对应栅极条2，在列方向Y上彼此错开。例如，第一列栅极条2中的每个栅极条2与第二列的每个栅极条2，在列方向Y上彼此错开。当然，如图1所示，处于同一列的每个栅极条2，与相邻列的在行方向X对应的一对应栅极条2，在列方向Y上也可彼此对齐。其中，错开设置可以减少相邻列中对应两个栅极条2之间的电场的影响。

在高度方向Z上，每条栅极条2至少有部分与每层存储子阵列层1a中对应的沟道半导体条12的部分在一投影平面上的投影重合。其中，投影平面为高度方向Z和列方向Y所定义的平面，即投影平面沿高度方向Z和列方向Y延伸。如图1-3所示，为便于描述，以下定义，每层存储子阵列层1a中一列漏区半导体条11、沟道半导体条12和源区半导体条13构成一个半导体条状结构；相邻两层存储子阵列层1a可以采用共源设计，即相邻两层存储子阵列层1a共用同一个源区半导体层(S)，具体如下，因此，相邻两层存储子阵列层1a对应的两个半导体条状结构共用同一个源区半导体条13；当然，本领域技术人员可以理解的是，相邻两层存储子阵列层1a也可以采用非共源设计，即每层存储子阵列层1a具有一个独立的源区半导体层，因此，相邻两层存储子阵列层1a对应的两个半导体条状结构1b分别具有各自独立的源区半导体条13。多层存储子阵列层1a中同一列的多个漏区半导体条11、沟道半导体条12和源区半导体条13构成了一列半导体条状结构1b，也就是一个堆叠结构1b。其中，一列半导体条状结构1b包括多个半导体条状结构，且一列半导体条状结构1b中的半导体条状结构的个数与存储子阵列层1a的个数相同。如图1-3所示，一列半导体条状结构1b包括两个半导体条状结构，但本领域技术人员应该知晓，一列半导体条状结构1b可以包括多个堆叠的半导体条状结构，如图4所示，图4为本申请另一实施例提供的存储阵列的立体结构简图，一列半导体条状结构1b包括了三个半导体条状结构。

换句话而言，本领域技术人员可以理解的是，存储阵列1包括多个沿行方向X分布的多个堆叠结构1b，每个堆叠结构1b分别沿列方向Y延伸；且每个堆叠结构1b分别包括沿高度方向层叠的漏区半导体条11、沟道半导体条12和源区半导体条13，每条漏区半导体条11、沟道半导体条12和源区半导体条13分别沿列方向Y延伸；每个堆叠结构1b的两侧分别设置沿列方向Y间隔分布的多个栅极条2，每个栅极条2沿高度方向Z延伸。

每个半导体条状结构的部分与一条对应的栅极条2的一相应部分在投影平面上的投影重合，特别是，每个半导体条状结构中的沟道半导体条12的部分与一条对应的栅极条2的某一部分在投影平面上的投影重合，因此，栅极条2的部分、沟道半导体条12的相应部分、配合与沟道半导体条12的相应部分相邻的漏区半导体条11的部分和源区半导体条13的部分，构成一个存储单元。例如，如图1-3所示，沿行方向X的第一列以及沿列方向Y的第一行的栅极条2其有部分是与高度方向Z上的第一层存储子阵列层1a的沿行方向X的第一列漏区半导体条11、沟道半导体条12和源区半导体条13(一个D/CH/S结构的半导体条状结构)中的沟道半导体条12的相应部分在投影平面上的投影重合，则第一列第一行的栅极条2的部分、高度方向Z上的第一层存储子阵列层1a的第一列沟道半导体条12的相应部分、以及高度方向Z上的第一层存储子阵列层1a中与第一列沟道半导体条12的相应部分匹配的漏区半导体条11的部分和源区半导体条13的部分，用于构成一个存储单元。

本领域技术人员可以理解的是，在半导体器件中，需要在半导体漏区与半导体源区之间半导体区域中形成沟道；而栅极设置在半导体漏区与半导体源区之间的半导体区域的一侧，用于构成一个半导体器件。因此，如图1-3所示，每个栅极条2与相邻的一堆叠结构1b中的一沟道半导体条12在上述投影平面上投影重合的部分，是用来作为栅极的，即对应的存储单元的控制栅极；沟道半导体条12与栅极条2在上述投影平面上投影重合的部分，即是沟道半导体条12的相应部分，作为沟道区域(阱区)，用于在其内形成沟道；而与沟道半导体条12相邻的漏区半导体条11和源区半导体条13，其分别有部分是正好设置在沟道半导体条12的相应部分之上或者之下，也就是说，其正好匹配沟道半导体条12的相应部分，作为半导体漏区和半导体源区，中间夹设着沟道半导体条12的相应部分，配合作为控制栅极的栅极条2的部分，从而用于构成一个存储单元。

因此，如图1-3所示，本申请的存储阵列1通过漏区半导体条11、沟道半导体条12、源区半导体条13和栅极条2构成了阵列排布的多个存储单元。特别是，本申请的存储阵列1包括沿高度方向Z依次层叠的多个存储子阵列层1a，每个存储子阵列层1a都包括一层的漏区半导体条11、沟道半导体条12、源区半导体条13，以及匹配该层的栅极条2的部分，因此，每层存储子阵列层1a都包括一层阵列排布的存储单元，沿高度方向Z上层叠的多层存储子阵列层1a则构成多层沿高度方向Z上阵列排布的存储单元。

在本申请中，每条漏区半导体条11为第一掺杂类型的半导体条带，例如N型掺杂的半导体条带；在具体实施例中，每条漏区半导体条11分别作为存储器件的一条位线(bitline，BL)。

每条沟道半导体条12分别为第二掺杂类型的半导体条，例如P型掺杂的半导体条带；在具体实施例中，每条沟道半导体条12作为存储单元的阱区。

每条源区半导体条13也为第一掺杂类型的半导体条带，例如N型掺杂的半导体条带；在具体实施例中，每条源区半导体条13分别作为存储器件的一条源极线(source line，SL)。

当然，本领域技术人员可以理解的是，在其它类型的存储器件中，每条漏区半导体条11和每条源区半导体条13也可以是P型掺杂的半导体条带，而每条沟道半导体条12则为N型掺杂的半导体条带。本申请对此并不做限定。

请继续参阅图1-3，在高度方向Z上，两相邻的存储子阵列层1a包括依次层叠的漏区半导体层、沟道半导体层、源区半导体层、沟道半导体层和漏区半导体层，以共用同一源区半导体层。如图1-3所示，高度方向Z上，同一列相邻的两个沟道半导体条12之间设置一个共同的源区半导体条13，相邻的两个沟道半导体条12的两侧分别设置一个漏区半导体条11。也就是说，在高度方向Z上，两相邻的存储子阵列层1a的同一列半导体条状结构1b包括依次层叠的漏区半导体条11、沟道半导体条12、源区半导体条13、沟道半导体条12和漏区半导体条11，从而构成两个半导体条状结构，且这两个半导体条状结构共享同一源区半导体条13。如此，能够在降低成本、减少工艺的同时，进一步提高该存储器件的存储密度。

请一并参阅图4，存储阵列1包括沿高度方向Z依次层叠的多个存储子阵列层1a，每个存储子阵列层1a包括沿高度方向Z层叠的漏区半导体层、沟道半导体层和源区半导体层。

每层存储子阵列层1a中，漏区半导体层、沟道半导体层和源区半导体层分别包括沿行方向X间隔分布的多条漏区半导体条11、沟道半导体条12和源区半导体条13。

两相邻的存储子阵列层1a包括依次层叠的漏区半导体层、沟道半导体层、源区半导体层、沟道半导体层和漏区半导体层，以共用同一源区半导体层。

每两层存储子阵列层1a之间设置一个层间隔离层以与其它两层存储子阵列层1a彼此隔离。例如，在高度方向Z上，第一层的存储子阵列层1a和第二层的存储子阵列层1a与第三层的存储子阵列层1a和第四层的存储子阵列层1a之间设置一层间隔离层；第三层的存储子阵列层1a和第四层的存储子阵列层1a与第五层的存储子阵列层1a和第六层的存储子阵列层1a之间设置另一层间隔离层，可以依此不断叠加。可以理解，其中一层间隔离层位于第二层的存储子阵列层1a与第三层的存储子阵列层1a之间；另一层间隔离层位于第四层的存储子阵列层1a与第五层的存储子阵列层1a之间。

具体地，如图4所示，在高度方向Z上，同一列的半导体条状结构中，每两个半导体条状结构之间设置了一个层间隔离条14a。类似地，其它列的半导体条状结构中，每两个半导体条状结构之间也设置了一个层间隔离条14a。本领域技术人员可以理解的是，在同一水平面上的多个层间隔离条14a构成了一个层间隔离层，以与其它两层存储子阵列层1a中的半导体条状结构彼此隔离。

换句话而言，在本申请中，每个堆叠结构1b可以包括多组堆叠子结构，每组堆叠子结构包括沿高度方向Z依次层叠的漏区半导体条11、沟道半导体条12、源区半导体条13、沟道半导体条12和漏区半导体条11，从而共用同一源区半导体条13。堆叠结构1b中，相邻两组堆叠子结构之间设置一个层间隔离条14a，以彼此隔离。也就是说，两相邻的存储子阵列层1a中同一列的漏区半导体条11、沟道半导体条12、源区半导体条13、沟道半导体条12和漏区半导体条11构成了一个堆叠子结构，因此相邻的两个存储子阵列层1a共用一个源区半导体条13。

请继续参阅图4或图1，存储阵列1中还分布有多个隔离墙3，多个隔离墙3在行方向X和列方向Y上按照矩阵排列。如图1所示，每列漏区半导体条11、沟道半导体条12和源区半导体条13的两侧，分别设置沿列方向Y分布的多个隔离墙3，每个隔离墙3沿高度方向Z和行方向X延伸相邻，以隔开相邻两列漏区半导体条11、沟道半导体条12和源区半导体条13的至少部分。也就是说，每个堆叠结构1b的两侧分别设置沿列方向Y分布的多个隔离墙3，以隔开相邻两列堆叠结构1b的至少部分。在具体实施例中，特别是在存储器件的制造过程中，隔离墙3可以进一步作为支撑结构，在制造过程中和/或制程之后可以用来支撑相邻两列堆叠结构1b。此外，每个堆叠结构1b的两侧的部分区域还分别设置有支撑柱(图未示，在下文中详细介绍)，以在存储阵列1的制造过程中和/或制程之后，利用支撑柱支撑相邻两列堆叠结构1b。

在列方向Y上，同一列的相邻两隔离墙3之间的区域，用于形成字线孔洞4的。也就是说，同一列任意相邻两隔离墙3，配合其两侧的两列半导体条状结构1b(即堆叠结构1b)，从而可以定义出多个用来形成字线孔洞4的区域，对这些区域进行处理，从而可以形成对应的字线孔洞4。即，沿列方向Y延伸的多列源区半导体条13、沟道半导体条12和漏区半导体条11穿设于沿行方向X延伸的多行隔离墙3，以与多个隔离墙3配合定义多个字线孔洞4。其中，每个字线孔洞4沿高度方向Z延伸。

每个字线孔洞4用于填充栅极材料，以形成栅极条2。也就是说，在列方向Y上，同一列相邻两隔离墙3之间填充有栅极条2。

请一并参阅图5，其中，图5绘示为本申请一实施例提供的存储单元的立体结构示意图。如图5所示，存储单元包括漏区部分11’、沟道部分12’、源区部分13’和栅极部分2’，其中，漏区部分11’、沟道部分12’、源区部分13’分别沿高度方向Z层叠，沟道部分12’位于漏区部分11’和源区部分13’之间，栅极部分2’位于漏区部分11’、沟道部分12’和源区部分13’的一侧，且沿高度方向Z延伸。漏区部分11’，沟道部分12’和源区部分13’分别为单晶半导体。

此外，在高度方向Z上，栅极部分2’与沟道部分12’在一投影平面上的投影至少部分重合。投影平面位于漏区部分11’、沟道部分12’、源区部分13’的一侧并沿高度方向Z和漏区部分11’、沟道部分12’和源区部分13’的延伸方向进行延伸。

如图5所示，本领域技术人员容易理解的是，漏区部分11’是图1-4所示的一个漏区半导体条11的一部分，沟道部分12’是图1-4所示的一个沟道半导体条12的一部分，源区部分13’是图1-4所示的一个源区半导体条13的一部分，栅极部分2’为图1-4所示的一个栅极条的一部分。因此，在高度方向Z上，多个存储子阵列层1a包括多个存储单元。

此外，如图5所示，栅极部分2’与漏区部分11’、沟道部分12’、源区部分13’之间设置有存储结构部分5’，其中，存储结构部分5’可以用来存储电荷；栅极部分2’与漏区部分11’、沟道部分12’、源区部分13’以及夹设在栅极部分2’与沟道部分12’之间的存储结构部分5’构成一个存储单元。其中，存储单元可以通过存储结构部分5’中是否存在存储电荷的状态来表示逻辑数据1或者逻辑数据0，从而实现数据的存储。存储结构部分5’可以包括电荷能陷存储结构部分、浮栅存储结构部分或者其它类型的电容式存储结构部分。

因此，本领域技术人员可以理解的是，在图1-4所示的存储阵列1中，栅极条2与漏区半导体条11、沟道半导体条12和源区半导体条13之间也设置存储结构5，以使每个存储单元可以利用其相应的存储结构部分5’来存储电荷。

此外，需要指出的是，为了方便附图示出存储结构部分5’，图5所示的漏区部分11’、沟道部分12’、源区部分13’、栅极部分2’和存储结构部分5’的尺寸，仅仅是为了示意，并不代表实际的尺寸或者比例。

本领域技术人员可以理解的是，如上，栅极条2与相邻的沟道半导体条12在上述投影平面上投影重合的部分，是用来作为存储单元的控制栅极，因此，栅极条2中作为栅极部分2’即是其与沟道半导体条12在投影平面上投影重合的部分；沟道半导体条12与栅极条2在上述投影平面上投影重合的部分，即是沟道半导体条12的相应部分，作为阱区，因此，沟道半导体条12中作为沟道部分12’即是其与栅极条2在投影平面上投影重合的部分；漏区半导体条11和源区半导体条13中作为漏区部分11’和源区部分13’，即是漏区半导体条11和源区半导体条13中设置在沟道部分12之上或之下的部分，作为半导体漏区和半导体源区。

类似地，存储结构部分5’是位于沟道部分12’与栅极部分2’之间的存储结构5中的部分。

请继续参阅图1-图4，一个栅极条2的两侧分布两列相邻的漏区半导体条11、沟道半导体条12和源区半导体条13；因此，这两列相邻的漏区半导体条11、沟道半导体条12和源区半导体条13共用该同一栅极条2。也就是说，对于一栅极条2而言，在一层存储子阵列层1a中，其配合左侧的漏区半导体条11、沟道半导体条12和源区半导体条13的相应部分构成了一个存储单元，其配合右侧的漏区半导体条11、沟道半导体条12和源区半导体条13的相应部分又构成了另一个存储单元。换句话而言，在同一行中，一层存储子阵列层1a中一列漏区半导体条11、沟道半导体条12和源区半导体条13左右两侧设置有两条栅极条2，因此，其配合其左侧的栅极条2的部分构成了一个存储单元，其配合其右侧的栅极条2的部分又构成了一个存储单元，也就是说，同一行中，一层存储子阵列层1a中一列漏区半导体条11、沟道半导体条12和源区半导体条13被其左右侧的两条栅极条2所共用。

具体地，请一并参阅图6，图6绘示为两个存储单元共用同一列漏区半导体条、沟道半导体条和源区半导体条的立体结构示意图；如图6所示，沿高度方向Z层叠的源区部分13’、沟道部分12’、漏区部分11’配合其左侧的栅极部分2’以及两者之间的存储结构部分5’，构成了一个存储单元；同样地，漏区部分11’、沟道部分12’、源区部分13’配合其右侧的栅极部分2’以及两者之间的存储结构部分5’，又构成了另一个存储单元，因此，两个存储单元共用相同的漏区部分11’、沟道部分12’、源区部分13’。

为便于理解，可以认为，漏区部分11’、沟道部分12’、源区部分13’配合其左侧的栅极部分2’以及两者之间的存储结构部分5’，形成了一个存储单元(bit)；漏区部分11’、沟道部分12’、源区部分13’配合其右侧的栅极部分2’以及两者之间的存储结构部分5’，形成了另一个存储单元(bit)。

因此，返回继续参阅图1-4，本领域技术人员可以理解的是，每一字线孔洞4中的左右两侧都先设置有存储结构5，然后再在该字线孔洞4中填充栅极材料，形成栅极条2，即两列相邻的漏区半导体条11、沟道半导体条12和源区半导体条13配合存储结构5共用该同一栅极条2。

结合图1-3和图5-6，在一实施例中，上述每一漏区半导体条11、沟道半导体条12和源区半导体条13分别为标准条状结构。即，每一漏区半导体条11、沟道半导体条12和源区半导体条13沿各自延伸方向的每一位置的横截面均是标准的矩形截面。该实施例所对应的存储单元具体可参见图5和图6。

在另一实施例中，结合图4和图7，图7为本申请另一实施例提供的存储单元的立体结构示意图；每一漏区半导体条11、沟道半导体条12和源区半导体条13分别包括本体结构15a和多个凸起部15b。本体结构15a沿列方向Y延伸，并呈条状。多个凸起部15b呈两列分布于本体部的两侧，且每一列包括多个间隔设置的凸起部15b，每一凸起部15b沿行方向X从本体结构15a沿背离本体结构15a的方向向对应的栅极条2(字线孔洞4)进行延伸。也就是说，每列漏区半导体条11、沟道半导体条12和源区半导体条13中，两列凸起部15b分别从条状的本体结构15a朝向两侧的栅极条2(字线孔洞4)进行延伸。因此，本领域技术人员可以理解的是，在字线孔洞4中形成的存储结构5和栅极条2靠近漏区半导体条11、沟道半导体条12和源区半导体条13的表面为弯曲的凹面。

如图7所示，对于存储单元而言，漏区部分11’、沟道部分12’、源区部分13’具有本体部分15a’和凸起部15b’，存储结构部分5’和栅极部分2’具有对应于凸起部15b’的凹面，以包裹凸起部15b远离本体结构15a的表面。

在本申请中，通过使每一漏区半导体条11、沟道半导体条12和源区半导体条13包括朝向两侧凸起的凸起部15b，能够增加每一漏区半导体条11、沟道半导体条12和源区半导体条13的表面积，以增加每一存储单元中沟道部分12’与栅极部分2’的对应区域的面积，从而增强存储器件的性能。

具体的，凸起部15b远离本体结构15a的凸面可以为弧面或者其它形式的凸面，其中，弧面可以包括柱状的半圆面，每列漏区半导体条11、沟道半导体条12和源区半导体条13的凸起部15b构成一个柱状的半圆柱。与该凸起部15b对应设置的栅极条2，其朝向漏区半导体条11、沟道半导体条12和源区半导体条13的表面为凹面，该凹面为与凸起部15b的凸面对应的弧面，以保证栅极条2与对应位置处的沟道半导体条12相互匹配。

在一具体实施例中，如图4所示，存储结构5在字线孔洞4内沿高度方向Z延伸，且设置在栅极条2与相邻的漏区半导体条11、沟道半导体条12和源区半导体条13之间，以与对应位置处的漏区半导体条11的部分、沟道半导体条12的部分和源区半导体条13的部分形成若干存储单元。在本申请中，存储结构5可以为电荷能陷存储结构、浮栅存储结构或者其它类型的电容式介质结构。

参见图8，图8为本申请又一实施例提供的存储单元的立体结构示意图；在本实施例中，存储结构5采用电荷能陷存储结构。如图8所示，存储单元的存储结构部分5’包括第一介质部分51、电荷存储部分52和第二介质部分53。其中，第一介质部分51位于电荷存储部分52与层叠的漏区部分11’、沟道部分12’和源区部分13’之间，电荷存储部分52位于第一介质部分51与第二介质部分53之间，第二介质部分53位于电荷存储部分52与栅极部分2’之间。其中，电荷存储部分52用于存储电荷，以使存储单元实现数据的存储。

因此，参考图8，本领域技术人员可以理解的是，本申请如图1-4所示的存储阵列中的存储结构5包括第一介质层、电荷存储层和第二介质层，第一介质层位于电荷存储层与漏区半导体条11、沟道半导体条12和源区半导体条13之间，电荷存储层位于第一介质层与第二介质层之间，第二介质层位于电荷存储层与栅极条2之间。

其中，第一介质层(第一介质部分51)和第二介质层(第二介质部分53)可采用绝缘材质制成，例如氧化硅材质制成。电荷存储层(电荷存储部分52)可采用具有电荷能陷特性的的存储材质制成，特别的，电荷存储层采用氮化硅材质制成。因此，第一介质层(第一介质部分51)、电荷存储层(电荷存储部分52)和第二介质层(第二介质部分53)构成了一个ONO存储结构。具体地，也可以参见下文涉及电荷能陷存储结构的存储器件的制程方法。

在另一具体实施例中，参见图9，图9为本申请又一实施例提供的存储器件的立体结构的部分示意图。在本实施例中，存储结构5为浮栅存储结构，浮栅存储结构至少有部分在字线孔洞4内沿高度方向Z延伸，且设置在栅极条2与漏区半导体条11、沟道半导体条12和源区半导体条13之间。

具体的，结合图9-图10，图10为本申请再一实施例提供的存储单元的立体结构示意图；对于每个存储单元，浮栅存储结构包括若干浮栅54和包裹若干浮栅54的绝缘介质。如图9所示，通过字线孔洞4可以看出，若干浮栅54沿高度方向Z间隔设置，每一浮栅54沿行方向X设置于沟道半导体条12的一侧，且与沟道半导体条12的相应部分对应。如图10所示，包裹浮栅54的绝缘介质包括沟道半导体条12与浮栅54之间的第一绝缘介质层56(可一并参阅下述图41所示的第一绝缘介质层85a)，以及覆盖浮栅54其它几个面的第二绝缘介质层(图未示出，请参阅下述图41所示的第二绝缘介质层85b)。也就是说，浮栅54与沟道半导体条12的相应部分之间、相邻两个浮栅54之间、浮栅54与栅极条2之间均存在绝缘介质。绝缘介质将浮栅54的任意表面包裹，以将浮栅54与其它结构完全隔离。

其中，浮栅54采用多晶硅材质制成。绝缘介质可采用氧化硅材质等绝缘材质制成。具体地，可以参见下文涉及浮栅存储结构的存储器件的制程方法。

在图8和图1-4所示的电荷能陷存储结构的存储单元中，存储结构5采用第一介质层(第一介质部分51)、电荷存储层(电荷存储部分52)和第二介质层(第二介质部分53)构成了一个ONO存储结构。

由于ONO存储结构的特点是可以将注入进来的电荷固定在注入点附近，而浮栅存储结构(例如图9-11采用多晶硅(poly)作为浮栅)的特点是注入进来的电荷可以均匀地分布在整个浮栅54上。也就是说，ONO存储结构中，电荷只能在注入/移除方向上移动，即存储电荷只能固定在注入点附近，其不能在电荷存储层中任意的移动，特别是其不能在电荷存储层的的延伸方向而进行移动，因此，对于ONO存储结构而言，电荷存储层只需要在其正面和背面上设置有绝缘介质即可，每个存储单元中存储的电荷会固定在电荷存储部分52的注入点附件，其不会沿着同一层的电荷存储层移动到其它存储单元中的电荷存储部分52中；而浮栅存储结构中，电荷不但能够在注入/移除方向上移动，而且可以在浮栅54中进行任意移动，因此，如果浮栅54是一个连续的整体，则存储电荷可以沿着浮栅54的延伸方向进行移动，从而移动至其它存储单元中的浮栅54中。因此，对于浮栅存储结构，每一个存储单元的浮栅54都是独立的，每个浮栅的各个表面均需要被绝缘介质所覆盖，彼此隔离，防止一存储单元中的浮栅54上存储的电荷移动到其它存储单元中的浮栅54上。

也就是说，对于图8和图1-4所示的电荷能陷存储结构的存储单元和存储器件，存储结构5可以在字线孔洞4中从上至下地延伸，电荷存储层的两侧设置第一介质层和第二介质层即可。

而在图9-11所示的浮栅存储结构中，每一个存储单元的浮栅54都是独立的，每个浮栅54的各个表面均需要被绝缘介质所覆盖，彼此隔离，防止一存储单元中的浮栅54上存储的电荷移动到其它存储单元中的浮栅上。

本领域技术人员可以理解的是，绝缘介质中的某些部分的绝缘介质(例如上文所提到的第二绝缘介质层85b)是彼此互连的，只要能够确保每个存储单元的浮栅54是彼此独立的，且每个浮栅54的表面均被绝缘介质包裹即可，因此，在字线孔洞4中，包裹浮栅54的部分的绝缘介质(例如上文所提到的第二绝缘介质层85b)可以大致在高度方向上延伸，包裹着各个存储单元的浮栅54。具体地，具有浮栅存储结构的存储器件可以参见下文中涉及浮栅存储结构的存储器件的制程方法。

此外，本领域技术人员可以理解的是，存储结构5也可以采用其它类型的存储结构，例如铁电或者可变电阻等其它类型的电容式存储结构。

在一实施例中，参见图11，图11为本申请再一实施例提供的存储器件的立体结构示意图。在图11中仅仅示出了3层存储子阵列层1a，这仅仅只是示意，本领域技术人员可以理解的是，存储器件中包括多层的存储子阵列层1a，每两层存储子阵列层1a之间用一层间隔离层(多个层间隔离条14a所构成)彼此隔开。该存储器件还包括多条字线(Word Line，WL)和多条字线连接线7。

如上，栅极条2与相邻的一堆叠结构1b中的一沟道半导体条12在上述投影平面上投影重合的部分，是用来作为对应的存储单元的控制栅极；因此，每个栅极条2用于形成多个存储单元的控制栅极(Control Gate，CG)。众所周知，一行存储单元的控制栅极会需要与一条对应的字线连接，通过字线来为这一行的存储单元的控制栅极施加电压，从而控制存储单元执行各种存储器操作。

在本申请中，如图11所示，多条字线设置在多个存储子阵列层1a之上，且在列方向Y上间隔分布，每条字线沿行方向X延伸。且每条字线对应连接多条字线连接线7。与同一字线连接的多个字线连接线7分别沿高度方向Z延伸，且分别延伸至同一行的多个字线孔洞4中的栅极条2上，以与对应的字线孔洞4内的栅极条2连接，从而实现当前字线与多个存储子阵列层1a中的同一行的多个存储单元的控制栅极的连接。可以理解，多个字线孔洞4和多个字线连接线7一一对应设置。

具体的，同一行的字线可以是单独一根字线，连接同一行的每个字线孔洞4中的栅极条2。当然，同一行的字线也可以包括多种类型的字线；同一行上的多个字线孔洞4中的栅极条2可以分别连接对应行的不同类型的字线。在一具体实施例中，如图11所示，同一行的多个栅极条2分别用于连接两条对应的字线，即每行字线包括一奇数字线8a和一偶数字线8b两种类型。需要说明的是，本申请中与同一行的多个栅极条2连接的一个奇数字线8a和一个偶数字线8b定义为一行字线，与一行栅极条2对应。

具体的，多层存储子阵列层1a中，相同行的一部分的存储单元分别通过同行的奇数字线孔洞4连接至对应行的奇数字线8a；多层存储子阵列层1a中相同行的剩余部分的存储单元分别通过同行的偶数字线孔洞4连接至对应行的偶数字线8b。比如，第一行的第一部分存储单元通过第一行的第一个字线孔洞4、第三个字线孔洞4、第五个字线孔洞4…第n-1个字线孔洞4分别连接至第一行的奇数字线8a；第一行的第二部分存储单元通过第一行的第二个字线孔洞4、第四个字线孔洞4、第六个字线孔洞4……第n个字线孔洞4分别连接至第一行的偶数字线8b。其中，n为大于1的偶数。也就是说，同一行字线的奇数字线8a连接这一行奇数字线孔洞4所对应的多层存储子阵列层1a中的多个存储单元(第一部分存储单元)；同一行字线的偶数字线8b连接这一行偶数字线孔洞4所对应的多层存储子阵列层1a中的多个存储单元(第二部分存储单元)。

如上，由于每列漏区半导体条11、沟道半导体条12、源区半导体条13的一侧分布有奇数字线孔洞4，而其另一侧分布有偶数字线孔洞4，因此，每层存储子阵列层1a中的每条漏区半导体条11、沟道半导体条12、源区半导体条13，可以配合其一侧的奇数字线孔洞4中的奇数栅极条2，以及其之间设置的存储结构5，用于构成一个存储单元，即第一存储单元；每层存储子阵列层1a中的每条漏区半导体条11、沟道半导体条12、源区半导体条13，可以配合其另一侧的偶数字线孔洞4中的偶数栅极条2，以及其之间设置的存储结构5，用于构成另一个存储单元，即第二存储单元。

换句话而言，每个字线孔洞4内填充的栅极条2可以配合每层存储子阵列层1a中左侧的漏区半导体条11、沟道半导体条12、源区半导体条13以及存储结构5，用于构成一个存储单元(bit)；也可以配合每层存储子阵列层1a中右侧的漏区半导体条11、沟道半导体条12、源区半导体条13以及存储结构5，用于构成另一个存储单元(bit)。

因此，对于奇数字线孔洞4而言，每层存储子阵列层1a中的每条漏区半导体条11、沟道半导体条12和源区半导体条13的左半部分或者右半部分配合对应的奇数字线孔洞4中的栅极条2，用于构成一第一存储单元。具体地，每层的存储子阵列层1a中，每列漏区半导体条11、沟道半导体条12和源区半导体条13，例如，从左至右的第一列漏区半导体条11、沟道半导体条12和源区半导体条13的左侧的字线孔洞4为奇数字线孔，该列的漏区半导体条11、沟道半导体条12和源区半导体条13配合其左侧的奇数字线孔洞4中的栅极条2，用于构成第一存储单元。从左至右的第二列漏区半导体条11、沟道半导体条12和源区半导体条13的右侧的字线孔洞4为奇数字线孔洞，该列的漏区半导体条11、沟道半导体条12和源区半导体条13配合其一侧的奇数字线孔洞4中的栅极条2，也用于构成一第一存储单元。

类似地，对于偶数字线孔洞4而言，每层存储子阵列层1a中的每条漏区半导体条11、沟道半导体条12和源区半导体条13配合其另一侧的偶数字线孔洞4中的栅极条2，用于构成第二存储单元。具体地，每层的存储子阵列层1a中，每列漏区半导体条11、沟道半导体条12和源区半导体条13，例如，从左至右的第一列漏区半导体条11、沟道半导体条12和源区半导体条13的右侧的字线孔洞为偶数字线孔洞4，该列的漏区半导体条11、沟道半导体条12和源区半导体条13配合其右侧的偶数字线孔洞4中的栅极条2，用于构成一第二存储单元。从左至右的第二列漏区半导体条11、沟道半导体条12和源区半导体条13的左侧的的字线孔洞为偶数字线孔洞4。该列的漏区半导体条11、沟道半导体条12和源区半导体条13配合其左侧的偶数字线孔洞4中的栅极条2，也构成一第二存储单元。

因此，在本申请中，存储阵列1中的栅极条2分别连接相应的字线，同一行的栅极条2连接一行对应的字线，其中，同一行中，设置在奇数字线孔洞4内的栅极条2连接该行字线中的奇数字线8a；设置在偶数字线孔洞4内的栅极条2连接该行字线中的偶数字线8b。也就是说，多层存储子阵列层1a中相同行的所有第一存储单元分别通过同行的奇数字线孔洞4中的奇数栅极条2连接至对应行的奇数字线8a；多层存储子阵列层1a中相同行的所有第二存储单元分别通过同行的偶数字线孔洞4中的偶数栅极条2连接至对应行的偶数字线8b。

当然，在其它实施例中，还可以是，同一行上，每相邻的三个、四个或五个字线孔洞4等为一组连，则每行字线则包括三个、四个或五个等不同类型的字线，每组中的每个字线孔洞4内的栅极条2分别连接不同类型的字线。

此外，如图11所示，在本申请中，可以定义字线的行数与字线孔洞4的行数是一致的。也就是说，如图11所示，虽然同一行的字线孔洞4中的栅极条2是分别连接一个对应的奇数字线8a和一个对应的偶数字线8b，但是，对应同一行的字线孔洞4的一个奇数字线8a和一个偶数字线8b，可以定义为一行字线，与一行栅极条2(字线孔洞4)对应。即，每行字线分别包括一个奇数字线8a和一个偶数字线8b两种类型，则字线的行数与字线孔洞4的行数是一致的。另，还需要注意的是，如图11所示，在每一行中，非首端和非末端的字线孔洞4左右两侧均对应一列漏区半导体条11、沟道半导体条12和源区半导体条13。但是，从左至右，对于首端的字线孔洞4，其只有右侧对应一列漏区半导体条11、沟道半导体条12和源区半导体条13；对于末端的字线孔洞4，其只有左侧对应一列漏区半导体条11、沟道半导体条12和源区半导体条13。因此，本领域技术人员可以理解的是，在每一行中，首端的字线孔洞4和末端的字线孔洞4在功能上构成的一个完整的字线孔洞。

如图11所示，在本实施例中，存储器件中的多层存储子阵列层1a之上可以设置多个字线8a或者8b，其通过字线连接线7而连接至对应的字线孔洞4。

当然，本领域技术人员可以理解的是，多个字线8a或者8b也可以设置在另一堆叠芯片上，堆叠芯片可以以堆叠的方式与存储器件所在的芯片堆叠在一起并实现电连接，例如其可以采用混合键合(hybrid bonding)的方式实现堆叠芯片与存储器件所在芯片的堆叠。存储器件中的字线连接线7远离栅极条2的一端作为存储器件的字线连接端，用于与存储器件在高度方向Z上堆叠在一起的堆叠芯片连接。

此外，如图11所示，在另一实施例中，存储器件还可以进一步包括多个字线引出线6a或者6b，每个字线8a或者8b进一步分别对应连接一个字线引出线6a或者6b，字线引出线6a或者6b在高度方向Z上延伸，且相对于字线连接线7远离栅极条2，字线引出线6a或者6b远离字线8a或者8b的一端作为字线连接端，用于与存储器件在高度方向Z上堆叠在一起的堆叠芯片连接，即将字线设置在存储阵列芯片上，而控制电路设置在另一芯片上。当然，本领域技术人员能够理解的是，每个字线8a或者8b也可以通过对应的字线引出线6a或者6b，与存储器件所在芯片上的控制电路连接，即将相关的线路、存储阵列和控制电路设置在同一芯片上。

请继续参阅图12，图12为本申请一实施例所示的存储器件的部分存储单元的电路连接示意图。如图12所示，对于多层存储子阵列层1a的每列漏区半导体条11、沟道半导体条12和源区半导体条13，在其末端，同一列的多个漏区半导体条11分别通过不同的位线连接线11a引出，如图12所示，位线连接线11a是在高度方向Z上延伸。例如，第一列的漏区半导体条11、沟道半导体条12和源区半导体条13，第一层存储子阵列层1a中的漏区半导体条11在其末端通过一条位线连接线11a引出，其中，位线连接线11a远离漏区半导体条11的一端可作为位线连接端；第二层存储子阵列层1a中的漏区半导体条11在其末端通过另一个位线连接线11a引出，另一位线连接线11a远离对应的漏区半导体条11的一端作为另一个位线连接端；……，依次类推。因此，每条漏区半导体条11可作为一条位线，通过位线连接端而接收位线电压。

本领域技术人员可以理解的是，存储器件也可以通过位线连接端，与存储器件在高度方向Z上堆叠在一起的其它堆叠芯片连接，利用其它堆叠芯片通过位线连接端向存储器件中作为位线的各个漏区半导体条11提供位线电压。当然，位线连接端也可以用于与存储器件所在芯片上的控制电路连接，即，将相关的线路、存储阵列1和控制电路设置在同一芯片上。

类似地，对于多层存储子阵列层1a的每列漏区半导体条11、沟道半导体条12和源区半导体条13，在其末端，同一列的多个源区半导体条13分别通过对应的源极连接线13a引出，源极连接线13a是在高度方向Z上延伸。

如图12所示，存储器件中的所有源极连接线13a可以分别连接至同一条公共源极线13b，通过公共源极线13b和源极连接线13a而向存储器件中的源区半导体条13施加源极电压。

当然，本领域技术人员可以理解的是，在其它实施例中，存储器件也可以包括多条公共源极线13b，例如预设数量的多条公共源极线13b，多层存储子阵列层1a中的源区半导体条13可以按照预设的规则，通过对应的源极连接线13a而连接至不同的多条公共源极线13b。此外，也可以与漏区半导体条11对应的位线连接线11a类似，每个源区半导体条13对应的源极连接线13a远离源区半导体条13的一端可以作为源区连接端，来分别接收源极电压。

请继续参阅图12，存储器件还可以进一步包括公共源极引出线13d，其连接公共源极线13b，其中公共源极线13b连接存储器件中的所有源极连接线13a。公共源极引出线13d远离存储器件中的存储阵列1，且在高度方向Z上延伸，其中，公共源极引出线13d远离公共源极线13b的一端可以作为公共源极连接端，用于与存储器件在高度方向Z上堆叠在一起的其它堆叠芯片连接。当然，公共源极连接端也可以用于与存储器件所在芯片上的控制电路连接，即，将相关的线路、存储阵列和控制电路设置在同一芯片上。

当然，本领域技术人员可以理解的是，公共源极线13b也可以设置在与存储器件在高度方向Z上堆叠在一起的其它堆叠芯片中。也就是说，可以利用源极连接线13a远离对应的源区半导体条13的一端作为源极连接端，以用于与存储器件在高度方向Z上堆叠在一起的其它堆叠芯片连接，从而将公共源极线13b设置在其它堆叠芯片中。

同上，对于多层存储子阵列层1a的每列漏区半导体条11、沟道半导体条12和源区半导体条13，在其末端，同一列的多个沟道半导体条12分别通过对应的阱区连接线12a引出，阱区连接线12a是在高度方向Z上延伸。

如图12所示，存储器件中所有的阱区连接线12a分别连接至同一公共阱区线12b，因此，其可以通过这条公共阱区线12b统一给存储器件中的所有沟道半导体条12施加阱区电压。

当然，本领域技术人员可以理解的是，存储器件中的每个沟道半导体条12对应的阱区连接线12a可以分别连接多条独立阱区电压线12b，以分别给每个沟道半导体条12施加阱区电压。例如，与上述类似，每个沟道半导体条12对应的阱区连接线12a远离沟道半导体条12的一端作为一个阱区连接端，其用来接收单独的阱区电压。

请继续参阅图12，存储器件中所有的阱区连接线12a分别连接至同一公共阱区线12b；存储器件还可以进一步包括公共阱区引出线12c，其连接公共阱区线12b，公共阱区引出线12c远离存储器件中的存储阵列1，且在高度方向Z上延伸，其中，公共阱区引出线12c远离公共阱区线12b的一端可以作为公共阱区连接端，用于存储器件在高度方向Z上堆叠在一起的其它堆叠芯片连接。当然，公共阱区连接端也可以用于与存储器件所在芯片上的控制电路连接，即，将相关的线路、存储阵列1和控制电路设置在同一芯片上。也就是说，通过公共阱区线12b从而可以将存储器件中的所有沟道半导体条12连接在一起，共同接收同一阱区电压。在本实施例中，沟道半导体条12为p型半导体条，形成p-well，存储器件中的所有沟道半导体条12通过公共阱区线12b而连接在一起，其通过公共阱区线12b接收同一阱区电压。此外，本实施例中，存储器件通过同一公共源极线13b进行信号的读取。

当然，本领域技术人员可以理解的是，公共阱区线12b也可以设置在与存储器件在高度方向Z上堆叠在一起的其它堆叠芯片中。也就是说，可以利用阱区连接线12a远离对应的沟道半导体条12的一端作为阱区连接端，以用于与存储器件在高度方向Z上堆叠在一起的其它堆叠芯片连接，从而将公共阱区线12b设置在其它堆叠芯片中。

此外，需要注意的是，如图11和13所示，在本申请中，各种导线，例如字线8a或者8b、字线连接线7、字线引出线6a或者6b、公共源极线13b、公共阱区线12b等等均是设置在存储器件中的存储阵列1的同一侧，即设置在存储阵列1的上方，因此，其保证了存储阵列1中的漏区半导体条11、沟道半导体条12和源区半导体条13可以采用外延生长而形成的单晶半导体条，而沉积方式只能形成多晶的半导体条。相较于沉积方式形成的多晶半导体条，本申请外延生长形成的漏区半导体条11、沟道半导体条12和源区半导体条13，可以获得优越的器件性能，极大地提升相关存储器件的性能。具体的，采用单晶半导体(单晶漏区半导体条11、沟道半导体条12和源区半导体条13)的存储单元与采用多晶半导体的存储单元相比，多晶半导体的存储单元拥有更多的界面，电子在通过多晶半导体时，会沿着界面移动，即电子运动的距离增加，电流会显著下降；根据实际经验检验，多晶半导体的存储单元的电流只有单晶半导体的存储单元的电流1/10，因此，本申请的存储器件采用单晶半导体的存储单元，其可以极大地改善存储器件的性能。另外，多晶半导体的存储单元电流小，会影响存储单元在进行读写操作(PGM)和擦除操作(ERS)之间的读取窗口(Read window)，对存储器件的可靠性影响很大，特别是对于NOR存储器件的可靠性影响极大。此外，对于NOR存储器件而言，如果使用热载流子注入(HCI)方式进行读写操作，则必须采用单晶半导体才能完成。

另，由于本申请中各种导线设置在存储器件中的存储阵列1的同一侧，因此，其更加方便与堆叠芯片进行三维的键合堆叠处理，从而提高相关存储器件的性能，分开制作芯片，有利于优化工艺，减少制作时间。

本领域技术人员可以理解的是，在一些实施例中，为了使存储器件获取较好的性能，最外围的存储单元一般可以作为虚拟存储单元(dummy cell)，并不进行实际的存储工作。例如，最下层存储子阵列层1a所包含的存储单元，可以作为虚拟存储单元。另，在一些实施例中存储器件中，最左侧和最右侧分别设置的是一列漏区半导体条11、沟道半导体条12和源区半导体条13，则最左侧的一列漏区半导体条11、沟道半导体条12和源区半导体条13配合其右侧的字线孔洞4中的栅极条2以及两者之间的存储结构5，所构成的存储单元，最右侧的一列漏区半导体条11、沟道半导体条12和源区半导体条13配合其左侧的字线孔洞4中的栅极条2以及两者之间的存储结构5，所构成的存储单元，也是作为虚拟存储单元，不参加实际的存储工作。

因此，在本申请中，非特意指出的话，全文中所涉及到的存储子阵列层1a并不包括虚拟存储单元(dummy cell)所涉及到的最下层存储子阵列层；漏区半导体条11、沟道半导体条12和源区半导体条13也并不包括虚拟存储单元(dummy cell)所涉及到最左侧的一列漏区半导体条11、沟道半导体条12和源区半导体条13和最右侧的一列漏区半导体条11、沟道半导体条12和源区半导体条13。

因此，如上，在一行中，从左至右，对于首端的字线孔洞4，其只有右侧对应一列漏区半导体条11、沟道半导体条12和源区半导体条13；对于末端的字线孔洞4，其只有左侧对应一列漏区半导体条11、沟道半导体条12和源区半导体条13。因此，本领域技术人员可以理解的是，在一行中，首端的字线孔洞4和末端的字线孔洞4在功能上构成的一个完整的字线孔洞。

请一并参阅，结合图13至图16，图13为图11所示存储器件的电路示意图；图14为图11所示存储器件的平面示意简图；图15为每层位线对应的存储单元的示意图；图16为字线和位线的三维分布示意图。

如图13所示，存储器件包括多层存储子阵列层1a(图13显示了6层)，多层存储子阵列层1a中的漏区半导体条11作为位线，例如BL-1-1、BL-1-2、BL-1-3、BL-1-4、BL-1-5、BL-1-6；每层存储子阵列层1a中的多列漏区半导体条11构成了多列位线，例如BL-1-1、BL-2-1、……；存储器件中多层存储子阵列层1a中的源区半导体13连接至一条公共源极线13b；存储器件中多层存储子阵列层1a中的沟道半导体条12连接至一条公共阱区线12b。此外，同一字线孔洞4中的一栅极条2与左右两侧的漏区半导体层11c、沟道半导体层12c和源区半导体层13c分别构成了两列存储单元(如中间两列存储单元所示)。奇数字数孔洞4对应的栅极条2连接至奇数字线WL-a，例如第一，第四列存储单元，其对应第一和第三字线孔洞；偶数字数孔洞4对应的栅极条2连接至偶数字线WL-b，例如第二，第三列存储单元，其对应第二字线孔洞。

如图14-16所示，每层存储子阵列层1a中，沿列方向延伸的漏区半导体条11、沟道半导体条12和源区半导体条13，同一列的半导体条状结构1b与左侧字线孔洞4中的栅极条2形成一个存储单元(bit)，与右侧字线孔洞4中的栅极条2形成另一个存储单元(bit)。第一行奇数字线孔洞4，例如hole-1，hole-3，……，连接第一行奇数字线WL-1-a，第一行偶数字线孔洞，例如hole-2，hole-4，……，连接第一行偶数字线WL-1-b。

如图16所示，假设存储器件包括P层存储子阵列层1a、M行字线N列位线。则每层存储子阵列层1a包括N列作为位线的漏区半导体条11，例如BL-1-1，……，BL-N-1所示；对于P层存储子阵列层1a，例如BL-1-1，……，BL-N-P所示，存储器件包括N*P个作为位线的漏区半导体条11。M行字线，例如WL-1-a/b，……，WL-M-a/b，分别与N列位线在行方向X和列方向Y所定义的投影平面上的投影交叉，形成多个存储单元。其中，P、M、N均为大于0的自然数。

根据上述条件，本领域技术人员可以理解的是，在同一行方向X上，存储器件包括(N+1)个字线孔洞4，例如WL-hole-1-1，……，WL-hole-1-(N+1)所示；在同一列方向Y上，存储器件包括M个字线孔洞4，例如WL-hole-1-(N+1)，……，WL-hole-M-(N+1)所示。每列漏区半导体条11、沟道半导体条12和源区半导体条13的一侧对应M个字线孔洞4。每行字线(一个奇数字线8a和一个偶数字线8b)对应(N+1)个字线孔洞4。如上，同一行中，首端和末端的字线孔洞4在每个存储子阵列层1a中，只对应一个存储单元，因此，其可以在功能上看成一个完整的字线孔洞4；而其它的字线孔洞4在每个存储子阵列层1a中，对应两个存储单元(左右两侧各一个存储单元)。因此，每行字线对应N*2*P个存储单元。当N为偶数时，一个奇数字线8a对应(N/2+1)个字线孔洞，其包括同一行中首端和末端的字线孔洞4，也就是说，奇数字线8a也是对应N/2个完整的字线孔洞4，对应(N/2)*P*2个存储单元；一个偶数字线8b对应N/2个字线孔洞4，对应(N/2)*P*2个存储单元。也就是说，奇数字线8a和偶数字线8b对应的存储单元的个数是相同的。

在一具体实施例中，假如存储器件具体包括8层存储子阵列层1a和1024行字线，每行字线包括一个奇数字线8a和一个偶数字线8b，每层存储子阵列层1a包括2048列作为位线的漏区半导体条11，存储器件包括2048*8个作为位线的漏区半导体条11。

在同一行方向X上，存储器件包括(2048+1＝2049)个字线孔洞4；在同一列方向Y上，存储器件包括1024个字线孔洞4。作为位线的每个漏区半导体条11对应1024个字线孔洞4，对应1024*2个存储单元。每行字线对应(2048+1＝2049)个字线孔洞4，首端和末端的字线孔洞4在每个存储子阵列层1a中只对应一个存储单元，则功能上构成一个完整字线孔洞4，其对应2048*2*8＝32K个存储单元。N为偶数2048，则一个奇数字线8a对应(2048/2+1＝1025)个字线孔洞，其包括同一行中首端和末端的字线孔洞4，也就是说，奇数字线8a也是对应1024个完整的字线孔洞4，对应(2048/2)*8*2个存储单元；一个偶数字线8b对应2048/2个字线孔洞4，对应(2048/2)*8*2个存储单元。

存储器件可以定义1/8个字线对应的1024*2个存储单元为一个存储页(128个完整字线孔洞4)。存储器件可以定义一行字线对应的32K个存储单元为一个扇区(sector)，可以理解，一个扇区对应2个字线，(2048+1)个字线孔洞4(2048个完整字线孔洞4)，2048*2*8个存储单元bit。

存储器件可以定义16个扇区构成一个子存储器件(eblk)，包括0.5M个存储单元(2048*2*8*16＝1024*2*2*8*16＝1024*1024*0.5)。在具体实施例中，存储器件包括64个子存储器件，包括32M个存储单元。每个存储器件共享一个公共源极线13b和一个公共阱区线12b。

本实施例提供的存储器件，包括存储阵列1，存储阵列1包括呈三维阵列分布的多个存储单元，其中，存储阵列1包括沿高度方向Z依次层叠的多个存储子阵列层1a，每个存储子阵列层1a包括沿高度方向Z层叠的漏区半导体层、沟道半导体层和源区半导体层；每个存储子阵列层1a中的漏区半导体层、沟道半导体层和源区半导体层分别包括沿行方向X分布的多条漏区半导体条11、沟道半导体条12和源区半导体条13，每条漏区半导体条11、沟道半导体条12和源区半导体条13分别沿列方向Y延伸；每列漏区半导体条11、沟道半导体条12和源区半导体条13的两侧分别设置沿列方向Y分布的多条栅极条2，每条栅极条2沿高度方向Z延伸；在高度方向Z上，每条栅极条2至少有部分与每层存储子阵列层1a中的一条对应的沟道半导体条12的部分在一投影平面上的投影重合，投影平面沿高度方向Z和列方向Y延伸，栅极条2的部分、沟道半导体条12的相应部分、配合与沟道半导体条12的相应部分相邻的漏区半导体条11的部分和源区半导体条13的部分，用于构成一个存储单元。相比于二维存储阵列，该存储器件的存储密度较高。

如上，本申请的存储器件包括两种结构的存储单元，在一实施例中，结合图5、图7、图8和图10，提供一种存储单元，该存储单元包括漏区部分11’、沟道部分12’、源区部分13’和栅极部分2’。其中，漏区部分11’、沟道部分12’、源区部分13’沿高度方向Z层叠，栅极部分2’位于漏区部分11’、沟道部分12’、源区部分13’的一侧，且沿高度方向Z延伸。在高度方向Z上，栅极部分2’与沟道部分12’在沿高度方向Z延伸的投影平面上的投影至少部分重合，栅极部分2’与漏区部分11’、沟道部分12’、源区部分13’之间设置有存储结构部分5’。

其中，漏区部分11’为上述实施例提供的存储器件的漏区半导体层的部分，沟道部分12’为沟道半导体层的部分，源区部分13’为源区半导体层的部分。漏区部分11’、沟道部分12’、源区部分13’以及存储结构部分5’的具体结构、功能及层叠方式可参见上述每一个存储子阵列层1a中漏区半导体层、沟道半导体层、源区半导体层及存储结构5的具体结构、功能及层叠方式，且可实现相同或相似的技术效果，在此不再赘述。

其中，当漏区部分11’、沟道部分12’、源区部分13’呈条状结构，存储结构部分5’为电荷能陷存储结构部分时，该存储单元的具体结构可参见图5，该存储单元的其它结构可参见上述关于图5的相关描述。当漏区部分11’、沟道部分12’、源区部分13’均包括本体结构15a和多个凸起部15b，存储结构部分5’为电荷能陷存储结构部分时，该存储单元的具体结构可参见图7，该存储单元的其它结构可参见上述关于图7的相关描述。当存储结构部分5’为浮栅存储结构部分时，该存储单元的具体结构可参见图10和图11，该存储单元的其它结构可参见上述关于图10和图11的相关描述。

参见图17，图17为本申请一实施例提供的存储器件的制程方法的流程图。在本实施例中，提供一种存储器件的制程方法，该方法可用于制备上述实施例图1-图4所提供的存储器件，且存储器件的存储结构5为电荷能陷存储结构。具体的，该方法包括：

步骤S21：提供半导体基材。

参见图18，图18为本申请一实施例提供的半导体基材的侧视图。半导体基材包括衬底81、设置在衬底81上的第一单晶牺牲半导体层82、形成在第一单晶牺牲半导体层82上的依次交替的两层存储子阵列层1a和第二单晶牺牲半导体层14，直至形成最上层的两层存储子阵列层1a。

其中，衬底81可为单晶衬底81；具体可为单晶硅材质。第一单晶牺牲半导体层82和/或第二单晶牺牲半导体层14可为锗化硅(SiGe)。多个存储子阵列层1a在沿垂直衬底81的高度方向Z上依次层叠。每个存储子阵列层1a包括沿高度方向Z层叠的漏区半导体层11c、沟道半导体层12c和源区半导体层13c。而且在高度方向Z上，两相邻的存储子阵列层1a可以共用源区，包括依次层叠的漏区半导体层11c、沟道半导体层12c、源区半导体层13c、沟道半导体层12c和漏区半导体层11c，以共用同一源区半导体层13c。因此，对于共源的存储子阵列层1a而言，每两层存储子阵列层1a上设置一第二单晶牺牲半导体层14，以与其它两层存储子阵列层1a彼此隔离。第二单晶牺牲半导体层14可为锗化硅(SiGe)半导体材质。

需要说明的是，图18所示结构仅示例性地绘出半导体基材的部分结构；本领域技术人员可以理解，图18所示的第一单晶牺牲半导体层82与第二单晶牺牲半导体层14之间实际设置的是具有共用源区半导体层13c的两个存储子阵列层1a，为了附图的简洁，图中仅仅示意性地示出一层存储子阵列层1a仅仅只是示意。

在一具体实施方式中，步骤S21具体可包括：

步骤S211a：提供衬底81。

其中，衬底81可为单晶衬底81；具体可为单晶硅材质。

步骤S212a：沿高度方向Z在衬底81上依次形成多个存储子阵列层1a。

其中，步骤S212a具体包括：

步骤a：在衬底81上以外延生长方式形成第一单晶牺牲半导体层82。

其中，第一单晶牺牲半导体层82可为锗化硅(SiGe)。

步骤b：在第一单晶牺牲半导体层82上以外延生长方式依次交替形成两层存储子阵列层1a和第二单晶牺牲半导体层14。然后继续形成两层存储子阵列层1a，可继续重复堆叠第二单晶牺牲半导体层14和共源的两层存储子阵列层1a，直至形成最上层的共源的两层存储子阵列层。

其中，第二单晶牺牲半导体层14的材质与第一单晶牺牲半导体层82的材质相同，也可为锗化硅(SiGe)。

本领域技术人员可以理解的是，在衬底81上先设置第一单晶牺牲半导体层82的目的在于，避免其上的多个存储子阵列层1a直接接触衬底81从而造成漏电。但是，如上，本申请的存储器件中最下层的存储子阵列层1a的器件性能不佳，因此，最下层的存储子阵列层1a中的存储单元一般是作为虚拟存储单元的，并不参加实际的存储器操作。因此，本领域技术人员可以理解的是，衬底81上也可以并不设置第一单晶牺牲半导体层82，直接在衬底81上形成作为虚拟存储单元的一层存储子阵列层1a或者共源的两层存储子阵列层1a，再在其上以外延生长方式依次交替形成第二单晶牺牲半导体层14和共源的两层存储子阵列层1a，直至形成最上层的共源的两层存储子阵列层1a。也就是说，作为虚拟存储单元的最下层的一层存储子阵列层1a或者共源的两层存储子阵列层1a，并不会参加实际的存储器操作，因此，其也可以防止对衬底81造成漏电。

其中，相邻两层存储子阵列层1a共用源区，每个共源的两层存储子阵列层1a的形成方式包括：

步骤b1：在下层的第一单晶牺牲半导体层82或第二单晶牺牲半导体层14上，以外延生长方式形成一第一掺杂类型的第一单晶半导体层。

具体的，可同时通入半导体材料气体和第一类型掺杂离子气体，以在下层的第一单晶牺牲半导体层82或第二单晶牺牲半导体层14上以外延生长的方式形成一层第一掺杂类型的第一单晶半导体层。该第一单晶半导体层作为漏区半导体层11c(或源区半导体层13c)。其中，第一掺杂离子可为砷离子。半导体材料可为现有形成漏区(或源区)的半导体材料。

步骤b2：在第一单晶半导体层上以外延生长的方式形成一层第二掺杂类型的第二单晶半导体层。

具体的，可同时通入半导体材料气体和第二类型掺杂离子气体，以在第一单晶半导体层上以外延生长的方式形成一层第二掺杂类型的第二单晶半导体层。该第二单晶半导体层作为沟道半导体层12c。其中，第二掺杂离子可为BF²⁺离子。该半导体材料可为现有形成阱区的半导体材料。

步骤b3：在第二单晶半导体层上以外延生长的方式形成一层第一掺杂类型的第三单晶半导体层。

具体的，可同时通入半导体材料气体和第一类型掺杂离子气体，以在第二单晶半导体层上以外延生长的方式形成一层第一掺杂类型的第三单晶半导体层。该第三单晶半导体层作为源区半导体层13c(或者漏区半导体层11c)。其中，第一掺杂离子可为砷离子。半导体材料可为现有形成源区(或漏区)的半导体材料。

其中，在步骤S212a的具体实施过程中，在每两层存储子阵列层1a之间，进一步生成一层第二单晶牺牲半导体层14。而且在高度方向Z上，由第二单晶牺牲半导体层14隔离开的每相邻的两层存储子阵列层1a包括依次层叠的漏区半导体层11c、沟道半导体层12c、源区半导体层13c、沟道半导体层12c和漏区半导体层11c，以共用同一源区半导体层13c。

步骤b4：在第三单晶半导体层上以外延生长方式形成一第二掺杂类型的第四单晶半导体层。

该步骤b4的具体实施方式与步骤b2类似。该第四单晶半导体层用于作为沟道半导体层12c。

步骤b5：在第四单晶半导体层上以外延生长方式形成一第一掺杂类型的第五单晶半导体层。

该步骤b5的具体实施方式与步骤b1类似。该第五单晶半导体层用于作为漏区半导体层11c(或源区半导体层13c)。

其中，第一单晶半导体层、第二单晶半导体层和第三单晶半导体层构成一个存储子阵列层1a；第三单晶半导体层、第四单晶半导体层和第五单晶半导体层构成另一个存储子阵列层1a；两个存储子阵列层1a共用第三单晶半导体层作为共享的源区半导体层13c。

可以理解，在具体实施过程中，步骤b5之后，则在第五单晶半导体层上形成一层第二单晶牺牲半导体层14。之后，在第二单晶牺牲半导体层14上继续执行步骤b1-b5，直至形成预设层数的存储子阵列层1a。

也就是说，在每两层存储子阵列层1a之间，会形成一层第二单晶牺牲半导体层14。而且在高度方向Z上，由第二单晶牺牲半导体层14隔离开的每相邻的两层存储子阵列层1a包括依次层叠的漏区半导体层11c、沟道半导体层12c、源区半导体层13c、沟道半导体层12c和漏区半导体层11c，以共用同一源区半导体层13c。

步骤S213a：在多个存储子阵列层1a上形成第一硬掩膜层83，并在第一硬掩膜层83和多个存储子阵列层1a中开设多个隔离挡墙孔洞31，在隔离挡墙孔洞31中填充隔离物以形成多个隔离墙3，以形成半导体基材。

其中，第一硬掩膜层83可为二氧化硅材质或者氮化硅材质。

具体的，参见图19，图19为在存储子阵列层1a上开设多个隔离挡墙孔洞31的俯视图。可采用刻蚀方式开设多个隔离挡墙孔洞31。隔离挡墙孔洞31在行方向X和列方向Y上按照矩阵排列，每一隔离挡墙孔洞31沿高度方向Z延伸直至衬底81表面。在隔离挡墙孔洞31中形成隔离墙3的具体结构可参见图20，图20为图19所示的隔离挡墙孔洞31中形成多个隔离墙3的俯视图。具体的，靠近存储器件的列方向Y边缘处的隔离墙3，在列方向Y上进一步延伸至存储器件的列方向Y边缘处，以保证列方向Y边缘处的隔离墙3能够完全隔离相邻两列堆叠结构1b即可。具体的，在一些实施例中，靠近存储器件的列方向Y边缘处的隔离墙3为T形隔离墙3，即其包括横向部分以及朝向存储器件的列方向Y边缘处的凸出部分，凸出部分与存储器件的列方向Y边缘处相接，以完全隔离相邻两列堆叠结构1b，防止两列漏区半导体条11、沟道半导体条12和源区半导体条13之间短路。隔离墙3与第一硬掩膜层83可以采用同样的材质制成。

在另一实施方式中，步骤S21具体包括：

步骤S211b：提供衬底81。

步骤S212b：在衬底81上形成多个隔离墙3，其中，多个隔离墙3在行方向X和列方向Y上按照矩阵排列，每一隔离墙3沿垂直于衬底81的高度方向Z延伸。

步骤S213b：沿高度方向Z在衬底81上和隔离墙3之间依次形成多个存储子阵列层1a。

其中，形成多个存储子阵列层1a的具体实施过程与上述步骤S212a中形成多个存储子阵列层1a的具体实施过程相同或相似，且可实现相同或相似的技术效果，具体可参见上文。

步骤S214b：在上述结构上形成一第一硬掩膜层83，以形成半导体基材。

具体的，可在经步骤S213b处理之后的产品结构上形成第一硬掩膜层83，第一硬掩膜层83位于多个存储子阵列层1a背离衬底81的一侧表面。

步骤S22：在半导体基材上开设多个字线孔洞，以将每层存储子阵列层沿行方向分割成多列漏区半导体条、沟道半导体条和源区半导体条。

在具体实施过程中，步骤S22具体包括：

步骤S221：在第一硬掩膜层83上形成多个字线开口831。

其中，参见图21，图21为在半导体基材上形成多个字线开口831和字线孔洞4的俯视图；可采用刻蚀的方式在第一硬掩膜层83上形成多个字线开口831。多个字线开口831在行方向X和列方向Y上按照矩阵排列。

步骤S222：对第一硬掩膜层83下的多个存储子阵列层1a进行蚀刻，以形成多个字线孔洞4。

参见图21至图23，图22为图21所对应产品的E方向的剖视图；图23为图21所对应产品的F方向的剖视图。具体的，可采用蚀刻的方式加工字线孔洞4。如图21所示，若干字线孔洞4区别于隔离墙3的位置间隔设置；且多个字线孔洞4在行方向X和列方向Y上按照矩阵排列，并将每层存储子阵列层1a沿行方向X分割成多列漏区半导体条11、沟道半导体条12和源区半导体条13。如图22所示，每一字线孔洞4沿高度方向Z延伸，且非边缘处的每一字线孔洞4的左右两侧(如图22所在方位的左侧和右侧)分别暴露出多个存储子阵列层1a的两列漏区半导体条11、沟道半导体条12和源区半导体条13的部分。其中，每一字线孔洞4左侧相对两侧是漏区半导体条11、沟道半导体条12和源区半导体条13；前后相对两侧是隔离墙3。在本步骤中，可以采用对半导体材质高蚀刻比，而对隔离墙3低蚀刻比的蚀刻液来加工形成字线孔洞4。此外，如图2-4所示，最左侧的边缘字线孔洞4，其只有右侧存在一列漏区半导体条11、沟道半导体条12和源区半导体条13；同样地，最右侧的边缘字线孔洞4，其只有左侧存在一列漏区半导体条11、沟道半导体条12和源区半导体条13。但是，本领域技术人员可以理解的是，最左侧的边缘字线孔洞4和最右侧的边缘字线孔洞4可以认为两者结合构成了一个完整的字线孔洞，后续不再特意指出边缘字线孔洞4的不同。

如图2和图4，多个字线孔洞4配合多个隔离墙3将每层存储子阵列层1a中，漏区半导体层11c分割成沿行方向X间隔分布的多条漏区半导体条11；将沟道半导体层12c分割成沿行方向X间隔分布的多条沟道半导体条12；将源区半导体层13c分割成沿行方向X间隔分布的多条源区半导体条13。其中，每一漏区半导体条11、沟道半导体条12、源区半导体条13的其它具体结构及功能可参见上文相关描述，在此不再赘述。此外，如图23所示，隔离墙3的内部可以采用氧化硅，其外面包裹一层氮化硅材质，外部包裹的氮化硅材质与第一硬掩膜层83的材质相同。

在具体实施过程中，参见图图24a-图24b，图24a为图21所示结构经步骤S223处理之后的示意图；图24b为图24a所示结构填充绝缘材质后的结构示意图；在步骤S222之后，还包括：

步骤S223：利用字线孔洞4，对第一单晶牺牲半导体层82和第二单晶牺牲半导体层14进行移除。

具体的，可采用蚀刻的方式去除第一单晶牺牲半导体层82和第二单晶牺牲半导体层14。

步骤S224：在移除的第一单晶牺牲半导体层82和第二单晶牺牲半导体层14所在区域进行沉积，以在移除的第一单晶牺牲半导体层82和第二单晶牺牲半导体层14所在区域填充绝缘材质，从而将第一单晶牺牲半导体层82和第二单晶牺牲半导体层14替换绝缘隔离层14’。

其中，可采用原子层沉积的方式填充绝缘材质。绝缘材质具体可为氧化硅。本领域技术人员可以理解的是，在步骤S223去除第一单晶牺牲半导体层82和第二单晶牺牲半导体层14后，隔离墙3可以对相邻的堆叠结构1b起到充分的支撑作用，以便于后续执行步骤S224。

此外，本领域技术人员可以理解的是，在一些实施例中，存储阵列1还包括支撑柱16。具体地，参见图25a和图25b，图25a为本申请一实施例提供的存储阵列的立体结构示意图；图25b为本申请一实施例提供的存储阵列的局部平面示意图。

如图25a和25b所示，存储阵列1还包括多个支撑柱16，支撑柱16分别沿存储阵列1的高度方向Z延伸。

如上所述，第一单晶牺牲半导体层82和第二单晶牺牲半导体层14需要替换成绝缘隔离层14’。在该步骤中，第一单晶牺牲半导体层82和第二单晶牺牲半导体层14被部分地替换成绝缘隔离层14’，但在后续步骤中，根据电性隔离的需要，所有的第一单晶牺牲半导体层82和第二单晶牺牲半导体层14都将被替换成绝缘隔离层14’。也就是说，在存储阵列1的制作过程中，在蚀刻掉第一单晶牺牲半导体层82和/或第二单晶牺牲半导体层14后，相关区域中的存储子阵列层1a悬空，在这些相关区域中，如果设置有隔离墙3，则隔离墙3能够对这些区域中悬空的存储子阵列层1a起到充分的支持作用，防止存储子阵列层1a出现塌陷的问题。

但是，在某些区域中，其可能并不存在隔离墙3，例如，在漏/源引出区域，此区域中的存储子阵列层1a并不需要制作存储单元，此区域中的存储子阵列层1a中的漏区半导体条11、源区半导体条13和/或沟道半导体条12需要引出，与对应的各类导线连接，因此，在这些区域中，两列堆叠结构1b之间需要设置多个支撑柱16，如此，则在存储阵列1的制作过程中，对这些区域中的堆叠结构1b中的第一单晶牺牲半导体层82和/或第二单晶牺牲半导体层14蚀刻后，支撑柱16可以对悬空的存储子阵列层1a起到充分的支撑作用，防止存储子阵列层1a出现塌陷的问题，支撑存储阵列1的框架，维持存储阵列1的结构稳定。

本领域技术人员可以理解的是，支撑柱16可以和隔离墙3采用相同的材质，在相同的制程步骤中制成。也就是说，隔离墙3和支撑柱16本质类似，只是，隔离墙3是设置在需要制作存储单元的存储阵列1的区域，其在存储阵列1的制作过程中，起到支撑和形成字线孔洞4的作用；而支撑柱16则是形成在非需要制作存储单元的存储阵列1的其它区域，例如，漏/源引出区域，在存储阵列1的制作过程中，起到支撑的作用。当然，在其它一些实施例中，支撑柱16也可以设置在需要制作存储单元的存储阵列1的区域中，例如，相邻两隔离墙3之间距离较远时，隔离墙3并不能提供足够的支撑作用时，则也可以根据需要在此区域设置支撑柱16，以辅助隔离墙3来提供支撑力。支撑柱16可以根据实际的需要来进行设置，本申请对此并不做限定。

其中，支撑柱16的材质可为氧化硅或氮化硅。

步骤S23：在每一字线孔洞中暴露出漏区半导体条、沟道半导体条和源区半导体条的部分的至少一侧分别形成存储结构，其中，存储结构为电荷能陷存储结构。

经步骤S23处理之后的产品结构具体可参见图26，图26为图24b所示结构经步骤S23处理之后的示意图。在具体实施过程中，步骤S23具体包括：

步骤S231：在具有字线孔洞4的半导体基材上沉积第一介质层。

具体的，在每一字线孔洞4内和第一硬掩膜层83背离衬底81的表面沉积一层第一介质层。每一字线孔洞4内的第一介质层覆盖于字线孔洞4中两侧暴露的漏区半导体条11、沟道半导体条12和源区半导体条13的部分的表面。例如，结合图4，第一个堆叠结构1b和第二个堆叠结构1b的部分通过第一行第二列的字线孔洞4(以下称之为第一字线孔洞4)暴露，第一字线孔洞4中的第一介质层覆盖于第一列存储结构1b通过第一字线孔洞4暴露的部分，以及覆盖于第二列半导体条状结构1b通过第一字线孔洞4暴露的部分。

步骤S232：在第一介质层上沉积电荷存储层。

其中，电荷存储层位于第一介质层背离半导体条状结构1b的一侧表面。

步骤S233：在电荷存储层上沉积第二介质层。

其中，第二介质层位于电荷存储层背离第一介质层的一侧面。

步骤S24：在每一字线孔洞中分别填充栅极材料，以形成多个栅极条。

其中，经步骤S24处理之后的产品结构具体参见图5和图27，图27为图26所示结构经步骤S24处理之后的示意图。如图5所示，每条栅极条2至少有部分与每层存储子阵列层1a中的一条对应的沟道半导体条12的部分在一投影平面上的投影重合，投影平面沿高度方向Z和列方向Y延伸，栅极条2的部分、沟道半导体条12的相应部分、配合与沟道半导体条12的相应部分相邻的漏区半导体条11的部分和源区半导体条13的部分以及电荷能陷存储结构的部分构成一个存储单元。

如上，在本实施例中，存储结构5为电荷能陷存储结构，如ONO型电荷能陷存储结构，因此，其可以将注入进来的电荷固定在注入点附近，电荷只能在注入/移除方向(大致垂直于电荷存储层52的延伸方向)上移动，其不能自由地在电荷存储层52中进行移动，特别是不能在电荷存储层52延伸方向而进行移动，对于电荷能陷存储结构而言，电荷存储层52只需要在其正面和背面上设置有绝缘介质即可，每个存储单元中存储的电荷会固定在电荷存储部分的注入点附件，其不会沿着同一层的电荷存储层52移动到其它存储单元中的电荷存储部分中。因此，在其对应的制程方法中，只需要在电荷存储层52的两侧分别形成第一介质层51和第二介质层53，以将电荷存储层52与漏区半导体条11、沟道半导体条12、源区半导体条13和栅极条2隔开即可，其制程较为简单。

具体的，上述存储器件的制程方法可用于制备以下实施例所涉及的存储器件。结合图1至图4，该存储器件包括存储阵列1。该存储阵列1包括呈三维阵列分布的多个存储单元，其中，存储阵列1包括沿行方向X分布的多个堆叠结构1b，每个堆叠结构1b分别沿列方向Y延伸，且每个堆叠结构1b分别包括沿高度方向Z层叠的漏区半导体条11、沟道半导体条12和源区半导体条13，每条漏区半导体条11、沟道半导体条12和源区半导体条13分别沿列方向Y延伸；且每条漏区半导体条11、沟道半导体条12和源区半导体条13分别为单晶半导体条。

每个堆叠结构1b的两侧分别设置沿列方向Y分布的多个栅极条2，每个栅极条2沿高度方向Z延伸。在高度方向Z上，每条栅极条2至少有部分与一条对应的沟道半导体条12的部分在一投影平面上的投影重合，投影平面沿高度方向Z和列方向Y延伸；栅极条2的部分、沟道半导体条12的相应部分、配合与沟道半导体条12的相应部分相邻的漏区半导体条11的部分和源区半导体条13的部分，用于构成一个存储单元。具体的，每条栅极条2与多个存储子阵列层1a中的漏区半导体条11、沟道半导体条12和源区半导体条13之间设置有电荷能陷存储结构。其中，电荷能陷存储结构的具体结构与功能，以及与存储阵列1之间的位置关系等可参见上述相关描述。

具体的，每个堆叠结构1b包括多组堆叠子结构，每组堆叠子结构包括沿高度方向Z依次层叠的漏区半导体条11、沟道半导体条12、源区半导体条13、沟道半导体条12和漏区半导体条11，以共用同一源区半导体条13。具体的，相邻两组堆叠子结构之间设置一层间隔离层(即为上述绝缘隔离层14’)，以彼此隔离。

堆叠结构1b的两侧分别设置沿列方向Y分布的多个隔离墙3，每个隔离墙3沿高度方向Z和行方向X延伸，以隔开相邻两列堆叠结构1b的至少部分，其中，在如上所示的制造过程中，隔离墙3还进一步作为支撑结构，以支撑相邻两列堆叠结构1b，方便进行后续的制造过程。当然，制程之后，隔离墙3也可以同样作为支撑结构，用来支撑相邻两列堆叠结构1b。靠近存储器件的列方向Y边缘处的隔离墙3为T形隔离墙，以完全隔离相邻两列堆叠结构1b。当然，列方向Y边缘处的隔离墙3也可以采用其它的形式，例如在列方向Y上延伸至存储器件的列方向Y边缘处等等，只要其能够在列方向Y边缘处完全隔离邻两列堆叠结构1b即可。

在列方向Y上，同一列的相邻两隔离墙3之间填充栅极条2；相邻两列堆叠结构1b的部分共享同一栅极条2。

该实施例提供的存储器件的其它结构与功能可参见上述任一实施例提供的存储结构为电荷能陷存储结构的存储器件的具体描述，在此不再赘述。

上述制程方法对应的存储单元包括：漏区部分11’、沟道部分12’、源区部分13’和栅极部分2’，其中，漏区部分11’、沟道部分12’、源区部分13’沿高度方向Z层叠，栅极部分2’位于漏区部分11’、沟道部分12’、源区部分13’的一侧，且沿高度方向Z延伸；其中，在高度方向Z上，栅极部分2’与沟道部分12’在一投影平面上的投影至少部分重合，投影平面沿高度方向Z和漏区部分11’、沟道部分12’和源区部分13’的延伸方向进行延伸，栅极部分2’与漏区部分11’、沟道部分12’、源区部分13’之间设置有电荷能陷存储结构部分。

电荷能陷存储结构部分具体结构与位置关系可参见上述相关描述。该存储单元的其它结构与功能可参见上述实施例所涉及的存储结构部分5’为电荷能陷存储结构部分的存储单元的相关描述，在此不再赘述。

在另一实施例中，参见图28，图28为本申请另一实施例提供的存储器件的制程方法的流程图，在本实施例中，存储器件的存储结构为浮栅存储结构。提供另一种存储器件的制程方法，该方法可用于制备上述图9-图11所对应的存储器件。该方法具体包括：

步骤S31：提供半导体基材。

步骤S32：在半导体基材上开设多个字线孔洞，以将每层存储子阵列层沿行方向分割成多列漏区半导体条、沟道半导体条和源区半导体条。

其中，步骤S31-步骤S32的具体实施过程与上述步骤S21-步骤S22的具体实施过程相同或相似，且可实现相同或相似的技术效果，具体可参见上文，在此不再赘述。

需要指出的是，后续步骤是在利用字线孔洞4将第一单晶牺牲半导体层82和第二单晶牺牲半导体层14转换成绝缘隔离层14’之后的相关步骤，本实施例前端的相关制程步骤与上一实施例的前端的相关制程步骤相同，在此不再赘述。

步骤S33：利用字线孔洞在暴露出沟道半导体条的部分的至少一侧形成浮栅存储结构。

步骤S33具体包括：

步骤S331：在每一字线孔洞4中暴露出漏区半导体条11、沟道半导体条12和源区半导体条13的部分的至少一侧形成第一绝缘介质层85a。

在具体实施过程中，步骤S331具体包括：

步骤A：去除每一字线孔洞4暴露出的沟道半导体条12的部分，以形成第一凹槽84。

参见图29-30，图29为图24b所示结构形成第一凹槽84的示意图；图30为图29所对应产品的另一方向的剖视图。具体的，可采用蚀刻的方式去除每一字线孔洞4暴露出的两侧的沟道半导体条12的部分，以形成第一凹槽84，例如采用酸蚀刻的方式。

在本实施例中，可以采用对沟道半导体条12和绝缘隔离层14’的部分高蚀刻比，而对漏区半导体条11和源区半导体条13低蚀刻比的蚀刻液来进行蚀刻；例如，漏区半导体条11和源区半导体条13为N型半导体条，而沟道半导体条12为P型半导体条，则可以采用对P型半导体材质高蚀刻比，而对N型半导体材质低蚀刻比的蚀刻液来进行选择性蚀刻，从而仅仅对每一字线孔洞4暴露出的两侧的沟道半导体条12及绝缘隔离层14’的部分进行蚀刻，形成了第一凹槽84。

本领域技术人员可以了解的是，在对沟道半导体条12的部分进行酸蚀刻时，蚀刻液在蚀刻沟道半导体条12的部分的同时，也会蚀刻绝缘隔离层14’的部分，形成第三凹槽84a，如图29所示。虽然这种蚀刻是不利的，但是在后续的步骤中，第三凹槽84a中会被回填，特别是回填上与绝缘隔离层14’相同的材质。

虽然图29中，由于刻蚀导致形成第三凹槽84a，但是在其他实施例中若能控制好刻蚀选择比，则并不必然会导致形成第三凹槽84a。

步骤B：在若干第一凹槽84中填充第一绝缘介质85。

参见图31-32，图31为图29所示结构上形成第一绝缘介质85的示意图；图32为图31所对应产品的F方向的剖视图；具体的，可采用沉积的方式在第一凹槽84内填充第一绝缘介质85。同时在第三凹槽84a中采用沉积的方式填充第一绝缘介质85。第一绝缘介质85可与绝缘隔离层14’的材质相同，比如可为氧化硅。

在对第一凹槽84进行填充第一绝缘介质85时，同时会在蚀掉绝缘隔离层14’的部分而形成了第三凹槽84a中填充第一绝缘介质85。由于第一绝缘介质85的材质是氧化硅，与绝缘隔离层14’的材质相同，因此，其不会对器件性能造成影响。

在具体实施过程中，参见图33-35，图33为图31所示结构形成第二凹槽84’后的示意图；图34为图33所对应产品的F方向的剖视图；图35为图33所示结构形成第二绝缘介质86的示意图。在步骤B之后，还包括：

步骤C：去除每一字线孔洞4暴露出的两侧的漏区半导体条11的部分和源区半导体条13的部分，以形成若干第二凹槽84’；第二凹槽84’至少暴露出部分的第一绝缘介质85。

其中，可采用蚀刻的方式形成第二凹槽84’。去除每一字线孔洞4暴露出的两侧的漏区半导体条11的部分和源区半导体条13的部分，以形成若干第二凹槽84’后的产品竖向剖视图可参见图33。具体地，在此步骤中，可以采用对沟道半导体条12低蚀刻比，而对漏区半导体条11和源区半导体条13高蚀刻比的蚀刻液来进行蚀刻；例如，漏区半导体条11和源区半导体条13为N型半导体条，而沟道半导体条12为P型半导体条，则可以采用对N型半导体材质高蚀刻比，而对P型半导体材质低蚀刻比的蚀刻液来进行选择性蚀刻，从而仅仅对每一字线孔洞4暴露出的两侧的漏区半导体条11的部分和源区半导体条13的部分进行蚀刻，形成了第二凹槽84’。

步骤D：在第二凹槽84’中形成第二绝缘介质86。

其中，可采用沉积的方式形成第二绝缘介质86。第二绝缘介质86为氮化硅。之后，执行步骤E。

步骤E：去除沟道半导体条12所在层的第一绝缘介质85，以暴露出第一凹槽84，并在第一凹槽84的槽壁上沉积第一绝缘介质层85a。

如图36a-图36b所示，图36a为去除沟道半导体条12所在层的第一绝缘介质85后的结构示意图；图36b为图35所示结构形成第一绝缘介质层85a的示意图。在此步骤中，可以采用对第一绝缘介质85高蚀刻比，而对第二绝缘介质86低蚀刻比的蚀刻液，例如，对氧化硅高蚀刻比，而对氮化硅低蚀刻比的蚀刻液，来执行蚀刻，并通过控制蚀刻液的量、蚀刻速度和蚀刻时间，以蚀刻掉第一绝缘介质85。之后，在蚀刻掉第一绝缘介质85的第一凹槽84内，采用沉积或生长的方式形成第一绝缘介质层85a；第一绝缘介质层85a的截面呈门字型，用于界定出浮栅槽。

步骤S332：在第一绝缘介质层85a背离沟道半导体条12的部分的一侧表面形成浮栅54。

经步骤S332处理之后的产品结构可参见图37-38所示，图37为图36b所示结构形成浮栅54的示意图；图38为图37所对应产品的另一方向的剖视图。

具体的，在浮栅槽中沉积浮栅材料以形成浮栅54；其中，浮栅材料包括多晶硅材料。

步骤S333：在每一字线孔洞内的侧壁上形成第二绝缘介质层85b，第二绝缘介质层85b与第一绝缘介质层85a配合包裹浮栅54的任意表面。

在具体实施过程中，参见图39a，图39a为去除每一字线孔洞周围的第一硬掩膜层的部分和每个第二凹槽中第二绝缘介质的部分后的结构示意图。步骤S333具体包括：

步骤3331：去除每一字线孔洞4周围的第一硬掩膜层83的部分和每个第二凹槽84’中第二绝缘介质86的部分，以扩宽每一字线孔洞4并露出每一浮栅54的至少部分。

可以理解，经该步骤3331处理之后，第一绝缘介质层85a仅包裹浮栅54的部分。

参见图39b-图40，图39b为形成第二绝缘介质层85b的示意图；图40为图39b所对应产品的F方向的剖视图。

步骤3332：在扩宽的每一字线孔洞4的侧壁上形成第二绝缘介质层85b，以使第二绝缘介质层85b包裹每一浮栅54露出的部分。

由图39b可以看出，第一绝缘介质层85a和第二绝缘介质层85b将浮栅54的各个表面完全包裹、隔离。第二绝缘介质层85b包括多层结构，多层结构包括一层氧化硅层、一层氮化硅层和另一层氧化硅层。通过扩宽字线孔洞4，可以确保第二绝缘介质层85b部分覆盖每一浮栅54的5个表面，因此，第二绝缘介质层85b配合第一绝缘介质层85a所组成的绝缘介质，可以整个包裹浮栅54的任意表面。具体地，如图39b所示，第二绝缘介质层85b的部分覆盖浮栅54的五个表面，其中，浮栅54的五个表面中有四个表面的至少部分被第二绝缘介质层85b的部分所覆盖，有一个表面被第二绝缘介质层85b全部覆盖。此外，第一绝缘介质层85a除了覆盖浮栅54靠近沟道半导体条12的表面，其也同样覆盖浮栅54的其它四个表面的部分。因此，第一绝缘介质层85a配合第二绝缘介质层85b将浮栅54的所有表面均包裹在其内。

步骤S34：在每一字线孔洞中分别填充栅极材料，以形成多个栅极条。

其中，经步骤S34处理之后的产品结构可参见图41-42，图41为形成栅极条2的示意图；图42为图41所对应产品的另一方向的剖视图。其中，栅极条2包裹浮栅54的被第一绝缘介质层85a包裹外的其它所有表面，以提高耦合率。也就是说，栅极条2的一表面沿着第二绝缘介质层85b的延伸方向而进行延伸，从而夹着第二绝缘介质层85b而包裹浮栅54的五个表面，且浮栅54的五个表面中有四个表面的至少部分被栅极条2通过第二绝缘介质层85b所包裹。该存储器件的制程方法所制得的存储器件中的每一存储单元的具体结构可参见图10。

其中，每条栅极条2至少有部分与每层存储子阵列层1a中的一条对应的沟道半导体条12的部分在一投影平面上的投影重合，投影平面沿高度方向Z和列方向Y延伸，栅极条2的部分、沟道半导体条12的相应部分、配合与沟道半导体条12的相应部分相邻的漏区半导体条11的部分和源区半导体条13的部分以及对应的浮栅存储结构的部分，构成一个存储单元。

在本实施例中，存储结构5为浮栅存储结构，如上，浮栅存储结构的特点是注入进来的电荷可以均匀地分布在整个浮栅54上，电荷不但能够在注入/移除方向(大致垂直于浮栅的延伸方向)上移动，而且可以在浮栅54中，特别是浮栅54的延伸方向，进行移动，因此，对于浮栅存储结构中，每一个存储单元的浮栅54都是独立的，每个浮栅54的各个表面均需要被绝缘介质所覆盖，彼此隔离，防止一存储单元中的浮栅54上存储的电荷移动到其它存储单元中的浮栅54上。因此，在其制程方式中，每个存储单元的浮栅54都是独立的，第一绝缘介质层85a和第二绝缘介质层85b构成的绝缘介质可以将浮栅54的各个表面完全包裹、隔离，从而使得每个存储单元的浮栅54彼此独立，每个浮栅54中存储的电荷不会移动至其它存储单元的浮栅54中。

具体的，该存储器件的制程方法可用于制备以下实施例所涉及的存储器件。该存储器件包括：存储阵列1。该存储阵列1包括呈三维阵列分布的多个存储单元，其中，存储阵列1包括沿行方向X分布的多个堆叠结构1b，每个堆叠结构1b分别沿列方向Y延伸，且每个堆叠结构1b分别包括沿高度方向Z层叠的漏区半导体条11、沟道半导体条12和源区半导体条13，每条漏区半导体条11、沟道半导体条12和源区半导体条13分别沿列方向Y延伸；且每条漏区半导体条11、沟道半导体条12和源区半导体条13分别为单晶半导体条。

堆叠结构1b的两侧分别设置沿列方向Y分布的多个栅极条2，每个栅极条2沿高度方向Z延伸。在高度方向Z上，每条栅极条2至少有部分与一条对应的沟道半导体条11的部分在一投影平面上的投影重合，投影平面沿高度方向Z和列方向Y延伸；栅极条2的部分、沟道半导体条12的相应部分、配合与沟道半导体条12的相应部分相邻的漏区半导体条11的部分和源区半导体条13的部分，用于构成一个存储单元。具体的，每条栅极条2与多个存储子阵列层1a中的漏区半导体条11、沟道半导体条12和源区半导体条13之间设置有浮栅存储结构。其中，浮栅存储结构包括若干第一绝缘介质层85a、若干浮栅54和第二绝缘介质层85b，其中，每一第一绝缘介质层85a至少位于对应的沟道半导体条12与其中一对应的浮栅54之间，浮栅54位于第一绝缘介质层85a与第二绝缘介质层85b之间，第二绝缘介质层85b位于浮栅54与栅极条2之间。

具体的，每个堆叠结构1b包括多组堆叠子结构，每组堆叠子结构包括沿高度方向Z依次层叠的漏区半导体条11、沟道半导体条12、源区半导体条13、沟道半导体条12和漏区半导体条11，以共用同一源区半导体条13。具体的，相邻两组堆叠子结构之间设置一层间隔离层，以彼此隔离。

每个堆叠结构1b的两侧分别设置沿列方向Y分布的多个隔离墙3，每个隔离墙3沿高度方向Z和行方向X延伸，以隔开相邻两列堆叠结构1b的至少部分，其中，隔离墙3进一步作为支撑结构，以支撑相邻两列堆叠结构1b。靠近存储器件边缘处的隔离墙3为T形隔离墙，以完全隔离相邻两列堆叠结构1b。

该实施例提供的存储器件的其它结构与功能可参见上述任一实施例提供的存储结构为浮栅存储结构的存储器件的具体描述，在此不再赘述。

该制程方法对应的存储单元，包括：漏区部分11’、沟道部分12’、源区部分13’和栅极部分2’，其中，漏区部分11’、沟道部分12’、源区部分13’沿高度方向Z层叠，栅极部分2’位于漏区部分11’、沟道部分12’、源区部分13’的一侧，且沿高度方向Z延伸；其中，在高度方向Z上，栅极部分2’与沟道部分12’在沿高度方向Z延伸的投影平面上的投影至少部分重合，投影平面位于漏区部分11’、沟道部分12’和源区部分13’的一侧并沿高度方向Z和漏区部分11’、沟道部分12’和源区部分13’的延伸方向进行延伸，栅极部分2’与漏区部分11’、沟道部分12’、源区部分13’之间设置有浮栅存储结构部分。

其中，浮栅存储结构部分具体包括第一绝缘介质层85a、浮栅54和第二绝缘介质层85b的部分，其中，第一绝缘介质层85a位于沟道部分12’与浮栅54之间，浮栅54位于第一绝缘介质层85a与第二绝缘介质层85b的部分之间，第二绝缘介质层85b的部分位于浮栅54与栅极条2之间。第二绝缘介质层85b的部分覆盖浮栅54的五个表面。其中，浮栅54的五个表面中的一个表面被第二绝缘介质层85b全部覆盖。第二绝缘介质层85b的部分包括多层结构，多层结构包括一层氧化硅层的部分、一层氮化硅层的部分和另一层氧化硅层的部分。

该存储单元的其它结构与功能可参见上述实施例所涉及的存储结构部分5’为浮栅存储结构部分的存储单元的相关描述，在此不再赘述。

请结合图1至图45，其中，图43a为本申请另一实施例提供的存储阵列的立体结构示意图；图43b为图43a所示存储阵列所对应的存储器件的一平面示意图；图44a至图44b，为沟道连接柱的分布示意图；图45为图43b所对应产品的G方向的一剖视图。在本实施例中，提供另一种存储器件，该存储器件与上述任意实施例提供的存储器件不同的是：该存储器件中存储阵列1中的沟道半导体条12并非通过与之连接的阱区连接线12a(如图12所示)引出存储阵列1的表面。

具体的，如图43a至图45所示，该存储器件的每一存储阵列1还包括沟道连接结构。沟道连接结构沿高度方向Z延伸，且沟道连接结构与每列半导体条状结构1b中的每个沟道半导体条12接触，以使该列半导体条状结构1b中的每一沟道半导体条12均可以通过该沟道连接结构引出至存储阵列1的表面。进一步地，沟道连接结构与每个漏区半导体条11和每个源区半导体13绝缘设置，以防止短路。每一沟道半导体条12均可以通过该沟道连接结构引出至存储阵列1的表面，该沟道半导体条是指存储阵列1中的有效存储单元的沟道半导体条，不包含作为虚拟存储单元或其他没有存储功能的存储单元的沟道半导体条。

在一些实施例中，沟道连接结构包括多个沟道连接柱91。每列半导体条状结构1b的至少一侧设置有对应的沟道连接柱91；沟道连接柱91分别沿高度方向Z延伸，且沟道连接柱91至少有部分与相邻的半导体条状结构1b中的每一沟道半导体条12接触，以使该列半导体条状结构1b中的每一沟道半导体条12均可以通过该沟道连接柱91引出至存储阵列1的表面。在该实施例中，每一沟道连接柱91可分别连接一条独立的阱区电压线，以分别给每个沟道半导体条12施加阱区电压；当然，所有沟道连接柱91也可分别连接至同一公共阱区线，以通过该条公共阱区线统一给存储阵列1中的所有沟道半导体条12施加阱区电压。进一步地，沟道连接柱91与相邻的半导体条状结构1b中的每一漏区半导体条11和每一源区半导体条13绝缘设置，以防止短路。

本申请的上述方案，相比于每列半导体条状结构1b中的沟道半导体条12分别通过一阱区连接线12a引出存储阵列1表面的方案，该方案只需要一个沟道连接柱91即可引出该列半导体条状结构1b中的所有沟道半导体条12，大大减少了沟道连接柱91在存储阵列1表面所占用的区域面积，降低了工艺难度及成本。

在具体实施例中，结合图45，每列半导体条状结构1b中的每一漏区半导体条11和源区半导体条13与相邻的沟道连接柱91间隔设置；且漏区半导体条11和源区半导体条13与相邻的沟道连接柱91之间填充有第一绝缘物质92，以使沟道连接柱91与相邻的每列半导体条状结构1b中的每一漏区半导体条11和源区半导体条13绝缘设置。其中，第一绝缘物质92可以是氧化硅。

其中，如图43a或图43b所示，每列半导体条状结构1b的两侧分别可设置有对应的沟道连接柱91，且相邻两列半导体条状结构1b共享同一沟道连接柱91。

在其它一些实施例中，如图44a所示，奇数列半导体条状结构1b的同一侧(如左侧)分别设置有对应的沟道连接柱91；如此，从左往右的第一列沟道半导体条状结构1b可以通过第一个沟道连接柱91施加阱区电压；第二列和第三列沟道半导体条状结构1b均通过第二个沟道连接柱91施加阱区电压；第四列和第五列沟道半导体条状结构1b均通过第三个沟道连接柱91施加阱区电压。

或者，如图44b所示，偶数列半导体条状结构1b的同一侧(如左侧)分别设置有对应的沟道连接柱91。如此，从左往右的第一列和第二列沟道半导体条状结构1b均可以通过第一个沟道连接柱91施加阱区电压；第三列和第四列沟道半导体条状结构1b均通过第二个沟道连接柱91施加阱区电压。

结合图44b，多个沟道连接柱91沿行方向X呈直线型分布；当然，多个沟道连接柱91沿行方向X也可错位设置，比如呈折线型分布。

在一些实施例中，每一沟道连接柱91背离衬底81的一端通过多个存储子阵列层露出，并通过一公共连接结构连接在一起，以通过该公共连接结构统一施加阱区电压。

在一些实施例中，参见图46a至图47，图46a和图46b，为本申请实施例提供的存储阵列1的立体结构示意图；图47为图46b所示存储阵列1所对应的存储器件的一平面示意图；如图46a所示，沟道连接结构包括沟道连接墙93；其中，沟道连接墙93设置在对应的存储阵列1的半导体条状结构1b的端部边缘位置处，并沿高度方向Z和行方向X延伸，且沟道连接墙93与每列半导体条状结构1b中的每个沟道半导体条12接触，以使该列半导体条状结构1b中的每一沟道半导体条12均可以通过该沟道连接墙93引出至存储阵列1的表面。进一步地，沟道连接墙93与每个漏区半导体条12和每个源区半导体条13绝缘设置，以防止短路。

在该具体实施例中，每列半导体条状结构1b中的每一漏区半导体条11和源区半导体条13与相邻的沟道连接墙93间隔设置；且漏区半导体条11和源区半导体条13与相邻的沟道连接墙93之间填充有第一绝缘物质92，以使沟道连接墙93与相邻的每列半导体条状结构1b中的每一漏区半导体条11和源区半导体条13绝缘设置。其中，第一绝缘物质92可以是氧化硅。

在一具体实施例中，如图46b所示，沟道连接结构包括多个沟道连接柱91和一沟道连接墙93。具体的，每一沟道连接柱91可以分别与沟道连接墙93连接，以通过沟道连接墙93将多个沟道连接柱91连接在一起。在该实施例中，公共阱区线具体可与沟道连接墙93连接，以统一给存储器件中的所有沟道半导体条12施加阱区电压。

如图46b所示，沿列方向Y，半导体条状结构1b的端部两侧分别设置对应的沟道连接柱91，且沟道连接柱91沿列方向Y延伸至半导体条状结构1b的端部边缘位置处；沟道连接墙93设置在半导体条状结构1b的端部边缘位置处，并沿高度方向Z和行方向X延伸，且与所有沟道连接柱91分别接触，从而将存储阵列1中的所有沟道连接柱91连接在一起。其中，沟道连接柱91与沟道连接墙93可以一体成型，工艺简单。

当然，本领域技术人员可以理解的是，存储阵列1中的每个沟道连接柱91也可以彼此独立，以分别给每列半导体条状结构1b中的沟道半导体条12施加阱区电压。例如，与上述类似，每个沟道连接柱91远离衬底81的一端作为一个阱区连接端，其用来接收单独的阱区电压。

具体的，沟道连接柱91和/或沟道连接墙93由导电材料组成，其材质包括多晶硅和/或金属。在一些实施例中，沟道连接柱91和/或沟道连接墙93的材质包括多晶硅；在该实施例中，请参阅图45，每一存储阵列1还包括连接层94；连接层94设置于沟道连接柱91和/或沟道连接墙93背离衬底81的一侧表面；且连接层94的导电性能优于沟道连接柱91和/或沟道连接墙93的导电性能。在该实施例中，单独的阱区线或公共阱区线具体可与连接层94连接，以向沟道半导体条12施加阱区电压。上述采用导电性能较优的连接层94与阱区线连接，由于连接层94的阻抗更小，在进行信号传输时，更节省时间，使得存储器件的响应速度较快。

具体的，连接层94的材质包括金属硅化物。

参见图48，图48为本申请一实施例提供的存储器件的局部俯视图；在一些实施例中，存储器件中的存储阵列1的数量为多个；每个存储阵列1中的沟道连接结构位于存储阵列1的端部边缘位置处，以在制备过程中，可以同时做出两个存储阵列1的沟道连接结构，然后再通过后期工艺分隔开。其中，相邻两个存储阵列1之间填充有第二绝缘物质95，以隔离相邻两个存储阵列1中的沟道连接结构。第二绝缘物质95的材质也可以是氧化硅。沟道连接结构包括沟道连接柱91和/或沟道连接墙93。

当然，在其它实施例中，沟道连接墙93和/或沟道连接柱91也可以设置在每一存储阵列1的中间位置。本领域技术人员可以理解的是，该实施例对应的沟道连接结构在制备过程中，每一存储阵列1对应的沟道连接结构需要分开制备。

在该具体实施例中，每一存储阵列1包括多个沟道连接柱91和一个沟道连接墙93，多个沟道连接柱91分别与沟道连接墙93接触。沟道连接墙93位于存储阵列1的端部边缘，且沿高度方向Z和行方向X延伸。第二绝缘物质95具体填充于相邻两个存储阵列1的沟道连接结构之间。进一步地，如图48所示，第二绝缘物质95还包围存储阵列1的其它表面，且每一表面的第二绝缘物质95均沿高度方向Z和列方向Y或行方向X延伸。

本实施例提供的存储器件，通过设置衬底81，在衬底81上设置至少一存储阵列1，且使每一存储阵列1包括沿高度方向Z依次层叠的多个存储子阵列层1a，每个存储子阵列层1a包括沿高度方向Z层叠的漏区半导体层、沟道半导体层和源区半导体层；每个存储子阵列层1a中的漏区半导体层、沟道半导体层和源区半导体层分别包括沿行方向X分布的多条漏区半导体条11、沟道半导体条12和源区半导体条13，每条漏区半导体条11、沟道半导体条12和源区半导体条13分别沿列方向Y延伸；多层存储子阵列层1a中的一列漏区半导体条11、沟道半导体条12和源区半导体条13定义为一列半导体条状结构1b；相比于二维存储器件，该存储器件的存储密度较高。另外，通过使每一存储阵列1还包括沟道连接结构；沟道连接结构沿高度方向Z延伸，且沟道连接结构与每列半导体条状结构1b中的每一沟道半导体条12接触，以使该列半导体条状结构1b中的每一沟道半导体条12均可以通过该沟道连接结构引出至存储阵列1的表面；且使该沟道连接结构与每一漏区半导体条11和每一源区半导体条13绝缘设置，以防止短路；相比于每列半导体条状结构1b中的每一沟道半导体条12分别通过一阱区连接线12a引出存储阵列1表面的方案，该方案只需要沟道连接结构即可引出该列半导体条状结构1b中的所有沟道半导体条12，大大减少了沟道连接结构在存储阵列1表面所占用的区域面积，降低了工艺难度及成本。

参见图49，图49为本申请一实施例提供的存储器件的制程方法的流程图。在本实施例中，提供一种存储器件的制程方法，该方法可用于制备上述实施例图43a-图48所提供的存储器件。该方法包括：

步骤S41：提供半导体基材；半导体基材包括衬底和设置于衬底上且沿高度方向依次层叠的多个存储子阵列层，每个存储子阵列层包括沿高度方向层叠的漏区半导体层、沟道半导体层和源区半导体层；每个存储子阵列层中的漏区半导体层、沟道半导体层和源区半导体层分别包括沿行方向分布的多条漏区半导体条、沟道半导体条和源区半导体条；每条漏区半导体条、沟道半导体条和源区半导体条分别沿列方向延伸；多层存储子阵列层中的一列漏区半导体条、沟道半导体条和源区半导体条定义为一列半导体条状结构。

参见图50和图51，图50为本申请一实施例提供的半导体基材的俯视图；图51为图50所示产品的G方向的一剖视图。半导体基材包括衬底81、设置在衬底81上的第一单晶牺牲半导体层82、形成在第一单晶牺牲半导体层82上的依次交替的存储子阵列层1a和第二单晶牺牲半导体层14以及设置在第二单晶牺牲半导体层14背离衬底81的一侧表面的第一硬掩膜层83。可以依次交替两层共源的存储子阵列层1a，存储密度更大，也可以依次交替一层存储子阵列层1a。

其中，多个存储子阵列层1a在沿垂直衬底81的高度方向Z上依次层叠。每个存储子阵列层1a包括沿高度方向Z层叠的漏区半导体层、沟道半导体层和源区半导体层。每个存储子阵列层1a中的漏区半导体层、沟道半导体层和源区半导体层分别包括沿行方向X分布的多条漏区半导体条11、沟道半导体条12和源区半导体条13，每条漏区半导体条11、沟道半导体条12和源区半导体条13分别沿列方向Y延伸；多层存储子阵列层中的一列漏区半导体条11、沟道半导体条12和源区半导体条14定义为一列半导体条状结构1b；且相邻两列漏区半导体条11、沟道半导体条12和源区半导体条13之间设置沿列方向Y分布的多条栅极条2，每条栅极条2沿高度方向Z延伸。

其中，半导体基材上还设置有多个隔离墙3和多个栅极条2，隔离墙3和栅极条2分别沿高度方向Z延伸直至衬底81。该半导体基材的其它具体结构及制程方式可参见上述任意实施例提供的存储器件的具体结构及制程方法中的相关描述，在此不再赘述。

步骤S42：在半导体基材上开设连接孔洞。

参见图52和图53，图52为在图50所示半导体基材上开设连接孔洞后的俯视图；图53为图52所示产品的G方向的一剖视图；其中，可采用蚀刻的方式在半导体基材区别于栅极条2、隔离墙3等的位置处加工连接孔洞。在一个实施方式中，连接孔洞包括第一类型连接孔洞96，第一类型连接孔洞96配合栅极条2和隔离墙3将每层存储子阵列层1a分割成多列漏区半导体条11、沟道半导体条12和源区半导体条13。

具体的，每一第一类型连接孔洞96沿高度方向Z延伸至衬底81，且每一第一类型连接孔洞96暴露出相邻的半导体条状结构1b中的每一漏区半导体条11、沟道半导体条12和源区半导体条13的部分，第一类型连接孔洞96用于形成沟道连接柱91。

步骤S43：通过连接孔洞形成沟道连接结构；沟道连接结构沿高度方向延伸，且沟道连接结构与每列半导体条状结构中的每个沟道半导体条接触，与每个漏区半导体条和每个源区半导体条绝缘设置。

参见图54至图59，为通过第一类型连接孔洞96形成沟道连接柱91的具体流程的结构示意图；步骤S43具体包括：

步骤S431：通过第一类型连接孔洞96去除第一单晶牺牲半导体层82和第二单晶牺牲半导体层14。

具体的，如图54所示，可采用蚀刻的方式去除第一单晶牺牲半导体层82和第二单晶牺牲半导体层14。

步骤S432：在移除第一单晶牺牲半导体层82和第二单晶牺牲半导体层14的区域填充第三绝缘物质。

具体的，如图55所示，可在移除的第一单晶牺牲半导体层82和第二单晶牺牲半导体层14所在区域进行沉积，以在移除的第一单晶牺牲半导体层82和第二单晶牺牲半导体层14所在区域填充第三绝缘物质，从而将第一单晶牺牲半导体层82和第二单晶牺牲半导体层14替换绝缘隔离层。可以理解，该绝缘隔离层对应每列半导体条状结构1b的部分即为上述所涉及的层间隔离条14a。

其中，可采用原子层沉积的方式填充第三绝缘材质。第三绝缘材质具体可为氧化硅。本领域技术人员可以理解的是，在步骤S431去除第一单晶牺牲半导体层82和第二单晶牺牲半导体层14后，隔离墙3可以对相邻的堆叠结构1b起到充分的支撑作用，以便于后续执行步骤S432。

步骤S433：去除每一第一类型连接孔洞96暴露出的两侧的漏区半导体条11的部分和源区半导体条13的部分，以形成隔离凹槽97。

其中，结合图56，可采用蚀刻的方式形成隔离凹槽97。具体的，可以采用对沟道半导体条12低蚀刻比，而对漏区半导体条11和源区半导体条13高蚀刻比的蚀刻工艺来进行蚀刻；例如，漏区半导体条11和源区半导体条13为N型半导体条，而沟道半导体条12为P型半导体条，则可以采用对N型半导体材质高蚀刻比，而对P型半导体材质低蚀刻比的蚀刻工艺来进行选择性蚀刻，从而仅仅对每一第一类型连接孔洞96暴露出的两侧的漏区半导体条11的部分和源区半导体条13的部分进行蚀刻，形成了隔离凹槽97。

步骤S434：在隔离凹槽97中填充第一绝缘物质92，以覆盖露出的漏区半导体条11和源区半导体条13。

如图57所示，可采用沉积的方式在第一类型连接孔洞96中填充第一绝缘物质92，以覆盖露出的漏区半导体条11和源区半导体条13和第一类型连接孔洞96的侧壁以及半导体基材的上表面，以及衬底81通过第一类型连接孔洞96露出的表面。之后，如图58所示，去除半导体基材的上表面以及第一类型连接孔洞96侧壁的第一绝缘物质92，并通过第一类型连接孔洞96露出每一沟道半导体条12。其中，衬底81通过第一类型连接孔洞96露出的表面上的第一绝缘物质92可不去除或去除部分，以通过该第一绝缘物质92使后续形成的沟道连接柱91与衬底81绝缘设置。当然，也可以使沟道连接柱91和衬底81为反型设置；比如衬底81是N型掺杂，沟道连接柱91是P型掺杂。此时，可以理解，衬底81通过第一类型连接孔洞96露出的表面上的第一绝缘物质92可以选择性地全部去除或部分去除。其中，第一绝缘物质92为氧化硅。

其中，由于层间隔离条14a与第一绝缘物质92的材质相同，可以在去除第一单晶牺牲半导体层82和第一单晶牺牲半导体层14后，形成隔离凹槽97，然后沉积氧化硅，以在去除了第一单晶牺牲半导体层82和第一单晶牺牲半导体层14的区域形成层间隔离条14a，在隔离凹槽97内填充入第一绝缘物质92；如此，可以节省一步沉积工艺而同时形成层间隔离条14a和第一绝缘物质92。

步骤S435：在第一类型连接孔洞96内填充第一导电介质99，以形成与沟道半导体条12接触的沟道连接柱91。

结合图43a和图59所示，第一导电介质99填满整个第一类型连接孔洞96，并分别与相邻的两列半导体条状结构1b中的每一沟道半导体条12接触，从而形成沟道连接柱91，以通过沟道连接柱91将相邻两列半导体条状结构1b中的每一沟道半导体条12引出半导体基材的外表面。其中，第一导电介质99包括多晶硅和/或金属。

在具体实施方式中，每列半导体条状结构1b的至少一侧设置有对应的沟道连接柱91；沟道连接柱91分别沿高度方向Z延伸，且沟道连接柱91至少有部分与相邻的半导体条状结构1b中的每一沟道半导体条12接触，以使该列半导体条状结构1b中的每一沟道半导体条12均可以通过该沟道连接柱91引出至存储阵列1的表面；且使该沟道连接柱91与每一漏区半导体条11和每一源区半导体条13绝缘设置，以防止短路；相比于每列半导体条状结构1b中的每一沟道半导体条12分别通过一阱区连接线12a引出存储阵列1表面的方案，该方案只需要一个沟道连接柱91即可引出该列半导体条状结构1b中的所有沟道半导体条12，大大减少了沟道连接柱91在存储阵列1表面所占用的区域面积，降低了工艺难度及成本。

在另一实施方式中，参见图60至图61，图60为在半导体基材上开设第二类型连接孔洞98后的示意图；图61为图60所示产品的K方向的一剖视图。步骤S42形成的连接孔洞包括第二类型连接孔洞98。第二类型连接孔洞98沿高度方向Z和行方向X延伸至衬底81，且可以用于将多层存储子阵列层沿列方向Y分割成多个间隔设置的存储阵列1，并用于形成每一存储阵列1的沟道连接墙93，且每一第二类型连接孔洞98暴露出相邻的存储阵列2中的每一漏区半导体条11、沟道半导体条12和源区半导体条13的端部边缘位置。第二类型连接孔洞98用于形成沟道连接墙93，所述沟道连接墙93的制造方法与上述沟道连接柱91的制造方法类似，不同的是，第一类型连接孔洞96和第二类型连接孔洞98的位置不同，针对每一存储阵列1来说，沟道连接墙93和沟道连接柱93的数量也不同。

在该实施方式中，参见图62至图72，为步骤S43的一具体流程的结构示意图；步骤S43具体包括：

步骤S436：通过第二类型连接孔洞98去除第一单晶牺牲半导体层82和第二单晶牺牲半导体层14。

经步骤S436处理之后的产品可参见图62。

步骤S437：在移除第一单晶牺牲半导体层82和第二单晶牺牲半导体层14的区域填充第三绝缘物质。

经步骤S437处理之后的产品可参见图63。

步骤S438：去除第二类型连接孔洞98暴露出的相邻的两个存储阵列2中的每一漏区半导体条11和源区半导体条13的端部边缘位置的部分，以形成隔离凹槽97。

经步骤S438处理之后的产品可参见图64。

步骤S439：在隔离凹槽97中填充第一绝缘物质92，以覆盖露出的漏区半导体条11和源区半导体条13。

经步骤S439处理之后的产品可参见图65。之后，如图66所示，去除衬底81表面通过第二类型连接孔洞98露出的全部或部分第一绝缘物质92。

步骤S440：在第二类型连接孔洞98内填充第一导电介质99。

经步骤S440处理之后的产品可参见图67；其中，图67所对应的产品的俯视图如图68所示。

其中，上述步骤S436至步骤S440的具体实施方式与上述步骤S431至步骤S435的具体实施方式类似，具体可参见上文。

进一步地，参见图69和图70，图69为去除第二类型连接孔洞98内的部分第一导电介质99后的产品示意图；图70为图69所示产品的K方向的一剖视图；在步骤S440之后，还包括：

步骤S441：沿列方向Y去除第二类型连接孔洞98内的部分第一导电介质99，以在相邻的两个存储阵列1的每一存储阵列1上形成一沟道连接墙93。

其中，沟道连接墙93设置于每一存储阵列1的端部边缘位置处，并沿高度方向Z和行方向X延伸。

结合图71至图72，图71为在相邻两个存储阵列1之间的间隙填充第二绝缘物质95后的半导体基材的俯视图；图72为图70所示产品的K方向的一剖视图；在步骤S441之后，还包括：

步骤S442：至少在相邻两个存储阵列1之间的间隙填充第二绝缘物质95。

具体的，第二绝缘物质95沿高度方向Z延伸至衬底81表面，并沿行方向X延伸，以完全隔离相邻两个存储阵列1上的沟道连接墙93。进一步地，如图48所示，还可以在每一存储阵列1的其它外露表面填充第二绝缘物质95，以使第二绝缘物质95还包围存储阵列1的其它表面，且每一表面的第二绝缘物质95均沿高度方向Z和列方向Y或行方向X延伸。

当然，在又一实施方式中，参见图73，图73为在半导体基材上开设第一类型连接孔洞96和第二类型连接孔洞98的俯视图；连接孔洞包括第一类型连接孔洞96和第二类型连接孔洞98，在该实施方式中，步骤S431和步骤S436可以同时进行；步骤S432和步骤S437可以同时进行；步骤S433和步骤S438可以同时进行；步骤S434和步骤S439可以同时进行；步骤S435和步骤S440可以同时进行；其中，如图74所示，在填充第一类型连接孔洞96的同时，同步填充第二类型连接孔洞98，简化了工艺，降低了成本。其中，如图75所示，第一类型连接孔洞96内填充的第一导电介质99用于形成沟道连接柱91，第二类型连接孔洞98内填充的第一导电介质99用于形成沟道连接墙93。可以理解，由于每一存储阵列1对应的第一类型连接孔洞96与相邻的第二类型连接孔洞98连通，因此，在第一类型连接孔洞96形成的沟道连接柱91分别与在第二类型连接孔洞98内形成的沟道连接墙93接触，以通过该沟道连接墙93统一通过多个沟道连接柱91向每一沟道半导体条12施加阱区电压。

本申请上述将一个半导体基材通过第二类型连接孔洞98分割呈多个存储阵列1，并在每一存储阵列1上形成多个沟道连接柱91和/或沟道连接墙93，相比于整个半导体基材共用一个存储阵列1对应的多个沟道连接柱91和/或沟道连接墙93的方案；可以减少寄生电容，使得操作速度更快。

具体的，第一导电介质包括多晶硅和/或金属。在一些实施方式中，第一导电介质包括多晶硅；在该具体实施过程中，结合图45；在形成沟道连接柱91和/或沟道连接墙93之后，该方法进一步还包括：

步骤S443：在沟道连接柱91和/或沟道连接墙93背离衬底81的一侧表面设置第二导电介质，以形成连接层94。

具体的，可采用沉积的方式形成连接层94。第二导电介质的导电性能优于第一导电介质99的导电性能。上述采用导电性能较优的连接层94，由于连接层94的阻抗更小，在进行信号传输时，更节省时间，使得存储器件的响应速度较快。第二导电介质可以包括含有金属的硅化物。

具体的，步骤S443可以在形成沟道连接柱91和/或者沟道连接墙93之后的任一阶段执行，本申请对此并不加以限制。

本实施例提供的存储器件的制备方法，通过提供半导体基材；使半导体基材包括衬底81和设置于衬底81上且沿高度方向Z依次层叠的多个存储子阵列层1a，每个存储子阵列层1a包括沿高度方向Z层叠的漏区半导体层、沟道半导体层和源区半导体层；每个存储子阵列层1a中的漏区半导体层、沟道半导体层和源区半导体层分别包括沿行方向X分布的多条漏区半导体条11、沟道半导体条12和源区半导体条13，每条漏区半导体条11、沟道半导体条12和源区半导体条13分别沿列方向Y延伸；多层存储子阵列层1a中的一列漏区半导体条11、沟道半导体条12和源区半导体条13定义为一列半导体条状结构1b；相比于二维存储器件，该存储器件的存储密度较高。然后在半导体基材上开设连接孔洞；之后，通过连接孔洞形成沟道连接结构；使沟道连接结构沿高度方向Z延伸，且沟道连接结构至少有部分与相邻的半导体条状结构1b中的每一沟道半导体条12接触，以使该列半导体条状结构1b中的每一沟道半导体条12均可以通过该沟道连接结构引出至存储阵列1的表面；且使该沟道连接结构与每一漏区半导体条11和每一源区半导体条13非接触，以防止短路；相比于每列半导体条状结构1b中的每一沟道半导体条12分别通过一阱区连接线12a引出存储阵列1表面的方案，该方案只需要沟道连接结构即可引出该列半导体条状结构1b中的所有沟道半导体条12，大大减少了沟道连接结构在存储阵列1表面所占用的区域面积，降低了工艺难度及成本。

以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims

1.一种存储器件，其特征在于，包括：

衬底；

至少一存储阵列，设置于所述衬底上，且每一所述存储阵列包括沿高度方向依次层叠的多个存储子阵列层，每个所述存储子阵列层包括沿所述高度方向层叠的漏区半导体层、沟道半导体层和源区半导体层；每个所述存储子阵列层中的所述漏区半导体层、沟道半导体层和源区半导体层分别包括沿行方向分布的多条漏区半导体条、沟道半导体条和源区半导体条，每条所述漏区半导体条、沟道半导体条和源区半导体条分别沿列方向延伸；多层所述存储子阵列层中的一列所述漏区半导体条、沟道半导体条和源区半导体条定义为一列半导体条状结构；

其中，每一所述存储阵列还包括沟道连接结构；所述沟道连接结构沿所述高度方向延伸，且所述沟道连接结构与每列所述半导体条状结构中的每个所述沟道半导体条接触，与每个所述漏区半导体条和每个所述源区半导体条绝缘设置。

2.根据权利要求1所述的存储器件，其特征在于，

所述沟道连接结构包括多个沟道连接柱；其中，每列所述半导体条状结构的至少一侧设置有对应的所述沟道连接柱；所述沟道连接柱分别沿所述高度方向延伸，且所述沟道连接柱至少有部分与相邻的所述半导体条状结构中的每一所述沟道半导体条接触，与每一所述漏区半导体条和每一所述源区半导体条绝缘设置；和/或

3.根据权利要求2所述的存储器件，其特征在于，

每列所述半导体条状结构的两侧分别设置有对应的所述沟道连接柱，且相邻两列所述半导体条状结构共享同一所述沟道连接柱。

4.根据权利要求2所述的存储器件，其特征在于，

每一所述沟道连接柱分别与所述沟道连接墙连接，以通过所述沟道连接墙将所述多个沟道连接柱连接在一起。

5.根据权利要求2所述的存储器件，其特征在于，

沿所述列方向，所述半导体条状结构的端部两侧分别设置对应的所述沟道连接柱，且所述沟道连接柱沿所述列方向延伸至所述半导体条状结构的端部边缘位置处；所述沟道连接墙设置在所述半导体条状结构的端部边缘位置处，并沿所述高度方向和所述行方向延伸，且与多个所述沟道连接柱接触，从而将所述多个沟道连接柱连接在一起。

6.根据权利要求4所述的存储器件，其特征在于，

所述沟道连接柱与所述沟道连接墙一体成型。

7.根据权利要求2所述的存储器件，其特征在于，

奇数列所述半导体条状结构的同一侧分别设置有对应的所述沟道连接柱；或者

8.根据权利要求1所述的存储器件，其特征在于，所述沟道连接结构的材质包括多晶硅；

每一所述存储阵列还包括：

9.根据权利要求8所述的存储器件，其特征在于，

所述连接层的材质包括金属硅化物。

10.根据权利要求1所述的存储器件，其特征在于，

每列所述半导体条状结构中的每一所述漏区半导体条和所述源区半导体条与相邻的所述沟道连接结构间隔设置；且所述漏区半导体条和所述源区半导体条与相邻的所述沟道连接结构之间填充有第一绝缘物质，通过该第一绝缘物质实现绝缘。

11.根据权利要求1所述的存储器件，其特征在于，

所述存储阵列的数量为多个；每个所述存储阵列中的所述沟道连接结构位于所述存储阵列的端部边缘位置处，且相邻两个所述存储阵列之间填充有第二绝缘物质，以隔离相邻两个所述存储阵列中的沟道连接结构。

12.一种存储器件的制备方法，其特征在于，包括：

提供一半导体基材；所述半导体基材包括衬底和设置于所述衬底上且沿高度方向依次层叠的多个存储子阵列层，每个所述存储子阵列层包括沿所述高度方向层叠的漏区半导体层、沟道半导体层和源区半导体层；每个所述存储子阵列层中的所述漏区半导体层、沟道半导体层和源区半导体层分别包括沿行方向分布的多条漏区半导体条、沟道半导体条和源区半导体条；每条所述漏区半导体条、沟道半导体条和源区半导体条分别沿列方向延伸；多层所述存储子阵列层中的一列所述漏区半导体条、沟道半导体条和源区半导体条定义为一列半导体条状结构；

在所述半导体基材上开设连接孔洞；

通过所述连接孔洞形成沟道连接结构；所述沟道连接结构沿所述高度方向延伸，且所述沟道连接结构与每列所述半导体条状结构中的每个所述沟道半导体条接触，与每个所述漏区半导体条和每个所述源区半导体条绝缘设置。

13.根据权利要求12所述的存储器件的制备方法，其特征在于，

所述连接孔洞包括多个第一类型连接孔洞，所述第一类型连接孔洞沿所述高度方向延伸至所述衬底，且每一所述第一类型连接孔洞暴露出相邻的所述半导体条状结构中的每一所述漏区半导体条、沟道半导体条和源区半导体条的部分，用于形成多个沟道连接柱；其中，每列所述半导体条状结构的至少一侧设置有对应的所述沟道连接柱；所述沟道连接柱分别沿所述高度方向延伸，且所述沟道连接柱至少有部分与相邻的所述半导体条状结构中的每一所述沟道半导体条接触，与每一所述漏区半导体条和每一所述源区半导体条非接触；和/或；

14.根据权利要求13所述的存储器件的制备方法，其特征在于，

所述通过所述连接孔洞形成沟道连接结构的步骤，包括：

15.根据权利要求14所述的存储器件的制备方法，其特征在于，所述在所述第二类型连接孔洞内填充所述第一导电介质的步骤之后，还包括：

16.根据权利要求15所述的存储器件的制备方法，其特征在于，

沿所述列方向去除所述第二类型连接孔洞内的部分所述第一导电介质的步骤之后，还包括：

至少在相邻两个存储阵列之间的间隙填充第二绝缘物质。

17.根据权利要求14-16任一项所述的存储器件的制备方法，其特征在于，所述第一导电介质包括多晶硅；

18.根据权利要求13所述的存储器件的制备方法，其特征在于，所述多个第一类型连接孔洞和所述第二类型连接孔洞同步形成，并填充第一导电材料以同时形成所述沟道连接柱和所述沟道连接墙。