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TWI762865B - 半導體記憶裝置 - Google Patents

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TWI762865B
TWI762865B TW109103620A TW109103620A TWI762865B TW I762865 B TWI762865 B TW I762865B TW 109103620 A TW109103620 A TW 109103620A TW 109103620 A TW109103620 A TW 109103620A TW I762865 B TWI762865 B TW I762865B
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wiring
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semiconductor memory
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韓業飛
諸岡哲
大谷紀雄
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日商鎧俠股份有限公司
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Abstract

實施形態是提供一種可謀求電性特性的提升之半導體記憶裝置。 實施形態的半導體記憶裝置是持有：第1配線、第2配線、第1通道部、第2通道部、第1電荷蓄積部、第2電荷蓄積部、第1絕緣部、第2絕緣部及第3絕緣部。前述第1絕緣部是包含被設在前述第1電荷蓄積部的至少一部分與前述第2電荷蓄積部的至少一部分之間的部分，延伸於第1方向。前述第2絕緣部是被設在前述第1絕緣部與前述第1配線之間，在前述第1方向與前述第1電荷蓄積部相鄰的位置延伸於前述第1方向。前述第3絕緣部是被設在前述第2配線與前述第1絕緣部之間，在前述第1方向與前述第2電荷蓄積部相鄰的位置延伸於前述第1方向。

Description

半導體記憶裝置
本發明的實施形態是有關半導體記憶裝置。 [關聯申請案] 本申請案是享有以日本專利申請案2019-151439號(申請日：2019年8月21日)作為基礎申請案的優先權。本申請案是藉由參照此基礎申請案而包含基礎申請案的全部的內容。
具有交替層疊絕緣膜與字元線的層疊體及貫通此層疊體的半導體支柱之半導體記憶裝置被提案。
可是，半導體記憶裝置是期待電性特性的進一步的提升。
本發明所欲解決的課題是在於提供一種可謀求電性特性的提升之半導體記憶裝置。
實施形態的半導體記憶裝置是持有：第1配線、第2配線、第1通道部、第2通道部、第1電荷蓄積部、第2電荷蓄積部、第1絕緣部、第2絕緣部及第3絕緣部。前述第1配線是延伸於第1方向。前述第2配線是在和前述第1方向交叉的第2方向與前述第1配線相鄰，延伸於前述第1方向。前述第1通道部是被設在前述第1配線與前述第2配線之間，延伸於與前述第1方向及前述第2方向交叉的第3方向。前述第2通道部是被設在前述第1配線與前述第2配線之間，在前述第2方向與前述第1通道部相鄰，延伸於前述第3方向。前述第1電荷蓄積部是被設在前述第1配線與前述第1通道部之間。前述第2電荷蓄積部是被設在前述第2配線與前述第2通道部之間。前述第1絕緣部是包含被設在前述第1電荷蓄積部的至少一部分與前述第2電荷蓄積部的至少一部分之間的部分，延伸於前述第1方向。前述第2絕緣部是被設在前述第1絕緣部與前述第1配線之間，在前述第1方向與前述第1電荷蓄積部相鄰的位置延伸於前述第1方向。前述第3絕緣部是被設在前述第2配線與前述第1絕緣部之間，在前述第1方向與前述第2電荷蓄積部相鄰的位置延伸於前述第1方向。
以下，參照圖面來說明實施形態的半導體記憶裝置。在以下的說明中，對於具有相同或類似機能的構成附上相同的符號。而且，該等構成的重複的說明是有省略的情況。在本說明書所謂「連接」是不被限定於物理性連接的情況，亦包含電性連接的情況。在本說明書所謂「相鄰」是不被限定於彼此鄰接的情況，亦包含在成為對象的2個的要素之間存在別的要素的情況。在本說明書所謂「XX被設在YY上」是不被限定於XX接觸於YY的情況，亦包含在XX與YY之間存在別的構件的情況。在本說明書所謂「環狀」是不被限定於圓環狀，亦包含矩形狀的環狀。在本說明書所謂「圓弧狀」是宏觀地看時廣義類似於圓弧的形狀，亦可在途中或端部含有曲率不同的部分或延伸成直線狀的部分。在本說明書所謂「平行」及「正交」是亦分別包含「大致平行」及「大致正交」的情況。
並且先定義有關+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向。+X方向、-X方向、+Y方向、及-Y方向是沿著後述的矽基板10的表面的方向。+X方向是後述的位元線BL所延伸的方向。-X方向是與+X方向相反方向。不區別+X方向與-X方向時，簡稱為「X方向」。+Y方向及-Y方向是與X方向交叉(例如正交)的方向。+Y方向是後述的字元線WL所延伸的方向。-Y方向是與+Y方向相反方向。不區別+Y方向與-Y方向時，簡稱為「Y方向」。+Z方向及-Z方向是與X方向及Y方向交叉的(例如正交)的方向，矽基板10的厚度方向。+Z方向是從矽基板10朝向後述的層疊體30的方向。-Z方向是與+Z方向相反方向。不區別+Z方向與-Z方向時，簡稱「Z方向」。在本說明書中，有時將「+Z方向」稱為「上」，將「-Z方向」稱為「下」。但該等表現是基於說明方便起見者，不是規定重力方向者。+Y方向是「第1方向」的一例。+X方向是「第2方向」的一例。+Z方向是「第3方向」的一例。
(第1實施形態) ＜1.  半導體記憶裝置的全體構成＞ 首先，說明第1實施形態的半導體記憶裝置1的全體構成。半導體記憶裝置1是不揮發性的半導體記憶裝置，例如NAND型快閃記憶體。
圖1是表示半導體記憶裝置1的構成的立體圖。半導體記憶裝置1是例如包含矽基板10、下部構造體20、層疊體30、複數的支柱(柱狀體)60、絕緣分斷部70(參照圖2)、上部構造體80、及複數的觸點(contact)90。另外，在圖1中，將支柱60模式性地顯示成四角柱狀。
矽基板10是成為半導體記憶裝置1的基礎之基板。矽基板10的至少一部分是被形成沿著X方向及Y方向的板狀。矽基板10是例如藉由含矽(Si)的半導體材料所形成。矽基板10是「基板」的一例。
下部構造體20是被設在矽基板10上。下部構造體20是例如包含：下絕緣膜21、複數的源極線SL及上絕緣膜23。下絕緣膜21是被設在矽基板10上。複數的源極線SL是被設在下絕緣膜21上。複數的源極線SL是在X方向 彼此相鄰，且分別延伸於Y方向。源極線SL是例如包含：被設在下絕緣膜21上的導電層22a、被設在導電層22a上的配線層22b、及被設在配線層22b上的導電層22c。上絕緣膜23是被設在複數的源極線SL的上方。在源極線SL與上絕緣膜23之間、及在下絕緣膜21與上絕緣膜23之間是設有未圖示的絕緣構件。
層疊體30是被設在下部構造體20上。層疊體30是例如包含：複數的機能層31、及複數的絕緣膜(層間絕緣膜)32(參照圖3)。複數的機能層31與複數的絕緣膜32是在Z方向各1層交替地層疊。複數的機能層31是包含：複數的第1機能層31A、1個以上的第2機能層31B、及1個以上的第3機能層31C。
複數的第1機能層31A的各者是例如包含：複數的字元線WL、複數的浮動閘極電極FG、及複數的區塊絕緣膜41。複數的字元線WL是被設在支柱60的側方之配線。含在1個的第1機能層31A的複數的字元線WL是在X方向彼此相鄰，且分別延伸於Y方向。字元線WL是在將電子注入至後述的浮動閘極電極FG時，或從浮動閘極電極FG抽出被注入至浮動閘極電極FG的電子時等，藉由未圖示的驅動電路來施加電壓，將預定的電壓施加於被連接至該字元線WL的浮動閘極電極FG。
複數的浮動閘極電極FG的各者是被設在支柱60的側方的電極膜。浮動閘極電極FG是有蓄積電荷的能力的膜。浮動閘極電極FG是在藉由字元線WL來施加電壓時使電子的蓄積狀態變化。各浮動閘極電極FG是被設在該浮動閘極電極FG所對應的字元線WL與該浮動閘極電極FG所對應的支柱60之間。在本說明書所謂「對應」是意思例如藉由互相地組合而構成1個的記憶格的要素。
複數的區塊絕緣膜41的各者是被設在該區塊絕緣膜41所對應的字元線WL與該區塊絕緣膜41所對應的浮動閘極電極FG之間。另外，有關該等第1機能層31A的構成是詳細後述。
第2機能層31B是被設在複數的第1機能層31A的下方。第2機能層31B是例如包含：複數的源極側選擇閘極線SGS、複數的源極側選擇閘極電極FGS、及複數的區塊絕緣膜42。複數的源極側選擇閘極線SGS是在X方向彼此相鄰，且分別延伸於Y方向。複數的源極側選擇閘極電極FGS的各者是被設在該源極側選擇閘極電極FGS所對應的源極側選擇閘極線SGS與該源極側選擇閘極電極FGS所對應的支柱60之間。複數的區塊絕緣膜42的各者是被設在該區塊絕緣膜42所對應的源極側選擇閘極線SGS與該區塊絕緣膜42所對應的源極側選擇閘極電極FGS之間。源極側選擇閘極線SGS是在使支柱60與源極線SL之間導通時，藉由未圖示的驅動電路來施加電壓，將預定的電壓施加於被連接至該源極側選擇閘極線SGS的源極側選擇閘極電極FGS。
第3機能層31C是被設在複數的第1機能層31A的上方。第3機能層31C是例如包含：複數的汲極側選擇閘極線SGD、複數的汲極側選擇閘極電極FGD、及複數的區塊絕緣膜43。複數的汲極側選擇閘極線SGD是在X方向彼此相鄰，且分別延伸於Y方向。複數的汲極側選擇閘極電極FGD的各者是被設在該汲極側選擇閘極電極FGD所對應的字元線WL與該汲極側選擇閘極電極FGD所對應的支柱60之間。複數的區塊絕緣膜43的各者是被設在該區塊絕緣膜43所對應的汲極側選擇閘極線SGD與該區塊絕緣膜43所對應的汲極側選擇閘極電極FGD之間。汲極側選擇閘極線SGD是在使支柱60與源極線SL之間導通時，藉由未圖示的驅動電路來施加電壓，將預定的電壓施加於被連接至該汲極側選擇閘極線SGD的汲極側選擇閘極電極FGD。
複數的支柱60是被設在複數的源極線SL上，分別延伸於Z方向。複數的支柱60是在X方向及Y方向彼此分離而設。例如，複數的支柱60是由Z方向來看時，被配列成沿著X方向及Y方向的矩陣狀。各支柱60的下端是貫通下部構造體20的上絕緣膜23而連接至源極線SL。另外，有關支柱60的構成及絕緣分斷部70的構成是詳細後述。
上部構造體80是被設在層疊體30上。上部構造體80是例如包含：複數的位元線BL、源極側選擇閘極線SGS用的配線81(未圖示)、字元線WL用的配線82、汲極側選擇閘極線SGD用的配線83。
複數的觸點90是分別延伸於Z方向。複數的觸點90是例如包含：支柱60用的複數的觸點91、源極側選擇閘極線SGS用的複數的觸點92(未圖示)、字元線WL用的複數的觸點93、汲極側選擇閘極線SGD用的複數的觸點94。
觸點91是被設在支柱60上。複數的位元線BL是在Y方向彼此相鄰，分別延伸於X方向。被配列於X方向的複數的支柱60之中，將被設在最-X方向側的支柱60設為第1個時，第奇數個的支柱60是經由觸點91來連接至共通的位元線BL。第偶數個的支柱60是經由觸點91來連接至別的共通的位元線BL。亦即，被配列於X方向的複數的支柱60之中彼此相鄰的支柱60是未被連接至相同的位元線BL。
複數的觸點92(未圖示)是被設在源極側選擇閘極線SGS的+Y方向的端部上。配線81(未圖示)是被設在觸點92上，延伸於Y方向。配線81是經由觸點92來連接至源極側選擇閘極線SGS。
複數的觸點93是被設在字元線WL的Y方向的端部上。配線82是被設在觸點93上，延伸於Y方向。配線82是經由觸點93來連接至字元線WL。
複數的觸點94是被設在汲極側選擇閘極線SGD的+Y方向的端部上。配線83是被設在觸點94上，延伸於Y方向。配線83是經由觸點94來連接至汲極側選擇閘極線SGD。
＜2.  層疊體的構造＞ 其次，詳細說明有關層疊體30的構造。 圖2是沿著圖1中所示的層疊體30的F2-F2線的剖面圖。圖3是沿著圖2中所示的層疊體30的F3-F3線的剖面圖。圖4是沿著圖2中所示的層疊體30的F4-F4線的剖面圖。
層疊體30是在各支柱60的周圍具有可記憶資訊的記憶構造。被分別設於複數的支柱60的周圍的記憶構造是具有彼此相同的構造。因此，以下是著眼於2個的支柱60(第1支柱60A及第2支柱60B)，以該等支柱60的周圍的構造為中心說明。
＜2.1 字元線＞ 首先，說明有關字元線WL。如圖2所示般，複數的字元線WL是包含：對於各支柱60而言，位於-X方向側的第1字元線WLA、及位於+X方向側的第2字元線WLB。第1字元線WLA及第2字元線WLB是在X方向彼此相鄰，且分別延伸於Y方向。第1字元線WLA與第2字元線WLB是例如在Y方向彼此被拉出於相反方向，彼此獨立控制。第1字元線WLA是「第1配線」的一例。第2字元線WLB是「第2配線」的一例。
字元線WL是例如藉由鎢所形成。在字元線WL的表面是亦可設有抑制字元線WL的材料的擴散的位障金屬膜(未圖示)。位障金屬膜是例如藉由氮化鈦(TiN)所形成。
＜2.2 浮動閘極電極＞ 其次，說明有關浮動閘極電極FG。如圖2所示般，複數的浮動閘極電極FG是包含：對於各支柱60而言，位於-X方向側的第1浮動閘極電極FGA、及位於+X方向側的第2浮動閘極電極FGB。第1浮動閘極電極FGA是被設在第1字元線WLA與支柱60之間(進一步而言，第1字元線WLA與支柱60的後述的第1通道部61A之間)。另一方面，第2浮動閘極電極FGB是被設在第2字元線WLB與支柱60之間(進一步而言，第2字元線WLB與支柱60的後述的第2通道部61B之間)。第1浮動閘極電極FGA是「第1電荷蓄積部」的一例。第2浮動閘極電極FGB是「第2電荷蓄積部」的一例。
浮動閘極電極FG是例如藉由多晶矽所形成。第1浮動閘極電極FGA是在藉由第1字元線WLA來施加電壓時使電子的蓄積狀態變化。第2浮動閘極電極FGB是在藉由第2字元線WLB來施加電壓時使電子的蓄積狀態變化。
如圖2所示般，第1浮動閘極電極FGA是例如具有第1部分(第1曲部)51a及第2部分(第2曲部)51b。第1部分51a是在Y方向位於比第1浮動閘極電極FGA的中央部更靠+Y方向側(第1側)。第1部分51a是比後述的通道61的+Y方向側的端更突出至+Y方向側。另一方面，第2部分51b是在Y方向位於比第1浮動閘極電極FGA的中央部更靠-Y方向側(第2側)。第2部分51b是比通道61的-Y方向側的端更突出至-Y方向側。
在本實施形態中，第1浮動閘極電極FGA是被形成例如中心角約為180°的圓弧狀。在本實施形態中，第1部分51a是被形成隨著從Y方向的第1浮動閘極電極FGA的中央部前進至+Y方向而接近後述的第1絕緣部71的圓弧狀。第1部分51a是包含比通道61的-X方向側的端更位於+X方向側的部分。第1部分51a是具有在X方向與第1絕緣部71(後述的絕緣部71A)相鄰的第1端e1。所謂「與第1絕緣部相鄰」是意思在第1部分51a中最接近第1絕緣部71。此定義是有關第1浮動閘極電極FGA的第2部分51b及第2浮動閘極電極FGB也同樣。
另一方面，第2部分51b是被形成隨著從Y方向的第1浮動閘極電極FGA的中央部前進至-Y方向而接近第1絕緣部71的圓弧狀。第2部分51b是包含比通道61的-X方向側的端更位於+X方向側的部分。第2部分51b是具有在X方向與第1絕緣部71(後述的絕緣部71B)相鄰的第2端e2。另外，第1部分51a與第2部分51b是亦可彼此直接連接，亦可在第1部分51a與第2部分51b之間設有延伸於Y方向的直線部。
同樣，第2浮動閘極電極FGB是例如具有第1部分(第1曲部)52a及第2部分(第2曲部)52b。第1部分52a是在Y方向位於比第2浮動閘極電極FGB的中央部更靠+Y方向側(第1側)。第1部分52a是比通道61的+Y方向的端更突出至+Y方向側。另一方面，第2部分52b是在Y方向位於比第1浮動閘極電極FGA的中央部更靠-Y方向側(第2側)。第2部分52b是比通道61的-Y方向側的端更突出至-Y方向側。
在本實施形態中，第2浮動閘極電極FGB是被形成例如中心角約為180°的圓弧狀。在本實施形態中，第1部分52a是被形成隨著從Y方向的第2浮動閘極電極FGB的中央部前進至+Y方向而接近後述的第1絕緣部71的圓弧狀。第1部分52a是包含比通道61的+X方向側的端更位於-X方向側的部分。第1部分52a是具有在X方向與第1絕緣部71(後述的絕緣部71A)相鄰的第1端e3。
另一方面，第2部分52b是被形成隨著從Y方向的第2浮動閘極電極FGB的中央部前進至-Y方向而接近第1絕緣部71的圓弧狀。第2部分52b是包含比通道61的+X方向側的端更位於-X方向側的部分。第2部分52b是具有在X方向與第1絕緣部71(後述的絕緣部71B)相鄰的第2端e4e。另外，第1部分52a與第2部分52b是亦可彼此直接連接，亦可在第1部分52a與第2部分52b之間設有延伸於Y方向的直線部。
＜2.3 區塊絕緣膜＞ 其次，說明有關區塊絕緣膜41。如圖2所示般，複數的區塊絕緣膜41是包含：對於各支柱60而言，位於-X方向側的第1區塊絕緣膜41A、及位於+X方向側的第2區塊絕緣膜41B。第1區塊絕緣膜41A是被設在第1字元線WLA與第1浮動閘極電極FGA之間。第2區塊絕緣膜41B是被設在第2字元線WLB與第2浮動閘極電極FGB之間。在本實施形態中，第1區塊絕緣膜41A的一部分是在Y方向被設於第1浮動閘極電極FGA與後述的第2絕緣部72之間。第2區塊絕緣膜41B的一部分是在Y方向被設於第2浮動閘極電極FGB與後述的第3絕緣部73之間。
第1及第2區塊絕緣膜41A，41B的各者是例如藉由3個的絕緣膜45，46，47所形成。
絕緣膜45是3個的絕緣膜45，46，47之中，位於浮動閘極電極FG的最近。絕緣膜45是例如覆蓋浮動閘極電極FG的側面、上面及下面(參照圖3)。絕緣膜45是例如藉由矽氮化物(SiN)及鉿氧化物(HfO)等的High-k材料所形成。但，絕緣膜45是亦可藉由含釕(Ru)、鋁(Аl)、鈦(Ti)、鋯(Zr)或矽(Si)的材料所形成。絕緣膜45是「第1絕緣膜」的一例。
絕緣膜46是對於絕緣膜45而言被設在與浮動閘極電極FG相反側。絕緣膜46是例如使絕緣膜45介於之間，覆蓋浮動閘極電極FG的側面、上面及下面(參照圖3)。但，絕緣膜46是亦可取代上述構成，僅覆蓋浮動閘極電極FG的側面，且沿著絕緣膜(層間絕緣膜)32與字元線WL的境界而設。絕緣膜46是例如藉由矽氧化物所形成。絕緣膜46是「第1絕緣膜」的別的一例。
絕緣膜47是對於絕緣膜45，46而言被設在與浮動閘極電極FG相反側。絕緣膜47是例如沿著絕緣膜(層間絕緣膜)32與字元線WL的境界而設，使絕緣膜45，46介於之間，覆蓋浮動閘極電極FG的側面(參照圖3)。但，絕緣膜47是亦可取代上述構成，與絕緣膜45，46同樣，覆蓋浮動閘極電極FG的側面、上面及下面。絕緣膜47是只要以介電常數高的材料所形成即可，例如藉由含鋁(Аl)、鉿(Hf)、鋯(Zr)的氧化膜的High-k膜所形成。另外，絕緣膜47是亦可藉由矽氮化物所形成。
＜2.4 支柱＞ 其次，說明有關支柱60。如圖2所示般，支柱60是被設在第1字元線WLA與第2字元線WLB之間。支柱60是例如包含通道61、核心絕緣部62及隧道絕緣膜63。
通道61是以連續於支柱60的Z方向的全長(全高)之方式延伸於Z方向。通道61的下端是貫通下部構造體20的上絕緣膜23，被連接至源極線SL。另一方面，通道61的上端是經由觸點91來連接至位元線BL。通道61是以非晶形矽(а-Si)之類的半導體材料所形成。但，通道61是亦可例如以在一部分摻雜雜質的多晶矽所形成。含在通道61的雜質是例如由碳、磷、硼、鍺所成的群來選擇的任一個。通道61是例如在將電子注入至浮動閘極電極FG時或從浮動閘極電極FG抽出被注入至浮動閘極電極FG的電子時等，電流流動於源極線SL與位元線BL之間。
在本實施形態中，通道61是在第1字元線WLA與第2字元線WLB之間，被形成環狀(例如在X方向具有長度的長孔的圓環狀)。通道61是包含：在支柱60中位於-X方向側的第1通道部61A、及在支柱60中位於+X方向側的第2通道部61B。第1及第2通道部61A，61B是在X方向彼此相鄰，且分別延伸於Z方向。
核心絕緣部62是在X方向及Y方向被設在比通道61更靠支柱60的中心側。例如，核心絕緣部62是被設在通道61的內周面上。核心絕緣部62是以連續於支柱60的Z方向的全長(全高)之方式延伸於Z方向。核心絕緣部62是例如以氧化矽(SiO)所形成。
隧道絕緣膜63是至少沿著通道61的-X方向的側面及+X方向的側面而設。隧道絕緣膜63是包含：在支柱60中位於-X方向側的第1隧道絕緣膜63A、及在支柱60中位於+X方向側的第2隧道絕緣膜63B。第1隧道絕緣膜63A是被設在第1浮動閘極電極FGA與第1通道部61A之間。第1隧道絕緣膜63A是「第2絕緣膜」的一例。第2隧道絕緣膜63B是被設在第2浮動閘極電極FGB與第2通道部61B之間。
在本實施形態中，隧道絕緣膜63是被形成包圍通道61的-X方向的側面、+X方向的側面、-Y方向的側面、及+Y方向的側面之環狀(例如在X方向具有長度的長孔的圓環狀)。隧道絕緣膜63是例如以連續於支柱60的Z方向的全長(全高)之方式延伸於Z方向。
如圖2所示般，依據以上說明的構成，藉由對應於第1支柱60A的第1及第2浮動閘極電極FGA，FGB、第1及第2區塊絕緣膜41A，41B、以及第1及第2隧道絕緣膜63A，63B，在第1支柱60A的周圍形成可保持電荷的第1單元構造體MCA。同樣，藉由對應於第2支柱60B的第1及第2浮動閘極電極FGA，FGB、第1及第2區塊絕緣膜41A，41B、以及第1及第2隧道絕緣膜63A，63B，在第2支柱60B的周圍形成可保持電荷的第2單元構造體MCB。第2單元構造體MCB是在-Y方向與第1單元構造體MCA相鄰。
就1個的觀點而言，對應於第2支柱60B的浮動閘極電極FGA，FGB是「第3電荷蓄積部」及「第4電荷蓄積部」的各一例。對應於第2支柱60B的區塊絕緣膜41A，41B是「第3區塊絕緣膜」及「第4區塊絕緣膜」的各一例。對應於第2支柱60B的隧道絕緣膜63A，63B是「第3隧道絕緣膜」及「第4隧道絕緣膜」的各一例。
＜2.5 絕緣分斷部＞ 其次，說明有關絕緣分斷部70。 如圖2所示般，絕緣分斷部70是被設在層疊體30，將第1字元線WLA與第2字元線WLB分斷。絕緣分斷部70是例如具有第1絕緣部71、第2絕緣部72及第3絕緣部73。
＜2.5.1 第1絕緣部＞ 首先，說明有關第1絕緣部71。如圖2所示般，第1絕緣部71是在Y方向被設於複數的支柱60之間，在複數的支柱60之間延伸於Y方向。第1絕緣部71是在X方向被設於第1字元線WLA與第2字元線WLB之間，將第1字元線WLA與第2字元線WLB分斷。又，第1絕緣部71是在X方向被設於第1浮動閘極電極FGA的一部分與第2浮動閘極電極FGB的一部分之間，將第1浮動閘極電極FGA與第2浮動閘極電極FGB分斷。
若詳述，則第1絕緣部71是例如具有：第1部分71a、第2部分71b、及第3部分71c。第1部分71a是在X方向，被設於第1單元構造體MCA的第1浮動閘極電極FGA的第2部分51b與第1單元構造體MCA的第2浮動閘極電極FGB的第2部分52b之間。第2部分71b是在X方向被設於第2單元構造體MCB的第1浮動閘極電極FGA的第1部分51a與第2單元構造體MCB的第2浮動閘極電極FGB的第1部分52a之間。第3部分71c是在第1部分71a與第2部分71b之間延伸於Y方向，連接第1部分71a與第2部分71b。第1絕緣部71是與支柱60一起作用，將第1浮動閘極電極FGA與第2浮動閘極電極FGB之間電性絕緣。第1絕緣部71是沿著Z方向來延伸於支柱60的Z方向的全長(全高)(參照圖4)。
如圖2所示般，在Y方向，支柱60與第1絕緣部71是被交替地設置。換言之，第1絕緣部71是在Y方向被分於支柱60的兩側而設。例如，第1絕緣部71是包含：絕緣部71A、絕緣部71B、及絕緣部71C。
絕緣部71A是被設在第1單元構造體MCA的第1浮動閘極電極FGA的一部分與第2浮動閘極電極FGB的一部分之間，延伸於Y方向。絕緣部71B是在Y方向，對於第1支柱60A而言位於與絕緣部71A相反側。絕緣部71B是被設在第1單元構造體MCA的第1浮動閘極電極FGA的別的一部分與第2浮動閘極電極FGB的別的一部分之間，延伸於Y方向。就1個的觀點而言，絕緣部71A是「第1絕緣部」的一例，絕緣部71B是「第4絕緣部」的一例。
又，絕緣部71B是被設在第2單元構造體MCB的第1浮動閘極電極FGA的一部分與第2浮動閘極電極FGB的一部分之間，延伸於Y方向。絕緣部71C是在Y方向，對於第2支柱60B而言位於與絕緣部71B相反側。絕緣部71C是被設在第2單元構造體MCB的第1浮動閘極電極FGA的別的一部分與第2浮動閘極電極FGB的別的一部分之間，延伸於Y方向。
藉此，第1絕緣部71是與支柱60一起作用，將第1字元線WLA與第2字元線WLB之間電性絕緣。在本實施形態中，第1絕緣部71是在第1單元構造體MCA的隧道絕緣膜63與第2單元構造體MCB的隧道絕緣膜63之間直線狀地延伸於Y方向，分別接觸於第1單元構造體MCA的隧道絕緣膜63及第2單元構造體MCB的隧道絕緣膜63。在本實施形態中，Y方向的第1絕緣部71的最短部分的長度L1是比X方向的第1絕緣部71的最小厚度T1更大。第1絕緣部71是例如藉由氧化矽(SiO2 )般的絕緣材料所形成。
＜2.5.2 第2絕緣部＞ 其次，說明有關第2絕緣部72。如圖2所示般，第2絕緣部72是對於第1絕緣部71而言被設在-X方向。第2絕緣部72是在X方向被設於第1字元線WLA與第1絕緣部71之間。
第2絕緣部72是在X方向與第1單元構造體MCA的第1通道部61A重疊的區域及在X方向與第2單元構造體MCB的第1通道部61A重疊的區域是不存在。第2絕緣部72是在Y方向分別被設於各第1浮動閘極電極FGA的兩側。換言之，第1單元構造體MCA及第2單元構造體MCB之類的單元構造體與第2絕緣部72是在Y方向被交替地設置。
如圖2所示般，第2絕緣部72是在Y方向被設於與第1浮動閘極電極FGA及第1區塊絕緣膜41A的絕緣膜45，46相鄰的位置，直線狀地延伸於Y方向。亦即，第2絕緣部72是與第1絕緣部71平行延伸。第2絕緣部72是在Y方向被設於第1單元構造體MCA的第1浮動閘極電極FGA與第2單元構造體MCB的第1浮動閘極電極FGA之間。若以別的觀點來看，則第2絕緣部72是在Y方向被設於第1單元構造體MCA的第1區塊絕緣膜41A與第2單元構造體MCB的第1區塊絕緣膜41A之間。第2絕緣部72是分別接觸於第1單元構造體MCA的第1區塊絕緣膜41A及第2單元構造體MCB的第1區塊絕緣膜41A。
Y方向的第2絕緣部72的最短部分的長度L2是比X方向的第2絕緣部72的最小厚度T2更大。就別的觀點而言，Y方向的第2絕緣部72的最長部分的長度是比X方向的第2絕緣部72的最大厚度更大。
在本實施形態中，X方向的第2絕緣部72的最小厚度T2(或最大厚度)是比X方向的第1通道部61A的最小厚度T61A更大。X方向的第2絕緣部72的最小厚度T2(或最大厚度)是比X方向的第1隧道絕緣膜63A的最小厚度T63A更大。X方向的第2絕緣部72的最小厚度T2(或最大厚度)是比含在第1區塊絕緣膜41A的絕緣膜65的X方向的最小厚度T65更大。X方向的第2絕緣部72的最小厚度T2(或最大厚度)是比含在第1區塊絕緣膜41A的絕緣膜66的X方向的最小厚度T66更大。在本實施形態中，X方向的第2絕緣部72的最小厚度2(或最大厚度)是比含在第1區塊絕緣膜41A的絕緣膜65與絕緣膜66的合計的X方向的最小厚度T65a更大。
如圖2所示般，第1浮動閘極電極FGA是具有：與第1通道部61A相鄰的內面(第1表面)S1、及位於與內面S1相反側的外面(第2表面)S2。畫出連結第1浮動閘極電極FGA的第1端e1與第2端e2的假想線ELA時，X方向的第2絕緣部72的最大厚度是比假想線ELA與第1浮動閘極電極FGA的外面S2之間的最大距離LS2A更小。
如圖4所示般，第2絕緣部72是在Z方向被設於複數的絕緣膜(層間絕緣膜)32之間。
＜2.5.3 第3絕緣部＞ 其次，說明有關第3絕緣部73。如圖2所示般，第3絕緣部73是對於第1絕緣部71而言被設在+X方向。第3絕緣部73是在X方向被設於第2字元線WLB與第1絕緣部71之間。
第3絕緣部73是在X方向與第1單元構造體MCA的第2通道部61B重疊的區域及在X方向與第2單元構造體MCB的第2通道部61B重疊的區域是不存在。第2絕緣部72是在Y方向分別被設於各第2浮動閘極電極FGB的兩側。換言之，亦即，第1單元構造體MCA及第2單元構造體MCB之類的單元構造體與第3絕緣部73是在Y方向被交替地設置。
如圖2所示般，第3絕緣部73是在Y方向被設於與第2浮動閘極電極FGB及第2區塊絕緣膜41B的絕緣膜45，46相鄰的位置，直線狀地延伸於Y方向。亦即，第3絕緣部73是與第1絕緣部71平行延伸。第3絕緣部73是在Y方向被設於第1單元構造體MCA的第2浮動閘極電極FGB與第2單元構造體MCB的第2浮動閘極電極FGB之間。若以別的觀點來看，則第2絕緣部72是在Y方向被設於第1單元構造體MCA的第2區塊絕緣膜41B與第2單元構造體MCB的第2區塊絕緣膜41B之間。第3絕緣部73是分別接觸於第1單元構造體MCA的第2區塊絕緣膜41B及第2單元構造體MCB的第2區塊絕緣膜41B。
Y方向的第3絕緣部73的最短部分的長度L3是比X方向的第3絕緣部73的最小厚度T3更大。就別的觀點而言，Y方向的第3絕緣部73的最長部分的長度是比X方向的第3絕緣部73的最大厚度更大。
在本實施形態中，X方向的第3絕緣部73的最小厚度T3(或最大厚度)是比X方向的第2通道部61B的最小厚度T61B更大。X方向的第3絕緣部73的最小厚度T3(或最大厚度)是比X方向的第2隧道絕緣膜63B的最小厚度T63B更大。X方向的第3絕緣部73的最小厚度T3(或最大厚度)是比含在第2區塊絕緣膜41B的絕緣膜65的X方向的最小厚度T65更大。X方向的第3絕緣部73的最小厚度T3(或最大厚度)是比含在第2區塊絕緣膜41B的絕緣膜66的X方向的最小厚度T66更大。在本實施形態中，X方向的第3絕緣部73的最小厚度T3(或最大厚度)是比含在第2區塊絕緣膜41B的絕緣膜65與絕緣膜66的合計的X方向的最小厚度T65a更大。
如圖2所示般，第2浮動閘極電極FGB是具有：與第2通道部61B相鄰的內面(第1表面)S1、及位於與內面S1相反側的外面(第2表面)S2。畫出連結第2浮動閘極電極FGB的第1端e3與第2端e4的假想線ELB時，X方向的第3絕緣部73的最大厚度是比假想線ELB與第2浮動閘極電極FGB的外面S2之間的最大距離LS2B更小。
如圖4所示般，第3絕緣部73是在Z方向被設於複數的絕緣膜(層間絕緣膜)32之間。
在本實施形態中，構成第2絕緣部72及第3絕緣部73的材料是與構成第1絕緣部71的材料相同。例如，第2絕緣部72及第3絕緣部73是藉由矽氧化物(SiO2 )之類的絕緣材料所形成。另外，構成第2絕緣部72及第3絕緣部73的材料是亦可與構成第1絕緣部71的材料不同。例如，第2絕緣部72及第3絕緣部73是亦可以矽氮化物(SiN)之類的絕緣材料所形成，亦可為充滿氣體(例如空氣)的空洞(所謂的空隙)等。第2絕緣部72及第3絕緣部73的材料是不被特別地限定，只要是比構成第1字元線WLA及第2字元線WLB的材料更低介電常數的材料即可。
＜2.5.4 尺寸關係＞ 如圖2所示般，畫出連結第1浮動閘極電極FGA的第1端e1與第2端e2的假想線ELA時，假想線ELA與第2浮動閘極電極FGB之間的最短距離Lmin1是比第1字元線WLA與第2字元線WLB之間的最短距離Lmin2更小。例如，在X方向彼此對向的第1浮動閘極電極FGA與第2浮動閘極電極FGB之間的X方向的最短距離Lmin1是比第1字元線WLA與第2字元線WLB之間的X方向的最短距離Lmin2更小。
＜3.  製造方法＞ 其次，說明有關半導體記憶裝置1的製造方法。另外，在以下說明的以外的工程是例如被記載於美國專利申請案公開第2016/0336336號說明書或日本特願2019-043121的說明書等。該等文獻是其全體會本案說明書中藉由參照而援用。
圖5A~圖5J是表示半導體記憶裝置1的製造工程的一部分的剖面圖。各圖的(a)部分是沿著各圖中的(b)部分的a-a線的剖面圖。各圖的(b)部分是沿著各圖中的(a)部分的b-b線的剖面圖。各圖的(c)部分是沿著各圖中的(a)部分的c-c線的剖面圖。
首先，如圖5A所示般，藉由複數的犧牲膜101及複數的絕緣膜(層間絕緣膜)32被層疊於Z方向，而形成中間層疊體30A。犧牲膜101是在後工程被置換成字元線WL之導電層的層。犧牲膜101是例如藉由氮化矽(SiN)所形成。絕緣膜32是例如藉由氧化矽(SiO)所形成。其次，在中間層疊體30A的上方設有未圖示的遮罩，例如藉由蝕刻來形成記憶格溝MT。記憶格溝MT是將複數的犧牲膜101及複數的絕緣膜32貫通於Z方向的凹陷，到達源極線SL。
其次，如圖5B所示般，經由記憶格溝MT來進行例如使用溶解矽氮化物(SiN)的藥液之熱磷酸(H3 PO4 )作為蝕刻劑的濕蝕刻。藉此，露出於記憶格溝MT的犧牲膜101的一部分會被除去，在記憶格溝MT的側面形成凹陷102。
其次，如圖5C所示般，在記憶格溝MT的內面及凹陷102的內面供給非晶形矽(а-Si)，形成根據非晶形矽的中間生成膜103。
其次，如圖5D所示般，經由記憶格溝MT來進行蝕刻，除去在記憶格溝MT中被設在凹陷102以外的中間生成膜103。藉此，形成中間生成膜103的殘留部103a殘留於凹陷102的內部的狀態。
其次，如圖5E所示般，在記憶格溝MT的內部供給矽氧化物(SiO2 )，形成中間絕緣層104。中間絕緣層104是藉由在後工程被分斷而成為第1絕緣部71的絕緣層。
其次，如圖5F所示般，在中間層疊體30A的上方設有對應於支柱60的未圖示的遮罩，例如藉由蝕刻來形成儲存通孔(memory hole)AH。儲存通孔AH是將複數的犧牲膜101、複數的絕緣膜32、中間生成膜103的殘留部103a及中間絕緣層104貫通於Z方向的孔，到達源極線SL。藉此，中間絕緣層104是在Y方向被分斷成複數個而成為複數的第1絕緣部71。
其次，如圖5G所示般，進行例如使用溶解非晶形矽(а-Si)的藥液作為蝕刻劑的濕蝕刻。藉此，露出於儲存通孔AH的中間生成膜103的殘留部103a的一部分會被除去。
其次，如圖5H所示般，進行氧化殘留於中間層疊體30A的非晶形矽(а-Si)之中間生成膜103的殘留部103a的處理。藉此，中間生成膜103的殘留部103a會變化成絕緣體之氧化矽(SiO2 )，成為第2及第3絕緣部72，73。
其次，如圖5H所示般，進行例如使用溶解氮化矽(SiN)的藥液作為蝕刻劑的濕蝕刻。藉此，露出於儲存通孔AH的複數的犧牲膜101的一部分會被除去。
其次，如圖5J所示般，在儲存通孔AH的內部形成有區塊絕緣膜41的絕緣膜65，66、浮動閘極電極FG、隧道絕緣膜63、通道61、及核心絕緣部62。藉此，形成單元構造體的大部分及支柱60。
其次，經由被設在中間層疊體30A的別的溝(未圖示)來進行濕蝕刻，除去複數的犧牲膜101。而且，對於藉由犧牲膜101被除去而形成的空間，依序形成區塊絕緣膜41的絕緣膜67、及字元線WL。然後，形成觸點91~94、及配線81~83等。藉此，完成半導體記憶裝置1。
＜4.  優點＞ 在此，作為比較例，針對不存在第2及第3絕緣部72，73的半導體記憶裝置進行思考。如此的半導體記憶裝置，亦即第1浮動閘極電極FGA與第2浮動閘極電極FGB會藉由第1絕緣部71來分斷的構成是有被施加於字元線WL的電壓繞進而對於在通道61中未被浮動閘極電極FGA，FGB覆蓋的部分影響，例如半導體記憶裝置1的讀出特性降低的情況。為了抑制如此的讀出特性的降低，而須擴大浮動閘極電極FG，導致半導體記憶裝置1的大型化。
於是，本實施形態是在第1字元線WLA與第1絕緣部71之間設置第2絕緣部72，在第2字元線WLB與第1絕緣部71之間設有第3絕緣部73。藉由如此的構成，可擴大在通道61中未被浮動閘極電極FGA，FGB覆蓋的部分與字元線WL之間的距離。因此，可抑制被施加於字元線WL的電壓影響通道61。藉此，可使半導體記憶裝置1的讀出特性提升。其結果，可謀求浮動閘極電極FG的小型化，亦可謀求半導體記憶裝置1的小型化。
在本實施形態中，第1浮動閘極電極FGA是具有：與第1通道部61A相鄰的內面S1、及位於與內面S1相反側的外面S2。X方向的第2絕緣部72的最大厚度是比連結第1浮動閘極電極FGA的第1端e1和第2端e2的假想線ELA與第1浮動閘極電極FGA的外面S2之間的最大距離更小。如此的構成，亦即第2絕緣部72的厚度不過度地厚的情況，在浮動閘極電極FG的Y方向的兩側也有字元線WL，容易從字元線WL對於浮動閘極電極FG施加電壓。藉此，可使半導體記憶裝置1的寫入特性提升。
(構成的變形例) 圖6是表示第1實施形態的變形例的半導體記憶裝置1的剖面圖。如圖6所示般，浮動閘極電極FG是不需要如第1實施形態般形成漂亮的圓弧狀。例如，亦可藉由蝕刻形成第2及第3絕緣部72，73的起源的中間生成膜103的處理(圖5H所示的處理)的內容，如圖6所示般，浮動閘極電極FG的+Y方向的端部及-Y方向的端部分別形成部分地突出的形狀。
(製造方法的變形例) 半導體記憶裝置1的製造方法是不被限定於上述的例子。例如，使用對於溶解第1絕緣部71的材料(例如SiO2 )的蝕刻劑具有耐性的材料作為第2及第3絕緣部72，73的材料時，如其次般。亦即，在上述的圖5C的工程中，藉由形成第2及第3絕緣部72，73的絕緣材料來形成中間生成膜103。此情況，中間生成膜103是不進行上述的圖5H的處理(使中間生成膜103氧化的處理)，成為第2及第3絕緣部72，73。
(第2實施形態) 其次，說明有關第2實施形態。第2實施形態是第2及第3絕緣部72，73的X方向的厚度比較厚的點，與第1實施形態不同。另外，在以下說明的以外的構成是與第1實施形態同樣。
圖7是表示第2實施形態的半導體記憶裝置1的剖面圖。在本實施形態中，X方向的第2絕緣部72的最小厚度T2(或最大厚度)是比Y方向的第2絕緣部72的最短部分的長度L2更大。第2絕緣部72是被形成隨著前進於-X方向，Y方向的長度變大的梯形狀。同樣，X方向的第3絕緣部73的最小厚度T3(或最大厚度)是比Y方向的第3絕緣部73的最短部分的長度L3更大。第3絕緣部73是被形成隨著前進於+X方向，Y方向的長度變大的梯形狀。
在本實施形態中，第2絕緣部72的一部分是在X方向，被設於第1字元線WLA與第1浮動閘極電極FGA之間。例如，第2絕緣部72的一部分是在X方向，被設於第1字元線WLA與第1浮動閘極電極FGA的第1部分(第1曲部)51a之間、及第1字元線WLA與第1浮動閘極電極FGA的第2部分(第2曲部)51b之間。
同樣，第3絕緣部73的一部分是在X方向，被設於第2字元線WLB與第2浮動閘極電極FGB之間。例如，第3絕緣部73的一部分是在X方向，被設於第2字元線WLB與第2浮動閘極電極FGB的第1部分(第1曲部)52a之間、及第2字元線WLB與第2浮動閘極電極FGB的第2部分(第2曲部)52b之間。
若根據如此的構成，則與第1實施形態作比較，可更抑制被施加於字元線WL的電壓影響通道61。藉此，有可使半導體記憶裝置1的電性特性更提升的情況。
(第3實施形態) 其次，說明有關第3實施形態。第3實施形態是第2及第3絕緣部72，73的X方向的厚度更厚的點，與第2實施形態不同。另外，在以下說明的以外的構成是與第2實施形態同樣。
圖8是表示第3實施形態的半導體記憶裝置1的剖面圖。在本實施形態中，X方向的第2絕緣部72的最大厚度是連結第1浮動閘極電極FGA的第1端e1和第2端e2的假想線ELA與第1浮動閘極電極FGA的外面S2之間的最大距離LS2A以上。同樣，X方向的第3絕緣部73的最大厚度是連結第2浮動閘極電極FGB的第1端e3和第2端e4的假想線ELB與第2浮動閘極電極FGB的外面S2之間的最大距離LS2B以上。
若根據如此的構成，則與第1實施形態作比較，可更抑制被施加於字元線WL的電壓影響通道61。藉此，有可使半導體記憶裝置1的電性特性更提升的情況。
(第4實施形態) 其次，說明有關第4實施形態。第4實施形態是通道61及隧道絕緣膜63會藉由第1絕緣部71來分斷的點，與第1實施形態不同。另外，在以下說明的以外的構成是與第1實施形態同樣。
圖9是表示第4實施形態的半導體記憶裝置1的剖面圖。在本實施形態中，第1絕緣部71是將複數的支柱60(例如第1支柱60A及第2支柱60B)貫通於Y方向。第1絕緣部71是在第1通道部61A與第2通道部61B之間延伸於Y方向。換言之，第1通道部61A與第2通道部61B是藉由第1絕緣部71來分斷於X方向，彼此電性絕緣。又，第1絕緣部71是在第1隧道絕緣膜63A與第2隧道絕緣膜63B之間延伸於Y方向。換言之，第1隧道絕緣膜63A與第2隧道絕緣膜63B是藉由第1絕緣部71來分斷於X方向。
藉由如此的構成，亦可與第1實施形態同樣地使半導體記憶裝置1的電性特性提升。
(第5實施形態) 其次，說明有關第5實施形態。第5實施形態是支柱60被形成矩形狀的環狀的點，與第1實施形態不同。另外，在以下說明的以外的構成是與第1實施形態同樣。
圖10是表示第5實施形態的半導體記憶裝置1的剖面圖。在本實施形態中，通道61及隧道絕緣膜63是分別被形成矩形狀的環狀。通道61及隧道絕緣膜63是在X方向，未從第1絕緣部71突出。在本實施形態中，第1浮動閘極電極FGA及第2浮動閘極電極FGB的各者是包含沿著第1絕緣部71及隧道絕緣膜63來直線狀地延伸於Y方向的部分。
藉由如此的構成，亦可與第1實施形態同樣地使半導體記憶裝置1的電性特性提升。
(第6實施形態) 其次，說明有關第6實施形態。第6實施形態是在第1單元構造體MCA與第2單元構造體MCB之間，第2絕緣部72被分斷的點，與第1實施形態不同。另外，在以下說明的以外的構成是與第1實施形態同樣。
圖11是表示第6實施形態的半導體記憶裝置1的剖面圖。在本實施形態中，第2絕緣部72是在Y方向，在第1單元構造體MCA與第2單元構造體MCB之間被分斷，被分成接觸於第1單元構造體MCA的第1部分72a、及接觸於第2單元構造體MCB的第2部分72b。在第1部分72a與第2部分72b之間是第1字元線WLA的一部分會進入。
同樣，第3絕緣部73是在Y方向，在第1單元構造體MCA與第2單元構造體MCB之間被分斷，被分成接觸於第1單元構造體MCA的第1部分73a、及接觸於第2單元構造體MCB的第2部分73b。在第1部分73a與第2部分73b之間是第2字元線WLB的一部分會進入。
根據如此的構成，也可藉由設置第2及第3絕緣部72，73來使半導體記憶裝置1的電性特性提升。
以上，說明有關幾個的實施形態及變形例，但實施形態是不被限定於上述例子。例如，上述的2個以上的實施形及變形例是亦可互相組合而實現。例如，在第4~第6實施形態中，第2及第3絕緣部72，73的厚度是亦可如第2或第3實施形態般厚。
若根據以上說明的至少一個的實施形態，則藉由持有第2絕緣部及第3絕緣部，可謀求半導體記憶裝置的電性特性的提升。
雖說明了本發明的幾個的實施形態，但該等的實施形態是作為例子提示者，不是意圖限定發明的範圍。該等的實施形態是可以其他的各種的形態實施，可在不脫離發明的主旨範圍進行各種的省略、置換、變更。該等實施形態或其變形是與含在本發明的範圍或主旨，且含在申請專利範圍記載的發明及其均等的範圍。
1:半導體記憶裝置 61:通道 61A:第1通道部 61B:第2通道部 71:第1絕緣部 72:第2絕緣部 73:第3絕緣部 WL:字元線 WLA:第1字元線(第1配線) WLB:第2字元線(第2配線) FG:浮動閘極電極 FGA:第1浮動閘極電極(第1電荷蓄積部) FGB:第2浮動閘極電極(第2電荷蓄積部)
[圖1]是表示第1實施形態的半導體記憶裝置的構成的立體圖。 [圖2]是沿著圖1中所示的層疊體的F2-F2線的剖面圖。 [圖3]是沿著圖2中所示的層疊體的F3-F3線的剖面圖。 [圖4]是沿著圖2中所示的層疊體的F4-F4線的剖面圖。 [圖5A]是表示第1實施形態的半導體記憶裝置的製造工程的一部分的剖面圖。 [圖5B]是表示第1實施形態的半導體記憶裝置的製造工程的一部分的剖面圖。 [圖5C]是表示第1實施形態的半導體記憶裝置的製造工程的一部分的剖面圖。 [圖5D]是表示第1實施形態的半導體記憶裝置的製造工程的一部分的剖面圖。 [圖5E]是表示第1實施形態的半導體記憶裝置的製造工程的一部分的剖面圖。 [圖5F]是表示第1實施形態的半導體記憶裝置的製造工程的一部分的剖面圖。 [圖5G]是表示第1實施形態的半導體記憶裝置的製造工程的一部分的剖面圖。 [圖5H]是表示第1實施形態的半導體記憶裝置的製造工程的一部分的剖面圖。 [圖5I]是表示第1實施形態的半導體記憶裝置的製造工程的一部分的剖面圖。 [圖5J]是表示第1實施形態的半導體記憶裝置的製造工程的一部分的剖面圖。 [圖6]是表示第1實施形態的變形例的半導體記憶裝置的剖面圖。 [圖7]是表示第2實施形態的半導體記憶裝置的剖面圖。 [圖8]是表示第3實施形態的半導體記憶裝置的剖面圖。 [圖9]是表示第4實施形態的半導體記憶裝置的剖面圖。 [圖10]是表示第5實施形態的半導體記憶裝置的剖面圖。 [圖11]是表示第6實施形態的半導體記憶裝置的剖面圖。
41:區塊絕緣膜
41A:第1區塊絕緣膜
41B:第2區塊絕緣膜
45,46,47:絕緣膜
51a,52a:第1部分(第1曲部)
51b,52b:第2部分(第2曲部)
60:支柱
60A:第1支柱
60B:第2支柱
61:通道
61A:第1通道部
61B:第2通道部
62:核心絕緣部
63:隧道絕緣膜
63A:第1隧道絕緣膜
63B:第2隧道絕緣膜
70:絕緣分斷部
71:第1絕緣部
71a:第1部分
71b:第2部分
71c:第3部分
71A,71B,71C:絕緣部
72:第2絕緣部
73:第3絕緣部
e1,e3:第1端
e2,e4:第2端
ELA,ELB:假想線
F3,F4:線
FG:浮動閘極電極
FGA:第1浮動閘極電極(第1電荷蓄積部)
FGB:第2浮動閘極電極(第2電荷蓄積部)
L1,L2,L3:長度
Lmin1,Lmin2:最短距離
LS2A,LS2B:最大距離
MCA:第1單元構造體
MCB:第2單元構造體
S1:內面(第1表面)
S2:外面(第2表面)
T1,T2,T3:最小厚度
T61A,T61B,T63A,T63B,T65,T65a,T66:最小厚度
WL:字元線
WLA:第1字元線(第1配線)
WLB:第2字元線(第2配線)

Claims (18)

  1. 一種半導體記憶裝置，其特徵係具備： 第1配線，其係延伸於第1方向； 第2配線，其係在和前述第1方向交叉的第2方向與前述第1配線相鄰，延伸於前述第1方向； 第1通道部，其係被設在前述第1配線與前述第2配線之間，延伸於與前述第1方向及前述第2方向交叉的第3方向； 第2通道部，其係被設在前述第1配線與前述第2配線之間，在前述第2方向與前述第1通道部相鄰，延伸於前述第3方向； 第1電荷蓄積部，其係被設在前述第1配線與前述第1通道部之間； 第2電荷蓄積部，其係被設在前述第2配線與前述第2通道部之間； 第1絕緣部，其係包含被設在前述第1電荷蓄積部的至少一部分與前述第2電荷蓄積部的至少一部分之間的部分，延伸於前述第1方向； 第2絕緣部，其係被設在前述第1配線與前述第1絕緣部之間，在前述第1方向與前述第1電荷蓄積部相鄰的位置延伸於前述第1方向；及 第3絕緣部，其係被設在前述第2配線與前述第1絕緣部之間，在前述第1方向與前述第2電荷蓄積部相鄰的位置延伸於前述第1方向。
  2. 如請求項1之半導體記憶裝置，其中，更具備第4絕緣部，其係在前述第1方向對於前述第1通道部而言位於與前述第1絕緣部相反側，包含被設在前述第1電荷蓄積部的別的一部分與前述第2電荷蓄積部的別的一部分之間的部分，延伸於前述第1方向， 前述第1電荷蓄積部，係具有：在前述第1方向，對於前述第1電荷蓄積部的中央部而言位於第1側的第1部分、及對於前述第1電荷蓄積部的中央部而言位於與前述第1側相反的第2側的第2部分， 前述第1部分，係具有在前述第2方向與前述第1絕緣部相鄰的第1端， 前述第2部分，係具有在前述第2方向與前述第4絕緣部相鄰的第2端， 連結前述第1端和前述第2端的假想線與前述第2電荷蓄積部之間的最短距離，係比前述第1配線與前述第2配線之間的最短距離更小。
  3. 如請求項1之半導體記憶裝置，其中，前述第1電荷蓄積部，係具有：在前述第1方向，對於前述第1電荷蓄積部的中央部而言位於第1側的第1部分、及對於前述第1電荷蓄積部的中央部而言位於與前述第1側相反的第2側的第2部分， 前述第1部分，係具有在前述第2方向與前述第1絕緣部相鄰的第1端， 前述第2部分，係具有在前述第2方向與前述第1絕緣部相鄰的第2端， 連結前述第1端和前述第2端的假想線與前述第2電荷蓄積部之間的最短距離，係比前述第1配線與前述第2配線之間的最短距離更小。
  4. 如請求項1之半導體記憶裝置，其中，前述第2絕緣部及前述第3絕緣部的各者，係直線狀地延伸於前述第1方向。
  5. 如請求項1之半導體記憶裝置，其中，前述第2方向，係與前述第1方向正交的方向， 前述第2絕緣部，係不存在於前述第2方向與前述第1通道部重疊的區域，在前述第1方向分別被設於前述第1電荷蓄積部的兩側。
  6. 如請求項1之半導體記憶裝置，其中，含在前述第2絕緣部的材料，係與含在前述第1絕緣部的材料不同。
  7. 如請求項1之半導體記憶裝置，其中，含在前述第2絕緣部的材料，係與含在前述第1絕緣部的材料相同。
  8. 如請求項1之半導體記憶裝置，其中，具備被設在前述第1配線與前述第1電荷蓄積部之間的第1絕緣膜， 前述第2方向的前述第2絕緣部的最小厚度，係比前述第2方向的前述第1絕緣膜的最小厚度更大。
  9. 如請求項1之半導體記憶裝置，其中，前述第2方向的前述第2絕緣部的最小厚度，係比前述第2方向的前述第1通道部的最小厚度更大。
  10. 如請求項1之半導體記憶裝置，其中，具備被設在前述第1通道部與前述第1電荷蓄積部之間的第2絕緣膜， 前述第2方向的前述第2絕緣部的最小厚度，係比前述第2方向的前述第2絕緣膜的最小厚度更大。
  11. 如請求項1之半導體記憶裝置，其中，前述第1電荷蓄積部，係具有：與前述第1通道部相鄰的第1表面、及位於與前述第1表面相反側的第2表面， 前述第2方向的前述第2絕緣部的最大厚度，係比前述假想線與前述第2表面之間的最大距離更小。
  12. 如請求項1之半導體記憶裝置，其中，前述第1電荷蓄積部，係具有：與前述第1通道部相鄰的第1表面、及位於與前述第1表面相反側的第2表面， 前述第2方向的前述第2絕緣部的最大厚度為前述假想線與前述第2表面之間的最大距離以上。
  13. 如請求項1之半導體記憶裝置，其中，前述第1電荷蓄積部，係包含：被形成隨著從前述第1方向的前述第1電荷蓄積部的中央部前進至前述第1方向而接近前述第1絕緣部的圓弧狀之曲部。
  14. 如請求項13之半導體記憶裝置，其中，前述第2絕緣部的一部分，係位於前述第1配線與前述曲部之間。
  15. 如請求項1之半導體記憶裝置，其中，具備被設在前述第1配線與前述第2配線之間的環狀的通道， 前述第1通道部及前述第2通道部為前述環狀的通道的一部分。
  16. 一種半導體記憶裝置，其特徵係具備： 第1配線，其係延伸於第1方向； 第2配線，其係在和前述第1方向正交的第2方向與前述第1配線相鄰，延伸於前述第1方向； 第1通道部，其係被設在前述第1配線與前述第2配線之間，延伸於與前述第1方向及前述第2方向交叉的第3方向； 第2通道部，其係被設在前述第1配線與前述第2配線之間，在前述第2方向與前述第1通道部相鄰，延伸於前述第3方向； 第1電荷蓄積部，其係被設在前述第1配線與前述第1通道部之間； 第2電荷蓄積部，其係被設在前述第2配線與前述第2通道部之間； 第1絕緣部，其係包含被設在前述第1電荷蓄積部的至少一部分與前述第2電荷蓄積部的至少一部分之間的部分，延伸於前述第1方向， 第2絕緣部，其係偏離在前述第2方向與前述第1通道部重疊的區域，被設在前述第1配線與前述第1絕緣部之間，延伸於前述第1方向；及 第3絕緣部，其係偏離在前述第2方向與前述第2通道部重疊的區域，被設在前述第2配線與前述第1絕緣部之間，延伸於前述第1方向。
  17. 如請求項16之半導體記憶裝置，其中，前述第2絕緣部及前述第3絕緣部的各者，係直線狀地延伸於前述第1方向。
  18. 如請求項16之半導體記憶裝置，其中，前述第2方向的前述第2絕緣部的最小厚度，係比前述第2方向的前述第1通道部的最小厚度更大。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102600342B1 (ko) * 2020-09-11 2023-11-09 세메스 주식회사 반도체 장치의 제조 방법 및 플라즈마를 이용한 기판 처리 장치
JP2023001592A (ja) * 2021-06-21 2023-01-06 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US20230077489A1 (en) * 2021-09-16 2023-03-16 Macronix International Co., Ltd. 3d and flash memory device and method of fabricating the same
JP2023092644A (ja) 2021-12-22 2023-07-04 キオクシア株式会社 半導体装置
JP2023124970A (ja) * 2022-02-28 2023-09-07 キオクシア株式会社 半導体装置
JP2023137496A (ja) 2022-03-18 2023-09-29 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8427192B2 (en) * 2010-07-23 2013-04-23 II David M. Barbour System, apparatuses, methods, and computer program products for electric motor testing and analysis
US9029934B2 (en) * 2009-01-22 2015-05-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including floating gate electrodes formed between control gate electrodes and vertically formed along a semiconductor pillar
US9117700B2 (en) * 2011-10-26 2015-08-25 SK Hynix Inc. 3-D nonvolatile memory devices and methods of manufacturing the same
TWI584411B (zh) * 2015-09-15 2017-05-21 旺宏電子股份有限公司 改進三維反或閘快閃記憶體之閘極電容的結構與操作方法
TWI592716B (zh) * 2014-07-11 2017-07-21 英特爾公司 用於三維電路裝置之供導電通道用的氧化鋁著陸層
TWI611607B (zh) * 2015-12-15 2018-01-11 旺宏電子股份有限公司 三維記憶體元件
TWI664665B (zh) * 2013-12-17 2019-07-01 英特爾公司 金屬浮動閘極合成三維反及型記憶體裝置與相關聯方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004356562A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2007335750A (ja) * 2006-06-16 2007-12-27 Toshiba Corp 半導体記憶装置
US10672785B2 (en) * 2015-04-06 2020-06-02 Micron Technology, Inc. Integrated structures of vertically-stacked memory cells
TWI620307B (zh) 2015-05-13 2018-04-01 東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
KR102483985B1 (ko) * 2015-11-02 2023-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9761605B1 (en) * 2016-03-08 2017-09-12 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2018156975A (ja) * 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置
JP2018160634A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US10700090B1 (en) * 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
JP2020145387A (ja) * 2019-03-08 2020-09-10 キオクシア株式会社 半導体記憶装置
US10825831B1 (en) * 2019-06-28 2020-11-03 Intel Corporation Non-volatile memory with storage nodes having a radius of curvature
JP2021150593A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9029934B2 (en) * 2009-01-22 2015-05-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including floating gate electrodes formed between control gate electrodes and vertically formed along a semiconductor pillar
US8427192B2 (en) * 2010-07-23 2013-04-23 II David M. Barbour System, apparatuses, methods, and computer program products for electric motor testing and analysis
US9117700B2 (en) * 2011-10-26 2015-08-25 SK Hynix Inc. 3-D nonvolatile memory devices and methods of manufacturing the same
TWI664665B (zh) * 2013-12-17 2019-07-01 英特爾公司 金屬浮動閘極合成三維反及型記憶體裝置與相關聯方法
TWI592716B (zh) * 2014-07-11 2017-07-21 英特爾公司 用於三維電路裝置之供導電通道用的氧化鋁著陸層
TWI584411B (zh) * 2015-09-15 2017-05-21 旺宏電子股份有限公司 改進三維反或閘快閃記憶體之閘極電容的結構與操作方法
TWI611607B (zh) * 2015-12-15 2018-01-11 旺宏電子股份有限公司 三維記憶體元件

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