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TWI761400B - 半導體基板 - Google Patents

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TWI761400B
TWI761400B TW106141869A TW106141869A TWI761400B TW I761400 B TWI761400 B TW I761400B TW 106141869 A TW106141869 A TW 106141869A TW 106141869 A TW106141869 A TW 106141869A TW I761400 B TWI761400 B TW I761400B
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crystal
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sialn
crystal layer
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TW106141869A
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山本大貴
長田剛規
Original Assignee
日商住友化學股份有限公司
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Abstract

本發明係提供一種使用磊晶成長法形成III族氮化物半導體結晶層時，翹曲量小之半導體基板。
本發明之半導體基板，係具有：矽基板、反應抑制層、應力產生層及活性層，矽基板、反應抑制層、應力產生層及活性層係以矽基板、反應抑制層、應力產生層、活性層之順序配置，其中，反應抑制層為抑制矽原子與III族原子之反應的氮化物結晶層，應力產生層為產生壓縮應力之氮化物結晶層，活性層為形成有電子元件之氮化物結晶層，在矽基板與反應抑制層之間，更具有以矽原子、鋁原子及氮原子作為主要構成原子之SiAlN層。

Description

半導體基板
本發明係關於半導體基板。
在Si基板上使III族氮化物半導體結晶成長之技術係研究例如以下之文獻所示之技術。
專利文獻1係揭示以抑制在裝置化步驟產生之龜裂為目的而成之III族氮化物磊晶基板。該III族氮化物磊晶基板之特徵係具有：Si基板；與該Si基板相接之初期層；及在該初期層上形成且具有複數組積層體之超晶格積層體，該積層體依序具有Al組成比為超過0.5且1以下之由AlGaN所構成之第1層及Al組成比為超過0且0.5以下之由AlGaN所構成之第2層，其中，前述第2層之Al組成比愈遠離前述基板愈漸減。
專利文獻2係揭示抑制氮化物半導體層之龜裂(crack)或結晶缺陷、翹曲之發生，且可提高生產性之化合物半導體基板。該化合物半導體基板係具備：結晶面方位為(111)面之矽單晶基板；形成於前述矽單晶基板上，且以AlxGa1-xN單晶(0<x≦1)所構成之第1緩衝層；形成於前述第1緩衝層上，且由以厚度為250nm以上350nm以 下之AlyGa1-yN單晶(0≦y<0.1)所構成之第1單層及以厚度為5.0nm以上20nm以下之AlzGa1-zN單晶(0.9<z≦1)所構成之第2單層交互積層複數層而成的第2緩衝層；以及形成於前述第2緩衝層上，且至少含有1層以上之氮化物系半導體單晶層的半導體元件形成區域。
專利文獻3係揭示可抑制晶圓之翹曲，同時更降低洩漏電流之半導體電子裝置。該半導體電子裝置係具備：在基板上透過緩衝層而積層之化合物半導體層之半導體電子裝置，其中，前述緩衝層係在使用Al組成為0.2以下之氮化物系化合物半導體所形成的第1層上，積層使用Al組成為0.8以上之氮化物系化合物半導體所形成的第2層而得之複合層。
在非專利文獻1中係記載有：使「使GaN與AlN交互積層而使GaN上之AlN緩和，並可預期：AlN上之GaN若能以殘留壓縮應力之方式成長，則可使用GaN/AlN之扭變周期構造(被稱為Strained Layer Super-lattice。以下稱為SLS)而在膜整體上具有壓縮應力。咸認為SLS以外，設成越積層於上面之膜晶格常數越擴展之組合時亦可施加壓縮應力。」。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2013-021124號公報
[專利文獻2]日本特開2010-232322號公報
[專利文獻3]日本特開2008-171843號公報
[非專利文獻]
[非專利文獻1]K. Matsumoto et al., J. Vac. Soc. Jpn. 54, 6 (2011), p376-380.
在Si基板上形成III族氮化物半導體層時，起因於Si與III族氮化物半導體結晶之熱膨脹係數的差異，產生基板之翹曲或III族氮化物半導體層的破裂(crack)。因此，如前述之專利文獻及非專利文獻記載，形成會產生內部壓縮應力之層(應力產生層)，使該壓縮應力與因熱膨脹係數之相異而在氮化物結晶層產生之拉伸應力得到均衡，以抑制返回室溫之狀態的半導體基板之翹曲，防止III族氮化物半導體層之破裂。
但，有關因應力產生層所致之對半導體基板翹曲的制御仍有許多不明之處，觀察位於應力產生層與Si基板之間的結晶層之構造、結晶性、化學狀態等與有關翹曲之實驗結果的關連性亦很重要。從如此之觀點，本發明人係針對上述位於應力產生層與Si基板之間的結晶層或應力產生層之構造等與翹曲量之關連，累積實驗研究，終於達到本案發明。
本發明之目的係提供一種使用磊晶成長法形成III族氮化物半導體結晶層時，翹曲量小之半導體基 板。
為解決上述課題，在本發明之第1態樣中，提供一種半導體基板，具有：矽基板、反應抑制層、應力產生層及活性層，前述矽基板、前述反應抑制層、前述應力產生層及前述活性層係以前述矽基板、前述反應抑制層、前述應力產生層、前述活性層之順序配置，其中，前述反應抑制層為抑制矽原子與III族原子之反應的氮化物結晶層，前述應力產生層為產生壓縮應力之氮化物結晶層，前述活性層為形成有電子元件之氮化物結晶層，在前述矽基板與前述反應抑制層之間，更具有以矽原子、鋁原子及氮原子作為主要構成原子之SiAlN層。
前述SiAlN層之厚度係可設為1.8nm以下。前述SiAlN層係可設為具有周期構造者。前述SiAlN層之EELS測定中之Si原子L端譜峰中的損失能量值，相較於塊體Si之情形，以係大了△E者為較佳，前述△E係可舉例3.1eV以上4.8eV以下。
前述反應抑制層可舉例如AlzGa1-zN(0.9≦z≦1)。前述應力產生層係可舉例下列之任一種構成：第1構成，其係包含塊體結晶(bulk crystal)中之晶格常數為a1之第1結晶層及塊體結晶中的晶格常數為a2(a1<a2)之第2結晶層的第1多重結晶層；第2構成，其係包含前述第1結晶層、前述第2結晶層、及、塊體結晶中之晶格常數為a3(a2<a3)之第3結晶層的第2多重結晶層；第3構成， 其係塊體結晶中之晶格常數係隨著從前述矽基板之附近遠離而呈連續性或階梯狀變大之梯度結晶層；或，第4構成，其係前述第1多重結晶層、前述第2多重結晶層或前述梯度結晶層經複數重複積層而成之多重積層結晶層。特別是，前述應力產生層係以下列任一者為佳：包含塊體結晶中之晶格常數為a1之第1結晶層及塊體結晶中之晶格常數為a2(a1<a2)之第2結晶層的第1多重結晶層，或前述第1多重結晶層經複數重複積層而成之多重積層結晶層，此時，前述第1結晶層可舉例AlxGa1-xN(0.9≦x≦1)，前述第2結晶層可舉例AlyGa1-yN(0≦y≦0.3)。
前述活性層可含有由AlpGa1-pN(0≦p≦0.1)所構成之層。在前述反應抑制層與前述應力產生層之間，可更具有由AlqGa1-qN(0≦q≦1、q<z)所構成之中間層。前述中間層之厚度係以20nm以上600nm以下為較佳。
100‧‧‧半導體基板
102‧‧‧矽基板
104‧‧‧反應抑制層
106‧‧‧應力產生層
106a‧‧‧第1結晶層
106b‧‧‧第2結晶層
106c‧‧‧第1多重結晶層
108‧‧‧裝置形成層
110‧‧‧中間層
112‧‧‧活性層
114‧‧‧肖特基層
120‧‧‧SiAlN層
第1圖為半導體基板100之剖面圖。
第2圖為用以計測實驗例1中之SiAlN層120厚度的圖。
第3圖為用以計測實驗例2中之SiAlN層120厚度的圖。
第4圖為用以計測比較例中之SiAlN層120厚度的圖。
第5圖為以SiAlN層120厚度對氮化處理時間進行作圖之圖表。
第6圖為用以表示實驗例1中之SiAlN層120的構造周期性之圖。
第7圖為用以表示實驗例2中之SiAlN層120的構造周期性之圖。
第8圖為用以表示比較例中之SiAlN層120的構造周期性之圖。
第9圖為表示實驗例1、2及比較例中之SiAlN層120的EELS測定結果之圖表。
第10圖為以Si原子L端譜峰中之來自EELS損失能量的塊體Si的差量(△E)對氮化處理時間進行作圖之圖表。
第1圖係半導體基板100之剖面圖。半導體基板100係具有矽基板102、反應抑制層104、應力產生層106及裝置形成層108，在反應抑制層104與應力產生層106之間具有中間層110，在矽基板102與反應抑制層104之間具有SiAlN層120。應力產生層106係具有由第1結晶層106a及第2結晶層106b所構成之第1多重結晶層106c。裝置形成層108係具有活性層112及肖特基層(Schottky layer)114。矽基板102、反應抑制層104、應力產生層106及活性層112係以矽基板102、反應抑制層104、應力產生層106、活性層112之順序配置。反應抑制層104、應力產生層106及活性層112係氮化物結晶層。
矽基板102係支撐比SiAlN層120上層之各層的支持基板。藉由利用矽基板102，可降低材料價格， 可利用在以往之矽製程所使用之半導體製造裝置。藉此，可提高成本競爭力。再者，藉由使用矽基板102，可廉價且工業性地利用直徑150mm以上之大型基板。
SiAlN層120係位於矽基板102與反應抑制層104之間，並以矽原子、鋁原子及氮原子作為主要構成原子。SiAlN層120較佳係使其厚度為1.8nm以下。又，SiAlN層120係可設為具有周期構造者。再者，SiAlN層120的EELS(電子能量損失譜，Electron Energy Loss Spectroscopy)測定中之Si原子L端譜峰中之損失能量值，相較於塊體Si之情形係大了△E，該△E可設為3.1eV以上4.8eV以下者。
在此，所謂SiAlN層120之「厚度」係指從TEM(穿透式電子顯微鏡，Transmission Electron Microscopy)圖像中之濃淡周期的偏移中所測定者，例如可從TEM圖像中之濃淡周期的偏移中，具體指定出矽基板102與SiAlN層120之界面及SiAlN層120與其上層(在本實施形態之情形為反應抑制層104)之界面的位置，將兩界面間之距離定義為厚度。界面位置之具體指定方法係例如從TEM圖像中之矽基板102(或反應抑制層104)之區域至SiAlN層120之區域取得的複數線條之亮度分佈(profile)中，使該亮度分佈進行傅立葉轉換所得之特定周期中的強度為減少或成為0之線條位置予以具體指定為界面位置。又，SiAlN層120厚度之下限係可設為1原子層左右。
又，所謂「周期構造」係在將SiAlN層120 藉由X射線繞射或電子束繞射等進行構造解析時，其構造具有某種周期性者。例如可藉由BF-STEM(明視野掃描TFM，Bright Field-Scanning TEM)像及電子繞射像檢測出原子排列之周期性。
反應抑制層104係抑制在矽基板102等所含之矽原子與在應力產生層106等所含之III族原子之反應的氮化物結晶層。位於反應抑制層104之上層的氮化物結晶層為AlGaN、GaN等之GaN系半導體層時，可防止在該GaN系半導體層所含之Ga原子與矽原子之合金化。反應抑制層104係可舉例如AlzGa1-zN(0.9≦z≦1)，代表性者可舉例AlN層。藉由反應抑制層104，可保護矽基板102之表面，使上層之支撐確實化。又，反應抑制層104係可使形成於矽基板102上之結晶層的初期核形成。反應抑制層104之厚度係可設為30nm以上300nm以下。
中間層110係位於反應抑制層104與應力產生層106之間的氮化物結晶層。中間層110係任意的構成要素，並非半導體基板100必須的構成要素。中間層110配置成接觸於反應抑制層104時，中間層110之塊體結晶狀態中之晶格常數較佳係比反應抑制層104之塊體結晶狀態中之晶格常數更大。中間層110可舉例如AlqGa1-qN(0≦q≦1、q<z)。中間層110與反應抑制層104之異接合面中，理想上係可使中間層110之結晶晶格相對於反應抑制層104之結晶晶格呈同調地連續之方式形成。藉此，中間層110係可因與反應抑制層104之晶格常數差而產生壓縮 應力。又，中間層110係將在反應抑制層104形成之初期核放大，而可形成要形成於上層之應力產生層106的基底面。中間層110之厚度係可設為20nm以上600nm以下，例如300nm。又，所謂中間層110與反應抑制層104之異界面呈同調地連續，只不過是指理想的狀態，實際上亦混合存在有因缺陥等所致之晶格緩和，而儘為同調成長之區域為支配性存在者而已。
應力產生層106係位於矽基板102與裝置形成層108之間，而產生壓縮應力。應力產生層106係發揮作為降低半導體基板100整體之翹曲的應力產生層機能。壓縮應力係可藉由應力產生層106內之變形超晶格構造而產生。
本實施形態中之應力產生層106係由第1結晶層106a及第2結晶層106b所構成之第1多重結晶層106c經複數重複積層而成之多重積層結晶層。第1結晶層106a之塊體結晶中之晶格常數為a1，第2結晶層106b之塊體結晶中之晶格常數為a2(a1<a2)。第1多重結晶層106c之重複數係可設為例如2至500。藉由將第1多重結晶層106c多數積層，可增大應力產生層106產生之壓縮應力。又，可藉由第1多重結晶層106c之積層數而容易控制應力產生層106產生之壓縮應力的大小。再者，藉由將第1多重結晶層106c多數積層，可更提高第1結晶層106a所致之耐電壓的提升。
在此，係將第1多重結晶層106c經複數重 複積層而成之構成例示作為應力產生層106，但第1多重結晶層106c係亦可不經複數重複積層，此時，第1多重結晶層106c構成應力產生層106。或，應力產生層106亦可設成包含第1結晶層106a及第2結晶層106b、以及塊體結晶中之晶格常數為a3(a2<a3)之第3結晶層的第2多重結晶層。或，可形成塊體結晶中之晶格常數係隨著從矽基板102之附近遠離而呈連續性或階梯狀變大之梯度結晶層。再者，也可設成第1多重結晶層106c、第2多重結晶層或梯度結晶層經複數重複積層而成之多重積層結晶層。
第1結晶層106a係可例示AlxGa1-xN(0.9≦x≦1)，第2結晶層106b可例示AlyGa1-yN(0≦y≦0.3)。第1結晶層106a之厚度係可設為1nm以上20nm以下，較佳係可設為超過5.0nm且未達20nm。第2結晶層106b之厚度係可設為5nm以上300nm以下，較佳係10nm以上300nm以下。
裝置形成層108係可形成電晶體及LED(light emitting diode)等任意之裝置之結晶層，例如用於以二維電子氣體(2DEG)作為通道之HEMT(High Electron Mobility Transistor)時，裝置形成層108係可具有活性層112及肖特基層114。活性層112可例示GaN層，肖特基層114可例示AlGaN層。
裝置形成層108之熱膨脹係數大於矽基板102之熱膨脹係數時，可將第2結晶層106b之平均晶格常數設為大於第1結晶層106a之平均晶格常數者。亦即，將 裝置形成層108以MOCVD法等高溫環境下形成時，若半導體基板100返回室溫，則裝置形成層108之熱收縮會大於矽基板102，而受到拉伸應力。如此之情形，如前述，若將第2結晶層106b之塊體狀態中的晶格常數設為大於第1結晶層106a之塊體狀態中之晶格常數，則會在應力產生層106產生壓縮應力，可消除因裝置形成層108所致之拉伸應力。
活性層112係形成有電子元件之氮化物結晶層。活性層112係可含有由AlpGa1-pN(0≦p≦0.1)所構成之層。代表的活性層112可舉例GaN層。活性層112係可為AlInGaN層。活性層112係可分為2層，上層係可設為極力減少碳原子等雜質濃度後之高純度層，下層係可設為含有碳原子之層。藉由於下層含有碳原子，可提高耐電壓，且藉由提高上層之純度，可減少因雜質原子所致之載子散射，提高移動度。
肖特基層114係例如為Alx5Ga1-x5N(0<x5<1)。在活性層112及肖特基層114之異界面係生成2維電子氣體(2DEG)，可發揮電晶體之通道層機能。肖特基層114係可依照要形成之電晶體構造而適當變更。
位於矽基板102上之含有應力產生層106及裝置形成層108的氮化物結晶層之厚度係可設為6nm以上20000nm以下，較佳係設為500nm以上13000nm以下。藉由使氮化物結晶層之厚度為該範圍，可減少半導體基板100之翹曲量。矽基板102之厚度為400μm以上，矽基板 102之直徑為100mm以上時，反應抑制層104之厚度較佳係設為30nm以上300nm以下。藉由使矽基板102及反應抑制層104為該範圍，可減少半導體基板100之翹曲量。
位於矽基板102上之反應抑制層104、中間層110、應力產生層106及裝置形成層108係可使用一般的MOCVD(Metal Organic Chemical Vapor Deposition)法而形成。例如，藉由MOCVD法形成之層為AlN層、AlGaN層及GaN層時，III族原料氣體係可使用三甲基鋁(Al(CH3)3)及三甲基鎵(Ga(CH3)3)，氮原料氣體係可使用氨(NH3)。成長溫度係可在1100℃至1260℃之範圍選擇，相對於III族原料氣體，V族原料氣體之流量比V/III比係可在160至3700之範圍選擇。所形成之層的厚度係例如可從預備實驗得到之成長速度算出對應於設計厚度之成長時間，並藉由成長時間而控制。
SiAlN層120之形成係可使用矽基板102表面之氮化處理。例如，可以在以MOCVD法形成反應抑制層104之前，使除去原料氣體之成長溫度等的條件維持在與反應抑制層104形成時相同之狀態下，僅使氮原料氣體先流動，而對矽基板102之表面進行氮化處理。SiAlN層120之厚度係可藉由氮原料氣體之先流時間(氮化處理時間)進行控制。又，就SiAlN層120之形成方法而予，雖然例示以氮原料氣體之先流動所致之氮化處理，但亦可使用其他之方法。例如可將含有Si原子之矽原料氣體(例如矽烷、二矽烷等)混入於III族原料氣體及氮原料氣體，藉由 MOCVD法而形成SiAlN層120。
在上述之半導體基板100中，形成於矽基板102上之氮化物結晶層的熱膨脹係數大於矽基板102，且隨著磊晶成長時較高的基板溫度降低至室溫附近，氮化物結晶層會比矽基板102收縮更大，結果，氮化物結晶層產生拉伸應力。但，若藉由本實施形態之半導體基板100，因SiAlN層120之存在及應力產生層106的存在而產生壓縮應力，使該壓縮應力與因氮化物結晶層之降溫所致之拉伸應力均衡，可抑制半導體基板100之翹曲。特別是，將SiAlN層120之厚度設為1.8nm以下，或將SiAlN層120設為周期構造，或將SiAlN層120之EELS測定中的Si原子L端譜峰中之損失能量值，設為相較於塊體Si之情形大了△E，並將該△E設為3.1eV以上4.8eV以下，藉此可使因應力產生層106所致之翹曲降低的效果更確實化。
在上述中，雖然說明了在反應抑制層104與應力產生層106之間形成中間層110之例，但亦可在應力產生層106與裝置形成層108之間，於裝置形成層108之上層形成中間層110。
(實施例)
藉由以氮原料氣體先流動所致之氮化處理進行SiAlN層120之製作，製作出將氮原料氣體之先流動時間(氮化處理時間)變更為20秒、120秒及600秒之3種試樣(半導體基板100)。亦即，使用以(111)面作為主面之Si晶圓作為矽基板102，以上述預定時間進行以氮原料氣 體之先流動所致之氮化處理後，形成反應抑制層104、中間層110、應力產生層106及裝置形成層108。反應抑制層104及中間層110係形成設計厚度150至160nm之AlN層及設計厚度250nm之AlGaN層。應力產生層106係將由設計厚度5nm之AlN層(第1結晶層106a)及設計厚度28nm之AlGaN層(第2結晶層106b)所構成之AlN/AlGaN積層構造(第1多重結晶層106c)重複積層而形成，裝置形成層108係形成設計厚度800nm之GaN層(活性層112)及設計厚度20至50nm之AlGaN層(肖特基層114)。
反應抑制層104、中間層110、應力產生層106及裝置形成層108(AlN層、AlGaN層及GaN層)之形成係使用MOCVD法，III族原料氣體係使用三甲基鋁及三甲基鎵，氮原料氣體係使用氨。成長溫度係在1100℃至1260℃之範圍選擇，V族原料氣體對III族原料氣體之流量比V/III比係在160至3700之範圍選擇。由於藉由從在預備實驗得到之成長速度算出之成長時間來控制各層之厚度，故各層之實際厚度與設計厚度有所差異。
氮化處理時間為20秒之試樣(實驗例1)及120秒之試樣(實驗例2)中，因半導體基板100之翹曲量在合格判定範圍內，屬於良品，故作為實驗例。氮化處理時間為600秒之試樣中，因翹曲量在合格判定範圍外，屬於不良品，故作為比較例。
第2圖係用以計測實驗例1中之SiAlN層120厚度的圖，第3圖係用以計測實驗例2中之SiAlN層 120厚度的圖，第4圖係用以計測比較例中之SiAlN層120厚度之圖。第2圖至第4圖之各圖中，(a)係表示BF-STEM圖像，(b)係表示(a)之BF-STEM圖像中之沿著特定線條的對比分佈，(c)係表示將(b)之對比分佈經傅立葉轉換後之對比分佈的頻譜。在第2圖至第4圖之(a)中，BF-STEM圖像係表示原子圖之濃淡，上部區域係表示反應抑制層104(AlN)之原子圖，中部區域係表示SiAlN層120(SiAlN)之原子圖，下部區域係表示矽基板102(Si)之原子圖。上部區域及下部區域之原子圖係明顯地顯示，而中部區域之原子圖係比較不明顯。
以下，以第2圖為例，說明SiAlN層120之厚度計測的方法。首先，以沿著第2圖(a)之上部區域中的原子像之濃淡(譜峰)之方式，劃出如線條a1、a2、a3…之平行線，並以維持該平行線之間隔之方式，設定出到達中部區域之平行線(線條a1至a10)。同樣地，以沿著下部區域中之原子圖的濃淡(譜峰)之方式，劃出如線條b6、b5、b4…之平行線，並以維持該平行線之間隔之方式，設定出到達中部區域之平行線(線條a6至b1)。針對所設定之線條a1至a10、線條a6至b1，分別取得沿著各線條之BF-STEM圖像的對比分佈(第2圖(b))，針對各對比分佈，進行傅立葉轉換，獲得有關各對比分佈之頻譜(第2圖(c))。在上部區域及下部區域中係分別表示AlN及Si之單晶原子圖，在沿著該單晶原子圖之線條的對比分佈係表示幾乎為單一周期之振動波形(第2圖(b))，故在此等經傅立葉轉換後之 頻率分佈中，當然會在幾乎單一之特定頻率中顯示出強度之譜峰(第2圖(c))。
另一方面，在中部區域中，因其結晶構造與上部區域及下部區域相異，故中部區域中之原子圖的濃淡(譜峰)係從以上部區域或下部區域中之原子排列為前提之線條a10、a9或線條b1、b2偏離。因而，沿著中部區域中之線條的對比分佈之頻譜中，在上部區域及下部區域所示之特定頻率中的譜峰強度係降低或消失，或在與上部區域及下部區域所示之特定頻率相異的頻率中顯示譜峰。因此，觀察從上部區域或下部區域涵蓋到中部區域之各線條中之對比分佈的頻譜，當特定頻率中之強度的譜峰值開始降低時，可將其線條具體指定為與中部區域之邊界。依如此方式，可測定所具體指定之上部區域與中部區域之邊界、及下部區域與中部區域之邊界的距離長度，而設為SiAlN層120之厚度。
經以如上之方法測定長度之SiAlN層120的厚度，在第2圖所示之實驗例1時為1.25nm，在第3圖所示之實驗例2時為1.46nm，在第4圖所示之比較例時為1.88nm。第5圖係將SiAlN層120之厚度對氮化處理時間進行作圖之圖表。從上述結果可知，SiAlN層120之厚度較佳係1.8nm以下。
第6圖係用以表示實驗例1中之SiAlN層120的構造周期性之圖，第7圖係用以表示實驗例2中之SiAlN層120的構造周期性之圖，第8圖係用以表示比較 例中之SiAlN層120的構造周期性之圖。在第6圖至第8圖之各圖中，左側之照片係表示BF-STEM圖像。BF-STEM圖像之右側中，針對各四角區域係顯示出在BF-STEM圖像中被賦予1、2…等之符號所示的四角區域中之電子束繞射像。各BF-STEM圖像之上部區域係表示反應抑制層104(AlN)之原子圖，中部區域係表示SiAlN層120(SiAlN)之原子圖，下部區域係表示矽基板102(Si)之原子圖。
若參照作為實驗例1之第6圖，SiAlN層120中之電子束繞射像(符號2，3)的光點之明亮度、光點數之稀少係與上部區域之反應抑制層104(AlN)中的電子束繞射像(符號1)及下部區域之矽基板102(Si)中的電子束繞射像(符號4)同等，可謂實驗例1中之SiAlN層120的構造周期性係與矽基板102及反應抑制層104同樣地高。
又，若參照作為實驗例2之第7圖，SiAlN層120中之電子束繞射像(符號2)的光點之明亮度、光點數之稀少係與上部區域之反應抑制層104(AlN)中的電子束繞射像(符號1)及下部區域之矽基板102(Si)中的電子束繞射像(符號3)同等，可謂實驗例2中之SiAlN層120的構造周期性係與矽基板102及反應抑制層104同樣地高。
另一方面，若參照作為比較例之第8圖，SiAlN層120中之電子束繞射像(符號3至8)的光點之明亮度、光點數之稀少係與上部區域之反應抑制層104(AlN)中之電子束繞射像(符號2)及下部區域之矽基板102(Si)中之電子束繞射像(符號1)相異，不明亮度增加，光點數亦增 加。此係顯示比較例之SiAlN層120中未維持與矽基板102及反應抑制層104同等之構造周期性，而產生構造周期性混亂。從以上之結果，可謂實驗例1及實驗例2之SiAlN層120係具有比較例SiAlN層120所不具有之周期性。
第9圖係表示實驗例1、2及比較例中之SiAlN層120之EELS測定結果的圖表。作為參考，亦同時表示塊體Si結晶及塊體SiNx結晶之EELS測定結果。在第9圖中，以空白向下三角(▽)表示之譜峰係Si原子L端譜峰。由於Si原子L端譜峰係依試樣而相異，故可知每一試樣之組成或電子狀態為相異。
第10圖係將Si原子L端譜峰中之來自EELS損失能量的塊體Si之差量(△E)對氮化處理時間進行作圖之圖表。從第10圖可知，屬於良品之實驗例1(20s)及實驗例2(120s)的△E係位於3.1eV至4.8Ev之範圍，偏離該範圍之比較例(600s)或在Si3N4中翹曲量為不合格。因此可謂，SiAlN層120之EELS測定中的Si原子L端譜峰中之損失能量值，相較於塊體Si之情形係大了△E，且該△E係以3.1eV以上4.8eV以下時為較佳。
100‧‧‧半導體基板
102‧‧‧矽基板
104‧‧‧反應抑制層
106‧‧‧應力產生層
106a‧‧‧第1結晶層
106b‧‧‧第2結晶層
106c‧‧‧第1多重結晶層
108‧‧‧裝置形成層
110‧‧‧中間層
112‧‧‧活性層
114‧‧‧肖特基層
120‧‧‧SiAlN層

Claims (9)

  1. 一種半導體基板，係具有：矽基板、反應抑制層、應力產生層及活性層，前述矽基板、前述反應抑制層、前述應力產生層及前述活性層係以前述矽基板、前述反應抑制層、前述應力產生層、前述活性層之順序配置，其中，前述反應抑制層為抑制矽原子與III族原子之反應的氮化物結晶層，前述應力產生層為產生壓縮應力之氮化物結晶層，前述活性層為形成有電子元件之氮化物結晶層，在前述矽基板與前述反應抑制層之間，更具有以矽原子、鋁原子及氮原子作為主要構成原子之SiAlN層，前述SiAlN層在前述半導體基板的深度方向具有周期構造。
  2. 如申請專利範圍第1項所述之半導體基板，其中，前述SiAlN層之厚度為1.8nm以下。
  3. 如申請專利範圍第1項所述之半導體基板，其中，前述SiAlN層之EELS測定中的Si原子L端譜峰中之損失能量值，相較於塊體Si之情形係大了△E，前述△E為3.1eV以上4.8eV以下。
  4. 如申請專利範圍第1項所述之半導體基板，其中，前述反應抑制層為AlzGa1-zN(0.9≦z≦1)。
  5. 如申請專利範圍第1項所述之半導體基板，其中，前述應力產生層係具有下列任一種構成：第1構成，其係包含塊體結晶中之晶格常數為a1之第1結晶層及塊體結晶中的晶格常數為a2(a1<a2)之第2結晶層的第1多重結晶層；第2構成，其係包含前述第1結晶層、前述第2結晶層、及塊體結晶中之晶格常數為a3(a2<a3)之第3結晶層的第2多重結晶層；第3構成，其係塊體結晶中之晶格常數係隨著從前述矽基板之附近遠離而呈連續性或階梯狀變大之梯度結晶層；或第4構成，其係前述第1多重結晶層、前述第2多重結晶層或前述梯度結晶層經複數重複積層而成之多重積層結晶層。
  6. 如申請專利範圍第5項所述之半導體基板，其中，前述應力產生層為：包含塊體結晶中之晶格常數為a1之第1結晶層及塊體結晶中之晶格常數為a2(a1<a2)之第2結晶層的第1多重結晶層，或前述第1多重結晶層經複數重複積層而成之多重積層結晶層，前述第1結晶層為AlxGa1-xN(0.9≦x≦1)，前述第2結晶層為AlyGa1-yN(0≦y≦0.3)。
  7. 如申請專利範圍第1項所述之半導體基板，其中，前述活性層包含由AlpGa1-pN(0≦p≦0.1)所構成之層。
  8. 如申請專利範圍第4項所述之半導體基板，其中，在前述反應抑制層與前述應力產生層之間，更具有由AlqGa1-qN(0≦q≦1、q<z)所構成之中間層。
  9. 如申請專利範圍第8項所述之半導體基板，其中，前述中間層之厚度為20nm以上600nm以下。
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