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TWI760363B - 控制器及其操作方法 - Google Patents

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TWI760363B
TWI760363B TW106131601A TW106131601A TWI760363B TW I760363 B TWI760363 B TW I760363B TW 106131601 A TW106131601 A TW 106131601A TW 106131601 A TW106131601 A TW 106131601A TW I760363 B TWI760363 B TW I760363B
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TW
Taiwan
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memory
data
memory block
controller
super
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TW106131601A
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Inventor
池承九
金榮浩
Original Assignee
南韓商愛思開海力士有限公司
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Abstract

本發明公開一種控制器，其包括：記憶體，其適於儲存從包括在記憶 體裝置中的第一超級記憶體塊的第一記憶體塊讀取的第一數據；重排單元，其適於基於儲存在記憶體中的第一數據的序列資訊重排儲存在記憶體中的第一數據；以及處理器，其適於控制記憶體裝置，將重排的第一數據寫入記憶體裝置的第二超級記憶體塊中。

Description

控制器及其操作方法
本發明的各個實施例關於一種控制器，並且更特別地，關於一種控制器及其操作方法。
電腦環境典範已經轉變至可隨時隨地使用的普遍存在的計算系統。作為結果，諸如行動電話、數位相機和筆記型電腦的便攜式電子裝置的使用持續快速增長。這些便攜式電子裝置通常使用具有也被稱為數據儲存裝置的一個或多個半導體記憶體裝置的記憶體系統。數據儲存裝置可以作為便攜式電子裝置的主記憶體裝置或輔助記憶體裝置。
因為半導體記憶體裝置不具有移動部件，所以它們提供優良的穩定性、耐久性、高資訊存取速度和低功耗。數據儲存裝置的示例包括通用序列匯流排(USB)記憶體裝置、具有各種介面的記憶卡和固態硬碟(SSD)。
相關申請案的交叉引用：本申請案請求於2016年12月30日提交的申請號為2016-0184095的韓國專利申請案的優先權，其整體透過引用併入本文。
各個實施例關於一種即使在對序列數據執行多個複製操作之後也能夠防止序列數據的讀取操作的性能降低的控制器及其操作方法。
根據本發明的實施例，控制器可以包括：記憶體，其適於儲存從包括在記憶體裝置中的第一超級記憶體塊的第一記憶體塊讀取的第一數據；重排單元(rearranging unit)，其適於基於儲存在記憶體中的第一數據的序列資訊重排儲存在記憶體中的第一數據；以及處理器，其適於控制記憶體裝置，將重排的第一數據寫入記憶體裝置的第二超級記憶體塊中。
較佳地，重排單元可以基於序列資訊依序地重排第一數據。
較佳地，當第一數據的大小等於或大於第一閾值時，重排單元可以重排第一數據。
較佳地，第一閾值可以等於或大於包括在第一超級記憶體塊中的第一記憶體塊的一個或多個頁面的儲存容量。
較佳地，序列資訊可以包括邏輯塊位址的資訊。
較佳地，第一數據可以是序列數據。
較佳地，處理器可以根據第一數據的序列資訊的順序將第一數據從第一超級記憶體塊複製到第二超級記憶體塊。
較佳地，第一閾值可以等於或小於第一超級記憶體塊的預定儲存容量。
較佳地，當處理器經由記憶體將第一數據從第一超級記憶體塊複製到第二超級記憶體塊時，重排單元可以重排儲存在記憶體中的第一數據。
較佳地，處理器可以在垃圾收集操作期間複製第一數據。
根據本發明的實施例，控制器的操作方法可以包括：儲存從包括在記憶體裝置中的第一超級記憶體塊的第一記憶體塊讀取的第一數據；基於儲存在記憶體中的第一數據的序列資訊重排儲存在記憶體中的第一數據；以及控制記憶體裝置將重排的第一數據寫入記憶體裝置的第二超級記憶體塊中。
較佳地，重排可以基於序列資訊依序地重排第一數據。
較佳地，當第一數據的大小等於或大於第一閾值時，重排可以將第一數據進行重排。
較佳地，第一閾值可以等於或大於包括在第一超級記憶體塊中的第一記憶體塊的一個或多個頁面的儲存容量。
較佳地，序列資訊可以包括邏輯塊位址的資訊。
較佳地，第一數據可以是序列數據。
較佳地，處理器可以根據第一數據的序列資訊的順序將第一數據從第一超級記憶體塊複製到第二超級記憶體塊。
較佳地，其中第一閾值可以等於或小於第一超級記憶體塊的預定儲存容量。
較佳地，在經由記憶體將第一數據從第一超級記憶體塊複製到第二超級記憶體塊的複製操作期間，重排可以將儲存在記憶體中的第一數據進行重排。
較佳地，可以在垃圾收集操作期間執行複製操作。
100:記憶體系統
102:主機
110:記憶體系統
130:控制器
132:主機介面單元
134:處理器
138:錯誤校正碼單元
140:電源管理單元
142:NAND快閃控制器
144:記憶體
146:重排單元
150:記憶體裝置
152:記憶體塊
154:記憶體塊
156:記憶體塊
210:記憶體塊
220:記憶體塊
230:記憶體塊
240:記憶體塊
310:電壓供給塊
320:讀取/寫入電路
322:頁面緩衝器
324:頁面緩衝器
326:頁面緩衝器
340:單元串
511:記憶體晶粒
512:記憶體晶粒
513:記憶體晶粒
514:記憶體晶粒
521:超級記憶體塊
522:超級記憶體塊
6000:記憶卡
6010:連接器
6020:記憶體控制器
6030:記憶體裝置
6130:控制器
6134:處理器
6144:記憶體
6150:記憶體裝置
6200:數據處理系統
6210:主機
6220:記憶體控制器
6221:CPU
6222:RAM
6223:ECC電路
6224:主機介面
6225:NVM介面
6230:記憶體裝置
6300:SSD
6310:主機
6320:控制器
6321:處理器
6322:ECC電路
6324:主機介面
6325:緩衝記憶體
6326:非揮發性記憶體介面
6340:記憶體裝置
6400:嵌入式多媒體卡
6410:主機
6430:控制器
6431:主機介面
6432:核心
6433:NAND介面
6440:記憶體裝置
6500:UFS系統
6510:主機
6520:UFS裝置
6521:第一超級記憶體塊
6522:第二超級記憶體塊
6530:UFS卡
6600:UFS系統
6610:主機
6620:UFS裝置
6630:UFS卡
6640:交換模組
6700:UFS系統
6710:主機
6720:UFS裝置
6730:UFS卡
6740:交換模組
6800:UFS系統
6810:主機
6820:UFS裝置
6830:UFS卡
6900:使用者系統
6910:使用者介面
6920:記憶體模組
6930:應用處理器
6940:網路模組
6950:儲存模組
BL0~BLm-1:位元線
BLK0~BLKN-1:記憶體塊
BLOCK0~BLOCKN-1:記憶體塊
CH1~Chi:通道
CSL:共源線
DSL:汲極選擇線
DST:汲極選擇電晶體
DWL:虛擬字元線
ECC:錯誤校正碼
GSL:接地選擇線
PMU:電源管理單元
LBA0~LBA11:序列數據
MC0~MCn-1:記憶體單元電晶體
NFC:NAND快閃控制器
SSD:固態硬碟
SSL:源極選擇線
SST:源極選擇電晶體
UFS:通用快閃記憶體儲存
WL0~WLn-1:字元線
圖1是說明包括根據實施例的記憶體系統的數據處理系統的簡圖。
圖2是說明根據本發明的實施例的記憶體裝置的簡圖。
圖3是說明根據本發明的實施例的記憶體裝置中的記憶體塊的電路圖。
圖4是示意性地說明根據本發明的實施例的圖2所示的記憶體裝置的方面的簡圖。
圖5是說明圖1所示的記憶體系統的簡圖。
圖6是說明將數據從控制器的記憶體移動到超級記憶體塊而不重排數據的比較示例的簡圖。
圖7至圖9是說明根據本發明的實施例的控制器的操作的簡圖。
圖10至圖18是示意性地說明根據本發明的實施例的包括記憶體系統的數據處理系統的其它實施例的簡圖。
以下將參照附圖更詳細地描述各個實施例。然而，本發明可以以不同的形式體現並且不應被解釋為限於本文闡述的實施例。相反，提供這些實施例使得本發明是徹底和完整的。在整個發明中，相同的附圖標記在整個本發明的各個附圖和實施例中表示相同的部件。
附圖不一定按比例繪製，在一些情況下，為了清楚地示出實施例的特徵，可能已經誇大了比例。當元件被稱為連接或耦接到另一元件時，應當理解的是，前者可以直接地連接或耦接到後者，或經由其間的中間元件電連接或電耦接到後者。此外，當描述一個元件「包括」(或「包含」)或「具有」一些元件時，應當理解的是，如果不存在特定限制，則其可以包括(或包 含)或具有其它元件以及那些元件。除非另有說明，否則單數形式的術語可以包括複數形式。
圖1是說明包括根據實施例的記憶體系統的數據處理系統的方塊圖。
參照圖1，數據處理系統100可包括主機102和記憶體系統110。
主機102可包括例如諸如行動電話、MP3播放機和膝上型電腦的便攜式電子裝置或諸如桌上型電腦、遊戲機、TV和投影儀的電子裝置。
主機102可包括一個或多個作業系統，並且作業系統可控制和管理主機102的操作和性能，並且在主機102和使用數據處理系統100或記憶體系統110的使用者之間提供交互操作。作業系統可以支援對應於使用目的的操作和性能。例如，根據主機的行動性，作業系統可以被分類為一般作業系統和行動作業系統。並且，根據使用者的環境，一般作業系統可以被分類為個人作業系統和企業作業系統。例如，個人作業系統可以為一般使用者提供服務並且包括windows和chrome等。企業作業系統可以是用於提供高品質的專用系統並且包括windows server、linux和unix等。並且行動作業系統可以是用於向使用者提供系統省電功能和移行服務的專用系統並且包括android、iOS、windows mobile等。主機102可包括多個作業系統，並且執行作業系統以對記憶體系統110執行對應於使用者的請求的操作。
記憶體系統110可以回應於來自主機102的請求而操作，並且特別地，儲存待由主機102存取的數據。記憶體系統可以作為主機102的主記憶體系統或輔助記憶體系統。根據主機介面的協定，記憶體系統110可以利用可 與主機102電耦接的各種類型的儲存裝置中的任何一種來實施。合適的儲存裝置的示例包括：固態硬碟(SSD)、多媒體卡(MMC)、嵌入式MMC(eMMC)、尺寸減小的MMC(RS-MMC)和微型MMC、安全數位(SD)卡、迷你SD和微型SD、通用序列匯流排(USB)儲存裝置、通用快閃記憶體儲存(UFS)裝置、標準快閃記憶體(CF)卡、智慧媒體(SM)卡、記憶卡等。
用於記憶體系統110的儲存裝置可以利用諸如動態隨機存取記憶體(DRAM)和靜態隨機存取記憶體(SRAM)的揮發性記憶體裝置或諸如唯讀記憶體(ROM)、掩膜ROM(MROM)、可編程ROM(PROM)、可擦除可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、鐵電隨機存取記憶體(FRAM)、相變RAM(PRAM)、磁性RAM(MRAM)和磁阻式RAM(RRAM)。
記憶體系統110可以包括：記憶體裝置150，其儲存待由主機102存取的數據；以及控制器130，其可以控制記憶體裝置150中數據的儲存。
控制器130和記憶體裝置150可被集成至一個半導體裝置中。例如，控制器130和記憶體裝置150可以被集成至諸如固態硬碟(SSD)的一個半導體裝置中。當記憶體系統110作為SSD時，電耦接到記憶體系統110的主機102的操作速度可以顯著增加。
控制器130和記憶體裝置150可以被集成至一個半導體裝置中並被配置為記憶卡。控制器130和記憶體裝置150可以被集成至一個半導體器裝置中並被配置為諸如以下的記憶卡：國際個人電腦記憶卡協會(PCMCIA)卡、標準快閃記憶體(CF)卡、智慧媒體(SM)卡(SMC)、記憶卡、多媒 體卡(MMC)、RS-MMC和微型MMC、安全數位(SD)卡、迷你SD、微型SD和高容量SD(SDHC)、通用快閃記憶體儲存(UFS)裝置。
記憶體系統110可以被配置為以下的部分：電腦、超級移動電腦(UMPC)、工作站、小筆電、個人數位助理(PDA)、便攜式電腦、網路平板、平板電腦、無線電話、行動電話、智慧型手機、電子書、便攜式多媒體播放機(PMP)、便攜式遊戲機、導航裝置、黑盒、數位相機、數位多媒體廣播(DMB)播放機、立體(3D)電視、智慧電視、數位音訊記錄器、數位音訊播放機、數位圖片記錄器、數位圖片播放機、數位視訊記錄器、數位視訊播放機、配置數據中心的記憶體、能夠在無線環境下傳輸和接收資訊的裝置、配置家用網路的各種電子裝置之一、配置電腦網路的各種電子裝置之一、配置遠端資訊處理網路的各種電子裝置之一、無線射頻識別系統(RFID)裝置或配置計算系統的各種組成元件之一。
記憶體系統110的記憶體裝置150在電源被阻斷時可以保留儲存的數據，例如，記憶體裝置可以在寫入操作期間儲存從主機102提供的數據，並且在讀取操作期間將儲存的數據提供給主機102。記憶體裝置150可包括多個記憶體塊152、記憶體塊154和記憶體塊156。記憶體塊152、記憶體塊154和記憶體塊156中的每一個可以包括多個頁面。頁面中的每一個可以包括電耦接到多個字元線(WL)的多個記憶體單元。記憶體裝置150可以是例如快閃記憶體的非揮發性記憶體裝置。快閃記憶體可具有立體(3D)堆疊結構。記憶體裝置可以具有任何其它合適的結構。
控制器130可以控制記憶體裝置150的諸如讀取操作、寫入操作、編程操作和擦除操作的整體操作。例如，記憶體系統110的控制器130可 回應於來自主機102的請求控制記憶體裝置150。控制器130可將從記憶體裝置150讀取的數據提供給主機102，和/或可將從主機102提供的數據儲存到記憶體裝置150中。
控制器130可包括主機介面單元132、處理器134、錯誤校正碼(ECC)單元138、電源管理單元(PMU)140、NAND快閃控制器(NFC)142、記憶體144以及重排單元146。
主機介面單元132可處理從主機102提供的命令和數據，並可透過諸如以下的各種介面協定中的至少一種與主機102通訊：通用序列匯流排(USB)、多媒體卡(MMC)、高速週邊元件互連(PCI-E)、序列式SCSI(SAS)、序列先進技術附件(SATA)、平行先進技術附件(PATA)、小型電腦系統介面(SCSI)、增強型小型磁碟介面(ESDI)以及磁碟機(IDE)。
ECC單元138可檢測並校正在讀取操作期間從記憶體裝置150讀取的數據中的錯誤。當錯誤位元的數量大於或等於可校正錯誤位元的閾值數量時，ECC單元138可以不校正錯誤位元，並且可以輸出指示校正錯誤位元的失敗的錯誤校正失敗信號。
ECC單元138可基於諸如以下的編碼調製執行錯誤校正操作：低密度同位檢查(LDPC)碼、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)碼、渦輪碼(turbo code)、里德-所羅門(Reed-Solomon，RS)碼、卷積碼、遞迴系統碼(RSC)、網格編碼調製(TCM)以及分組編碼調製(BCM)等。ECC單元138可包括用於錯誤校正操作的所有電路、系統或裝置。
PMU 140可以提供和管理控制器130的電源，即，包括在控制器130中的組成元件的電源。
NFC 142可作為控制器130和記憶體裝置150之間的記憶體介面，以允許控制器130回應於來自主機102的請求來控制記憶體裝置150。當記憶體裝置150是快閃記憶體時，並且特別地，當記憶體裝置150是NAND快閃記憶體時，NFC 142可以在處理器134的控制下產生用於記憶體裝置150的控制信號並處理數據。
記憶體144可作為記憶體系統110和控制器130的工作記憶體，並且儲存用於驅動記憶體系統110和控制器130的數據。控制器130可回應於來自主機102的請求控制記憶體裝置150。例如，控制器130可將從記憶體裝置150讀取的數據提供給主機102，並將從主機102提供的數據儲存至記憶體裝置150中。當控制器130控制記憶體裝置150的操作時，記憶體144可以儲存由控制器130和記憶體裝置150用於諸如讀取操作、寫入操作、編程操作和擦除操作之操作的數據。
記憶體144可利用揮發性記憶體來實施。記憶體144可利用靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)來實施。如上所述，記憶體144可以儲存由主機102和記憶體裝置150用於讀取操作和寫入操作的數據。為了儲存數據，記憶體144可以包括編程記憶體、數據記憶體、寫入緩衝器、讀取緩衝器、映射緩衝器等。
當儲存在記憶體144中的數據的大小超過第一預定閾值時，重排單元146可以基於數據的序列資訊來重排數據。序列資訊可以包括用於數據的邏輯塊位址的資訊。
處理器134可以控制記憶體系統110的一般操作，並且可以回應於來自主機102的寫入請求或讀取請求來控制記憶體裝置150的寫入操作或讀取操作。處理器134可以驅動被稱為快閃記憶體轉換層(FTL)的韌體來控制記憶體系統110的一般操作。處理器134可以利用微處理器或中央處理單元(CPU)來實施。
管理單元(未示出)可以被包括在處理器134中，並且可以執行記憶體裝置150的壞塊管理。管理單元可以發現對於進一步使用處於不良狀況的包括在記憶體裝置150中的壞記憶體塊，並且對壞記憶體塊執行壞塊管理。但記憶體裝置150是例如NAND快閃記憶體的快閃記憶體時，由於NAND邏輯功能的特性，在寫入操作期間，例如在編程操作期間可能發生編程失敗。在壞塊管理期間，編程失敗的記憶體塊或壞記憶體塊的數據可以被編程到新記憶體塊中。並且，由於編程故障導致的壞塊會嚴重降低具有3D堆疊結構的記憶體裝置150的使用效率和記憶體系統100的可靠性，因此需要可靠的壞塊管理。
圖2是說明圖1所示的記憶體裝置150的示意圖。
參照圖2，記憶體裝置150可以包括例如第0塊210至第(N-1)塊240的多個記憶體塊。多個記憶體塊210至記憶體塊240中的每一個可以包括例如2M數量的頁面(2M個頁面)的多個頁面。多個頁面中的每一個可以包括多個記憶體單元。多個字元線可以電耦接到記憶體單元。
根據可以在每個記憶體單元中儲存或表示的位元的數量，記憶體裝置150可以包括多個記憶體塊作為單層單元(SLC)記憶體塊和多層單元(MLC)記憶體塊。SLC記憶體塊可以包括由每一個能夠儲存1位元數據的記 憶體單元實施的多個頁面。MLC記憶體塊可以包括由每一個能夠儲存例如兩位元或更多位元數據的多位元數據的記憶體單元實施的多個頁面。包括由能夠儲存3位元數據的記憶體單元實施的多個頁面的MLC記憶體塊也可以被限定為三層單元(TLC)記憶體塊。
多個記憶體裝置210至記憶體裝置240中的每一個可在寫入操作期間儲存從主機102提供的數據，並且可在讀取操作期間將儲存的數據提供給主機102。
圖3是說明圖1所示的多個記憶體塊152至記憶體塊156中的一個的電路圖。
參照圖3，記憶體裝置150的記憶體塊152可以包括分別電耦接到位元線BL0至位元線BLm-1的多個單元串340。每列單元串340可包括至少一個汲極選擇電晶體DST和至少一個源極選擇電晶體SST。多個記憶體單元或多個記憶體單元電晶體MC0至記憶體單元電晶體MCn-1可以串聯地電耦接在汲極選擇電晶體DST和源極選擇電晶體SST之間。各個記憶體單元MC0至記憶體單元MCn-1可以由每個可以儲存1位元資訊的單層單元(SLC)或由每個可以儲存多位元數據資訊的多層單元(MLC)配置。單元串340可以分別電耦接到相應的位元線BL0至位元線BLm-1。作為參考，在圖3中，「DSL」表示汲極選擇線，「SSL」表示源極選擇線，並且「CSL」表示共源線。
雖然圖3僅示出由NAND快閃記憶體單元配置的記憶體塊152，但是應當注意的是，根據實施例的記憶體裝置150的記憶體塊152不限於NAND快閃記憶體，並且可以由NOR快閃記憶體、組合至少兩種記憶體單元的混合快閃記憶體或其中控制器內置在記憶體晶片中的one-NAND快閃記憶體 實現。半導體裝置的操作特性不僅可應用於其中電荷儲存層透過導電浮閘配置的快閃記憶體裝置而且可應用於其中電荷儲存層透過介電層配置的電荷擷取快閃記憶體(CTF)
記憶體裝置150的電壓供給塊310可提供根據操作模式將要被供給至各自字元線的字元線電壓，例如編程電壓、讀取電壓和通過電壓，並且提供待被供應至基體材料(bulk)(例如其中形成有記憶體單元的阱區)的電壓。電壓供給塊310可在控制電路(未示出)的控制下執行電壓產生操作。電壓供給塊310可產生多個可變讀取電壓以產生多個讀取數據、在控制電路的控制下選擇記憶體塊或記憶體單元陣列的磁區中的一個、選擇被選擇的記憶體塊的字元線中的一個並且將字元線電壓提供至選擇的字元線和未選擇的字元線。
記憶體裝置150的讀取/寫入電路320可以由控制電路控制，並且可以根據操作模式作為讀出放大器或寫入驅動器。在驗證/正常讀取操作期間，讀取/寫入電路320可作為讀出放大器，其用於從記憶體單元陣列讀取數據。並且，在編程操作期間，讀取/寫入電路320可作為根據待被儲存在記憶體單元陣列中的數據驅動位元線的寫入驅動器。讀取/寫入電路320可以在編程操作期間從緩衝器(未示出)接收待寫入記憶體單元陣列的數據，並且可以根據輸入的數據來驅動位元線。例如，讀取/寫入電路320可以包括分別對應於列(或位元線)或列對(或位元線對)的多個頁面緩衝器322、頁面緩衝器324和頁面緩衝器326，並且多個鎖存器(未示出)可以被包括在頁面緩衝器322頁面緩衝器、324頁面緩衝器和326頁面緩衝器中的每一個中。
圖4是說明圖1所示的記憶體裝置150的多個記憶體塊152至記憶體塊156的示例的方塊圖。
參照圖4，記憶體裝置150可以包括多個記憶體塊BLK0至記憶體塊BLKN-1，並且記憶體塊BLK0至記憶體塊BLKN-1中的每一個可以被實現為立體(3D)結構或豎直結構。每個記憶體塊BLK0至記憶體塊BLKN-1可以包括在例如x軸方向、y軸方向和z軸方向的第一方向至第三方向上延伸的結構。
各個記憶體塊BLK0至記憶體塊BLKN-1可以包括在第二方向上延伸的多個NAND串NS。多個NAND串NS可以被設置在第一方向和/或第三方向上。每個NAND串NS可以電耦接到位元線BL、至少一個汲極選擇線SSL、至少一個接地選擇線GSL、多個字元線WL、至少一個虛擬字元線DWL和共源線CSL。各個記憶體塊BLK0至記憶體塊BLKN-1可以電耦接到多個位元線BL、多個源極選擇線SSL、多個接地選擇線GSL、多個字元線WL、多個虛擬字元線DWL和多個共源線CSL。
圖5是說明記憶體系統110的簡圖。
處理器134可以管理超級記憶體塊。超級記憶體塊可以包括多個記憶體塊，其可被處理器134同時控制。參照圖5，處理器134可以管理超級記憶體塊521和超級記憶體塊522，超級記憶體塊521和超級記憶體塊522分別由包括在記憶體裝置150的各個記憶體晶粒511至記憶體晶粒514中的一個或多個記憶體塊BLOCK0至記憶體塊BLOCK7分組。圖5說明處理器134透過第一超級記憶體塊521管理記憶體塊BLOCK0至記憶體塊BLOCK3，並且透過第二超級記憶體塊522管理記憶體塊BLOCK4至記憶體塊BLOCK7。
處理器134可以透過諸如通道交錯(interleaving)、記憶體晶粒交錯、記憶體晶片交錯、方式交錯等的交錯方案來控制超級記憶體塊521和超 級記憶體塊522的記憶體塊BLOCK0至記憶體塊BLOCK7。處理器134可以透過交錯方案基於頁面來依序地控制超級記憶體塊521和超級記憶體塊522的記憶體塊BLOCK0至記憶體塊BLOCK7。
參照圖5，當處理器134從主機102接收序列數據LBA0至序列數據LBA11的寫入請求時，該序列數據LBA0至該序列數據LBA11的邏輯塊位址是有順序的，處理器134可以以依序的方式控制記憶體裝置150分別將序列數據LBA0至序列數據LBA3寫入記憶體塊BLOCK0至記憶體塊BLOCK3的第一頁面中。
類似地，處理器134可以以依序的方式控制記憶體裝置150分別將序列數據LBA4至序列數據LBA11寫入記憶體塊BLOCK0至記憶體塊BLOCK3的第二頁面和第三頁面中。即，處理器134可以透過交錯方案來控制記憶體裝置150將序列數據LBA0至序列數據LBA11分別寫入第一超級記憶體塊521中。
參照圖5，當處理器134從主機102接收對儲存在第一超級記憶體塊521中的序列數據LBA0至序列數據LBA11的讀取請求時，處理器134可以以依序的方式控制記憶體裝置150分別從記憶體塊BLOCK0至記憶體塊BLOCK3的第一頁面讀取序列數據LBA0至序列數據LBA3。
類似地，處理器134可以以依序的方式控制記憶體裝置150分別從記憶體塊BLOCK0至記憶體塊BLOCK3的第二頁面或第三頁面讀取序列數據LBA4至序列數據LBA11。即，處理器134可以透過交錯方案來控制記憶體裝置150分別從第一超級記憶體塊521讀取序列數據LBA0至序列數據LBA11。
圖6是說明將數據從控制器6130的記憶體6144移動到超級記憶體塊6522而不重排數據的比較示例的簡圖。
雖然控制器6130的處理器透過交錯方案控制記憶體裝置6150，但是序列數據LBA0至序列數據LBA11可以從記憶體裝置6150中的第一超級記憶體塊6521隨機地讀取，並且隨機讀取的序列數據LBA0至序列數據LBA11可以以隨機方式被儲存在記憶體6144中。這是因為從第一超級記憶體塊6521的各個記憶體塊BLOCK0至記憶體塊BLOCK7讀取數據所需的時間彼此不同。
參照圖6，當控制器6130的處理器6134在透過記憶體6144將序列數據LBA0至序列數據LBA11從第一超級記憶體塊6521複製到第二超級記憶體塊6522的複製操作期間，控制記憶體裝置6150將透過交錯方案被隨機地儲存在控制器6130的記憶體6144中的序列數據LBA0至序列數據LBA11寫入第二超級記憶體塊6522中時，序列數據LBA0至序列數據LBA11可以被隨機地儲存在第二超級記憶體塊6522中。即，當處理器在例如垃圾收集操作期間將儲存在第一超級記憶體塊6521中的序列數據LBA0至序列數據LBA11複製到第二超級記憶體塊6522中時，序列數據LBA0至序列數據LBA11可能在被儲存在第二超級記憶體塊6522中的同時最終變成隨機的序列數據。因此，從第二超級記憶體塊6522讀出隨機化的序列數據LBA0至序列數據LBA11可能需要更長的時間，這降低了對原始的序列數據LBA0至序列數據LBA11的讀取操作的效率。
根據本發明的實施例，控制器130可以包括重排單元146，其適於重排隨機化的序列數據的順序。控制器130可以使用重排單元146解決讀出 隨機化的序列數據所花費的時間更長的問題。重排單元146可以透過使用處理器、電腦或者韌體類型的處理單元來實現。
當記憶體144中儲存的序列數據LBA0至序列數據LBA11的大小超過第一閾值時，重排單元146可以基於序列數據LBA0至序列數據LBA11的序列資訊(即，邏輯塊位址)來重排序列數據LBA0至序列數據LBA11。第一閾值可以等於或大於包括在超級記憶體塊521和超級記憶體塊522中的一個或多個頁面的儲存容量。例如，當超級記憶體塊521和超級記憶體塊522中的記憶體塊BLOCK0至記憶體塊BLOCK7的每個頁面的儲存容量為16KB時，第一閾值可以等於或大於16KB。隨著第一閾值變大，重排單元146可重排更多的數據。
圖7至圖9是說明根據本發明的實施例的控制器130的操作的簡圖。
根據本發明的實施例，處理器134可以透過記憶體144將儲存在第一超級記憶體塊521中的序列數據LBA0至序列數據LBA11複製到第二超級記憶體塊522中。首先，處理器134可以將序列數據儲存在記憶體144中。然而，當儲存在記憶體144中時，序列數據可能變成隨機的。重排單元146可以重排記憶體144中的隨機儲存的數據LBA0至數據LBA11。
在下文中，假設序列數據LBA0至序列數據LBA11中的每個大小等於記憶體塊BLOCK0至記憶體塊BLOCK7中每個頁面的儲存容量。進一步地，假設第一閾值是5個頁面的儲存容量。例如，當記憶體塊BLOCK0至記憶體塊BLOCK7中的每個頁面的儲存容量為16KB時，序列數據LBA0至序列數據LBA11的每個大小可以是16KB，並且第一閾值可以是80KB。
如圖7所示，在經由記憶體144以依序的方式將序列數據LBA0至序列數據LBA11從第一超級記憶體塊521複製到第二超級記憶體塊522的複製操作期間，當序列數據LBA0至序列數據LBA5從第一超級記憶體塊521被讀取並且然後被儲存在記憶體144中時，序列數據LBA0至序列數據LBA5的大小可以是96KB，並且因此超過第一閾值80KB。因此，重排單元146可以基於序列數據LBA0至序列數據LBA5的邏輯塊位址重排當前被儲存在記憶體144中的序列數據LBA0至序列數據LBA5。當儲存在記憶體中的序列數據LBA0至序列數據LBA5被重排時，處理器134可以將在記憶體144中重排的序列數據LBA0至序列數據LBA5中的四個序列數據，序列數據LBA0至序列數據LBA3，儲存在第二超級記憶體塊522的第一頁面中。
如圖8所示，在經由記憶體144以依序的方式將序列數據LBA0至序列數據LBA11從第一超級記憶體塊521複製到第二超級記憶體塊522的複製操作期間，四個序列數據(序列數據LBA6至序列數據LBA9)可以被進一步儲存在記憶體144中，同時兩個序列數據，序列數據LBA4和序列數據LBA5仍然被儲存在記憶體144中。因此，六個序列數據(序列數據LBA4至序列數據LBA9)的大小，即96KB，可以超過第一閾值，即80KB。
因此，重排單元146可以基於儲存在記憶體144中的序列數據LBA4至序列數據LBA9的邏輯塊位址來重排六個序列數據，序列數據LBA4至序列數據LBA9。當儲存在記憶體144中的序列數據LBA4至序列數據LBA9被重排時，處理器134可以將在記憶體144中重排的序列數據LBA4至序列數據LBA9中的四個序列數據(序列數據LBA4至序列數據LBA 7)儲存在第二超級記憶體塊522的第二頁面中。
如圖9所示，在經由記憶體144以依序的方式將序列數據LBA0至序列數據LBA11從第一超級記憶體塊521複製到第二超級記憶體塊522的複製操作期間，兩個序列數據(序列數據LBA10至序列數據LBA11)可以被進一步儲存在記憶體144中，同時兩個序列數據(序列數據LBA8和序列數據LBA9)仍然被儲存在記憶體144中。因此，儲存在記憶體144中的序列數據LBA8至序列數據LBA11的大小，即64KB，可以不超過第一閾值，即80KB。
因此，重排單元146可以不重排儲存在記憶體144中的序列數據LBA8至序列數據LBA11。並且處理器134可以將記憶體144中未被重排的序列數據LBA8至序列數據LBA11儲存到第二記憶體塊522的第三頁面中。
在實施例中，儘管存在第一閾值，重排單元146仍然可以重排儲存在記憶體144中的序列數據LBA8至序列數據LBA11。
在上述本發明的實施例中，當記憶體裝置150從處理器134接收序列數據時，記憶體裝置150可以立即將序列數據寫入超級記憶體塊中。在實施例中，記憶體裝置150可以在每次處理器134提供所有序列數據的部分片段時收集序列數據，直到將所有序列數據提供給記憶體裝置150，然後記憶體裝置150透過一次性編程方案立刻將所有序列數據寫入第二超級記憶體塊522中。
根據上述本發明的實施例，在經由記憶體144以依序的方式將序列數據LBA0至序列數據LBA11從第一超級記憶體塊521複製到第二超級記憶體塊522的複製操作期間，記憶體系統110可以以依序的方式將序列數據LBA0至序列數據LBA11儲存到第二超級記憶體塊522中。因此，儘管經由記 憶體144將序列數據LBA0至序列數據LBA11從第一超級記憶體塊521複製到第二超級記憶體塊522的若干複製操作，從第二超級記憶體塊522讀出序列數據LBA0至序列數據LBA11可以不需要較長時間，這防止對序列數據LBA0至序列數據LBA11的讀取操作的效率降低。
圖10至圖18是示意性地說明圖1的數據處理系統的應用示例的簡圖。
圖10是示意性說明包括根據本實施例的記憶體系統的數據處理系統的另一示例的簡圖。圖10示意性說明了應用根據本發明的實施例的記憶體系統的記憶卡。
參照圖10，記憶卡6000可包括記憶體控制器6020、記憶體裝置6030和連接器6010。
更具體地，記憶體控制器6020可被連接至透過非揮發性記憶體實施的記憶體裝置6030，並被配置成存取記憶體裝置6030。例如，記憶體控制器6020可被配置成控制記憶體裝置6030的讀取操作、寫入操作、擦除操作和後臺操作。記憶體控制器6020可被配置成提供記憶體裝置6030和主機之間的介面並驅動韌體以控制記憶體裝置6030。也就是說，記憶體控制器6020可對應於參照圖1描述的記憶體系統110的控制器130，並且記憶體裝置6030可對應於參照圖1描述的記憶體系統110的記憶體裝置150。
因此，記憶體控制器6020可包括RAM、處理單元、主機介面、記憶體介面和錯誤校正單元。
記憶體控制器6020可透過連接器6010與例如圖1的主機102的外部裝置通訊。例如，如參照圖1所述，記憶體控制器6020可被配置成透過諸 如以下的各種通訊協定中的一種或多種與外部裝置通訊：通用序列匯流排(USB)、多媒體卡(MMC)、嵌入式MMC(eMMC)、週邊元件互連(PCI)、高速PCI(PCIe)、先進技術附件(ATA)、序列ATA、平行ATA、小型電腦系統介面(SCSI)、增強型小型磁碟介面(EDSI)、磁碟機(IDE)、火線、通用快閃記憶體儲存(UFS)、WIFI以及藍牙。因此，根據本實施例的記憶體系統和數據處理系統可應用於有線/無線電子裝置，或者特別是行動電子裝置。
記憶體裝置6030可透過非揮發性記憶體來實施。例如，記憶體裝置6030可透過諸如以下的各種非揮發性記憶體裝置來實施：可擦除可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、NAND快閃記憶體、NOR快閃記憶體、相變RAM(PRAM)、電阻式RAM(ReRAM)、鐵電RAM(FRAM)以及自旋轉移力矩磁性RAM(STT-MRAM)。
記憶體控制器6020和記憶體裝置6030可被集成至單個半導體裝置中。例如，記憶體控制器6020和記憶體裝置6030可透過集成至單個半導體裝置中構成固態硬碟(SSD)。記憶卡6000可以是PC卡(PCMCIA：國際個人電腦記憶卡協會)、標準快閃記憶體(CF)卡、智慧媒體卡(例如，SM和SMC)、記憶卡、多媒體卡(例如，MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用快閃記憶體儲存(UFS)。
圖11是示意性說明包括根據本實施例的記憶體系統的數據處理系統的另一示例的簡圖。
參照圖11，數據處理系統6200可包括具有一個或多個非揮發性記憶體的記憶體裝置6230和用於控制記憶體裝置6230的記憶體控制器6220。圖11所示的數據處理系統6200可作為如參照圖1所描述的諸如記憶卡(CF、SD、微型SD等)或USB裝置的儲存媒介。記憶體裝置6230可對應於圖1所示的記憶體系統110中的記憶體裝置150，並且記憶體控制器6220可對應於圖1所示的記憶體系統110中的控制器130。
記憶體控制器6220可回應於主機6210的請求控制對記憶體裝置6230的讀取操作、寫入操作或擦除操作，並且記憶體控制器6220可包括一個或多個CPU 6221、諸如RAM 6222的緩衝記憶體、ECC電路6223、主機介面6224以及諸如NVM介面6225的記憶體介面。
CPU 6221可控制對記憶體裝置6230的全部操作，例如讀取操作、寫入操作、檔案系統管理操作和壞頁面管理操作。RAM 6222可根據CPU 6221的控制來操作且作為工作記憶體、緩衝記憶體或高速緩衝記憶體。當RAM 6222作為工作記憶體時，透過CPU 6221處理的數據可被臨時儲存在RAM 6222中。當RAM 6222作為緩衝記憶體時，RAM 6222可用於緩衝從主機6210傳輸到記憶體裝置6230的數據或從記憶體裝置6230傳輸到主機6210的數據。當RAM 6222作為高速緩衝記憶體時，RAM 6222可輔助低速記憶體裝置6230以高速運行。
ECC電路6223可對應於圖1所示的控制器130的ECC單元138。如參照圖1所述，ECC電路6223可產生用於校正從記憶體裝置6230提供的數據的失效位元或錯誤位元的ECC(錯誤校正碼)。ECC電路6223可對提供給記憶體裝置6230的數據執行錯誤校正編碼，從而形成具有同位檢查位 元的數據。同位檢查位元可被儲存在記憶體裝置6230中。ECC電路6223可對從記憶體裝置6230輸出的數據執行錯誤校正解碼。此時，ECC電路6223可使用同位檢查位元來校正錯誤。例如，如參照圖1所述，ECC電路6223可使用LDPC碼、BCH碼、渦輪碼(turbo code)、里德-所羅門碼、卷積碼、RSC或諸如TCM或BCM的編碼調製來校正錯誤。
記憶體控制器6220可透過主機介面6224向主機6210傳輸數據/接收來自主機6210的數據，並透過NVM介面6225向記憶體裝置6230傳輸數據/接收來自記憶體裝置6230的數據。主機介面6224可透過PATA匯流排、SATA匯流排、SCSI、USB、PCIe或NAND介面連接至主機6210。記憶體控制器6220可利用諸如WiFi或長期演進技術(LTE)的行動通訊協定而具有無線通訊功能。記憶體控制器6220可連接至外部裝置，例如主機6210或另一個外部裝置，然後向外部裝置傳輸數據/接收來自外部裝置的數據。特別地，由於記憶體控制器6220被配置成透過各種通訊協定中的一種或多種與外部裝置通訊，因此根據本實施例的記憶體系統和數據處理系統可被應用於有線/無線電子裝置或特別是行動電子裝置。
圖12是示意性說明包括根據本實施例的記憶體系統的數據處理系統的另一示例的簡圖。圖12示意性示出應用根據本實施例的記憶體系統的SSD。
參照圖12，SSD 6300可包括控制器6320和包括多個非揮發性記憶體的記憶體裝置6340。控制器6320可對應於圖1的記憶體系統110中的控制器130，並且記憶體裝置6340可對應於圖1的記憶體系統中的記憶體裝置150。
更具體地，控制器6320可透過多個通道CH1至通道CHi連接至記憶體裝置6340。控制器6320可包括一個或多個處理器6321、緩衝記憶體6325、ECC電路6322、主機介面6324以及諸如非揮發性記憶體介面6326的記憶體介面。
緩衝記憶體6325可臨時儲存從主機6310提供的數據或從包括在記憶體裝置6340中的多個快閃記憶體NVM提供的數據，或者臨時儲存多個快閃記憶體NVM的中繼數據，例如，包括映射表的映射數據。緩衝記憶體6325可透過諸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的揮發性記憶體或諸如FRAM、ReRAM、STT-MRAM和PRAM的非揮發性記憶體來實施。為便於描述，圖12說明緩衝記憶體6325存在於控制器6320中。然而，緩衝記憶體6325可存在於控制器6320的外部。
ECC電路6322可在編程操作期間計算待被編程到記憶體裝置6340的數據的ECC值，在讀取操作期間基於ECC值對從記憶體裝置6340讀取的數據執行錯誤校正操作，並在失效數據恢復操作期間對從記憶體裝置6340恢復的數據執行錯誤校正操作。
主機介面6324可提供與諸如主機6310的外部裝置的介面功能，並且非揮發性記憶體介面6326可提供與透過多個通道連接的記憶體裝置6340的介面功能。
此外，可提供應用了圖1的記憶體系統110的多個SSD 6300來實施數據處理系統，例如，獨立磁碟冗餘陣列(RAID)系統。此時，RAID系統可包括多個SSD 6300和用於控制多個SSD 6300的RAID控制器。當RAID控制器回應於從主機6310提供的寫入命令執行編程操作時，RAID控制器可根 據多個RAID級別，即，從主機6310提供的寫入命令的RAID級別資訊，在SSD 6300中選擇一個或多個記憶體系統或SSD 6300，並將對應於寫入命令的數據輸出到選擇的SSD 6300。此外，當RAID控制器回應於從主機6310提供的讀取命令執行讀取操作時，RAID控制器可根據多個RAID級別，即，從主機6310提供的讀取命令的RAID級別資訊，在SSD 6300中選擇一個或多個記憶體系統或SSD 6300，並將從所選擇的SSD 6300讀取的數據提供給主機6310。
圖13是示意性說明包括根據本實施例的記憶體系統的數據處理系統的另一示例的簡圖。圖13示意性說明應用了根據本實施例的記憶體系統的嵌入式多媒體卡(eMMC)。
參照圖13，eMMC 6400可包括控制器6430和透過一個或多個NAND快閃記憶體實施的記憶體裝置6440。控制器6430可對應於圖1的記憶體系統110中的控制器130，並且記憶體裝置6440可對應於圖1的記憶體系統110中的記憶體裝置150。
更具體地，控制器6430可透過多個通道連接至記憶體裝置6440。控制器6430可包括一個或多個核心6432、主機介面6431和諸如NAND介面6433的記憶體介面。
核心6432可控制eMMC 6400的全部操作，主機介面6431可提供控制器6430和主機6410之間的介面功能，並且NAND介面6433可提供記憶體裝置6440和控制器6430之間的介面功能。例如，主機介面6431可作為平行介面，例如參照圖1所描述的MMC介面。此外，主機介面6431可作為序列介面，例如超高速(UHS-I/UHS-II)介面。
圖14至圖17是示意性說明包括根據本實施例的記憶體系統的數據處理系統的其它示例的簡圖。圖14至圖17示意性說明應用根據本實施例的記憶體系統的UFS(通用快閃記憶體儲存)系統。
參照圖14至圖17，UFS系統6500、UFS系統6600、UFS系統6700和UFS系統6800可分別包括主機6510、主機6610、主機6710和主機6810，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820以及UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830。主機6510、主機6610、主機6710和主機6810可作為有線/無線電子裝置或特別是行動電子裝置的應用處理器，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820可作為嵌入式UFS裝置，並且UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可作為外部嵌入式UFS裝置或可移除UFS卡。
各個UFS系統，UFS系統6500、UFS系統6600、UFS系統6700和UFS系統6800中的主機6510、主機6610、主機6710和主機6810，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820以及UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可透過UFS協定與諸如有線/無線電子裝置或特別是行動電子裝置的外部裝置通訊，並且UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820以及UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可透過圖1所示的記憶體系統110來實施。例如，在UFS系統6500、UFS系統6600、UFS系統6700和UFS系統6800中，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820可以參照圖11至圖13描述的數據處理系統6200、SSD 6300或eMMC 6400的形式來 實施，並且UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可以參照圖10描述的記憶卡系統6100的形式來實施。
此外，在UFS系統6500、UFS系統6600、UFS系統6700和UFS系統6800中，主機6510、主機6610、主機6710和主機6810，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820以及UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可透過UFS介面，例如，行動產業處理器介面(MIPI)中的MIPI M-PHY和統一協定(MIPI UniPro)彼此通訊。此外，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820與UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可透過除了UFS協定以外的各種協定，例如，UFD、MMC、SD、迷你SD和微型SD彼此通訊。
在圖14所示的UFS系統6500中，主機6510、UFS裝置6520以及UFS卡6530中的每一個可包括UniPro。主機6510可執行交換操作，以便與UFS裝置6520和UFS卡6530通訊。特別地，主機6510可透過例如UniPro處的L3交換的鏈路層交換與UFS裝置6520或UFS卡6530通訊。此時，UFS裝置6520和UFS卡6530可透過主機6510的UniPro處的鏈路層交換來彼此通訊。在本實施例中，為便於描述，已經例示了其中一個UFS裝置6520和一個UFS卡6530連接至主機6510的配置。然而，多個UFS裝置和UFS卡可並聯或以星型形式連接至主機6510，並且多個UFS卡可並聯或以星型形式連接至UFS裝置6520，或者串聯或以鏈型形式連接至UFS裝置6520。
在圖15所示的UFS系統6600中，主機6610、UFS裝置6620和UFS卡6630中的每一個可包括UniPro，並且主機6610可透過執行交換操作的交換模組6640，例如，透過在UniPro處執行鏈路層交換例如L3交換的交換模 組6640，與UFS裝置6620或UFS卡6630通訊。UFS裝置6620和UFS卡6630可透過UniPro處的交換模組6640的鏈路層交換來彼此通訊。在本實施例中，為便於描述，已經例示了其中一個UFS裝置6620和一個UFS卡6630連接至交換模組6640的配置。然而，多個UFS裝置和UFS卡可並聯或以星型形式連接至交換模組6640，並且多個UFS卡可串聯或以鏈型形式連接至UFS裝置6620。
在圖16所示的UFS系統6700中，主機6710、UFS裝置6720和UFS卡6730中的每一個可包括UniPro，並且主機6710可透過執行交換操作的交換模組6740，例如透過在UniPro處執行鏈路層交換例如L3交換的交換模組6740，與UFS裝置6720或UFS卡6730通訊。此時，UFS裝置6720和UFS卡6730可透過UniPro處的交換模組6740的鏈路層交換來彼此通訊，並且交換模組6740可在UFS裝置6720內部或外部與UFS裝置6720集成為一個模組。在本實施例中，為便於描述，已經例示了其中一個UFS裝置6720和一個UFS卡6730連接至交換模組6740的配置。然而，其中每個都包括交換模組6740和UFS裝置6720的多個模組可並聯或以星型形式連接至主機6710，或者串聯或以鏈型形式彼此連接。此外，多個UFS卡可並聯或以星型形式連接至UFS裝置6720。
在圖17所示的UFS系統6800中，主機6810、UFS裝置6820和UFS卡6830中的每一個可包括M-PHY和UniPro。UFS裝置6820可執行交換操作，以便與主機6810和UFS卡6830通訊。特別地，UFS裝置6820可透過用於與主機6810通訊的M-PHY和UniPro模組和用於與UFS卡6830通訊的M-PHY和UniPro模組之間的交換操作，例如透過目標ID(識別符號)交換操 作，來與主機6810或UFS卡6830通訊。此時，主機6810和UFS卡6830可透過UFS裝置6820的M-PHY和UniPro模組之間的目標ID交換來彼此通訊。在本實施例中，為便於描述，已經例示了其中一個UFS裝置6820連接至主機6810且一個UFS卡6830連接至UFS裝置6820的配置。然而，多個UFS裝置可並聯或以星型形式連接至主機6810，或串聯或以鏈型形式連接至主機6810，並且多個UFS卡可並聯或以星型形式連接至UFS裝置6820，或串聯或以鏈型形式連接至UFS裝置6820。
圖18是示意性說明包括根據實施例的記憶體系統的數據處理系統的另一示例的簡圖。圖18是示意性說明應用了根據本實施例的記憶體系統的使用者系統的簡圖。
參照圖18，使用者系統6900可包括應用處理器6930、記憶體模組6920、網路模組6940、儲存模組6950和使用者介面6910。
更具體地，應用處理器6930可驅動包括在諸如OS的使用者系統6900中的組件，並且包括控制包括在使用者系統6900中的組件的控制器、介面和圖形引擎。應用處理器6930可作為系統單晶片(SoC)被提供。
記憶體模組6920可作為使用者系統6900的主記憶體、工作記憶體、緩衝記憶體或高速緩衝記憶體。記憶體模組6920可包括諸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM或LPDDR3 SDRAM的揮發性RAM，或諸如PRAM、ReRAM、MRAM或FRAM的非揮發性RAM。例如，可基於POP(堆疊式封裝)封裝和安裝應用處理器6930和記憶體模組6920。
網路模組6940可與外部裝置通訊。例如，網路模組6940不僅可支援有線通訊，而且可支援各種無線通訊協定，諸如碼分多址(CDMA)、全球行動通訊系統(GSM)、寬頻CDMA(WCDMA)、CDMA-2000、時分多址(TDMA)、長期演進技術(LTE)、全球互通微波接取(WiMAX)、無線區域網路(WLAN)、超寬頻(UWB)、藍牙、無線顯示(WI-DI)，從而與有線/無線電子裝置或特別是行動電子裝置通訊。因此，根據本發明的實施例的記憶體系統和數據處理系統可應用於有線/無線電子裝置。網路模組6940可被包括在應用處理器6930中。
儲存模組6950可儲存數據，例如從應用處理器6930接收的數據，然後可將所儲存的數據傳輸到應用處理器6930。儲存模組6950可透過諸如相變RAM(PRAM)、磁性RAM(MRAM)、電阻式RAM(ReRAM)、NAND快閃記憶體、NOR快閃記憶體和3D NAND快閃記憶體的非揮發性半導體記憶體裝置來實施，並且可被提供為諸如使用者系統6900的記憶卡或外部驅動器的可移除儲存媒介。儲存模組6950可對應於參照圖1描述的記憶體系統110。此外，儲存模組6950可被實施為如上參照圖12至圖17所述的SSD、eMMC和UFS。
使用者介面6910可包括用於向應用處理器6930輸入數據或命令或者用於將數據輸出到外部裝置的介面。例如，使用者介面6910可包括諸如鍵盤、小鍵盤、按鈕、觸控面板、觸控式螢幕、觸控板、觸控球、攝影機、麥克風、陀螺儀感測器、振動感測器和壓電元件的使用者輸入介面，以及諸如液晶顯示器(LCD)、有機發光二極體(OLED)顯示裝置、主動矩陣OLED(AMOLED)顯示裝置、LED、揚聲器和電動機的使用者輸出介面。
此外，當圖1的記憶體系統110應用於使用者系統6900的行動電子裝置時，應用處理器6930可控制行動電子裝置的全部操作，並且網路模組6940可作為用於控制與外部裝置的有線/無線通訊的通訊模組。使用者介面6910可在行動電子裝置的顯示/觸控模組上顯示透過處理器6930處理的數據或支援從觸控面板接收數據的功能。
雖然為了說明性目的已經描述了各個實施例，但是對於本領域技術人員顯而易見的是，在不脫離如所附權利要求所限定的本發明的精神和範圍的情況下，可進行各種改變和修改。
100:記憶體系統
102:主機
110:記憶體系統
130:控制器
132:主機介面單元
134:處理器
138:錯誤校正碼單元
140:電源管理單元
142:NAND快閃控制器
144:記憶體
146:重排單元
150:記憶體裝置
152:記憶體塊
154:記憶體塊
156:記憶體塊
ECC:錯誤校正碼
PMU:電源管理單元
NFC:NAND快閃控制器

Claims (20)

  1. 一種控制器，其包括：處理器，其適於控制記憶體裝置，從所述記憶體裝置中的第一超級記憶體塊的第一記憶體塊讀取第一數據；記憶體，其適於儲存所述第一數據；以及重排單元，當所述處理器經由所述記憶體將所述第一數據從所述第一超級記憶體塊複製到第二超級記憶體塊時，其適於基於儲存在所述記憶體中的所述第一數據的序列資訊重排儲存在所述記憶體中的第一數據，其中，所述第一超級記憶體塊以及所述第二超級記憶體塊個別地包括所述記憶體裝置中的多個記憶體塊。
  2. 如請求項1所述的控制器，其中所述重排單元基於序列資訊依序地重排所述第一數據。
  3. 如請求項1所述的控制器，其中當所述第一數據的大小等於或大於第一閾值時，所述重排單元重排所述第一數據。
  4. 如請求項3所述的控制器，其中所述第一閾值等於或大於包括在所述第一超級記憶體塊中的所述第一記憶體塊的一個或多個頁面的儲存容量。
  5. 如請求項4所述的控制器，其中所述序列資訊包括邏輯塊位址的資訊。
  6. 如請求項4所述的控制器，其中所述第一數據是序列數據。
  7. 如請求項4所述的控制器，其中所述處理器根據所述第一數據的所述序列資訊的順序將所述第一數據從所述第一超級記憶體塊複製到所述第二超級記憶體塊。
  8. 如請求項4所述的控制器，其中所述第一閾值等於或小於所述第一超級記憶體塊的預定儲存容量。
  9. 如請求項1所述的控制器，其中所述處理器控制所述記憶體裝置將重排的所述第一數據寫入所述記憶體裝置的所述第二超級記憶體塊。
  10. 如請求項9所述的控制器，其中所述處理器在垃圾收集操作期間複製所述第一數據。
  11. 一種控制器的操作方法，所述方法包括：控制記憶體裝置，以從所述記憶體裝置中的第一超級記憶體塊的第一記憶體塊讀取第一數據；儲存所述第一數據；當所述第一數據經由記憶體從所述第一超級記憶體塊複製到第二超級記憶體塊，基於儲存在所述記憶體中的所述第一數據的序列資訊重排儲存在所述記憶體中的第一數據；以及控制所述記憶體裝置將重排的第一數據寫入所述記憶體裝置的所述第二超級記憶體塊中，其中，所述第一超級記憶體塊以及所述第二超級記憶體塊個別地包括所述記憶體裝置中的多個記憶體塊。
  12. 如請求項11所述的方法，其中所述重排基於序列資訊依序地重排所述第一數據。
  13. 如請求項11所述的方法，其中當所述第一數據的大小等於或大於第一閾值時，所述重排將所述第一數據進行重排。
  14. 如請求項13所述的方法，其中所述第一閾值等於或大於包括在所述第一超級記憶體塊中的所述第一記憶體塊的一個或多個頁面的儲存容量。
  15. 如請求項14所述的方法，其中所述序列資訊包括邏輯塊位址的資訊。
  16. 如請求項14所述的方法，其中所述第一數據是序列數據。
  17. 如請求項14所述的方法，其中根據所述第一數據的所述序列資訊的順序將所述第一數據從所述第一超級記憶體塊複製到所述第二超級記憶體塊。
  18. 如請求項14所述的方法，其中所述第一閾值等於或小於所述第一超級記憶體塊的預定儲存容量。
  19. 如請求項11所述的方法，其更包括：將重排的所述第一數據寫入所述記憶裝置的所述第二超級記憶體塊。
  20. 如請求項19所述的方法，其中在垃圾收集操作期間執行所述複製操作。
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