TW201640354A

TW201640354A - 用於分頁表走查位元交換之指令和邏輯

Info

Publication number: TW201640354A
Application number: TW104138530A
Authority: TW
Inventors: 大衛卡波; 約翰克林
Original assignee: 英特爾股份有限公司
Priority date: 2014-12-23
Filing date: 2015-11-20
Publication date: 2016-11-16
Also published as: CN107077421B; WO2016105720A1; TWI630480B; CN107077421A; EP3238025A1; US20160179662A1

Abstract

一種處理器，包含一二進位翻譯器、一記憶體管理單元、及一監視器單元。該二進位翻譯器包含用以對一區域的碼進行翻譯及用以對於該區域的碼內之經翻譯的指令進行重排序以產生一異動之邏輯。該記憶體管理單元包含邏輯，其用以自該異動接收一記憶體指令以存取記憶體中之一位址、用以基於在一先前的分頁表走查期間對於位址進行設定的位元來決定該位址在該異動的執行之期間是否與一先前的分頁表走查相關聯、及用以基於該位址是否與該先前的分頁表走查相關聯之決定來允許該記憶體指令之執行。該監視器單元包含用以指明一給定的位址在該異動之執行的期間是否與該先前的分頁表走查相關聯之邏輯。

Description

用於分頁表走查位元交換之指令和邏輯

本揭露係關於處理邏輯、微處理、及相關聯的指令集架構之領域，當指令集由處理器或其他處理邏輯執行時會執行邏輯的、數學的、或其他功能的操作。本揭露進一步關於處理自修改碼及與虛擬記憶體的互動之領域。

多處理器系統變得越來越普遍。多處理器系統的應用範圍從最高效能的系統到嵌入式低功率電腦。多處理器系統的應用包含動態計算域切割到桌上型電腦計算。為了利用多處理器系統的優點，待執行的碼可被分開至多個執行緒(thread)以供各種處理個體執行。各執行緒可互相平行執行。再者，為了增加處理個體之利用性，亂序執行(out-of-order execution)可被使用。亂序執行可當指令所需輸入為可用之時執行指令。因此，於碼序列較晚出現的指令可在於碼序列較早出現的指令之前被執行。將其合在一起可與虛擬記憶體及系統記憶體模型互動。

100‧‧‧系統

102‧‧‧處理器

104‧‧‧快取記憶體

106‧‧‧暫存器檔案

108‧‧‧執行單元

109‧‧‧封裝指令集

110‧‧‧處理器匯流排

112‧‧‧圖形控制器

114‧‧‧加速圖形埠互連

116‧‧‧系統邏輯晶片

118‧‧‧記憶體路徑

120‧‧‧記憶體

122‧‧‧系統I/O

124‧‧‧資料儲存器

126‧‧‧無線收發器

128‧‧‧韌體集線器

130‧‧‧I/O控制器集線器

134‧‧‧網路控制器

140‧‧‧資料處理系統

141‧‧‧匯流排

142‧‧‧執行單元

143‧‧‧封裝指令集

144‧‧‧解碼器

145‧‧‧暫存器檔案

146‧‧‧同步動態隨機存取記憶體(SDRAM)控制

147‧‧‧靜態隨機存取記憶體(SRAM)控制

148‧‧‧突發快閃記憶體介面

149‧‧‧個人電腦記憶卡國際協會(PCMCIA)/緊湊型快閃記憶(CF)卡控制

150‧‧‧液晶顯示器(LCD)控制

151‧‧‧直接記憶體存取(DMA)控制器

152‧‧‧匯流排主介面

153‧‧‧I/O匯流排

154‧‧‧I/O橋接器

155‧‧‧通用異步接收器/傳送器

156‧‧‧通用序列匯流排

157‧‧‧藍芽無線UART

158‧‧‧I/O擴充介面

159‧‧‧處理核心

160‧‧‧資料處理系統

161‧‧‧SIMD共處理器

162‧‧‧執行單元

163‧‧‧指令集

164‧‧‧暫存器檔案

165‧‧‧解碼器

166‧‧‧主處理器

166‧‧‧共處理器匯流排

167‧‧‧快取記憶體

168‧‧‧輸入/輸出系統

169‧‧‧無線介面

170‧‧‧處理核心

200‧‧‧處理器

201‧‧‧循序前端

202‧‧‧快速排程器

203‧‧‧亂序執行引擎

204‧‧‧慢/一般浮點排程器

206‧‧‧簡單浮點排程器

208‧‧‧暫存器檔案

210‧‧‧暫存器檔案

211‧‧‧執行區塊

212‧‧‧執行單元

214‧‧‧執行單元

216‧‧‧執行單元

218‧‧‧執行單元

220‧‧‧執行單元

222‧‧‧執行單元

224‧‧‧執行單元

226‧‧‧指令預取器

228‧‧‧指令解碼器

230‧‧‧追蹤快取

232‧‧‧微碼ROM

234‧‧‧uop佇列

310‧‧‧封裝位元組

320‧‧‧封裝字元

330‧‧‧封裝雙字元

341‧‧‧半封裝

342‧‧‧單封裝

343‧‧‧雙封裝

344‧‧‧未帶符號的封裝位元組表示法

345‧‧‧帶符號的封裝位元組表示法

346‧‧‧未帶符號的封裝字元表示法

347‧‧‧帶符號的封裝字元表示法

348‧‧‧未帶符號的封裝雙字元表示法

349‧‧‧帶符號的封裝雙字元表示法

360‧‧‧格式

361‧‧‧欄位

362‧‧‧欄位

363‧‧‧欄位

364‧‧‧來源運算元識別符

365‧‧‧來源運算元識別符

366‧‧‧目的運算元識別符

370‧‧‧操作編碼(操作碼)格式

371‧‧‧欄位

372‧‧‧欄位

373‧‧‧欄位

374‧‧‧欄位

375‧‧‧欄位

376‧‧‧欄位

378‧‧‧欄位

380‧‧‧操作編碼(操作碼)格式

381‧‧‧條件欄位

382‧‧‧操作碼欄

383‧‧‧操作碼欄

384‧‧‧操作碼欄

385‧‧‧操作碼欄

386‧‧‧操作碼欄

387‧‧‧操作碼欄

388‧‧‧操作碼欄

389‧‧‧操作碼欄

390‧‧‧來源運算元識別符

400‧‧‧處理器管線

402‧‧‧擷取階段

404‧‧‧長度解碼階段

406‧‧‧解碼階段

408‧‧‧分配階段

410‧‧‧更名階段

412‧‧‧排程階段

414‧‧‧暫存器讀取/記憶體讀取階段

416‧‧‧執行階段

418‧‧‧寫回/記憶體寫入階段

422‧‧‧例外處理階段

424‧‧‧提交階段

430‧‧‧前端單元

432‧‧‧分支預測單元

434‧‧‧指令快取單元

436‧‧‧指令轉譯後備緩衝器

438‧‧‧指令擷取單元

440‧‧‧解碼單元

450‧‧‧執行引擎單元

452‧‧‧更名/分配器單元

454‧‧‧退休單元

456‧‧‧排程器單元

458‧‧‧實體暫存器檔案單元

460‧‧‧執行叢集

462‧‧‧執行單元

464‧‧‧記憶體存取單元

470‧‧‧記憶體單元

472‧‧‧資料TLB單元

474‧‧‧資料快取單元

476‧‧‧2階(L2)快取單元

490‧‧‧處理器核心

500‧‧‧處理器

502‧‧‧核心

503‧‧‧快取階層

506‧‧‧快取

508‧‧‧環式互連單元

510‧‧‧系統代理

512‧‧‧顯示引擎

514‧‧‧介面

516‧‧‧直接媒體介面

518‧‧‧PCIe橋接器

520‧‧‧記憶體控制器

522‧‧‧一致邏輯

552‧‧‧記憶體控制單元

560‧‧‧圖形模組

565‧‧‧媒體引擎

570‧‧‧前端

572‧‧‧快取

574‧‧‧快取

580‧‧‧亂序引擎

582‧‧‧分配模組

584‧‧‧資源排程器

586‧‧‧資源

588‧‧‧重排序緩衝器

590‧‧‧模組

595‧‧‧LLC

599‧‧‧RAM

600‧‧‧系統

610‧‧‧處理器

615‧‧‧處理器

620‧‧‧圖形記憶體控制器集線器

640‧‧‧記憶體

645‧‧‧顯示器

650‧‧‧輸入/輸出(I/O)控制器集線器

660‧‧‧外部圖形裝置

670‧‧‧週邊裝置

695‧‧‧前側匯流排

700‧‧‧第二系統

714‧‧‧I/O裝置

716‧‧‧第一匯流排

718‧‧‧匯流排橋接器

720‧‧‧第二匯流排

722‧‧‧鍵盤及/或滑鼠

724‧‧‧音訊I/O

727‧‧‧通訊裝置

728‧‧‧儲存單元

730‧‧‧碼及資料

732‧‧‧記憶體

734‧‧‧記憶體

738‧‧‧高性能圖形電路

739‧‧‧高性能圖形介面

750‧‧‧點對點互連

752‧‧‧P-P介面

754‧‧‧P-P介面

770‧‧‧第一處理器

772‧‧‧積體記憶體控制器單元

776‧‧‧點對點(P-P)介面

778‧‧‧點對點(P-P)介面

780‧‧‧第二處理器

782‧‧‧積體記憶體控制器單元

786‧‧‧P-P介面

788‧‧‧P-P介面

790‧‧‧晶片組

792‧‧‧介面

794‧‧‧點對點介面電路

796‧‧‧介面

798‧‧‧點對點介面電路

800‧‧‧第三系統

814‧‧‧I/O裝置

815‧‧‧傳統I/O裝置

832‧‧‧記憶體

834‧‧‧記憶體

870‧‧‧處理器

872‧‧‧控制邏輯

880‧‧‧處理器

882‧‧‧控制邏輯

890‧‧‧晶片組

900‧‧‧SoC

902‧‧‧互連單元

902A‧‧‧核心

902N‧‧‧核心

906‧‧‧共用快取單元

908‧‧‧積體圖形邏輯

910‧‧‧系統代理單元

914‧‧‧積體記憶體控制器單元

916‧‧‧匯流排控制器單元

920‧‧‧媒體處理器

924‧‧‧影像處理器

926‧‧‧音訊處理器

928‧‧‧視訊處理器

930‧‧‧靜態隨機存取記憶體(SRAM)單元

932‧‧‧直接記憶體存取(DMA)單元

940‧‧‧顯示單元

1000‧‧‧處理器

1005‧‧‧CPU

1010‧‧‧GPU

1015‧‧‧影像處理器

1020‧‧‧視訊處理器

1025‧‧‧USB控制器

1030‧‧‧UART控制器

1035‧‧‧SPI/SDIO控制器

1040‧‧‧顯示裝置

1045‧‧‧記憶體介面控制器

1050‧‧‧MIPI控制器

1055‧‧‧快閃記憶體控制器

1060‧‧‧雙資料率(DDR)控制器

1065‧‧‧安全引擎

1070‧‧‧I2S/I2C控制器

1100‧‧‧儲存器

1110‧‧‧硬體或軟體模型

1120‧‧‧模擬軟體

1140‧‧‧記憶體

1150‧‧‧有線連接

1160‧‧‧無線連接

1165‧‧‧製造

1205‧‧‧程式

1210‧‧‧程式

1215‧‧‧程式

1302‧‧‧高階語言

1304‧‧‧x86編譯器

1306‧‧‧x86二進制碼

1308‧‧‧替代指令集編譯器

1310‧‧‧替代指令集二進制碼

1312‧‧‧指令轉換器

1314‧‧‧沒有至少一x86指令集核心的處理器

1316‧‧‧具有至少一x86指令集核心的處理器

1400‧‧‧指令集架構

1406‧‧‧核心

1407‧‧‧核心

1408‧‧‧L2快取控制

1409‧‧‧匯流排介面單元

1410‧‧‧L2快取

1410‧‧‧互連

1415‧‧‧圖形處理單元

1420‧‧‧視訊編解碼器

1425‧‧‧液晶顯示器(LCD)視訊介面

1430‧‧‧用戶介面模組(SIM)介面

1435‧‧‧啟動ROM介面

1440‧‧‧同步動態隨機存取記憶體(SDRAM)控制器

1445‧‧‧快閃控制器

1450‧‧‧串列週邊介面(SPI)主單元

1455‧‧‧電源控制

1460‧‧‧DRAM

1465‧‧‧FLASH

1470‧‧‧藍芽模組

1475‧‧‧高速3G數據機

1480‧‧‧全球定位系統模組

1485‧‧‧無線模組

1490‧‧‧行動產業處理器介面

1495‧‧‧高解析度多媒體介面

1500‧‧‧指令架構

1510‧‧‧單元

1511‧‧‧中斷控制及分配單元

1512‧‧‧窺探控制單元

1513‧‧‧快取至快取傳送

1514‧‧‧窺探過濾器

1515‧‧‧計時器

1516‧‧‧AC埠

1520‧‧‧匯流排介面單元

1521‧‧‧主要主

1522‧‧‧次要主

1525‧‧‧快取

1530‧‧‧指令預取階段

1530‧‧‧載入儲存單元

1531‧‧‧快速迴圈模式之選項

1532‧‧‧指令快取

1535‧‧‧分支預測單元

1536‧‧‧全域歷程

1537‧‧‧目標位址

1538‧‧‧返回堆疊

1540‧‧‧記憶體系統

1542‧‧‧資料快取

1543‧‧‧預取器

1544‧‧‧記憶體管理單元

1545‧‧‧轉譯後備緩衝器

1550‧‧‧雙指令解碼階段

1555‧‧‧暫存器更名階段

1556‧‧‧暫存器堆

1557‧‧‧分支

1560‧‧‧發出階段

1561‧‧‧指令佇列

1565‧‧‧執行個體

1566‧‧‧ALU/乘法單元(MUL)

1567‧‧‧ALU

1568‧‧‧浮點單元(FPU)

1569‧‧‧位址

1570‧‧‧寫回階段

1575‧‧‧追蹤單元

1580‧‧‧指令指標

1582‧‧‧引退指標

1600‧‧‧執行管線

1605‧‧‧步驟

1610‧‧‧步驟

1615‧‧‧步驟

1620‧‧‧步驟

1625‧‧‧步驟

1630‧‧‧步驟

1635‧‧‧步驟

1640‧‧‧步驟

1645‧‧‧步驟

1650‧‧‧步驟

1655‧‧‧步驟

1660‧‧‧步驟

1665‧‧‧步驟

1670‧‧‧步驟

1675‧‧‧步驟

1680‧‧‧步驟

1700‧‧‧電子裝置

1710‧‧‧處理器

1715‧‧‧低電源雙資料率(LPDDR)記憶體單元

1720‧‧‧碟機

1722‧‧‧BIOS/韌體/快閃記憶體

1724‧‧‧顯示器

1725‧‧‧觸碰螢幕

1730‧‧‧觸碰板

1735‧‧‧快速晶片組(EC)

1736‧‧‧鍵盤

1737‧‧‧風扇

1738‧‧‧信任平台模組(TPM)

1739‧‧‧熱感測器

1740‧‧‧感測器集線器

1741‧‧‧加速計

1742‧‧‧周圍光感測器

1743‧‧‧羅盤

1744‧‧‧陀螺儀

1745‧‧‧近場通訊(NFC)單元

1746‧‧‧熱感測器

1750‧‧‧無線區域網路(WLAN)單元

1752‧‧‧藍芽單元

1754‧‧‧相機

1755‧‧‧全球定位系統(GPS)

1756‧‧‧無線廣域網路(WWAN)單元

1757‧‧‧SIM卡

1760‧‧‧數位訊號處理器

1762‧‧‧音訊單元

1763‧‧‧揚聲器

1764‧‧‧頭戴式耳機

1765‧‧‧麥克風

1800‧‧‧系統

1802‧‧‧處理器

1804‧‧‧指令流

1806‧‧‧前端

1808‧‧‧解碼器

1810‧‧‧二進制翻譯器

1812‧‧‧記憶體

1814‧‧‧實體記憶體位址

1816‧‧‧分頁表

1818‧‧‧排程器/分配器

1820‧‧‧執行單元

1822‧‧‧退休單元

1824‧‧‧退休次序緩衝器

1826‧‧‧資深儲存緩衝器

1828‧‧‧記憶體管理單元

1830‧‧‧轉譯後備緩衝器

1832‧‧‧經快取的分頁表

1834‧‧‧分頁表未命中處理器

1836‧‧‧觀察器單元

2000‧‧‧方法

2005‧‧‧步驟

2010‧‧‧步驟

2015‧‧‧步驟

2020‧‧‧步驟

2025‧‧‧步驟

2030‧‧‧步驟

2035‧‧‧步驟

2040‧‧‧步驟

2045‧‧‧步驟

2050‧‧‧步驟

2055‧‧‧步驟

2060‧‧‧步驟

2065‧‧‧步驟

2070‧‧‧步驟

2075‧‧‧步驟

實施例係藉由後附圖式中之範例來說明但非用以限制：第1A圖為根據本揭露之實施例以可包含執行單元用以執行指令之處理器形成的例示電腦系統之方塊圖；第1B圖顯示根據本揭露之實施例的資料處理系統；第1C圖顯示用以執行文字組串比較操作之資料處理系統的其他實施例；第2圖為根據本揭露之實施例對於可包含邏輯電路用以執行指令之處理器的微架構之方塊圖；第3A圖顯示根據本揭露之實施例於多媒體暫存器中之各種封裝資料類型表示；第3B圖顯示根據本揭露之實施例的可能的暫存器中資料儲存格式(in-register data storage format)；第3C圖顯示根據本揭露之實施例於多媒體暫存器中之帶符號的(signed)與未帶符號的(unsigned)封裝資料類型表示；第3D圖顯示操作編碼格式之實施例；第3E圖顯示根據本揭露之實施例具有四十或更多個位元的另一可能的操作編碼格式；第3F圖顯示根據本揭露之實施例另一可能的操作編碼格式；第4A圖為顯示根據本揭露之實施例的循序管線(in-order pipeline)及暫存器更名階段(register renaming stage)、亂序發出/執行管線(out-of-order issue/execution pipeline)之方塊圖；第4B圖為顯示根據本揭露之實施例的循序架構核心及暫存器更名邏輯、亂序發出/執行邏輯被包含於一處理器中之方塊圖；第5A圖為顯示根據本揭露之實施例的處理器之方塊圖；第5B圖為顯示根據本揭露之實施例的核心之範例實現的方塊圖；第6圖為顯示根據本揭露之實施例的系統之方塊圖；第7圖為顯示根據本揭露之實施例的第二系統之方塊圖；第8圖為顯示根據本揭露之實施例的第三系統之方塊圖；第9圖為顯示根據本揭露之實施例的系統上晶片之方塊圖；第10圖顯示根據本揭露之實施例包含可執行至少一指令的中央處理單元及圖形處理單元之處理器；第11圖為顯示根據本揭露之實施例的IP核心之發展的方塊圖；第12圖顯示根據本揭露之實施例第一類型的指令如何被不同類型的處理器模擬；第13圖顯示根據本揭露之實施例對比軟體指令轉換器將於來源指令集中之二進制指令轉換至於目標指令集中之二進制指令之使用之方塊圖；第14圖為顯示根據本揭露之實施例的處理器之指令集架構的方塊圖；第15圖為顯示根據本揭露之實施例的處理器之指令集架構的更詳細方塊圖；第16圖為顯示根據本揭露之實施例的處理器之執行管線的方塊圖；第17圖為顯示根據本揭露之實施例用於利用處理器之電子裝置的方塊圖；第18圖顯示根據本揭露之實施例使用二進制翻譯同時設定變更位元的範例系統；第19圖顯示根據本揭露之實施例使用二進制翻譯同時設定變更位元的系統之範例操作；第20圖顯示使用二進制翻譯同時設定變更位元的方法之例示實施例。

【發明內容及實施方式】

以下說明描述用於與分頁表走查相關聯的變更位元之指令及處理邏輯，其可與處理器、虛擬處理器、套裝軟體、電腦系統、或其他處理裝置內或與處理器、虛擬處理器、套裝軟體、電腦系統、或其他處理裝置相關聯之二進制翻譯一起發生。該等位元包含表示給定分頁表是否被存取或被弄髒(亦即被修改)之位元。此處理裝置可包含亂序處理器。二進制翻譯可包含例如自修改碼、交叉修改碼 (cross-modifying code)、或直接記憶體存取修改碼(direct memory access(DMA)-modified code)。於接下來的說明中，各種特定細節(例如處理邏輯、處理器類型、微架構狀況、事件、賦能機制等等)係被提出用以提供本揭露之實施例更全面的了解。然而，對於所述技術領域中具有通常知識者而言將了解的是，沒有這些詳細說明亦可實現實施例。此外，某些已知結構、電路等等未被詳細顯示以避免不必要的模糊本揭露之實施例。

雖然以下實施例係參照處理器來說明，其他實施例可應用其他類型的積體電路及邏輯裝置。本揭露之實施例之類似的技術及教示可被應用至有助於較佳管道貫量及改良的效能之其他類型的電路或半導體裝置。本揭露之實施例的教示可應用至執行資料處理之任何處理器或機器。然而，實施例並未受限於執行512位元、256位元、128位元、64位元、32位元或16位元資料操作之處理器或機器且可被應用至可於其中執行資料之處理與管理的任何處理器及機器。此外，以下說明提供範例，而所附圖式顯示各種範例以供說明用。然而，這些範例不應被解釋為限制之含義，而係提供本揭露之實施例的範例，並非提供本揭露之實施例的所有可能的實現之無遺漏的列表。

雖然以下範例說明指令處理及分配於指令單元與邏輯電路之說明中，本揭露之其他實施例可藉由儲存於機器可讀的有形媒體上之資料或指令(當其由機器執行時造成機器執行與本揭露之至少一實施例一致的功能)來實現。於一實施例中，與本揭露之實施例相關聯的功能係被嵌入於機器可執行的指令中。指令可被使用以造成以指令進行程式化之一般目的或特殊目的處理系統執行本揭露之步驟。本揭露之實施例可被提供為電腦程式產品或軟體，其可包含根據本揭露之實施例具有指令(其可被使用以執行一電腦(或其他電子裝置)用以執行一或多個操作)儲存於其上之機器或電腦可讀取媒體。再者，本揭露之實施例的步驟可被含有用以執行該等步驟的固定功能式(fixed-function)邏輯之特定硬體組件執行，或藉由程式化的電腦組件及固定功能式硬體組件之任何組合。

被使用以對邏輯進行程式化以執行本揭露之實施例的指令可被儲存於系統中之記憶體內，例如DRAM、快取、快閃記憶體、或其他儲存器。再者，指令可被經由網路或藉由其他電腦可讀取媒體來散佈。因此，機器可讀取媒體可包含用以以機器(例如電腦)可讀的形式儲存或傳送資訊之任何機制，但不限於，軟碟、光碟、光碟唯讀記憶體(CD-ROM)、及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可程式化唯讀記憶體(EPROM)、電氣可抹除可程式化唯讀記憶體(EEPROM)、磁或光卡、快閃記憶體、或使用於透過網計網路經由電的、光的、聽覺的或其他形式的傳播訊號(例如載波、紅外線訊號、數位訊號等等)之資訊的傳送之有形的機器可讀取的儲存器。因此，電腦可讀取媒體可包含適用於以機器(例如電腦)可讀取的形式儲存或傳送電子指令或資訊的任何類型之有形的機器可讀取媒體。

設計可歷經各種階段，從創作到模擬到製造。表示一設計之資料可以數種方式表示該設計。首先，在模擬中有用的是，硬體可使用硬體描述語言或另一功能描述語言而被表示。此外，具有邏輯及/或電晶體閘極之電路級模型可在設計流程之某些階段中被產生。再者，在某些階段，設計可達到表示硬體模型中各種裝置的實體布局之資料級。在使用某些半導體製造技術的情形中，表示硬體模型的資料可為指明對於被使用以產生積體電路的於不同遮罩層之許多特徵的存在或不存在之資料。於該設計的任何表示中，該資料可被儲存於任何形式的機器可讀取媒體中。記憶體或磁性的或光學的儲存器(例如碟)可為機器可讀取媒體用以儲存經由經調製的或被產生以傳送此資訊的光或電波傳送之資料。當表示或攜帶碼或設計之電載波係被傳送至複製、緩衝、或電訊號之再傳送係被執行的程度時，新的副本可被做出。因此，通訊提供者或網路提供者可將一物件(例如編碼成載波之資訊)至少暫時地儲存於有形的機器可讀取媒體，以具體化本揭露之實施例的技術。

於現今的處理器中，一些不同的執行單元可被使用以處理及執行多樣的碼及指令。某些指令可較快完成，而其他指令則需要數個時脈週期來完成。指令的產量越快，則處理器的整體效能越好。因此，具有許多盡可能快地執行的指令將有優勢。然而，也可有具有較大複雜性且需要較多執行時間與處理器資源之特定指令，例如浮點指令、載入/儲存操作、資料移動等等。

當較多電腦系統被使用於網際網路、文書、及多媒體應用時，額外的處理器支援已隨著時間被引入。於一實施例中，指令集可與一或多個電腦架構相關聯，包含資料類型、指令、暫存器架構、定址模式、記憶體架構、中斷及異常處理、及外部輸入及輸出(I/O)。

於一實施例中，指令集架構(instruction set architecture；ISA)可藉由一或多個微架構(其可包含被使用以實現一或多個指令集之處理器邏輯及電路)來實現。因此，具有不同微架構之處理器可共用至少一部分的共同指令集。舉例來說，Intel® Pentium 4處理器、Intel® Core^TM處理器、及來自美國加州森尼韋爾之Advanced Micro Devices,Inc.的處理器實現近乎相同的版本的x86指令集(較新的版本有加入一些擴充)，但具有不同內部設計。同樣地，由其他處理器開發公司(例如ARM Holdings,Ltd.、MIPS、或其被授權者(licensee)或採用者(adopter)所設計的處理器可共用至少一部分的共同指令集，但可包含不同的處理器設計。舉例來說，ISA之相同的暫存器架構可使用新的或已知的技術以不同方式於不同微架構被實現，包含專屬實體暫存器、使用暫存器更名機制(例如暫存器別名表(Register Alias Table；RAT)、重排序緩衝器(Reorder Buffer；ROB)及引退暫存器檔案)之一或多個動態分配實體暫存器。於一實施例中，暫存器可包含一或多個暫存器、暫存器架構、暫存器檔案、或可或可不由軟體程式設計師(software programmer)所定址之其他暫存器組。

指令可包含一或多個指令格式。於一實施例中，除了別的以外，指令格式可表示各種欄位(位元的數量、位元的位置等等)用以指明待被執行的操作及操作將被執行的運算元。於另一實施例中，一些指令格式可被進一步藉由指令範本(或次格式)來界定。舉例來說，給定指令格式之指令範本可被界定以具有指令格式的欄位之不同的子集及/或被界定以具有被不同地解譯之給定的欄位。於一實施例中，指令可被使用指令格式(且，若被界定，於該指令格式之指令範本之其中一者中)來表示且指明或表示操作及操作將於其上執行之運算元。

科學的、金融的、自動向量化通用的、RMS(辨別(recognition)、資料挖掘(mining)、及分析合成(synthesis))、及視覺及多媒體應用(例如2D/3D圖形、影像處理、視訊壓縮/解壓縮、聲音辨別演算法及音訊處理)會需要相同的操作待被執行於大量的資料項目。於一實施例中，單指令多資料(Single Instruction Multiple Data；SIMD)表示造成處理器執行一操作於多資料元之一類型的指令。SIMD技術可被使用於處理器，其可邏輯地將位元於暫存器中分成數個固定大小的或可變大小的資料元，各資料元表示一單獨的值。舉例來說，於一實施例中，於64位元暫存器中之位元可被組織成含有四個單獨的16位元資料元之來源運算元，各資料元表示一單獨的16位元值。此類型的資料可稱為「封裝(packed)」資料類型或「向量(vector)」資料類型，且此資料類型之運算元可稱為封裝資料運算元或向量運算元。於一實施例中，封裝資料項目或向量可為儲存於單一暫存器內之一序列的封裝資料元，而封裝資料運算元或向量運算元可為SIMD指令(或「封裝資料指令」或「向量指令」)之來源或目的運算元。於一實施例中，SIMD指令指明待被執行於兩個來源向量運算元之單一向量操作用以產生相同或不同大小之目的向量運算元(亦稱為結果向量運算元)，以相同或不同數量的資料元，且以相同或不同的資料元次序。

SIMD技術(例如由具有包含x86之Intel® Core^TM處理器所採用的指令集)、MMX^TM、Streaming SIMD Extensions(SSE)、SSE2、SSE3、SSE4.1、及SSE4.2指令、ARM處理器(例如具有包含向量浮點(Vector Floating Point；VFP)及/或NEON指令之指令集的處理器之ARM Cortex®家族)、及MIPS處理器(例如中國科學院計算技術研究所開發的處理器之龍芯(Loongson)家族)已有明顯的改善於應用效能(Core^TM及MMX^TM是美國Intel Corporation of Santa Clara,Calif.的註冊商標或商標)。

於一實施例中，目的及來源暫存器/資料可為通用術語用以表示對應資料或操作之來源及目的。於某些實施例中，其可藉由暫存器、記憶體、或具有所顯示者以外的其他名稱或功能之其他儲存區所實現。舉例來說，於一實施例中，「DEST1」可為暫時儲存暫存器或其他儲存區域，而「SRC1」與「SRC2」可為第一及第二來源儲存暫存器或其他儲存區域等等。於其他實施例中，二或多個SRC及DEST儲存區域可對應至相同儲存區域內(例如SIMD暫存器)之不同的資料儲存元件。於一實施例中，來源暫存器之其中一者亦可作為目的暫存器，藉由例如將於該第一及第二來源資料所執行的操作之結果寫回作為目的暫存器之兩個來源暫存器之其中一者。

第1A圖為根據本揭露之實施例以可包含執行單元用以執行指令之處理器形成的例示電腦系統之方塊圖。根據本揭露，例如此處所述之實施例中，系統100可包含一組件，例如處理器102，用以利用包含邏輯之執行單元來對處理資料執行演算法。系統100可表示基於美國加州聖塔克拉拉的Intel Corporation所販售的PENTIUM^® III、PENTIUM^® 4、Xeon^TM、Itanium^®、XScale^TM及/或StrongARM^TM微處理器之處理系統，雖然其他系統(包含具有其他微處理器之PC、工程工作站、機上盒等等)亦可被使用。於一實施例中，樣品系統100可執行美國華盛頓雷德蒙德的Microsoft Corporation所販售之WINDOWS^TM作業系統的一版本，雖然其他作業系統(例如UNIX及Linux)、嵌入式軟體、及/或圖形使用者介面亦可被使用。因此，本揭露之實施例並不限於硬體電路及軟體之任何特定組合。

實施例並不限於電腦系統。本揭露之實施例可被使用於其他裝置，例如手持裝置及嵌入式應用。手持裝置之一些範例包含蜂窩式電話、網際網路協定裝置、數位照相機、個人數位助理(PDA)、及手持PC。根據至少一實施例，嵌入式應用可包含微控制器、數位訊號處理器(DSP)、系統上晶片、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)交換器、或可執行一或多個指令之任何其他系統。

根據本揭露之一實施例，電腦系統100可包含處理器102，其可包含一或多個執行單元108，用以執行一演算法以執行至少一指令。一實施例可說明於單一處理器桌上型電腦或伺服器系統，但其他實施例可包含於多處理器系統中。系統100可為「集線式(hub)」系統架構之範例。系統100可包含用以處理資料訊號之處理器102。處理器102可包含複雜指令集電腦(CISC)微處理器、精簡指令集計算(RISC)微處理器、極長指令字(VLIW)微處理器、實現指令集之微處理器、或任何其他處理器裝置，例如數位訊號處理器。於一實施例中，處理器102可被耦接至處理器匯流排110，其可於處理器102與系統100中之其他組件間傳送資料訊號。系統100之元件可執行所屬技術領域中具有通常知識者所熟知之傳統功能。

於一實施例中，處理器102可包含1階(L1)內部快取記憶體104。根據該架構，處理器102可具有單一內部快取或多階內部快取。於另一實施例中，快取記憶體可位於處理器102外部。根據特定實現及需求，其他實施例亦可包含內部與外部快取之結合。暫存器檔案106可儲存不同類型的資料於各種暫存器中，包含整數暫存器、浮點暫存器、狀態暫存器、及指令指標暫存器。

包含整數及浮點操作之執行單元108亦位於處理器102中。處理器102亦可包含微碼(ucode)ROM，其儲存用於特定巨集指令之微碼。於一實施例中，執行單元108可包含邏輯用以處理封裝指令集109。藉由包含封裝指令集109於通用處理器102之指令集中，以及相關聯的電路用以執行指令，由許多多媒體應用所使用的操作可使用通用處理器102中之封裝資料而被執行。因此，藉由使用全寬度的處理器的資料匯流排以執行操作於封裝資料，許多多媒體應用可被加速及更有效率地執行。其可消除以一次一個資料元的方式將較小單位的資料傳送跨過處理器的匯流排用以執行一或多個操作的需求。

執行單元108之實施例亦可被使用於微控制器、嵌入式處理器、圖形裝置、DSP、及其他類型的邏輯電路。系統100可包含記憶體120。記憶體120可被實現為動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置、快閃記憶體裝置、或其他記憶體裝置。記憶體120可儲存由資料訊號(其可被處理器102執行)所表示之指令及/或資料。

系統邏輯晶片116可被耦接至處理器匯流排110及記憶體120。系統邏輯晶片116可包含記憶體控制器集線器(MCH)。處理器102可經由處理器匯流排110與MCH 116通訊。MCH 116可提供高頻寬記憶體路徑118至記憶體120以供指令及資料儲存及供圖形命令、資料及文字的儲存。MCH 116可指揮處理器102、記憶體120、及系統100中之其他組件間之資料訊號及橋接處理器匯流排110、記憶體120、及系統I/O122間之資料訊號。於某些實施例中，系統邏輯晶片116可提供圖形埠以耦接至圖形控制器112。MCH 116可透過記憶體介面118而被耦接至記憶體120。圖形卡112可透過加速圖形埠(AGP)互連114而被耦接至MCH 116。

系統100可使用週邊集線器介面匯流排122用以耦接MCH 116至I/O控制器集線器(ICH)130。於一實施例中，ICH 130可提供經由區域I/O匯流排而直接連接至一些I/O裝置。該區域1/O匯流排可包含高速I/O匯流排以將週邊連接至記憶體120、晶片組、及處理器102。範例可包含音訊控制器、韌體集線器(快閃BIOS)128、無線收發器126、資料儲存器124、包含使用者輸入及鍵盤介面之傳統I/O控制器、例如通用序列匯流排(USB)之序列擴充埠、及網路控制器134。資料儲存裝置124可包含硬碟機、軟碟機、CD-ROM裝置、快閃記憶體裝置、或其他大量儲存裝置。

對於系統的另一實施例，根據一實施例之指令可被系統上晶片使用。系統上晶片之一實施例包含處理器及記憶體。用於此系統之記憶體可包含快閃記憶體。快閃記憶體可與處理器及其他系統組件位於相同的晶粒上。此外，例如記憶體控制器或圖形控制器之其他邏輯區塊亦可位於系統上晶片。

第1B圖顯示實現本揭露之實施例的原理之資料處理系統140。所屬技術領域中具有通常知識者應了解的是，此處所述之實施例可運作於替代處理系統而不超出本揭露之實施例的範疇。

電腦系統140包含根據一實施例用以執行至少一指令之處理核心159。於一實施例中，處理核心159表示任何類型的架構之處理單元，包含但不限於，CISC、RISC或VLIW類型架構。處理核心159亦可適於製造於一或多個處理技術且藉由於機器可讀取媒體上以充足的細節來表現，可適於促進所述製造。

處理核心159包含執行單元142、一組暫存器檔案145、及解碼器144。處理核心159亦可包含額外的電路(未圖示)，其對於本揭露之實施例的了解是不必要的。執行單元142可執行由處理核心159所接收的指令。除了執行典型的處理器指令，執行單元142可執行封裝指令集143中的指令以執行封裝資料格式之操作。封裝指令集143可包含用以執行本揭露之實施例的指令及其他封裝指令。執行單元142可藉由內部匯流排而被耦接至暫存器檔案145。暫存器檔案145可表示於處理核心159上之儲存區域以用於儲存資訊(包含資料)。如前所述，應了解的是，儲存區域可儲存封裝資料可能不是重要的。執行單元142可被耦接至解碼器144。解碼器144可將由處理核心159所接收的指令解碼成控制訊號及/或微碼轉移點。因應這些控制訊號及/或微碼轉移點，執行單元142執行適當的操作。於一實施例中，解碼器可解譯指令之操作碼，其將表示那個操作應被執行於於該指令內表示之對應的資料。

處理核心159可被耦接至匯流排141以與各種其他系統裝置通訊，其包含但不限於，同步動態隨機存取記憶體(SDRAM)控制146、靜態隨機存取記憶體(SRAM)控制147、突發快閃記憶體介面148、個人電腦記憶卡國際協會(PCMCIA)/緊湊型快閃記憶(CF)卡控制149、液晶顯示器(LCD)控制150、直接記憶體存取(DMA)控制器151、及替代匯流排主介面152。於一實施例中，資料處理系統140亦可包含I/O橋接器154，用於經由I/O匯流排153與各種I/O裝置通訊。此I/O裝置可包含但不限於，例如通用異步接收器/傳送器(UART)155、通用序列匯流排(USB)156、藍芽無線UART 157及I/O擴充介面158。

資料處理系統140之一實施例提供行動、網路及/或無線通訊及處理核心159，其執行包含文字組串比較操作之SIMD操作。處理核心159可被用各種音訊、視訊、影像及通訊演算法來程式化，包含離散轉換(例如華須-哈德瑪變換、快速傅立葉轉換(FFT)、離散餘弦轉換 (DCT)、及其個別的反轉換)、壓縮/解壓縮技術(例如色彩空間轉換、視訊編碼動作估計或視訊解碼動作補償)、及調變/解調變(MODEM)功能(例如脈衝編碼調變(PCM))。

第1C圖顯示用以執行SIMD文字組串比較操作之資料處理系統的其他實施例。於一實施例中，資料處理系統160可包含主處理器166、SIMD共處理器161、快取記憶體167、及輸入/輸出系統168。輸入/輸出系統168可選項地被耦接至無線介面169。根據一實施例，SIMD共處理器161可執行包含指令之操作。於一實施例中，處理核心170可適於製造於一或多個處理技術且藉由於機器可讀取媒體上以充足的細節來表現，可適於促進包含處理核心170之資料處理系統160的所有或部份之所述製造。

於一實施例中，SIMD共處理器161包含執行單元162及一組暫存器檔案164。主處理器165之一實施例包含解碼器165用以識別包含根據一實施例之由處理單元162所執行之指令的指令集163之指令。於其他實施例中，SIMD共處理器161亦包含至少部份的解碼器165用以解碼指令集163之指令。處理核心170亦可包含額外的電路(未圖示)，其對於本揭露之實施例的了解是不必要的。

操作上，主處理器166執行一串流的資料處理指令，其控制一般類型之資料處理操作，包含與快取記憶體167、及輸入/輸出系統168的互動。嵌入該串流的資料處理指令內者可為SIMD共處理器指令。主處理器166之解碼器165識別這些SIMD共處理器指令作為應由附接的SIMD共處理器161所執行的類型。因此，主處理器166發出這些SIMD共處理器指令(或表示SIMD共處理器指令之控制訊號)於共處理器匯流排166上。來自共處理器匯流排166，這些指令可被任何附接的SIMD共處理器所接收。於此情形中，SIMD共處理器161可接收及執行欲如此之任何接收的SIMD共處理器指令。

資料可經由無線介面169被接收以供SIMD共處理器指令來處理。於一範例，聲音通訊可以數位訊號的形式被接收，其可被SIMD共處理器指令所處理用以再產生(regenerate)代表聲音通訊之數位音訊取樣。於另一範例，經壓縮的音訊及/或視訊可以數位位元串流的形式被接收，其可被SIMD共處理器指令所處理用以再產生數位音訊取樣及/或動作視訊框。於處理核心170之一實施例中，主處理器166、及SIMD共處理器161可被整合至單一處理核心170，包含執行單元162、一組暫存器檔案164、及解碼器165，用以包含根據一實施例之指令的指令集163之指令。

第2圖為根據本揭露之實施例對於可包含邏輯電路用以執行指令之處理器200的微架構之方塊圖。於某些實施例中，根據一實施例之指令可被實現用以操作於具有位元組、字元、雙字元、四字元等大小以及資料類型(例如單及雙精度整數及浮點資料類型)之資料元上。於一實施例中，循序前端201可實現可取得待執行的指令並準備稍後於處理器管線中被使用的指令之處理器200的一部分。前端201可包含數個單元。於一實施例中，指令預取器226自記憶體取得指令並饋送指令至依次解碼或解譯指令之指令解碼器228。舉例來說，於一實施例中，解碼器將接收的指令解碼成稱為「微指令(micro-instructions)」或「微操作(micro-operations)」(亦稱為micro op或uops)之機器可執行的一或多個操作。於其他實施例中，解碼器將指令解析(parse)成操作碼及對應的資料與控制欄，其可根據一實施例被微架構使用以執行操作。於一實施例中，追蹤快取(trace cache)230可將解碼的uops組合成程式序列(program ordered sequence)或uop佇列234中的追跡(trace)以供執行。當追蹤快取230遭遇複雜指令時，微碼ROM 232提供所需uops以完成操作。

某些指令可被轉換成單一微操作，而其他指令需要數個微操作以完成全部操作。於一實施例中，若需要操作四個微操作以完成指令，則解碼器228可存取微碼ROM 232以執行指令。於一實施例中，指令可被解碼成少量的微操作以執行於指令解碼器228。於另一實施例中，指令可被儲存於微碼ROM 232內，數個微操作應被需要以完成操作。追蹤快取230參照轉移點可程式化邏輯陣列(PLA)以決定正確的微指令指標以供根據一實施例從微碼ROM 232讀取微碼序列用以完成一或多個指令。在微碼ROM 232完成指令之微操作排序之後，機器之前端210可恢復從追蹤快取230取得微操作。

亂序執行引擎203可準備指令以供執行。亂序執行邏輯具有數個緩衝器用以將指令的流程變平順及再排序，用以最佳化當其於管線中前進及排程以供執行時之效能。分配器邏輯分配機器緩衝器及各uop執行所需資源。暫存器更名邏輯將暫存器檔案中條目(entry)上之邏輯暫存器更名。分配器亦對兩個uop佇列之其中一者中之各uop分配條目，一個用於記憶體操作而一個用於非記憶體操作，在指令排程器之前：記憶體排程器、快速排程器202、慢/一般浮點排程器204、及簡單浮點排程器206。Uop排程器202、204、206基於其相關輸入暫存器運算元來源的準備狀態及uop完成其操作所需之執行資源的可用性來決定uop何時準備好來執行。一實施例之快速排程器202可於主時脈週期之各半中排程，而其他排程器僅可在每個處理器時脈週期排程一次。排程器仲裁配送埠用以排程供執行之uop。

暫存器檔案208、210可被安排於排程器202、204、206、及執行區塊211中之執行單元212、214、216、218、220、222、224之間。暫存器檔案208、210分別執行整數及浮點操作。各暫存器檔案208、210可包含旁通網路，其可將剛完成的尚未被寫入暫存器檔案之結果旁通或轉送至新的相關uop。整數暫存器檔案208與浮點暫存器檔案210可彼此通訊資料。於一實施例中，整數暫存器檔案208可被分成兩個分開的暫存器檔案，一個暫存器檔案用於資料之低階的三十二個位元而第二暫存器檔案用於資料之高階的三十二個位元。浮點暫存器檔案210可包含128位元寬的條目，因為浮點指令典型具有寬度上從64至128位元的運算元。

執行區塊211可包含執行單元212、214、216、218、220、222、224。執行單元212、214、216、218、220、222、224可執行指令。執行區塊211可包含儲存微指令執行所需之整數及浮點資料運算元值之暫存器檔案208、210。於一實施例中，處理器200可包含數個執行單元：位址產生單元(AGU)212、AGU 214、快速ALU 216、快速ALU 218、慢速ALU 220、浮點ALU 222、浮點移動單元224。於另一實施例中，浮點執行區塊222、224可執行浮點、MMX、SIMD、及SSE、或其他操作。於另一實施例中，浮點ALU 222可包含64位元-64位元(64-bit by 64-bit)的浮點除法器，用以執行除法、平方根、及餘數微操作。於各種實施例中，涉及浮點值的指令可以浮點硬體來處理。於一實施例中，ALU操作可被傳至高速ALU執行單元216、218。高速ALU 216、218可以半個時脈週期的有效等待時間執行快速操作。於一實施例中，最複雜的整數操作前往慢速ALU 220，因為慢速ALU 220可包含整數執行硬體以用於長等待時間類型的操作，例如乘法、移位、旗標邏輯、及分支處理。記憶體載入/儲存操作可由AGU 212、214執行。於一實施例中，整數ALU 216、218、220可執行整數操作於64位元資料運算元上。於其他實施例中，ALU 216、218、220可被實現用以支援許多資料位元大小，包含16、32、128、256等。同樣地，浮點單元222、224可被實現用以支援具有各種大小的位元之運算元。於一實施例中，浮點單元222、224可與SIMD及多媒體指令一起操作於128位元寬的封裝資料運算元。

於一實施例中，upos排程器202、204、206在父載入(parent load)完成執行之前配送相關操作。當uops在處理器200中被推測地排程及執行時，處理器200亦可包含用以處理記憶體未命中之邏輯。若資料載入在資料快取中未命中，則在留給排程器暫時不正確的資料之管線中會有相關的操作。重播機制追蹤及再執行使用不正確資料的指令。僅相關的操作會需要被重播而不相關的操作則被允許完成。處理器之一實施例的排程器及重播機制亦可被設計用以取得指令序列以供文字組串比較操作。

用語「暫存器(registers)」可參照板上處理器儲存位置，其可被使用作為用以識別運算元之指令的一部分。換句話說，暫存器可為那些可自處理器外部(從程式設計師的角度)被使用者使用的暫存器。然而，於某些實施例中，暫存器可不限於特定類型的電路。取而代之的是，暫存器可儲存資料、提供資料、及執行此處所述之功能。此處所述之暫存器可使用任何數量的不同技術藉由處理器內之電路而被實現，例如專屬實體暫存器、使用暫存器更名之動態分配實體暫存器、專屬及動態分配實體暫存器之結合等等。於一實施例中，整數暫存器儲存32位元的整數資料。一實施例之暫存器檔案亦包含八個多媒體SIMD暫存器以用於封裝資料。關於以下說明，暫存器可被了解為設計用以保持封裝資料之資料暫存器，例如美國加州聖塔克拉拉的Intel Corporation之MMX技術，於微處理器中之64位元寬的MMX^TM暫存器(某些範例中亦被稱為「mm」暫存器)。這些MMX暫存器(整數及浮點形式兩種都可買到)可操作伴隨SIMD及SSE指令之封裝資料元。同樣地，有關SSE2、SSE3、SSE4、或較新者(一般稱為「SSEx」)技術之128位元寬的XMM暫存器可保持此封裝資料運算元。於一實施例中，在儲存封裝資料及整數資料時，暫存器不需要區分兩個資料類型。於一實施例中，整數與浮點可被包含於相同的暫存器檔案或不同的暫存器檔案中。再者，於一實施例中，浮點與整數資料可被儲存於不同的或相同的暫存器檔案中。

於以下圖式之範例中，數個資料運算元可被說明。第3A圖顯示根據本揭露之實施例於多媒體暫存器中之各種封裝資料類型表示。第3A圖顯示128位元寬的運算元之封裝位元組310、封裝字元320、及封裝雙字元(dword)330之資料類型。此範例之封裝位元組格式310可為128位元長且包含十六個封裝位元組資料元。位元組可被界定例如八個位元的資料。各位元組資料元之資訊可被儲存於位元組0之位元7至位元0、位元組1之位元15至位元8、位元組2之位元23至位元16、及最後的位元組15之位元120至位元127。因此，所有可用的位元可被使用於暫存器中。此儲存配置增加處理器的儲存效率。同樣的，利用存取十六個資料元，一個操作現在可被平行執行於十六個資料元。

通常，資料元可包含與相同長度之其他資料元被儲存於單一暫存器或記憶體位置的資料之個別片段。於有關SSEx技術之封裝資料序列中，儲存於XMM暫存器中之資料元的數量可為128位元除以個別資料元之位元的長度。同樣地，於有關MMX及SSE技術之封裝資料序列中，儲存於MMX暫存器中之資料元的數量可為64位元除以個別資料元之位元的長度。雖然第3A圖中所示之資料類型可為128位元長，本揭露之實施例亦可操作於64位元寬或其他尺寸的運算元。此範例之封裝字元格式320可為128位元長且包含八個封裝字元資料元。各封裝字元包含十六位元的資訊。第3A圖之封裝雙字元格式330可為128位元長且包含四個封裝雙字元資料元。各封裝雙字元資料元包含三十二位元的資訊。封裝四字元可為128位元長且包含兩個封裝四字元資料元。

第3B圖顯示根據本揭露之實施例的可能的暫存器中資料儲存格式(in-register data storage format)。各封裝資料可包含多於一個獨立的資料元。三個封裝資料格式係被顯示：半封裝341、單封裝342、及雙封裝343。半封裝341、單封裝342、及雙封裝343之一實施例包含定點(fixed-point)資料元。半封裝341、單封裝342、及雙封裝343之另一實施例包含浮點資料元。半封裝341之一實施例可為128位元長，含有八個16位元資料元。單封裝342之一實施例可為128位元長，含有四個32位元資料元。雙封裝343之一實施例可為128位元長，含有兩個64位元資料元。應了解的是，此封裝資料格式可進一步延伸至其他暫存器長度，例如96位元、160位元、192位元、224位元、256位元或更多。

第3C圖顯示根據本揭露之實施例於多媒體暫存器中之帶符號的(signed)與未帶符號的(unsigned)封裝資料類型表示。未帶符號的封裝位元組表示法344說明於SIMD暫存器中未帶符號的封裝位元組之儲存。各位元組資料元之資訊可被儲存於位元組0之位元7至位元0、位元組1之位元15至位元8、位元組2之位元23至位元16、及最後的位元組15之位元120至位元127。因此，所有可用的位元可被使用於暫存器中。此儲存配置可增加處理器的儲存效率。同樣的，利用存取十六個資料元，一個操作現在可被平行執行於十六個資料元。帶符號的封裝位元組表示法345說明帶符號的封裝位元組之儲存。應注意的是，每個位元組資料元之八個位元可為符號指標。未帶符號的封裝字元表示法346顯示從字元7至字元0可如何被儲存於SIMD暫存器中。帶符號的封裝字元表示法347可類似於未帶符號的封裝字元暫存器中表示法346。應注意的是，各字元資料元之十六個位元可為符號指標。未帶符號的封裝雙字元表示法348顯示雙字元資料元如何被儲存。帶符號的封裝雙字元表示法349可類似於未帶符號的封裝雙字元暫存器中表示法348。應注意的是，必要符號位元可為各雙字元資料元之第32個位元。

第3D圖顯示操作編碼(操作碼)之實施例。再者，格式360可包含對應於「IA-32 Intel架構軟體開發者手冊第二冊：指令集參考書」中所述之操作碼格式的類型之暫存器/記憶體運算元定址模式，其可於美國加州聖塔克拉拉的Intel Corporation的網頁intel.com/design/litcentr找到。於一實施例中，指令可藉由一或多個欄位361及362來編碼。每個指令最多有兩個運算元位置可被識別，包含最多兩個來源運算元識別符364及365。於一實施例中，目的運算元識別符366可與來源運算元識別符364相同，但於其他實施例中其可為不同。於另一實施例中，目的運算元識別符366可與來源運算元識別符365相同，但於其他實施例中其可為不同。於一實施例中，由來源運算元識別符364及365所識別的來源運算元之其中一者可被文字組串比較操作的結果覆寫，而於另一實施例中，識別符364對應至來源暫存器元(source register element)而識別符365對應至目的暫存器元(destination register element)。於一實施例中，運算元識別符364及365可識別32位元或64位元來源及目的運算元。

第3E圖操作編碼(操作碼)格式顯示根據本揭露之實施例具有四十或更多個位元的另一可能的370。操作碼格式370對應操作碼格式360且包含選項的前置位元組 378。根據一實施例之指令可藉由一或多個欄位378、371及372來編碼。每個指令最多有兩個運算元位置可由來源運算元識別符374及375及被前置位元組378識別。於一實施例中，前置位元組378可被使用以識別32位元或64位元來源及目的運算元。於一實施例中，目的運算元識別符376可與來源運算元識別符374相同，但於其他實施例中其可為不同。於另一實施例中，目的運算元識別符376可與來源運算元識別符375相同，但於其他實施例中其可為不同。於一實施例中，指令操作於由運算元識別符374及375所識別之一或多個運算元且由運算元識別符374及375所識別之一或多個運算元可被指令的結果所覆寫，而於其他實施例中，由識別符374及375所識別之運算元可被寫入至另一暫存器中之另一資料元。操作碼格式360及370允許部份藉由MOD欄位363及373與藉由選項的標度-索引-基礎(scale-index-base)及位移位元組所指明之暫存器至暫存器(register to register)、記憶體至暫存器(memory to register)、藉由記憶體之暫存器(register by memory)、藉由暫存器之暫存器(register by register)、立即暫存器(register by immediate)、暫存器至記憶體(register to memory)定址。

第3F圖顯示根據本揭露之實施例另一可能的操作編碼(操作碼)格式。64位元單指令多資料(SIMD)算術運算可透過共處理器資料處理(CDP)指令來執行。操作編碼(操作碼)格式380顯示具有CDP操作碼欄位382- 389之一個如此之CDP指令。根據另一實施例CDP指令之類型，可藉由一或多個欄位383、384、387及388來編碼。每個指令最多有三個運算元位置可被識別，包含最多兩個來源運算元識別符385及390與一個目的運算元識別符386。共處理器之一實施例可操作於8、16、32、及64位元值。於一實施例中，指令可被執行於整數資料元。於某些實施例中，指令可使用條件欄位381而被條件地執行。於某些實施例，來源資料大小可藉由欄位383來編碼。於某些實施例中，零(Zero：Z)、負(negative；N)、進位(carry；C)、及溢位(overflow；V)偵測可於SIMD欄位完成。於某些實施例，飽和(saturation)的類型可藉由欄位384來編碼。

第4A圖為顯示根據本揭露之實施例的循序管線(in-order pipeline)及暫存器更名階段(register renaming stage)、亂序發出/執行管線(out-of-order issue/execution pipeline)之方塊圖。第4B圖為顯示根據本揭露之實施例的循序架構核心及暫存器更名邏輯、亂序發出/執行邏輯被包含於一處理器中之方塊圖。第4A圖中實線方塊顯示循序管線，而虛線方塊顯示暫存器更名、亂序發出/執行管線。同樣地，第4B圖中實線方塊顯示循序算術邏輯，而虛線方塊顯示暫存器更名邏輯及亂序發出/執行邏輯。

於第4A圖中，處理器管線400可包含擷取階段402、長度解碼階段404、解碼階段406、分配階段408、更名階段410、排程階段(亦稱為配送或發出)412、暫存器讀取/記憶體讀取階段414、執行階段416、寫回/記憶體寫入階段418、例外處理階段422、及提交階段424。

於第4B圖中，箭頭表示二或多個單元間的耦接且箭頭的方向表示那些單元間之資料流。第4B圖顯示包含耦接至執行引擎單元450的前端單元430之處理器核心490，且兩者皆可耦接至記憶體單元470。

核心490可為精簡指令集計算(RISC)核心、複雜指令集電腦(CISC)核心、極長指令字(VLIW)核心、或混合或替代核心類型。於一實施例中，核心490可為特殊目的核心，例如網路或通訊核心、壓縮引擎、圖形核心等等。

前端單元430可包含耦接至指令快取單元434之分支預測單元432。指令快取單元434可被耦接至指令轉譯後備緩衝器(TLB)436。TLB 436可被耦接至指令擷取單元438，其係耦接至解碼單元440。解碼單元440可解碼指令，且產生一或多個微操作、微碼轉移點、微指令、其他指令、或其他控制訊號作為輸出，其可從原始指令解碼或反射、或可從原始指令導出。解碼器可使用各種不同機制來實現。合適的機制之範例包含(但不限於)查找表、硬體實現、可程式化邏輯陣列(PLA)、微碼唯讀記憶體(ROM)等。於一實施例中，指令快取單元434可被進一步耦接至記憶體單元470中之2階(L2)快取單元476。解碼單元440可被耦接至執行引擎單元450中之更名/分配器單元452。

執行引擎單元450可包含耦接至退休單元454及一組一或多個排程器單元456之更名/分配器單元452。排程器單元456表示任何數量的不同排程器，包含保留站、中央指令窗等等。排程器單元456可被耦接至實體暫存器檔案單元458。各實體暫存器檔案單元458表示一或多個實體暫存器檔案(不同的實體暫存器檔案儲存一或多個不同的資料類型，例如純量整數、純量浮點、封裝整數、封裝浮點、向量整數、向量浮點等)、狀態(例如待執行的下個指令之位址之指令指標)等。實體暫存器檔案單元458可被退休單元454重疊以顯示暫存器更名及亂序執行可被實現之多種方式(例如使用一或多個重排序緩衝器及一或多個引退暫存器檔案、使用一或多個未來檔案、一或多個歷史緩衝器、及一或多個引退暫存器檔案；使用暫存器圖及一堆暫存器；等)。通常，架構的暫存器可從處理器的外部或從程式設計師的角度看見。暫存器可不限於任何已知特定類型的電路。各種不同類型的暫存器都是適合的，只要其儲存及提供如此處所述之資料。適合的暫存器之範例包含但不限於專屬實體暫存器、使用暫存器更名之動態分配實體暫存器、專屬與動態分配實體暫存器之結合等。退休單元454及實體暫存器檔案單元458可被耦接至執行叢集460。執行叢集460可包含一組一或多個執行單元462及一組一或多個記憶體存取單元464。執行單元462可執行各種運算(例如移位、加、減、乘)及各種類型的資料 (純量浮點、封裝整數、封裝浮點、向量整數、向量浮點)。雖然某些實施例可包含專門用於特定功能或功能組之數個執行單元，其他實施例可包含全部執行所有功能之僅一個執行單元或多個執行單元。排程器單元456、實體暫存器檔案單元458、與執行叢集460係被顯示為複數，這是因為特定實施例對於特定類型的資料/操作(例如純量整數管線、純量浮點/封裝整數/封裝浮點/向量整數/向量浮點管線、及/或記憶體存取管線，其各具有其自己的排程器單元、實體暫存器檔案單元、及/或執行叢集--且於分開的記憶體存取管線之情形中，特定實施例可被實現為僅此管線之執行叢集具有記憶體存取單元464)建立分開的管線。應了解的是，當分開的管線被使用，這些管線之其中一或多者可為亂序發出/執行而其他為循序。

記憶體存取單元464之組可被耦接至記憶體單元470，其可包含耦接至耦接至2階(L2)快取單元476之資料快取單元474的資料TLB單元472。於一例示實施例中，記憶體存取單元464可包含載入單元、儲存位址單元、及儲存資料單元，其各可被耦接至記憶體單元470中之資料TLB單元472。L2快取單元476可被耦接至一或多個其他階快取且最終至主記憶體。

藉由範例，例示暫存器更名、亂序執行發出/執行核心架構可如下所示實現管線400：1)指令擷取438執行擷取及長度解碼階段402及404；2)解碼單元440可執行解碼階段406；3)更名/分配器單元452可執行分配階段408及更名階段410；4)排程器單元456可執行排程階段412；5)實體暫存器檔案單元458及記憶體單元470可執行暫存器讀取/記憶體讀取階段414；執行叢集460可執行執行階段416；6)記憶體單元470及實體暫存器檔案單元458可執行寫回/記憶體寫入階段418；7)許多單元可被涉及例外處理階段422之效能中；及8)退些單元454及實體暫存器檔案單元458可執行提交階段424。

快取490可支援一或多個指令集(例如x86指令集(較新的版本有加入一些擴充)；美國加州森尼韋爾的MLPS Technologies之MIPS指令集；美國加州森尼韋爾的ARM Holdings之ARM指令集(有加入選項的額外擴充，例如NEON))。

應了解的是，核心可以許多方式支援多執行緒(平行執行二或更多的操作或執行緒之集)。多執行緒支援可藉由例如時間切割多執行緒、同時多執行緒(其中，單一實體核心對各執行緒提供邏輯核心，實體核心係同時地執行多執行緒)、或其結合包含來執行。此結合可包含例如時間切割擷取與解碼且在其後同時執行多執行緒，例如Intel® Hyperthreading技術。

雖然暫存器更名被說明於亂序執行之文中，應了解的是，暫存器更名可被使用於循序架構中。雖然所示的處理器之實施例亦可包含分開的指令及資料快取單元434/474與共用的L2快取單元476，其他實施例可對指令及資料兩者具有單一內部快取，例如1階(L1)內部快取、或多階內部快取。於某些實施例中，系統可包含內部快取及外部快取(其可在核心及/或處理器外部)的結合。於其他實施例中，所有的快取可在核心及/或處理器外部。

第5A圖為顯示根據本揭露之實施例的處理器500之方塊圖。於一實施例中，處理器500可包含多核心處理器。處理器500可包含通訊地耦接至一或多個核心502之系統代理510。再者，核心502與系統代理510可被通訊地耦接至一或多個快取506。核心502、系統代理510、及快取506可經由一或多個記憶體控制單元552被通訊地耦接。再者，核心502、系統代理510、及快取506可經由記憶體控制單元552被通訊地耦接至圖形模組560。

處理器500可包含用於互連核心502、系統代理510、及快取506、及圖形模組560之任何適合的機制。於一實施例中，處理器500可包含環式互連單元508，用以互連核心502、系統代理510、及快取506、及圖形模組560。於其他實施例中，處理器500可包含任何數量的已知技術以互連這些單元。環式互連單元508可利用記憶體控制單元552以幫助互連。

處理器500可包含記憶體階層，包含核心內之一或多階的快取、一或多個共用快取單元(例如快取506)、或耦接至積體記憶體控制器單元552之組的外部記憶體(未圖示)。快取506可包含任何適合的快取。於一實施例中，快取506可包含一或多個中階快取(例如2階(L2)、3階(L3)、4階(L4)、或其他階的快取)、最終階快取、及/或其組合。

於許多實施例中，一或多個核心502可執行多執行緒。系統代理510可包含用以協調及操作核心502之組件。系統代理單元510可包含例如電源控制單元(PCU)。PCU可為或包含用以調節核心502之電源狀態的邏輯與組件。系統代理510可包含顯示引擎512，用以驅動外部連接的一或多個顯示器或圖形模組560。系統代理510可包含用以對圖形模組之匯流排通訊的介面514。於一實施例中，介面514可由PCI Express(PCIe)實現。於另一實施例中，介面514可由PCI Express Graphics(PEG)實現。系統代理510可包含直接媒體介面(DMI)516。DMI 516可提供主機板或電腦系統之其他部份的不同橋接間之連結。系統代理510可包含PCIe橋接器518，用以提供PCIe連結至電腦系統之其他元件。PCIe橋接器518可使用記憶體控制器520及一致邏輯522而被實現。

核心502可以任何適合的方式被實現。核心502的架構及/或指令集可為同質或異質。於一實施例中，某些核心502可為循序而其他可為亂序。於另一實施例中，二或更多核心502可執行相同的指令集，而其他的核心可執行該指令集或不同指令集之子集。

處理器500可包含通用處理器，例如美國加州聖塔克拉拉的Intel Corporation所販售的Core^TM i3,i5,i7,2 Duo(雙核)及Quad(四核),Xeon^TM,Itanium^TM,XScale^TM 或StrongARM^TM處理器。處理器500可由其他公司提供，例如ARM Holdings,Ltd,MIPS等。處理器500可為特殊目的處理器，例如網路或通訊處理器、壓縮引擎、圖形處理器、共處理器、嵌入式處理器等等。處理器500可被實現於一或多個晶片上。藉由使用任何的處理技術(例如BiCMOS、CMOS、或NMOS)，處理器500可為一或多個基板的一部分及/或可被實現於一或多個基板上。

於一實施例中，給定的一個快取506可被多個核心502共用。於另一實施例中，給定的一個快取506可被一個核心502專用。將快取506指定至核心502可藉由快取控制器或其他適合的機制來處理。藉由實現給定快取506之時間切割，給定的一個快取506可被二或多個核心502共用。

圖形模組560可實現積體圖形處理子系統。於一實施例中，圖形模組560可包含圖形處理器。再者，圖形模組560可包含媒體引擎565。媒體引擎565可提供媒體編碼與視訊解碼。

第5B圖為顯示根據本揭露之實施例的核心502之範例實現的方塊圖。核心502可包含通訊地耦接至亂序引擎580之前端570。核心502可經由快取階層503被通訊地耦接至處理器500之其他部份。

前端570可以任何適合方式實現，例如全部或部份之如上所述前端201。於一實施例中，前端570可經由快取階層503而通訊地耦接至處理器500之其他部份。於另一實施例中，前端570可從處理器500之部份擷取指令並當其通過亂序執行引擎580時準備稍後將於處理器管線中使用的指令。

亂序執行引擎580可以任何適合方式實現，例如全部或部份之如上所述亂序執行引擎203。亂序執行引擎580可準備從前端570接收的指令以供執行。亂序執行引擎580可包含分配模組582。於一實施例中，分配模組582可分配處理器500之資源或其他資源(例如暫存器或緩衝器)用以執行給定指令。分配模組582可在排程器(例如記憶體排程器、快速排程器、或浮點排程器)中分配。此排程器可以第5B圖之資源排程器584來表示。分配模組582可由全部或部份之如參照第2圖所述的分配邏輯來實現。資源排程器584可基於給定資源的來源的準備狀態及執行操作所需之執行資源的可用性來決定指令何時準備好來執行。資源排程器584可藉由例如如上所述排程器202、204、206來實現。資源排程器584可排程於一或多個資源之指令的執行。於一實施例中，此資源可在核心502之內部，且可被顯示為例如資源586。於另一實施例中，此資源可在核心502之外部，且可由例如快取階層503來存取。資源可包含例如記憶體、快取、暫存器檔案、或暫存器。核心502內部之資源可由第5B圖中之資源586來表示。如有需要，寫入資源586或從資源586讀取的值可透過例如快取階層503與處理器500之其他部份協調。當指令被指定資源時，其可被置於重排序緩衝器 588中。重排序緩衝器588可追蹤指令(當其被執行時)且可基於處理器500之任何適合的標準來選擇地重排序其執行。於一實施例中，重排序緩衝器588可識別指令或可被獨立地執行之一串列指令。此等指令或一串列指令可從其他此等指令被平行執行。於核心502中之平行執行可藉由任何適合的數量之分開的執行區塊或虛擬處理器來執行。於一實施例中，共用的資源(例如記憶體、暫存器、及快取)可於給定核心502內之多個虛擬處理器被存取。於其他實施例中，共用的資源可於處理器500內的多個處理個體被存取。

快取階層503可以任何適合的方式被實現。舉例來說，快取階層503可包含一或多個較低或中階快取，例如快取572、574。於一實施例中，快取階層503可包含通訊地耦接至快取572、574之LLC 595。於另一實施例中，LLC 595可被實現於可存取處理器500的所有處理個體之模組590中。於另一實施例中，模組590可被實現於來自Intel,Inc的處理器之非核心模組中。模組590可包含用於核心502之執行但不在核心502內實現的處理器500之部份或子系統。除了LLC 595外，模組590可包含例如硬體介面、記憶體一致協調器、處理器內互連、指令管線、或記憶體控制器。處理器500可透過模組590(具體言之，LLC 595)存取RAM 599。再者，核心502之其他範例可類似地存取模組590。核心502之範例的協調可透過模組590而部份幫助。

第6-8圖可顯示適於包含處理器500之範例系統，而第9圖可顯示可包含一或多個核心502之系統上晶片(SoC)上之範例系統。對於膝上型電腦、桌上型電腦、手持PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、交換器、嵌入式處理器、數位訊號處理器(DSP)、圖形裝置、視訊遊戲裝置、機上盒、微控制器、行動電話、可攜式媒體播放器、手持裝置、及各種其他電子裝置，該領域中已知的其他系統設計與實現亦可為適合的。通常，如此處所述結合處理器及/或其他執行邏輯之許多系統或電子裝置通常可為適合的。

第6圖顯示根據本揭露之實施例的系統600之方塊圖。系統600可包含一或多個處理器610、615，其可被耦接至圖形記憶體控制器集線器(GMCH)620。選項的額外處理器615係於第6圖中以虛線表示。

各處理器610、615可為處理器500之某些版本。然而，應注意的是，積體圖形邏輯與積體記憶體控制單元可不存在於處理器610、615中。第6圖顯示GMCH 620可被耦接至記憶體640，其可為例如動態隨機存取記憶體(DRAM)。至少一實施例中，DRAM係與非揮發性快取相關聯。

GMCH 620可為晶片組，或晶片組的一部分。GMCH 620可與處理器610、615通訊且控制處理器610、615與記憶體640間之互動。GMCH 620亦可作為處理器610、615與系統600之其他元件間的加速匯流排介面。於一實施例中，GMCH 620可經由多接點匯流排(例如前側匯流排(FSB)695)與處理器610、615通訊。

再者，GMCH 620可被耦接至顯示器645(例如平板顯示器)。於一實施例中，GMCH 620可包含積體圖形加速器。GMCH 620可被進一步耦接至輸入/輸出(I/O)控制器集線器(ICH)650，其可被使用以將週邊裝置耦接至系統600。外部圖形裝置660可包含與另一週邊裝置670耦接至ICH 650之分開的圖形裝置。

於其他實施例中，額外的或不同的處理器亦可存在於系統600中。舉例來說，額外的處理器610、615可包含與處理器610相同之額外的處理器、與處理器610異質或不對稱之額外的處理器、加速器(例如圖形加速器或數位訊號處理(DSP)單元)、場可程式閘極陣列、或任何其他處理器。實體資源610、615間可有各式各樣之差異，按照包含建築的、微建築的、熱的、能源消耗特性、及類似者之價值的度量之頻譜。這些差異可有效地出現為不對稱及異質於處理器610、615間。於至少一實施例，各種處理器610、615可存在於相同的晶粒封裝中。

第7圖顯示根據本揭露之實施例的第二系統700之方塊圖。如第7圖所示，多處理器系統700可包含點對點互連系統，且可包含第一處理器770及經由點對點互連750耦接之第二處理器780。各處理器770與780可為處理器500之某些版本，如同一或多個處理器610、615。

雖然第7圖顯示兩個處理器770、780，應了解的是，本揭露之範疇並未受限於此。於其他實施例中，一或多個額外的處理器可存在於給定的處理器中。

處理器770及780係分別顯示包含積體記憶體控制器單元772與782。處理器770亦可包含點對點(P-P)介面776與778作為其匯流排控制器單元的部份；同樣地，第二處理器780可包含P-P介面786與788。處理器770及780可使用P-P介面電路778、788經由點對點(P-P)介面750來交換資訊。如第7圖所示，IMC 772及782可耦接處理器至個別記憶體(即記憶體732與記憶體734)，其於一實施例中可為局部地附接至個別處理器之主記憶體的部份。

處理器770及780各可使用點對點介面電路776、794、786、798經由個別P-P介面752、754來與晶片組790交換資訊。於一實施例中，晶片組790亦可經由高性能圖形介面739來與高性能圖形電路738交換資訊。

共用快取(未圖示)可被包含於處理器中或兩處理器外部，尚未經由P-P互連而與處理器連接，使得若處理器被置於低電源模式中時，任一處理器或兩處理器的本地快取資訊可被儲存於共用快取。

晶片組790可經由介面796被耦接至第一匯流排716。於一實施例中，第一匯流排716可為週邊組件互連(PCI)匯流排、或例如PCI Express匯流排或另一第三代I/O互連匯流排之匯流排，雖然本揭露之範疇不限於此。

如第7圖所示，各種I/O裝置714可被耦接至第一匯流排716，而匯流排橋接器718將第一匯流排716耦接至第二匯流排720。於一實施例中，第二匯流排720可為低接腳數(low pin count；LPC)匯流排。各種裝置可被耦接至第二匯流排720，包含例如鍵盤及/或滑鼠722、通訊裝置727及儲存單元728，例如碟機或於一實施例中可包含指令/碼及資料730之其他大量儲存裝置。再者，音訊I/O 724可被耦接至第二匯流排720。應注意的是，其他架構亦是可能的。舉例來說，取代第7圖所示之點對點架構，系統可實現多接點匯流排或其他此種架構。

第8圖顯示根據本揭露之實施例的第三系統800之方塊圖。第7與8圖中類似元件以類似元件符號表示，且第7圖之特定觀點已於第8圖中忽略以避免模糊第8圖之其他觀點。

第8圖顯示處理器870、880可分別包含積體記憶體及I/O控制邏輯(「CL」)872及882。於至少一實施例，CL 872、882可包含積體記憶體控制單元，例如參考第5及7圖之上述說明。此外，CL 872、882亦可包含I/O控制邏輯。第8圖顯示不只記憶體832、834可被耦接至CL 872、882，連I/O裝置814亦可可被耦接至控制邏輯872、882。傳統I/O裝置815可被耦接至晶片組890。

第9圖顯示根據本揭露之實施例的SoC 900之方塊圖。第5圖中類似元件以類似元件符號表示。同樣的，虛線框可表示選項的特徵於更先進的SoC。互連單元902可被耦接至：應用處理器910，其可包含一組一或多個核心 902A-N及共用快取單元906；系統代理單元910；匯流排控制器單元916；積體記憶體控制器單元914；一組一或多個媒體處理器920，其可包含積體圖形邏輯908、影像處理器924(用以提供靜止及/或視訊相機功能)、音訊處理器926(用以提供硬體音訊加速功能)、及視訊處理器928(用以提供編碼/解碼加速功能)；靜態隨機存取記憶體(SRAM)單元930；直接記憶體存取(DMA)單元932；及顯示單元940(用以耦接至一或多個外部顯示器)。

第10圖顯示根據本揭露之實施例包含可執行至少一指令的中央處理單元(CPU)及圖形處理單元(GPU)之處理器。於一實施例中，根據至少一實施例之用以執行操作的指令可由CPU來執行。於另一實施例中，該指令可由GPU來執行。於另一實施例中，該指令可透過由GPU及CPU所執行的操作之結合來執行。舉例來說，於一實施例中，根據一實施例之指令可被接收與解碼以供於GPU上執行。然而，解碼的指令內之一或多個操作可被CPU執行而結果可回到GPU以供指令之最終引退。相反的，於某些實施例中，CPU可作為主處理器而GPU作為共處理器。

於某些實施例中，可從高度平行生產量處理器中獲益的指令可被GPU執行，而可從深度管線架構獲益之從處理器的效能中獲益的指令可被CPU執行。舉例來說，圖形、科學應用、金融應用、及其他平行工作負載可從GPU 的效能獲益且可相應地執行，而較序列的應用(例如作業系統核心或應用碼)可較適合用於CPU。

於第10圖中，處理器1000包含CPU 1005、GPU 1010、影像處理器1015、視訊處理器1020、USB控制器1025、UART控制器1030、SPI/SDIO控制器1035、顯示裝置1040、記憶體介面控制器1045、MIPI控制器1050、快閃記憶體控制器1055、雙資料率(DDR)控制器1060、安全引擎1065、及I²S/I²C控制器1070。其他邏輯與電路可被包含於第10圖之處理器中，包含更多CPU或GPU與其他週邊介面控制器。

至少一實施例之一或多個觀點可被儲存於機器可讀取媒體上之表示處理器內的各種邏輯的代表資料來實現，當由機器讀取時，造成機器製造邏輯用以執行此處所述之技術。此代表(已知為「IP核心」)可被儲存於有形的機器可讀取媒體(「帶(tape)」)且供應至各種顧客或製造設備用以載入實際做出邏輯或處理器之製造機器內。舉例來說，IP核心(例如由ARM Holdings,Ltd.所開發的Cortex^TM家族之處理器及中國科學院計算技術研究所開發的龍芯(Loongson)處理器)可被許可或販賣至各種顧客或獲許可者(例如Texas Instruments、Qualcomm、Apple、或Samsung)及實現於由這些顧客或被授權者所製造的處理器。

第11圖顯示根據本揭露之實施例的IP核心之發展的方塊圖。儲存器1130可包含模擬軟體1120及/或硬體或軟體模型1110。於一實施例中，代表IP核心設計之資料可經由記憶體1140(例如硬碟)、有線連接(例如網際網路)1150或無線連接1160而被提供至儲存器1130。由模擬工作及模型所產生的IP核心資訊可接著被傳送至製造設備，於該製造設備中其可被第三方製造用以執行根據至少一實施例之至少一指令。

於某些實施例中，一或多個指令可對應至第一類型或架構(例如x86)且被轉譯或模擬於不同類型或架構(例如ARM)之處理器上。根據一實施例，指令可因此被執行於任何處理器或處理器類型，包含ARM、x86、MIPS、GPU、或其他處理器類型或架構。

第12圖顯示根據本揭露之實施例第一類型的指令如何被不同類型的處理器模擬。於第12圖中，程式1205包含可執行根據一實施例之相同或實質相同的功能作為指令之一些指令。然而，程式1205之指令可為不同於處理器1215或與處理器1215不相容的類型及/或格式，其表示程式1205中之該類型的指令可能無法由處理器1215天然地(natively)執行。然而，藉由模擬邏輯1210的幫助，程式1205之指令可被轉議程可由處理器1215天然地執行的指令。於一實施例中，模擬邏輯可被體現於硬體。於另一實施例中，模擬邏輯可被體現於有形的機器可讀取媒體，其含有軟體用以將程式1205中之類型的指令轉譯成可由處理器1215天然地執行的指令。於其他實施例中，模擬邏輯可為固定功能或可程式化硬體與儲存於有形的機器可讀取媒體上之程式的結合。於一實施例中，處理器包含模擬邏輯，而於其他實施例中，模擬邏輯存在處理器外部且可由第三方提供。於一實施例中，藉由執行處理器中或與處理器相關聯的微碼或韌體，處理器可載入體現於含有軟體之有形的機器可讀取媒體中之模擬邏輯。

第13圖顯示根據本揭露之實施例對比軟體指令轉換器將於來源指令集中之二進制指令轉換至於目標指令集中之二進制指令之使用之方塊圖。於所示實施例中，指令轉換器可為軟體指令轉換器，雖然指令轉換器可被實現於軟體、韌體、硬體、或各種其組合。第13圖顯示高階語言1302之程式可使用x86編譯器1304被編譯用以產生x86二進制碼1306，其可被處理器以至少一x86指令集核心1316天然地執行。具有至少一x86指令集核心1316之處理器代表可實質地執行與具有至少一x86指令集核心之Intel處理器相同功能之任何處理器，藉由相容地執行或處理(1)Intel指令集核心之指令集的實質部份或(2)目標要運行於具有至少一x86指令集核心之Intel x86處理器的應用程式或其他軟體之物件碼版本，用以達成與具有至少一x86指令集核心之Intel處理器實質相同的結果。x86編譯器1304表示可被操作以產生x86二進制碼1306(例如物件碼)之編譯器，其可(無論有沒有額外的連結處理(linkage processing))被執行於具有至少一x86指令集核心1316之處理器。同樣地，第13圖顯示高階語言1302之程式可使用替代指令集編譯器1308被編譯用以產生替代指令集二進制碼1310，其可被沒有至少一x86指令集核心1314之處理器(例如具有執行加州森尼韋爾的MIPS Technologies之MIPS指令集之核心及/或執行加州森尼韋爾的ARM Holdings之ARM指令集的處理器)天然地執行。指令轉換器1312可被使用以將x86二進制碼1306轉換成可由沒有至少一x86指令集核心1314之處理器天然地執行之碼。此經轉換的碼可能與替代指令集二進制碼1310不完全相同；然而，經轉換的碼將完成一般操作且彌補來自替代指令集之指令。因此，指令轉換器1312表示軟體、韌體、硬體、或其結合，其透過倣真、模擬、或任何其他處理，允許不具有x86指令集處理器或核心之處理器或其他電子裝置來執行x86二進制碼1306。

第14圖為顯示根據本揭露之實施例的處理器之指令集架構的1400方塊圖。指令集架構1400可包含任何適合的數量或種類的組件。

舉例來說，指令集架構1400可包含例如一或多個核心1406、1407與圖形處理單元1415之處理個體。核心1406、1407可透過任何適合的機制(例如透過匯流排或快取)而通訊地耦接至其餘的指令集架構1400。於一實施例中，核心1406、1407可透過L2快取控制1408(其可包含匯流排介面單元1409及L2快取1410)而通訊地耦接。核心1406、1407及圖形處理單元1415可被通訊地耦接彼此且透過互連1410耦接至指令集架構1400之其餘者。於一實施例中，圖形處理單元1415可使用視訊編解碼器1420，其界定特定視訊訊號對於輸出進行編碼與解碼之方式。

指令集架構1400亦可包含任何數量或類型的介面、控制器、或用以與電子裝置或系統之其他部份介接或通訊之其他機制。此機制有助於與例如週邊、通訊裝置、其他處理器、或記憶體互動。於第14圖之範例中，指令集架構1400可包含液晶顯示器(LCD)視訊介面1425、用戶介面模組(SIM)介面1430、啟動ROM介面1435、同步動態隨機存取記憶體(SDRAM)控制器1440、快閃控制器1445、及串列週邊介面(SPI)主單元1450。LCD視訊介面1425可提供來自例如GPU 1415的視訊訊號之輸出及透過行動產業處理器介面(MIPI)1490或高解析度多媒體介面(HDMI)1495至顯示器。此顯示器可包含例如LCD。SIM介面1430可提供存取至或從SIM卡或裝置。SDRAM控制器1440可提供存取至或從記憶體(例如SDRAM晶片或模組)。快閃控制器1445可提供存取至或從記憶體(例如快閃記憶體或RAM之其他例子)。SPI主單元1450可提供存取至或從通訊模組，例如藍芽模組1470、高速3G數據機1475、全球定位系統模組1480、或實現例如802.11通訊標準之無線模組1485。

第15圖為顯示根據本揭露之實施例實現指令集架構的處理器之指令架構1500的更詳細方塊圖。指令架構1500可為微架構。指令架構1500可實現指令集架構1400 之一或多個觀點。再者，指令架構1500可顯示用於在處理器內之指令的執行之模組及機制。

指令架構1500可包含通訊地耦接至一或多個執行個體1565之記憶體系統1540。再者，指令架構1500可包含快取及匯流排介面單元，例如通訊地耦接至執行個體1565及記憶體系統1540之單元1510。於一實施例中，指令至執行個體1565之載入可被執行之一或多個階段所執行。此階段可包含例如指令預取階段1530、雙指令解碼階段1550、暫存器更名階段1555、發出階段1560、及寫回階段1570。

於一實施例中，記憶體系統1540可包含經執行的指令指標1580。經執行的指令指標1580可儲存識別在由多個執行股(multiple strands)表示之執行緒內於亂序發出階段1560中在一批次的指令內最早的未被配送的指令之值。經執行的指令指標1580可於發出階段1560計算並傳送至載入單元。指令可被儲存於一批次的指令內。該批次的指令可在由多個執行股表示之執行緒內。最早的指令可對應至最低程式排序(PO)值。PO可包含指令之唯一的數字。PO可被使用以對指令排序用以確保碼之語義(semantics)正確執行。PO可藉由例如評估PO於指令中編碼的增值(而非絕對值)之機制被重建。此經重建的PO可已知為RPO。雖然PO可於此參照，此PO可與RPO交換地被使用。執行股可包含彼此資料相依(data dependent)之一序列的指令。執行股可藉由二進制翻譯器在編譯時被設置。執行股之硬體可根據各種指令的PO而循序執行給定股之指令。執行緒可包含多個執行股使得不同執行股之指令可彼此相依。給定執行股之PO可為執行股中之最早的指令之PO，其自發出階段未被配送至執行。因此，給定多個執行股之執行緒(各執行股包含由PO排序的指令)，經執行的指令指標1580可儲存於亂序發出階段1560中執行緒之執行股中最早的(以最小數字表示)PO。

於一實施例中，記憶體系統1540可包含引退指標1582。引退指標1582可儲存識別最後的引退指令的PO之值。引退指標1582可被例如退休單元454設定。若還沒有指令被引退，則引退指標1582可包含空(null)值。

執行個體1565可包含處理器可藉其執行指令之任何適合的數量與類型的機制。於第15圖之範例中，執行個體1565可包含ALU/乘法單元(MUL)1566、ALU 1567、及浮點單元(FPU)1568。於一實施例中，此個體可利用包含於給定位址1569內之資訊。與階段1530、1550、1555、1560、1570結合之執行個體1565可一起形成執行單元。

單元1510可以任何適合的方式被實現。於一實施例中，單元1510可執行快取控制。於此實施例中，單元1510可因此包含快取1525。於另一實施例中，快取1525可被實現為任何適合的尺寸之L2統一快取，例如零、128k、256k、512k、1M、或2M位元組之記憶體。於另一實施例中，快取1525可被實現於錯誤更正碼記憶體中。於另一實施例中，單元1510可執行匯流排介接至處理器或電子裝置之其他部份。於此實施例中，單元1510可因此包含匯流排介面單元1520以供透過互連、處理器內匯流排、處理器間匯流排、或其他通訊匯流排、埠、線路來通訊。匯流排介面單元1520可提供介接用以對於執行個體1565與系統在指令架構1500外部的部份之間的傳送來執行例如記憶體與輸入/輸出位址的產生。

為了進一步幫助其功能，匯流排介面單元1520可包含中斷控制及分配單元1511，用以產生中斷及其他通訊至處理器或電子裝置之其他部份。於一實施例中，匯流排介面單元1520可包含窺探控制單元1512，其處理快取存取及與多處理核心的一致性。於另一實施例中，為了提供此功能，窺探控制單元1512可包含快取至快取轉換單元，其處理不同快取間之資料交換。於另一實施例中，窺探控制單元1512可包含一或多個窺探過濾器1514(其監視其他快取(未圖示)的一致性)使得快取控制器(例如單元1510)不需要直接執行此監視。單元1510可包含任何適合的數量之計時器1515以供指令架構1500之動作的同步。同樣的，單元1510可包含AC埠1516。

記憶體系統1540可包含任何適合的數量及類型的機制以對於指令架構1500處理之需求來儲存資訊。於一實施例中，記憶體系統1540可包含載入儲存單元1530以供儲存與寫入至記憶體或暫存器或從記憶體或暫存器讀回有關的資訊。於另一實施例中，記憶體系統1540可包含轉譯後備緩衝器(TLB)1545，其提供實體與虛擬位址間之位址值的查詢。於另一實施例中，匯流排介面單元1520可包含記憶體管理單元(MMU)1544以幫助與虛擬記憶體之存取。於另一實施例中，記憶體系統1540可包含預取器1543以在指令真的需要被執行之前請求來自記憶體之指令，用以降低等待時間。

用以執行指令的指令架構1500之操作可透過不同階段來執行。舉例來說，使用單元1510，指令預取階段1530可透過預取器1543存取指令。所擷取的指令可被儲存於指令快取1532中。預取階段1530可賦能(enable)用於快速迴圈模式之選項1531，其中形成足夠小而適配於給定快取中的迴圈之一序列的指令係被執行。於一實施例中，此執行可不需要從指令快取1532來存取額外的指令而被執行。決定預取哪個指令可由例如分支預測單元1535(其可存取全域歷程(global history)1536中之執行的指示、目標位址1537之指示、或返回堆疊1538之用以決定哪個碼之分支1557將下一個被執行的內容)完成。結果，此分支可被可能地預取。分支1557可透過如下所述之其他階段的操作而被產生。指令預取階段1530可提供指令以及有關未來指令之任何預測至雙指令解碼階段。

雙指令解碼階段1550可將接收的指令轉譯成可被執行之微碼式指令。雙指令解碼階段1550可在每個時脈週期同時地解碼兩個指令。再者，雙指令解碼階段1550可將其結果傳至暫存器更名階段1555。此外，雙指令解碼階段1550可從其解碼及微碼之最終執行來決定任何所得分支。此結果可被輸入至分支1557中。

暫存器更名階段1555可將虛擬暫存器或其他資源之參考轉譯成實體暫存器或資源之參考。暫存器更名階段1555可包含於暫存器堆1556中之對映的指示。暫存器更名階段1555可當接收時改變指令並將結果傳送至發出階段1560。

發出階段1560可發出或配送命令至執行個體1565。此發出可以亂序方式完成。於一實施例中，多個指令可在被執行之前於發出階段1560被保持。發出階段1560可包含指令佇列1561以供保持該等多個指令。指令可由發出階段1560發出至特定處理個體1565基於任何適合的標準，例如對於給定指令之執行的資源可用性或適用性。於一實施例中，發出階段1560可重排序於指令佇列1561內之指令，使得接收的第一個指令不會是第一個被執行的指令。基於指令佇列1561之排序，額外的分支資訊可被提供至分支1557。發出階段1560可將指令傳至執行個體1565以供執行。

於執行時，寫回階段1570可將資料寫入至暫存器、佇列、或用以通訊給定命令的完成之指令架構1500的其他結構。基於在發出階段1560中設置的指令之次序，寫回階段1570之操作可賦能將被執行之額外的指令。指令架構1500之效能可藉由追蹤單元1575被監視或除錯。

第16圖為顯示根據本揭露之實施例的處理器之執行管線1600的方塊圖。執行管線1600可說明例如第15圖之指令架構1500之操作。

執行管線1600可包含步驟或操作之任何適合的組合。於步驟1605，下一個被執行的分支的預測可被完成。於一實施例中，此預測可基於指令之先前的執行及其結果。於步驟1610，對應至執行之預測分支的指令可被載入至指令快取中。於步驟1615，於指令快取中之一或多個指令可被擷取以供執行。於步驟1620，已被擷取的指令可被解碼成微碼或更特定的機器語言。於一實施例中，多個指令可被同時地解碼。於步驟1625，於解碼的指令內之對暫存器或其他資源的參考可被再指定(reassign)。舉例來說，對虛擬暫存器的參考可被對應的實體暫存器的參考取代。於步驟1630，指令可被配送至佇列以供執行。於步驟1640，指令可被執行。此執行可以任何適合的方式被執行。於步驟1650，指令可被發出至適合的執行個體。指令被執行的方式可基於執行該指令的特定個體。舉例來說，於步驟1655，ALU可執行算術運算。ALU可對其運算利用單一時脈週期以及兩個移位器。於一實施例中，兩個ALU可被利用，且因此兩個指令可在步驟1655被執行。於步驟1660，結果分支之決定可被完成。程式計數器可被使用以指出分支將被完成之目的地。步驟1660可被執行於單一時脈週期內。於步驟1665，浮點算術可藉由一或多個FPU被執行。浮點操作可需要多個時脈週期用以執行，例如兩個至十個週期。於步驟1670，乘法與除法操作可被執行。此操作可被執行於多個時脈週期，例如四個時脈週期。於步驟1675，載入及儲存至暫存器或管線1600之其他部份的操作可被執行。該操作可包含載入及儲存位址。此操作可被執行於四個時脈週期。於步驟1680，寫回操作可被執行，其為步驟1655-1675之操作所需。

第17圖為顯示根據本揭露之實施例用於利用處理器1710之電子裝置1700的方塊圖。電子裝置1700可包含例如筆記型電腦、超輕薄筆電、電腦、塔型伺服器(tower server)、機架伺服器(rack server)、刀鋒型伺服器(blade server)、膝上型電腦、桌上型電腦、平板電腦、行動裝置、電話、嵌入式電腦、或任何其他適合的電子裝置。

電子裝置1700可包含通訊地耦接至任何適合的數量或類型之組件、週邊、模組、或裝置之處理器1710。此耦接可被任何適合的類型之匯流排或介面實現，例如I²C匯流排、系統管理匯流排(SMBus)、低接腳數(LPC)匯流排、SPI、高解析度音訊(HDA)匯流排、串列先進技術附接(Serial Advance Technology Attachment；SATA)匯流排、USB匯流排(版本1、2、3)、或通用異步接收器/傳送器(UART)匯流排。

此組件可包含例如顯示器1724、觸碰螢幕1725、觸碰板1730、近場通訊(NFC)單元1745、感測器集線器 1740、熱感測器1746、快速晶片組(EC)1735、信任平台模組(TPM)1738、BIOS/韌體/快閃記憶體1722、數位訊號處理器1760、碟機1720(例如固態硬碟(SSD)或硬碟機(HDD))、無線區域網路(WLAN)單元1750、藍芽單元1752、無線廣域網路(WWAN)單元1756、全球定位系統(GPS)1755、相機1754(例如USB 3.0相機)、或實現於例如LPDDR3標準之低電源雙資料率(LPDDR)記憶體單元1715。這些組件各可以任何適合的方式被實現。

再者，於許多實施例中，其他組件可透過上述組件被通訊至耦接至處理器1710。舉例來說，加速計1741、周圍光感測器(ALS)1742、羅盤1743、及陀螺儀1744可被通訊地耦接至感測器集線器1740。熱感測器1739、風扇1737、鍵盤1736、及觸碰板1730可被通訊地耦接至EC 1735。揚聲器1763、頭戴式耳機1764、及麥克風1765可被通訊地耦接至音訊單元1762，其可依次被通訊地耦接至DSP 1760。音訊單元1762可包含例如音訊編解碼器及D類放大器。SIM卡1757可被通訊地耦接至WWAN單元1756。例如WLAN單元1750及藍芽單元1752以及WWAN單元1756可以下一代形式因素(next generation form factor；NGFF)被實現。

本揭露之實施例涉及對於與分頁表走查相關之二進制翻譯的轉譯中位元(in-translation bit)設定之指令及邏輯。該位元設定可為已被存取(.A)或已被弄髒(.D) (或被寫入)之分頁表的指示。第18圖顯示根據本揭露之實施例用於對二進制翻譯之轉譯中位元設定的系統1800。系統1800可包含處理器1802，其係用以在來自指令流1804的指令之二進制翻譯期間執行位元設定。雖然特定元件可被顯示執行所述動作於第18圖，系統1800或處理器1802之任何適合的部份可實現功能性或執行此處所述之動作。

系統1800可包含記憶體1812，在一或多個處理器(例如處理器1802)內部或通訊地耦接至一或多個處理器(例如處理器1802)。記憶體1812可以實體記憶體位址來組織，但可按照邏輯或虛擬記憶體而被參考至元件處理器1802中或由元件處理器1802來參考。為了在邏輯與實體記憶體間映射，系統1800可包含分頁表1816。當存取虛擬記憶體完成時，對應的實體位址可在適當的分頁表1816中查詢。分頁表1816可以任何適合的方式或位置被實現於系統1800中。舉例來說，分頁表1816可被實現為資料結構於記憶體1812。為了加速尋找操作，處理器1802可自分頁表1816快取一或多個條目。處理器1802可以任何適合的方式或位置快取分頁表。舉例來說，處理器1802可於轉譯後備緩衝器(TLB)1830中快取分頁表。TLB 1830可被實現於內容可定址記憶體。因此，TLB 1830可包含經快取的分頁表(CPT)1832。雖然CPT 1832係被說明為「分頁表」，其可實現分頁表的資訊之任何適合的子集，例如邏輯與實體記憶體間之對映。分頁表之快取可藉由例如記憶體管理單元(MMU)1828被控制。當虛擬位址需要被轉譯成實體位置以實現例如來自指令流1804的指令之執行時，TLB 1830可被搜尋對應的CPT 1832以用於被執行的轉譯。若於TLB 1830中有命中對應的CPT 1832，則實體位址可被返回且執行會繼續。然而，若對應的CPT 1832沒有在TLB 1830中命中，則MMU 1828可使PMH 1834執行分頁表走查以尋找適當的分頁表1816，用以藉由存取其他階的快取或分頁表1816的實際版本來執行對映。分頁表走查可藉由例如分頁表未命中處理器(PMH)1834被執行。再者，未命中時，新的對映可被快取至TLB 1830。

分頁表亦可包含用以表示分頁是否已透過分頁表對映而被存取之位元。此位元可稱為「.A」位元。分頁表亦可包含用以表示分頁內容是否已經由分頁表對映而被修改之位元。此位元可稱為「.D」位元。分頁表走查期間，若為清除(clear)，則PMH 1834可設定其遇到者為.A位元。再者，分頁表走查期間，若造成分頁表走查為儲存操作或指令之指令，則PMH 1834可設定其遭遇者為.D位元。此外，若TLB 1830中之命中產生有清除的.D位元之條目，則分頁表走查可被觸發以依需求設定.D位元。其會遭受與前述之相同限制，.D僅在TLB中之命中為儲存操作或指令時被設定。

二進制翻譯可包含指令之運行時間期間的修改碼。二進制翻譯可被執行以增加指令級平行(instruction-level parallelism)，其中碼區域可被亂序執行。二進制翻譯可執行「客(guest)」指令集藉由將「客」或非本地指令之序列轉譯成「主(host)」或本地硬體指令之序列。該結果可包含「轉譯(translation)」。本地主可接著執行該轉譯以模擬原始客碼。於許多實施例中，二進制翻譯會涉及重排序客載入與儲存以較佳地增加指令級平行。然而，重排序載入與儲存亦可重排序暗示的儲存(更新分頁表之.A與.D位元)。二進制翻譯可包含碼修改。裝置可寫入其隨後執行之指令，其可被稱為「自修改碼(self-modifying code)」。再者，裝置可寫入另一裝置隨後執行之指令，其可被稱為「交叉修改碼(cross-modifying code)」。此外，外部代理可寫入內部代理隨後執行之指令，其可包含由「DMA修改碼」所造成的修改(雖然DMA以外的機制可被使用以改變該碼)。二進制翻譯可藉由二進制翻譯器1810而被執行。二進制翻譯器可被實現於處理器1802內或系統1800內但處理器1802外部。二進制翻譯器1810可以任何適合的方式被實現。於一實施例中，二進制翻譯器1810可藉由硬體裝置(包含實現於處理器1802中之有限狀態機與邏輯)來實現。於另一實施例中，二進制翻譯器1810可藉由軟體中之指令來實現。於許多實施例中，二進制翻譯器1810可藉由硬體與軟體之結合來實現。二進制翻譯器1810可將其結果寫入至任何適合的位置，例如記憶體。

二進制翻譯器1810之使用在某些分頁表存取中會損失效能。首先，二進制翻譯器1810可重排序如前所述之記憶體操作。然而，記憶體存取(例如暗示儲存.A與.D位元)(表示分頁表被存取或弄髒)可能不可重排序。其可為因為.A與.D儲存會需要根據記憶體模型來排序，而重排序會違反該模型。調和.A與.D位元之設定與二進制翻譯的一個方式是完全循序執行指令之區域。然而，這個方式太慢。若忽略此矛盾，則重排序一些記憶體操作會違反記憶體排序且造成錯誤。

於一實施例中，系統1800可評估記憶體重排序是否為可見的且在二進制翻譯期間依照其是否為不可見的來執行位元設定。於此實施例中，系統1800可決定若重排序的操作為可見的則重排序.A與.D位元之設定的問題會存在。若記憶體操作是在碼之資料獨立段落(data-independent section)中，則記憶體操作可能不會是可見的。若.A與.D位元之設定是在碼之資料獨立段落中，則記憶體排序問題會仍存在。因此，於一實施例中，系統1800可決定若在轉譯中重排序.A與.D位元之設定是正確的或允許的，且若如此，則在轉譯中允許操作存取待被執行者。否則，可使用例如強迫循序執行的方式。

於二進制翻譯排序可包含建立翻譯於硬體原子區域，其可稱為「異動(transactions)」。於一實施例中，系統1800可決定寫入.A與.D位元至分頁是否觸及非可快取記憶體類型。若是，則記憶體操作之重排序會是有問題的且強迫循序執行可被取代使用。於另一實施例中，系統 1800可決定寫入.A與.D位元至分頁是否重疊亦被相同異動中之明示載入或儲存所觸及的位置。若是，則記憶體操作之重排序會是有問題的且強迫循序執行可被取代使用。許多.A與.D位元之設定由使用者空間碼(其不具有讀取或寫入分頁表之特權)引起。再者，當競賽條件(race condition)可能顯現時，操作系統碼可隔離分頁表存取。雖然如此，若寫入至在與明確載入或儲存之相同異動內的.A與.D位元之設定的分頁，則重排序會有問題。於另一實施例中，一旦完成異動，因為.A與.D位元之設定的問題不會溢出其他異動，故排序不會有問題。在大部分的情況下，衝突會使.A與.D為可見的是很罕見的。因此，於一些系統中，更一般的情形會變得不利，因為.A與.D可被如其猶如可見般被處理，而這會使執行變慢。雖然衝突很罕見，更常使用會比不使用轉譯中.A與.D位元正確，其會更快。因此，偵測真的不平常之情況的機制可允許在多數的情況下轉譯中.A與.D位元之較佳的使用。

為了在與.A與.D位元相關聯之二進制翻譯期間監視有問題的記憶體操作，系統1800可包含任何適當的機制，包含以上所述者。於一實施例中，系統1800可包含觀察器單元1836，透過如此處所述之觀察器單元1836的功能性可被以系統1800之任何適合的部份實現。觀察器單元1836可包含監視單元、過濾器、或用以執行此處所述之功能性的其他邏輯。於另一實施例中，觀察器單元1836可監視記憶體異動，且若在其中的載入或儲存匹配由觀察器單元1836所追蹤的位址，則該異動可被中止且該異動被例如循序再執行。經追蹤的位址可包含已設定其.A或.D位元者。於另一實施例中，於設定.A或.D位元之TLB 1830未命中的情形中，使用於分頁表走查中之新的位址可被插入觀察器單元1836中以供進一步觀察。此外，該異動可在分頁表走查之後被中止然後再執行。

於一實施例中，與觀察器單元1836所識別之觀察的位置重疊之載入或儲存會造成異動執行被終止且例如以循序執行方式再啟動。觀察器單元1836可對各新的異動進行清除。於另一實施例中，若一異動設定太多.A或.D位元，則觀察器單元1836可溢位(overflow)，造成異動執行被終止且例如以循序執行方式再啟動。於另一實施例中，若該異動的結束時沒有中止，則該異動可被允許完成。

處理器1802可以任何適合的方式被實現，用以平行及亂序執行多個指令。於一實施例中，處理器1802可執行指令使得指令在無程式排序下被擷取、發出、及執行。所有指令(除了記憶體及可中斷的指令)可在無程式排序下被提交或引退。然而，於一實施例中，記憶體及可中斷的指令可相對地或整體來看被循序提交或引退。此循序提交及引退可為錯誤預測或可能的資料相依錯誤或失誤的結果。循序執行可包含根據序列的PO值之執行。亂序執行可包含不需要跟隨序列的PO值之執行。系統1800可說明處理器1802之元件，其亦可包含任何組件、處理器核心、邏輯處理器、處理器、或任何處理個體或元件，例如第1-17圖中所示者。

二進制翻譯器1810可以任何適合的方式被實現。於一實施例中，二進制翻譯器1810可藉由硬體裝置(包含實現於處理器1802中之有限狀態機與邏輯)來實現。於另一實施例中，二進制翻譯器1810可藉由軟體中之指令來實現。於許多實施例中，二進制翻譯器1810可藉由硬體與軟體之結合來實現。二進制翻譯器1810可將其結果寫入至任何適合的位置，例如記憶體。此記憶體可包含例如特殊化記憶體或一般可存取的記憶體之部份。

於一實施例中，待系統1800處理之碼可包含主碼及客碼。主碼可包含待處理器(例如處理器1802)處理之碼。客碼可包含由例如二進制翻譯器1810轉譯之碼。因此，包含主碼之記憶體可稱為主記憶體而包含客碼之記憶體可稱為客記憶體。

作為轉譯的結果，二進制翻譯器1810可讀取一序列的客碼並產生一序列的主碼。當被執行時，主碼應具有與如同客碼被直接執行相同的效果。因此，系統1800可保存經轉譯的碼及原始碼之等效的功能性。客碼(用於轉譯之輸入)可以任何適合的格式被實現。客碼可通常包含用於處理器格式之指令，例如用於x86處理器之指令。再者，客碼亦可一般地包含用於假設的、歸納的、或虛擬的處理器之指令。此指令可包含例如處理器獨立格式之爪哇位元組碼(Java bytecode)。主碼(轉譯之結果)可以任何適合的格式被實現。主碼可通常包含處理器格式之指令，且亦可包含用於虛擬處理器之格式的指令。系統1800內使用之主碼及客碼格式可為不同的，但於某些實施例可為相同。舉例來說，二進制翻譯器1810可讀取x86格式的指令及產生x86格式的指令。所得指令可同時實現輸入指令之原始功能性以及當被執行時儲存效能追蹤資訊。客碼(轉譯之前)可進行碼修改。當客碼被修改時，修改的效果應等同於如同客碼被合適的硬體處理器所執行。二進制翻譯器1810可因此運行修改的客碼如同其被硬體處理器所運行。

二進制翻譯器1810可讀取客碼中之指令及產生主指令。如上所述，所產生的主指令可稱為轉譯而經轉譯的碼之原子區域可稱為異動。藉由例如處理器1802或解譯器之轉譯的執行可包含如同原始客指令被執行的相同效果。

處理器1802可包含前端1806用以從記憶體或指令流1804擷取指令。指令流1804之內容可被二進制翻譯器1810轉譯或可已由二進制翻譯器1810產生。該指令可由解碼器1808解碼。當被排程器/分配器1818分配、排程、及配送時，各執行單元1820可執行指令。此外，核心或處理器1802可包含退休單元1822以及資深儲存緩衝器(SSB)1826及退休次序緩衝器(ROB)1824，用以處理指令之引退及提交。處理器1802之一或多個部份可被組織成一或多個核心或非核心部。

待由處理器1802執行之各種操作可被標示以在引退時執行。此標示可會慢於其他執行但可確保排序特性。再者，某些操作可拖延與消耗SSB 1826。在儲存操作之執行與引退之後，資深儲存緩衝器之消耗可被請求。此資深儲存可包含已被執行、引退但未提交至資料快取或處理器1802之其他方面的儲存操作。

系統1800之操作可按照載入與儲存來說明。然而，系統1800可類似地處理包含載入或儲存至記憶體的數個記憶體運算元之其他指令。再者，系統1800可處理於每個運算可碰到多個TLB條目之指令。

操作上，一序列的指令可被二進制翻譯器1810轉譯以供執行單元1820執行。該序列的指令可包含在指令之原子區域中者。所得異動可被一或多個執行單元亂序執行來設置。

當異動中之指令包含記憶體存取(例如載入、儲存、或使用其中一者的指令)時，則執行單元1820可請求與載入來源或目的或儲存目的相關聯的位址。該位址請求可由記憶體子系統完成，其可包含快取階層(未圖示)。該請求可由MMU 1828處理。MMU 1828可首先決定當處於記憶體1812內時對於由指令所請求的邏輯位址至實體位址之對映是否存在於本地TLB 1832及分頁表之快取的版本(CPT 1832)內。若是，則MMU 1812可將該位址轉譯且做出記憶體子系統之部份的請求。若否，則TLB未命中可能已發生而MMU 1828可請求該未命中由PMH 1834處理。PMH可透過各種階的快取及記憶體1812來執行分頁表走查分頁表1816，用以獲得對於該請求之與分頁表1816相關聯的內容。被分頁表走查碰到或修改的各分頁表位址可藉由設定.A或.D位元來標示(如適當的話)。分頁表對映可返回MMU 1828。新的分頁表可被提供至TLB 1830。該異動可被重啟動。

於一實施例中，PMH 1834可填充觀察器單元1836被修改或存取的分頁表及誰的.A或.D位元在分頁表走查期間被設定之指示。於另一實施例中，在隨後的記憶體指令執行期間，MMU 1828可檢查觀察器單元1836用以決定給定位址是否與在PMH 1834之分頁表走查期間具有其分頁表的.A或.D位元設定相關聯。若是，則觀察器單元1836可返回所請求的位址係存在之一指示，且因此相關聯的分頁表的.A或.D位元未被清除。於一實施例中，MMU 1828或觀察器單元1836可基於此決定來終止異動之執行。該異動可使用循序執行(而非亂序執行)而被再執行。若給定位址不在PMH 1834之分頁表走查期間具有其分頁表的.A或.D位元設定，則此位元可被清除而該位址可能不會在觀察器單元1836中。於另一實施例中，MMU 1828或觀察器單元1836可基於此決定來允許異動之進一步執行。

於一實施例中，當PMH 1834嘗試在推測的分頁表走查(對於已被轉譯的異動)期間設定.A或.D位元時，相關聯的指令可被標示用以在引退時執行。再者，若保持.A或.D位元之記憶體的類型不可被快取，則該異動可被中止而使用循序執行取代。

系統1800可利用多階分頁表，於其中，數個分頁表可在分頁表走查期間被讀取，用以對TLB 1830建構最終條目。改變分頁表之儲存可改變分頁表走查之操作。因此，對於不同走查之.A及.D位元及相關聯的對映可相對地基於當儲存發生時來改變。因此，於一實施例中，於分頁表走查被讀取的所有位置可被加入至觀察器單元1836，甚至對於給定位置沒有.A或.D位元被設定。其可預防任何經重排序的儲存更新分頁表及改變走查。

單一異動會產生.A或.D位元被設定之數個分頁表走查。藉由設定位元，相同的結果會發生，不管發生走查(且因此位元被設定)的次序。再者，異動內的執行及造成異動之原子本質區域可確保沒有處理器1802之其他核心會觀察到重排序中之操作。此外，觀察器單元1836可確保沒有異動內中儲存改變位置，其影響實際使用的分頁表位置。

如上所述，當新的條目在分頁表走查之後被插入至觀察器單元1836時，該異動被中止且再啟動。該異動可被再啟動用以確保觀察器單元1836比較經觀察的位置與由該異動所碰到的所有位址，包含在造成.A與.D位元之設定的操作之前顯示於該異動中用以載入及儲存之位址。系統188可因此比較.A與.D位元之設定與「較早的」載入或儲存。這些較早的載入與儲存可由二進制翻譯器1810重排序但在原始碼中為實際上「較晚的」。

於一實施例中，中止或終止異動亦可丟棄.A與.D更新。因此，當設定位元的操作被再遇到時，觀察器單元1836可驗證各.A與.D位元被設定已經存在觀察器單元1836中。若其已存在，則設定可被允許繼續。沒有新的觀察器單元1836個體會被加入。當「新的」位址被遇到時(例如另一.A或.D位元設定未命中、或分頁表已因觀察器單元1836被設定而被改變)。該位址可被加入至觀察器單元1836而該異動重啟動。

於一實施例中，終止與重啟動操作可被限制，而非被允許永久迴圈。當個體被加入至觀察器單元1836時，終止與重啟動可被需要，但此操作亦消耗觀察器單元1836中的空間。因此，不是該異動可完成就是其將耗盡觀察器單元1836中的空間，中止該異動以使用不同的方式。因此，向前進的執行係被確保，其中異動具有數個記憶體操作，其設定.A與.D位元以及異動，其中該分頁表係在異動重新嘗試間被改變。

TLB 1830中之條目可為推測的。若異動完成，則在其中之推測的條目是有效的，但若異動中止(包含與觀察器不相關的中止)，則為無效的。因此，若TLB 1830支援推測的條目(於異動中止丟棄)，則於一實施例中，該條目可被載入至TLB 1830中作為標示推測。若TLB 1830不支援推測的條目，則該條目應被記憶體操作形成與消耗，但不會進入TLB 1830中。當於相同異動中之數個操作使用相同對映時，該對映每次可被重新建構。相同的異動之較晚使用不會設定新的位元，且因此不會造成異動中止與重啟動。分頁表走查之再走查(Re-walking off)可藉由PMH 1834之特定設計而被加速。異動提交可提交推測的.A與.D位元更新。

當異動提交時，SSB 1826可被消耗用以確保排序。舉例來說，假設客排序(guest order)是LD X

ST Y

LD Z

且LD Z暗示地設定.A位元。二進制翻譯器1810可將其重排序成LD X

LD Z

ST Y

若SSB 1826未被消耗，則.A位元的設定可在Y之前達到全域次序(GO)。消耗SSB 1826可確保在異動提交之前儲存為GO且如原子級地(atomically)顯示至碼之其他部份。重排序可因此為不可見的。

這些步驟可被採用以符合特定.A與.D位元設定的排序規則。其他處理器及系統可包含可允許最佳化之不同的排序規則或利用可被考慮的進一步限制。舉例來說，承受更侵略性的TLB 1830條目預取之排序規則亦可降低觀察器中所需條目的數量。

再者，這些步驟可假設異動中之主操作沒有提供有關原始客次序的資訊。提供客排序資訊至組件(例如MMU 1828、PMH 1834)與觀察器單元1836對於其他理由是有優勢的。若此資料在.A與.D位元之設定期間是可用的，則該資料可被使用以跳過某些指令的觀察。於一實施例中，當沒有載入或儲存在.A與.D位元之設定間被重排序時，甚至當異動中之其他載入與儲存係關於比次被重排序時，觀察可被跳過。此外，步驟係被說明如單一異動之範疇中的範例。

二進制翻譯1810可使記憶體操作推測穿過異動。舉例來說，載入可被「提起(hoisted)」較早一或數個迭代於迴圈中且因此會在較早的異動中。客記憶體模型可禁止猜測地設定.A與.D位元，當其設定.A或.D位元其依次禁止此「提起」的載入之執行。系統1800可允許.A與.D位元之轉譯中設定。再者，系統1800可包含用以表示記憶體操作何時係推測穿過異動且因此仍需要中止之機制。於一實施例中，二進制翻譯器1810可標示特定記憶體操作為「猜測的(speculated)」。若其試圖設定.A或.D位元時，MMU 1828(或系統1800之另一適合的部份)可中止猜測的操作。於另一實施例中，二進制翻譯1810可標示異動，至少一記憶體操作已被猜測穿過異動。若記憶體操作試圖設定.A或.D位元，則MMU 1828(或另一適合的機制)可中止此記憶體操作。此終止可在不論特定操作是否被猜測穿過異動的情況下被完成。

如上所述，考慮到.A或.D位元之評估記憶體操作之各種步驟可藉由系統1800之任何適合的部份來實現。舉例來說，其可被PMU 1434、二進制翻譯1810、MMU 1828、或觀察器單元1838設定。其功能性可視需要結合。再者，其可亦硬體或硬體與內建軟體之結合來實現。

第19圖為根據本揭露之實施例之觀察器單元1836及其操作的更詳細說明。如上所述，分頁表之存取可藉由首先看分頁表是否被快取於TLB 1830中來完成。若未命中，則其可由PMH 1834來處理，其可執行分頁表走查以獲得正確對映。各被設定的.A與.D位元以及其中所使用的所有位址可在分頁表走查期間被注意。其可被插入至觀察器單元1836中。

觀察器單元1836可以任何適合的方式被實現，例如內容可定址記憶體。觀察器單元1836可為想法上相關聯的(notionally associative)。再者，觀察器單元1836可藉由任何適當的資料結構來實現，例如雜湊表或光暈過濾器，只要該結構實現觀察器所需的基本操作。觀察器單元1836會需要其從未對新的位址報告「已見過(already seen)」或「存在(present)」。

觀察器單元1836可包含位址或位址標籤之索引。再者，其可包含(對於各條目)表示位址是否為「存在」之位元，意指該位址被PMH 1834填充如與分頁表走查相關聯。最初，觀察器單元1836之所有值可被設為無效的。當走查位址被PMH 1834或另一元件開始時，位址可被標示為有效的。

於隨後的記憶體操作中(例如儲存或載入)，觀察器單元1836可被存取用以觀看在分頁表走查期間該位址是否被遇到其標示。若該位址匹配觀察器單元1836中之條目，則其可返回「存在」以表示該位址被找到。該異動可因此被中止且以執行之循序方式重啟動。若該位址不匹配觀察器單元1836中之任何有效的條目，則其可返回「不存在」以表示該位址未被找到。該指令可被允許用以執行。

第20圖顯示根據本揭露之實施例用於對二進制翻譯之轉譯中位元設定的方法2000之例示實施例。於一實施例中，方法2000可與系統1800被執行。方法2000可藉由元件來執行，例如PMH 1834、觀察器單元1836、二進制翻譯器1810、或MMU 1828。方法2000可在任何適合的點開始且可以任何適合的次序執行。於一實施例中，方法2000可從步驟2005開始。

於步驟2005，待被執行之指令的原子區域可被接收。指令的該區域可藉由二進制翻譯器來轉譯。再者，指令可被重排序。轉譯的執行可被開始。於一實施例中，觀察器單元可被清除。

於步驟2010，其可被決定是否自經轉譯的原子區域有額外的指令或工作餘留待被執行於異動中。若是，則方法2000可進行至步驟2015。否則，方法2000可進行至步驟2065。

於步驟2015，載入或儲存指令(落包含或暗示此指令或其等效之操作)可被選擇以供執行。於一實施例中，其可被決定對於該指令之目的位址是否被包含於觀察器單元內，如先前與分頁表走查相關聯所識別者。若是，則方法2000可進行至步驟2060。否則，方法2000可進行至步驟2020。

於步驟2020，其可被決定對於位址的對映(或對於另一指令的位址之對映，被分開地接收)是否在TLB中之分頁表中為可用的。若TLB未命中，則方法2000可進行至步驟2025。否則，方法2000可進行至步驟2030。

於步驟2025，指令可被執行。執行可被推進至下一指令。方法2000可進行至步驟2010。

於步驟2030，分頁表走查可被執行以獲得正確的分頁表。於一實施例中，其可被決定分頁表走查是否在可快取的記憶體內被完全地完成，或是否非可快取記憶體被涉及。若分頁表走查在可快取的記憶體內被完全地完成，則方法2000可進行至步驟2035。否則，方法2000可進行至步驟2060。

於步驟2035，於一實施例中，其可被決定任何.A或.D位元是否在分頁表走查期間被設定。若否，則方法2000可進行至步驟2040。否則，方法2000可進行至步驟2045。

於步驟2045，於一實施例中，其可被決定任何新的位址是否需要被加入至觀察器單元。新的位址可包含.A或.D位元之設定的位址。再者，新的位址可包含於分頁表走查時遇到的位址。若沒有位址在觀察器單元內，則方法2000可進行至步驟2050。否則，方法2000可進行至步驟2040。

於步驟2040，TLB可被載入最新發現的分頁表。指令的執行可被重啟動。方法2000可進行至步驟2010。

於步驟2050，於一實施例中，其可被決定觀察器單元是否滿了或溢位。若是，則方法2000可進行至步驟2060。否則，方法2000可進行至步驟2055。

於步驟2055，於一實施例中，其可被決定轉譯中位元設定是否將對現在的異動正確地工作。於另一實施例中，新的位址(只在觀察器單元內)可被加入至觀察器單元並設為有效的。TLB可被載入最新發現的分頁表。異動的執行可被中止且異動執行重啟動。方法2000可進行至步驟2010。

於步驟2060，於一實施例中，其可被決定轉譯中位元設定是否將不會對現在的異動正確地工作。若有需要，TLB可被載入最新發現的分頁表。異動的執行可被中止。異動可被例如循序執行。

於步驟2065，雖然對異動沒有額外的工作需要被執行，其可被決定在該異動的執行期間是否有任何.A或.D位元被設定。若是，則相關聯的指令可能已被設定用以在引退時執行，且若如此，在步驟2070，SSB可被消耗。於步驟2075，異動可被提交。方法2000可終止或選項地重複。

雖然上述方法顯示特定元件之操作，該方法可藉由任何適當的元件之組合或類型來執行。舉例來說，以上方法可藉由第1-19圖中所示的元件或可操作以實現該方法之任何其他系統來實現。同樣地，對於該等方法之較佳初始化點及包含該等方法之元件的次序可基於所選擇的實現而定。於某些實施例中，某些元件可被選項地忽略、再組織、重複、或結合。再者，某些或全部的方法可被完全或部份彼此平行來執行。

此處所揭露的機制之範例可以硬體、軟體、韌體、或此時線方式之組合來實現。本揭露之實施例可如執行於可程式化系統(包含至少一處理器、儲存系統(包含揮發性及非揮發性記憶體及/或儲存元件)、至少一輸入裝置、及至少一輸出裝置)之電腦程式或程式碼被實現。

程式碼可被應用至輸入指令用以執行此處所述之功能及產生輸出資訊。輸出資訊可以已知方式被應用至一或多個輸出裝置。出於此應用的目的，處理系統可包含任何具有處理器(例如數位訊號處理器(DSP)、微控制器、特定應用積體電路(ASIC)、或微處理器)之系統。

程式碼可被實現於高階程序或物件導向程式語言以與處理系統通訊。程式碼亦可被實現於組合或機械語言，若有需要。事實上，此處所述之機制並不限於任何特定程式語言之範疇。於任何情形中，語言可為編譯或解譯語言。

至少一實施例之一或多個觀點可被儲存於機器可讀取媒體上之表示處理器內的各種邏輯的代表指令來實現，當由機器讀取時，造成機器製造邏輯用以執行此處所述之技術。此代表(已知為「IP核心」)可被儲存於有形的機器可讀取媒體且供應至各種顧客或製造設備用以載入實際做出邏輯或處理器之製造機器內。

此機器可讀取媒體可包含(但不限於)由包含儲存媒體(例如硬碟、任何其他類型的碟機包含軟碟、光碟、光碟唯讀記憶體(CD-ROM)、可覆寫光碟(CD-RW)、及磁光碟、例如唯讀記憶體(ROM)、隨機存取記憶體(RAM)(例如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM))、可抹除可程式化唯讀記憶體(EPROM)、快閃記憶體、電氣可抹除可程式化唯讀記憶體(EEPROM)、磁或光卡、或適合用於儲存電子指令之任何其他類型的媒體之半導體元件)之機器或裝置所製造或形成的物件之非暫態的有形的配置。

因此，本揭露之實施例亦可包含含有指令或含有設計資料之非暫態的有形的機器可讀取媒體，例如硬體描述語言(HDL)，其界定此處所述之結構、電路、裝置、處理器及/或系統特徵。此實施例亦可參照為程式產品。

於某些情形中，指令轉換器可被使用以將指令從來源指令集轉換成目標指令集。舉例來說，指令轉換器可藉由核心轉譯(例如使用靜態二進制翻譯、包含動態編譯之動態二進制翻譯)、變形、模擬、或轉換指令成待被處理之一或多個其他指令。指令轉換器可以軟體、硬體、韌體、或其組合來實現。指令轉換器可為處理器上、處理器外、或部份在處理器上與外。

因此，根據至少一實施例用以執行一或多個指令之技術係被揭露。雖然特定例示實施例已被說明及顯示於圖式中，應了解的是，此實施例僅為說明用而非用以限制其他實施例，且實施例並未被限制於特定所顯示與說明之解釋與配置，因為各種其他修改對於研究此揭露之所屬技術領域中具有通常知識者而言係可發生。於技術之領域中，例如成長快速且進一步優點不容易預見，所揭露之實施例在配置及細節上可藉由賦能技術進展而不超出本揭露之原理或所附申請專利範圍之範疇而被容易地修改。