TWI760191B - 時間至數位轉換器 - Google Patents

Abstract

一種時間至數位轉換器，其特徵在於，定時事件的開始和結束，該事件由該緩衝延遲模組進行採樣，以獲得寬的動態範圍，然後由該邊緣檢測器做為橋樑將檢測到與停止訊號有密切滯後的延遲啟動信號，並將其發送到該游標延遲模組進行更高速率的採樣，以便獲得更高的分辨率和適度的動態範圍。整個架構由PVT檢測器監控，以抵抗製程、電壓、溫度的變化影響，得到所需的解析度。

Description

時間至數位轉換器

本發明是有關於一種時間數位轉換器，更具體地是有關於一種能夠改善環境干擾，且具有高分辨率和寬動態範圍的時間數位轉換器。

隨著積體電路的發展，將感測器所獲得的感測資訊轉換為數位碼的形式，可以實現更加廣泛的運用。其中，對於時間量測系統而言，時間數位轉換器(TDC)可藉由時間寬度來表示感測資訊，並透過振盪器對時間寬度進行計數，從而將感測資訊轉換為數位形式的輸出。

時間數位轉換器(TDC)是用於測量兩個事件之間的時間間隔並將此模擬信息轉換為數字代碼的設備。事件的輸入時間間隔受TDC的動態範圍和分辨率限制。因此，在當今的應用中（例如雷達測距，飛行時間等），需要具有高分辨率和寬動態範圍的TDC。

傳統的時間數位轉換器(TDC)為緩衝延遲模組，是基於具有限傳播延遲的數字延遲單元。相比之下，另一種時間數位轉換器(TDC)為游標延遲模組，游標延遲模組具有良好的傳播延遲，但動態範圍有限。

又，這緩衝延遲模組與游標延遲模組兩個模組均受PVT變化的影響。在現有技術中，時間數位轉換需要以高精度來設計各延遲元件的延遲量。如因製程差異或者溫度或電源電壓的差異，而在各級延遲元件的延遲量產生差異或變動，使時間數位轉換受PVT關係(PVT relation)影響產生無法得到所需的解析度。因此，如何有效改善上述問題，已成為時間數位轉換器的一個重點技術。

本發明的目的，是在提供一種具有抗PVT變化的時間數字轉換器(TDC)，使用兩階段系統架構，其中第一階段是緩衝延遲線，以獲得寬的動態範圍，然後通過邊緣檢測器將延遲的開始和停止信號提供給第二階段的游標延遲線，以實現更高的分辨率，且整個架構由PVT檢測器監控，以抵抗製程、電壓、溫度(PVT)的變化。

為解決上述問題，本發明為係一種將開始訊號和停止訊號的遷移時序的時間差轉換為數位值之轉換器，其特徵在於，包括：緩衝延遲模組進行開始訊號和停止訊號的開始和結束的採樣，且對前述開始訊號和停止訊號的邊緣的時間差進行計測；以邊緣檢測器做為橋樑，用於檢測前述緩衝延遲模組中的延遲啟動信號，該延遲啟動信號與停止信號之間的滯後時間較近；游標延遲模組接受前述邊緣檢測器輸出的延遲啟動信號，以進行更高速率的採樣與計測。編碼器用以將前述緩衝延遲模組與該游標延遲模組的數字代碼轉換為數字碼，以編碼為與以二進制值為代表的後續處理中相稱的格式；以及PVT補償器輸入時脈信號，用於監控前述緩衝延遲模組、邊緣檢測器與游標延遲模組內用於延遲的元件，使用於延遲的元件抵抗因製程、電壓和溫度變化所造成的影響。

本發明的技術特徵在於使用兩階段系統架構，其中第一階段是緩衝延遲線，以獲得寬的動態範圍，然後通過邊緣檢測器將延遲的開始和停止信號提供給第二階段的游標延遲線，以實現更高的分辨率，且整個架構由PVT檢測器監控，以抵抗製程、電壓、溫度（PVT）的變化，是一種具有抗PVT變動機制的高分辨率時間數字轉換器的設計。

為了使本技術領域的人員更好地理解本發明方案，下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然所描述的實施例僅僅是本發明一部分的實施例，而不是全部的實施例。然而，對於本公開的描述，如果確定詳細描述使本公開的實施例不清楚，則詳細描述可以被省略。與描述不相關的部分被省略以便具體地描述本公開，並且貫穿說明書，相同的附圖標記指代相同的元件。

在實施方式中，相同或相似的元件將採用相同或相似的標號，且將省略其贅述。此外，不同示範實施例中的特徵在沒有衝突的情況下可相互組合，且依本說明書或申請專利範圍所作之簡單的等效變化與修飾，皆仍屬本專利涵蓋之範圍內。

請參閱圖1，圖1為本案的時間數位轉換器的方塊示意圖。時間數位轉換器100接收開始訊號start和停止訊號stop，並具有測量2個訊號邊緣的時間差(相位差)之機能，是一種將開始訊號start和停止訊號stop的遷移時序的時間差轉換為數位值之轉換器。該時間數位轉換器100的核心包括一緩衝延遲模組200、一邊緣檢測器300及一游標延遲模組400。該時間數位轉換器100也包括一編碼器500及PVT補償器600。

開始訊號start和停止訊號stop是定時事件的開始和結束，該事件由該緩衝延遲模組200進行採樣，且對前述開始訊號start和停止訊號stop的邊緣的時間差進行計測；然後由該邊緣檢測器300做為橋樑將檢測到與停止訊號stop有密切滯後的延遲啟動信號，並將其發送到該游標延遲模組400以進行更高速率的採樣，以便獲得更高的分辨率和適度的動態範圍。編碼器500用以將該緩衝延遲模組200與該游標延遲模組400的數字代碼轉換為數字碼。

該時間數位轉換器100的核心使用兩階段系統架構，其中第一階段是該緩衝延遲模組200，藉由該緩衝延遲模組200具有較低的分辨率和較高的動態範圍，取樣以獲得寬的動態範圍，然後通過該邊緣檢測器300將延遲的開始訊號start和停止訊號stop提供給第二階段的該游標延遲模組400，藉由該游標延遲模組400具有更高的分辨率和更低的動態範圍以實現 更高的分辨率。

該PVT補償器600的輸入是時脈信號clk，其中在說明例中該PVT補償器600生成4位PVT代碼Cin[3：0]，用於自動調節該時間數位轉換器100的核心(緩衝延遲模組200、邊緣檢測器300、游標延遲模組400)中延遲元件的PVT變化。

該緩衝延遲模組200將生成採樣時序的數字代碼，在本案實施例中，假設該數字代碼為31位溫度計代碼Q[30：0]，最後，由編碼器500將31位溫度計代碼轉換為5位E[7：3]，以編碼為與以二進制值為代表的後續處理中相稱的格式。同樣，在該游標延遲模組400中，編碼器500將7位溫度計代碼V[6：0]轉換為E[2：0]，以編碼為與以二進制值為代表的後續處理中相稱的格式。

如圖2所示，為本案的緩衝延遲模組200示意圖。開始訊號start和停止訊號stop是定時事件的開始和結束，該事件由該緩衝延遲模組200進行採樣，該緩衝延遲模組200包括串級連接的多級延遲單元211形成的一緩衝器延遲線210，及對應每級延遲單元211的一觸發器220。開始訊號start被施加到多個延遲單元211串接形成的緩衝器延遲線210，其中每級延遲單元211輸出(startd1~dm)作為給出至對應的該級觸發器220的數據輸入，停止訊號stop被饋送到該觸發器220的時鐘(clk)輸入。在每一步之後，開始訊號start和停止訊號stop的上升沿之間的時間差減小，直到開始訊號start(startdi+1)領先於停止訊號stop為止，觸發器220的輸出(Q〔0〕~Q〔N-1〕)由”1”變為‘0’，如圖3所示。

如果，每個延遲單元211具有T1延遲值，延遲單元211的數量=N，則動態範圍DR=N×T1。在本案實施例中，這項工作中考慮的值為T1=28.7ps和N=31，因此DR=890ps。

該邊緣檢測器300用於檢測前述緩衝延遲模組200中的延遲啟動信號，該延遲啟動信號與停止信號之間的滯後時間較近。例如，在圖3中，開始訊號startdi是最接近停止訊號stop的信號。該延遲啟動信號(startdi)將被發送到該游標延遲模組400進行進一步採樣。

該邊緣檢測器300示意圖如圖4所示，該邊緣檢測器300包含與所述緩衝延遲模組200的觸發器220對應的多個反或閘(NOR gate)320，且該些多個反或閘(NOR gate)320的輸出接到一或閘（OR gate）330。每個反或閘320其中一個輸入經過具有T1延遲的一延遲單元310，輸入對應的該級觸發器220給出的反相Q訊號，另一輸入由下一級觸發器220的輸出訊號Q。只有在當這兩個輸入均為“ 0”時，或閘（OR gate）330才會輸出“ 1”，也就是當該延遲啟動信號(startdi)導致停止訊號stop時才會發生這種情況。其中 v-start是該邊緣檢測器300的輸出信號，v-stop是經延遲單元310的T1延遲”停止訊號stop”的信號。

如圖5所示，為本案的游標延遲模組400示意圖。游標延遲模組400包括串級連接的多級上延遲單元411形成的一上延遲線410，及與該上延遲線410對應由多級下延遲單元421串級連接的一下延遲線420，和對應每級上延遲單元411、421的觸發器430。其中該邊緣檢測器300輸出的v-start信號是上延遲線410的給定輸入，其中每級上延遲單元411的輸出都提供給觸發器430的數據輸入。該邊緣檢測器300的v-stop信號是下延遲線420的給定輸入，其中每個級下延遲單元421的輸出作為時鐘信號(clk)提供給觸發器430。該游標延遲模組400傳播延遲時間值T是結構“T2-T3”中的上延遲鍊410和下延遲線420中的延遲單元(411、421)的傳播之間的時間差(T = T2 - T3)，其中T2、T3分別是上延遲線410和下延遲線420上每個上延遲單元411與421的傳播延遲值，且實施應用上T2>T3。

製程、電壓和溫度變化的微小變化將對前述緩衝用的延遲單元211、310、411、421的延遲產生較大影響。因此，使用此延遲作為參考信號來控制該時間數位轉換器100核心(緩衝延遲模組200、邊緣檢測器300及游標延遲模組400)的PVT變化。如圖6所示，PVT補償器600由多個延遲單元611串接形成的緩衝延遲鏈610所組成，及對應每級延遲單元611的一負邊緣觸發器620。該PVT補償器600的輸入是時脈信號clk，所以時脈信號clk是緩衝延遲鏈610的輸入，也被用於負邊緣觸發器620。時脈信號clk經過每個級的延遲單元611輸出(clkd1~clkdm)均作為給出至對應的該級負邊緣觸發器620的數據輸入，且時脈信號clk直接被送至每個負邊緣觸發器620的時鐘(clk)輸入。

該週期性時脈信號clk信號被緩衝延遲鏈610延遲，其中每個延遲單元611的傳播延遲值為T4，每個延遲單元611將時脈信號clk延遲T4。實施上，總共使用了m個延遲單元611，以便生成clkd1，clkd2，..clkdm信號。值得注意的是，假設在實施例中m=36。通過最初的時脈信號clk下降邊緣觸發相對應的負邊緣觸發器620，m個延遲的脈衝序列被相應的負邊緣觸發器620鎖存，該些負邊緣觸發器620鎖存了m個延遲的脈衝串P[0]~P[m]，這些負邊緣觸發器620由原始“clk”下降沿觸發。

通過全面仿真取樣，如圖7所示，發現PVT補償器600中緩衝延遲鏈610的第19、22、26、29和34階為在該緩衝延遲模組200和該游標延遲模組400中獲得抵抗PVT變化的最佳閾值(Threshold)(見下列表1)，相應的負邊緣觸發器620的輸出來自反相Q，然後將PVT代碼Cin[3：0]提供給緩衝延遲模組200、邊緣檢測器300及游標延遲模組400，而緩衝延遲模組200產生一組Q[31：0]代 碼，游標延遲模組400產生另一組代碼V[6：0]，而Q[31：0]代碼與代碼V[6：0]則送入編碼器500，以獲得最後輸出代碼E[7：0]。

本案的仿真模擬具反PVT變化設計的時間數位轉換器100是使用台積電(TSMC)混合信號/RF 1P9M低功耗90nm CMOS工藝實現的。如圖7所示，在所有過程，電壓(V)和溫度變化中都看到了clkd19、clkd22、clkd26、clkd29和clkd34的輸出信號。在圖7中觀察到，在時脈信號clk的負邊緣，它通過使用這些clkd19、clkd22、clkd26、clkd29和clkd34信號來區分慢、慢-快、典型、快-慢和快信號。這些信號被提供給對應的負邊緣觸發器620，用以產生輸出P19、P22、P26、P29、P34。但是實施應用上，我們只需要四個控制信號來控制核心的延遲單元中的延遲。因此，透過編碼器500將五個信號代碼(P19、P22、P26、P29、P34)轉換為四個信號代碼Cin[3：0]，模擬PVT補償器600生成的代碼如下方表所示。

眾所周知，延遲單元的延遲取決於第一階段的電流放電。因此，透過這些控制信號Cin[3：0]來保持延遲單元的延遲。其工作方式是在產生慢信號時，然後生成1111碼，因此電流放電較高，產生慢信號時，便會生成1110碼， 與上一級相比，電流放電的延遲很小。但是信號是慢-快的，因此由於延遲單元的這種延遲而得到了補償。相同的，其它信號也是如此，藉此可以減少該時間數位轉換器100核心的延遲單元的PVT變化。

又，該緩衝延遲鏈610中的延遲單元611與該緩衝延遲模組200和游標延遲模組400中的延遲單元211、411、421不同。PVT補償器600中的延遲單元611如圖8所示。除由NMOS電晶體Mn701、Mn702與PMOS電晶體Mp701、Mp702所構成的CMOS緩衝閘。一電晶體Mn703串接NMOS電晶體Mn701與Mn702，且因為電晶體Mn703始終導通，利用該電晶體Mn703充當電阻器；一電晶體Mn704受CMOS緩衝閘控制，且電晶體Mn704的源極和漏極短路，透過電晶體Mn704充當電容器，然後由電晶體Mn703和Mn704形成RC延遲。

實施應用中，再次參考圖2和圖5，該緩衝延遲模組200的延遲單元211、該邊緣檢測器300的延遲單元310、該游標延遲模組400的上延遲單元411、421由Cin[3：0]控制，Cin[3：0]直接耦合到PVT補償器600的輸出，因此延遲將被自動調整。

該時間數位轉換器100核心的緩衝延遲模組200、邊緣檢測器300及游標延遲模組400中的延遲單元211、310、411、421示意圖如圖9所示，其中除由NMOS電晶體Mn1、Mn2與PMOS電晶體Mp1、Mp2所構成的CMOS緩衝閘，其中CMOS緩衝閘串連一電晶體Mn7充當電阻器，因為該電晶體Mn7始終導通；有四個電晶體Mn3、Mn4、Mn5與Mn6分別與該電晶體Mn7並聯，且四個電晶體Mn3、Mn4、Mn5與Mn6分別受到Cin[3：0](Cin[0]、Cin[1]、Cin[2]、Cin[3])控制，生成的PVT代碼Cin[3：0]用於調整該些延遲單元211、310、411、421的電流吸收能力。整個該時間數位轉換器100核心由PVT補償器600監控， 以抵抗製程、電壓、溫度(PVT)所造成的延遲單元211、310、411、421的延遲變化。

由前述的實施模擬具反PVT變化設計的時間數位轉換器100條件、本案的時間數位轉換器100具有5.4ps分辨率，2ps的延遲變化和890ps的動態範圍。

本發明的技術特徵在於使用兩階段系統架構，其中第一階段是緩衝延遲線，以獲得寬的動態範圍，然後通過邊緣檢測器將延遲的開始和停止信號提供給第二階段的游標延遲線，以實現更高的分辨率，且整個架構由PVT檢測器監控，以抵抗製程、電壓、溫度(PVT)的變化。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。

100:時間數位轉換器

200:緩衝延遲模組

210:緩衝器延遲線

211:延遲單元

220:觸發器

300:邊緣檢測器

310:延遲單元

320:反或閘

330:或閘

400:游標延遲模組

410:上延遲線

411:上延遲單元

420:下延遲線

421:下延遲單元

430:觸發器

500:編碼器

600:PVT補償器

610:緩衝延遲鏈

611:延遲單元

620:負邊緣觸發器

Mn701、Mn702:NMOS電晶體

Mp701、Mp702:PMOS電晶體

Mn703、Mn704:電晶體

Mn1、Mn2:NMOS電晶體

Mp1、Mp2:PMOS電晶體

Mn3、Mn4、Mn5、Mn6、Mn7:電晶體

圖1為本案的時間數位轉換器的方塊示意圖。 圖2為本案的緩衝延遲模組之示意圖。 圖3為緩衝延遲模塊的時序示意圖。 圖4為本案的邊緣檢測器之示意圖。 圖5為本案的游標延遲模組之示意圖。 圖6為本案的PVT補償器之示意圖。 圖7為本案的PVT補償器全面仿真的示意圖。 圖8為PVT補償器的延遲單元之示意圖。 圖9為緩衝延遲模組、邊緣檢測器及游標延遲模組的延遲單元之示意圖。

100:時間數位轉換器

200:緩衝延遲模組

300:邊緣檢測器

400:游標延遲模組

500:編碼器

600:PVT補償器

Claims (9)

1. 一種時間至數位轉換器，係一種將開始訊號和停止訊號的遷移時序的時間差轉換為數位值之轉換器，其特徵在於，包括：緩衝延遲模組，進行前述開始訊號和前述停止訊號的開始和結束的採樣，且對前述開始訊號和前述停止訊號的邊緣的時間差進行計測，生成採樣時序的數字代碼；邊緣檢測器，做為橋樑用於檢測前述緩衝延遲模組中的延遲啟動信號，該邊緣檢測器藉檢測且出輸出最接近前述停止訊號的前述開始訊號做為前述延遲啟動信號，及經過延遲的前述停止訊號作為前述延遲停止信號；游標延遲模組，其接受前述邊緣檢測器輸出的前述延遲啟動信號，以進行更高速率的採樣與計測，生成採樣時序的數字代碼；編碼器，用以將前述緩衝延遲模組與該游標延遲模組的數字代碼轉換為數字碼；及PVT補償器，其輸入時脈信號生成PVT代碼，用於監控前述緩衝延遲模組、前述邊緣檢測器與前述游標延遲模組內用於延遲的元件，抵抗製程、電壓和溫度變化的微小變化。
2. 如請求項1所述之時間至數位轉換器，其中，所述緩衝延遲模組包括串級連接的多級延遲單元形成的一緩衝器延遲線，及對應每級延遲單元的一觸發器；前述開始訊號被施加到該緩衝器延遲線，每級延遲單元輸出作為對應的所述觸發器的數據輸入，前述停止訊號被饋送到所述觸發器的時鐘輸入。
3. 如請求項1所述之時間至數位轉換器，其中，該邊緣檢測器 包含與所述緩衝延遲模組的前述觸發器對應的多個反或閘，且該些個反或閘的輸出接到一或閘；每個反或閘其中一個輸入由對應的前述觸發器給出的反相訊號經過一延遲單元輸入，另一輸入為下一級觸發器的輸出訊號；藉此檢測且出輸出最接近前述停止訊號的前述開始訊號做為前述延遲啟動信號，及經過延遲的前述停止訊號作為前述延遲停止信號。
4. 如請求項1所述之時間至數位轉換器，其中，所述游標延遲模組包括串級連接的多級上延遲單元形成的一上延遲線，及與該上延遲線對應由多級下延遲單元串級連接的一下延遲線，和對應前述每級延遲單元的觸發器；其中該上延遲線的給定輸入是前述延遲啟動信號，前述每級上延遲單元的輸出都提供給所對應的前述觸發器的數據輸入；該下延遲線的給定輸入是前述延遲停止信號，前述每個級下延遲單元的輸出作為時鐘信號提供給所對應的前述觸發器。
5. 如請求項4所述之時間至數位轉換器，其中，所述上延遲單元的傳播延遲時間值大於所述下延遲單元的傳播延遲時間值。
6. 如請求項1所述之時間至數位轉換器，其中，所述PVT補償器係由多個延遲單元串接形成的緩衝延遲鏈所組成，及對應所述每級延遲單元的一負邊緣觸發器；前述時脈信號是該緩衝延遲鏈的輸入，所述每個級的延遲單元輸出作為對應的該級負邊緣觸發器的數據輸入，且前述時脈信號直接被送至所述每個負邊緣觸發器的時鐘輸入。
7. 如請求項6所述之時間至數位轉換器，其中，通過全面仿真取樣，用以取的前述PVT補償器中所述緩衝延遲鏈那些級的所述延遲單元在該緩衝延遲模組和該游標延遲模組獲得最佳PVT變化的最佳閾值，再將所述最佳 閾值邏輯轉碼以獲得所需的前述PVT代碼。
8. 如請求項6所述之時間至數位轉換器，其中，所述PVT補償器的該延遲單元係為RC延遲。
9. 如請求項7所述之時間至數位轉換器，其中，所述PVT補償器生成的前述PVT代碼用於調整前述緩衝延遲模及前述游標延遲模組內用於延遲的元件的電流吸收能力，以抵抗製程、電壓、溫度所造成的延遲變化。

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