TWI568195B

TWI568195B - 時間至數位轉換器

Info

Publication number: TWI568195B
Application number: TW105100182A
Authority: TW
Inventors: 斌劉
Original assignee: 麥奎爾股份有限公司
Priority date: 2015-02-18
Filing date: 2016-01-05
Publication date: 2017-01-21
Also published as: WO2016133566A1; US9188961B1; TW201633723A

Description

時間至數位轉換器

由於CMOS程序技術向越來越小之幾何形狀推進且具有更大電路密度之更快之電晶體變得可能，所以一數位信號邊緣轉變之時域解析度變得優於一類比信號之電壓解析度。因此，數位鎖相迴路可達成與類比鎖相迴路相同或更佳之效能且同時帶來數位方法之優勢，諸如易程式化、環路濾波器之顯著減小之區域、不同程序之間之易攜帶性及隨著CMOS先進技術節點發展之尺寸可調性。

一數位鎖相迴路(有時被稱為一全數位鎖相迴路(ADPLL))係指僅利用數位電路區塊實施之一鎖相迴路(PLL)電路。特定言之，一數位鎖相迴路使用一時間至數位轉換器(TDC)來取代習知類比PLL電路之相位偵測器及充電泵。由TDC將一數位鎖相迴路形成為一數位相位偵測器、一數位迴路濾波器、一數位控制振盪器(DCO)及合適反饋電路。時間至數位轉換器(TDC)用於量化相對於一參考事件之一信號事件之時間資訊。DCO回應於由TDC量測之時間延遲而執行頻率產生。

圖1複製美國專利公開案2008/0069292之圖2且繪示一習知時間至數位轉換器(TDC)。圖2複製美國專利公開案2008/0069292之圖1且繪示圖1之習知時間至數位轉換器(TDC)之操作。使用包含延遲階段及D正反器之一串聯組態之數位電路元件實施該習知TDC。事件信號傳播通過延遲階段之串聯組態。適時，事件信號邊緣自延遲鏈之左移動至右，自第一階段移動至最終階段。一旦到達參考信號邊緣時，在所有延遲階段上平行取樣事件信號邊緣之延遲版本。例如，將D正反器用作為取樣元件。藉由參考信號邊緣取樣事件信號邊緣之延遲版本導致取樣元件之輸出中之一溫度計碼。例如，已由事件信號邊緣通過之所有延遲階段在取樣元件之輸出中給出一邏輯高值且未由事件信號邊緣通過之所有延遲階段給出一邏輯低值，此導致一溫度計碼。該溫度計碼中之高至低轉變之位置指示事件信號在由事件信號及參考信號跨越之時間間隔期間可傳播多遠。

在一TDC中，溫度計碼輸出之高至低轉變係事件信號邊緣(t_event)與參考信號邊緣(t_ref)之間之時間間隔(t_in)之一量測，該量測具有一些量化誤差。更具體而言，待量測之時間間隔t_in被TDC近似為具有量化誤差t_q之一輸出時間(t_out)。TDC之溫度計碼輸出可藉由計算高轉變之數目與一單一延遲階段之延遲時間之積而轉換為一輸出時間值。

由判定延遲階段之時間延遲之製作程序技術限制習知TDC之最小解析度。通常使用緩衝器或反相器實施TDC之延遲階段。因此，緩衝器或反相器之時間延遲設定TDC之解析度。儘管緩衝器之時間延遲利用先進程序技術穩定地改良，可由此等延遲元件提供之解析度仍不足以實現低相位雜訊或低相位抖動ADPLL。

已發展各種技術以達成小於緩衝器或反相器之本質延遲之時間解析度。美國專利公開案2014/0201254提出使用一延遲元件結構及一相位產生器來建構延遲線，其中該相位產生器將數位輸入信號分割為結構輸入之多個漸進延遲版本，且在相混合漸進延遲之信號之後，延遲元件結構產生子反相器延遲。亦提出其他技術。

儘管使用此等技術建構之延遲線可達成子反相器延遲，但採用此等技術之TDC將遭受TDC之溫度計碼輸出中之「遺漏碼」或「氣泡」問題。遺漏碼或氣泡問題係由於延遲元件之延遲變動引起的，其中該等延遲變動係由製作程序變動引起的。延遲元件中之大延遲變動表示達成時間至數位轉換中之高解析度之一主要困難。

更具體而言，圖3(a)及圖3(b)繪示一TDC中之遺漏碼誤差，當延遲變動相對於TDC中之各延遲元件之延遲變得太大時可產生該遺漏碼誤差。圖3(a)繪示一TDC之理想操作。回應於一事件信號邊緣(1)，由延遲線產生一系列延遲事件信號(2至5)，具有一信號邊緣之各延遲事件信號自先前信號延遲延遲量δ。一旦到達參考信號邊緣(8)，則平行取樣延遲事件信號。在圖3(a)展示之實例中，產生一輸出碼「11000」。

圖3(b)繪示在延遲元件之大延遲變動之存在時之一TDC之操作。例如，由於程序變動，第一延遲元件可具有大於δ之一延遲，而第三延遲元件可具有小於δ之一延遲。當平行取樣延遲事件信號時，一旦到達參考信號邊緣(8)即可獲得錯誤輸出碼「10100」。因此，TDC不能夠判定待量測之正確時間間隔。

特定言之，在舊程序技術中，延遲元件可提供50ps之一較大延遲。若延遲變動係10ps，則該延遲變動不係至關重要的，此係因為其僅為延遲元件解析度之一百分比。然而，隨著多年來程序技術之改良，延遲元件可經製成具有越來越小之延遲，諸如1ps。在此情況中，當延遲變動變得比延遲本身更大時，由於程序變動之延遲變動成為一問題。例如，一延遲元件可具有一1ps延遲但一延遲變動具有3ps延遲。因此，即使延遲元件之減少之延遲藉由改良相位雜訊而改良TDC解析度，延遲元件中之大延遲變動仍限制TDC之實務使用及數位鎖相迴路之實務實現。

1‧‧‧事件信號邊緣

2-5‧‧‧延遲事件信號

8‧‧‧參考信號邊緣

10‧‧‧時間至數位轉換器

12‧‧‧節點

12a‧‧‧節點

12b‧‧‧節點

14‧‧‧節點

20‧‧‧電阻器穩定型延遲線/延遲線

23a‧‧‧第一緩衝器/緩衝器

23b、23c...‧‧‧緩衝器

24a-24n‧‧‧反相器

25a-25n‧‧‧緩衝器

26a-26n‧‧‧反相器

27a-27n‧‧‧緩衝器

30‧‧‧取樣電路

40‧‧‧處理電路

50‧‧‧時間至數位轉換器

60‧‧‧電阻器穩定型延遲線/差分延遲線/延遲線

70‧‧‧取樣電路

80‧‧‧處理電路

100‧‧‧時間至數位轉換器

120‧‧‧電阻器穩定型延遲線

150‧‧‧時間至數位轉換器

160‧‧‧電阻器穩定型延遲線

200‧‧‧時間至數位轉換器

220‧‧‧電阻器穩定型延遲線

250‧‧‧時間至數位轉換器

260‧‧‧電阻器穩定型延遲線

E_d1-E_dN‧‧‧延遲版本

E(i)‧‧‧事件信號邊緣

E(i+nδ)‧‧‧延遲事件信號邊緣

Q0-QN‧‧‧溫度計碼

R1‧‧‧電阻器

R2‧‧‧電阻器

R3‧‧‧電阻器

R11-R1N‧‧‧電阻器

R21-R2N‧‧‧電阻器

δ‧‧‧延遲量

t_event‧‧‧事件信號邊緣

t_ref‧‧‧參考信號邊緣

t_q‧‧‧量化誤差

t_out‧‧‧輸出時間

t_in‧‧‧時間間隔

在以下詳細描述及隨附圖式中揭示本發明之各種實施例。

圖1複製美國專利公開案2008/0069292之圖2且繪示一習知時間至數位轉換器(TDC)。

圖2複製美國專利公開案2008/0069292之圖1且繪示圖1之習知時間至數位轉換器(TDC)之操作。

圖3(a)繪示一TDC之一理想操作之信號波形。

圖3(b)繪示在延遲元件之大延遲變動之存在時之一TDC之操作之信號波形。

圖4係繪示在本發明之實施例中併入一電阻器穩定型延遲線之一時間至數位轉換器之一示意圖。

圖5係繪示在本發明之一替代實施例中併入一電阻器穩定型延遲線之一時間至數位轉換器之一示意圖。

圖6係繪示在本發明之實施例中併入具有單端信號之一電阻器穩定型反相器延遲線之一時間至數位轉換器之一示意圖。

圖7係繪示在本發明之實施例中併入具有差分信號之一電阻器穩定型反相器延遲線之一時間至數位轉換器之一示意圖。

圖8係繪示在本發明之實施例中併入具有單端信號之一電阻器穩定型緩衝器延遲線之一時間至數位轉換器之一示意圖。

圖9係繪示在本發明之實施例中併入具有差分信號之一電阻器穩定型緩衝器延遲線之一時間至數位轉換器之一示意圖。

圖10繪示某一實例中之電阻器穩定型延遲鏈之操作。

可以數種方式實施本發明，包含作為一程序、一設備、一系統及/或一物質成分。在此說明書中，此等實施方案或本發明可採取之任何其他形式可被稱為技術。一般而言，可在本發明之範疇內更改所揭示之程序之步驟之順序。

以下提供本發明之一或多個實施例及繪示本發明之原則之隨附圖式之一詳細描述。結合此等實施例描述本發明，但本發明不限制於任何實施例。僅由申請專利範圍限制本發明之範疇且本發明涵蓋數個替代方案、修改及等效物。在以下描述中闡述數個特定細節以提供對本發明之一全面瞭解。此等細節出於實例之目的提供且可根據不具有一些或全部此等特定細節之申請專利範圍實踐本發明。為了明確起見，未詳細描述在關於本發明之技術領域中已知之技術資料，使得無不必要地模糊本發明。

在本發明之實施例中，一時間至數位轉換器(TDC)併入一電阻器穩定型延遲線來限制延遲線中之延遲元件之歸因於製作程序變動之延遲值變動。在一些實施例中，該電阻器穩定型延遲線將各延遲元件之延遲變動限制為該延遲之一分率。依此方式，時間至數位轉換器之效能由於消除遺漏碼問題而經顯著改良。據此，當可由電阻器鏈穩定歸因於製作程序變動之延遲線之任何延遲變動時，可使用次微米製作技術來建構一時間至數位轉換器以減少相位雜訊。

由於延遲元件之延遲變動已穩定，所以可實現本發明之TDC之實務應用。在一些實施例中，可有利地應用本發明之具有電阻器穩定型延遲線之TDC來建構一全數位鎖相迴路。特定言之，當電阻器穩定型延遲線確保高效能位準時，可使用深次微米程序技術來建構一全數位鎖相迴路以實現較低相位雜訊。

在本發明之實施例中，可在延遲線中使用非反相緩衝器或在延遲線中使用反相器來建構併入一電阻器穩定型延遲線之時間至數位轉換器。此外，在本發明之實施例中，可使用一單端延遲線或使用一差分延遲線來建構併入一電阻器穩定型延遲線之時間至數位轉換器。

更具體而言，在由作為延遲元件之緩衝器或反相器建構之一習知延遲線中，延遲元件之延遲歸因於製作程序變動而在一平均延遲值周圍變化。由於程序技術按比例減小至較小幾何形狀(尤其係次微米狀態)，延遲元件之延遲變動變得越來越顯著。所以當可改良延遲元件之解析度時，該延遲元件之延遲變動變得更大。

然而，作為積體電路製作程序之一性質，諸如CMOS電晶體裝置之主動裝置可遭受歸因於程序變動之大變動，而相同製作程序中之被動裝置可更不受程序變動之影響。因此，當使用主動裝置建構之延遲元件遭受大延遲變動時，在相同製作程序中建構之被動元件通常在元件值中具有小變動。例如，一製作程序中之一電阻器在製作程序變動中可僅具有一1%之電阻值變動。在本發明之實施例中，將一電阻器鏈應用於一延遲線以穩定或限制延遲線中之延遲元件之延遲變動。

圖4係繪示在本發明之實施例併入一電阻器穩定型延遲線之一時間至數位轉換器之一示意圖。參考圖4，一TDC 10包含一電阻器穩定型延遲線20、一取樣電路30及一處理電路40。在本實施例中，電阻器穩定型延遲線20係包含延遲元件之一串聯組態之一單端延遲線。延遲元件可實施為非反相緩衝器或反相器。在本實施例中，使用D正反器之一串聯鏈將取樣電路30實施為取樣元件。事件信號(節點12)耦合至延遲線20且傳播通過延遲元件之串聯組態。適時，事件信號邊緣自延遲線20之第一延遲元件移動至最終延遲元件。由各延遲元件產生之事件信號邊緣之延遲版本(E_d1至E_dN)耦合至一各別D正反器作為資料輸入。

一參考信號(節點14)耦合至D正反器之鏈作為各D正反器之時脈輸入。據此，一旦到達參考信號邊緣，即在所有延遲元件上平行取樣事件信號邊緣之延遲版本。由參考信號邊緣對事件信號邊緣之延遲版本之取樣導致取樣電路30之輸出中之一溫度計碼(Q0至QN)。例如，已由事件信號邊緣通過之所有延遲元件在取樣元件之輸出中給出一邏輯高值且未由事件信號邊緣通過之所有延遲元件可在取樣元件之輸出中給出一邏輯低值，此導致一溫度計碼。該溫度計碼中之高至低轉變之位置指示事件信號在由事件信號及參考信號跨越之時間間隔期間可傳播多遠。

更具體而言，指示經量測之時間間隔之溫度計碼輸出之轉變取決於延遲線之建構及事件信號之邏輯位準可為一高至低轉變或其他轉變模式。溫度計碼之特定邏輯位準或轉變模式對本發明之實踐不係至關重要的。在本實施例中，假定事件信號邊緣為一低至高轉變且假定取樣電路提供非反相輸出。當使用非反相緩衝器將延遲線實施為延遲元件時，溫度計碼輸出將具有一高至低轉變以指示待量測之時間間隔。當使用反相緩衝器或反相器將延遲線實施為延遲元件時，溫度計碼輸出將具有一交替高至低序列作為輸出，其中該替代高至低序列中之相位變化指示經量測之時間間隔。

在本實例中，溫度計碼輸出之高至低轉變係事件信號邊緣(t_event)與參考信號邊緣(t_ref)之間之時間間隔(t_in)之一量測，該量測具有一些量化誤差。更具體而言，待量測之時間間隔t_in由TDC近似為具有量化誤差t_q之一輸出時間(t_out)。例如，溫度計碼輸出可藉由計算高轉變之數目與一單一延遲階段之延遲時間之積而轉換為一輸出時間值。在本實施例中，將取樣電路30之溫度計碼輸出(Q0至QN)提供至處理電路40以產生指示經量測之時間間隔之一TDC輸出信號，由該溫度計碼輸出中之轉變指示該TDC輸出信號。例如，處理電路40可經組態以計算溫度計碼輸出中之高轉變之數目與一單一延遲元件之延遲時間之積。

由延遲線20中之延遲元件之延遲(或延遲時間)判定TDC 10之解析度。同時，延遲線20中之延遲元件(緩衝器或反相器)之延遲時間值具有歸因於製作程序變動之變動。在本發明之實施例中，一電阻器鏈耦合至延遲線20以穩定延遲變動。電阻器穩定型延遲線20能夠實現比延遲值本身小得多之延遲變動。將在下文中更詳細地解釋電阻器穩定型延遲線之構造。

圖5係繪示在本發明之一替代實施例中併入一電阻器穩定型延遲線之一時間至數位轉換器之一示意圖。參考圖5，一TDC 50包含一電阻器穩定型延遲線60、一取樣電路70及一處理電路80。在本實施例中，電阻器穩定型延遲線60係包含一對延遲元件串聯串之一差分延遲線，延遲元件之一第一串聯串接收事件信號且延遲元件之一第二串聯串接收事件信號之逆信號。延遲元件可實施為非反相緩衝器或反相器。取樣電路70實施為一差分取樣電路，且在本實施例中，差分暫存器之一串聯鏈用作為取樣元件。事件信號(節點12)耦合至差分延遲線60且傳播通過延遲元件之串聯組態對。TDC 50之操作相同於圖4之TDC 10，惟延遲線中之差分信號之使用及取樣電路之輸入除外，且將不進一步描述TDC 50之操作。

由延遲線60中之延遲元件之延遲判定TDC 50之解析度。同時，延遲線60中之延遲元件(緩衝器或反相器)之延遲值具有歸因於製作程序變動之變動。在本發明之實施例中，一電阻器鏈耦合至延遲線60以穩定延遲變動。電阻器穩定型延遲線60能夠實現比延遲值本身小得多之延遲變動。將在下文中更詳細地解釋電阻器穩定型延遲線之構造。

在本發明之實施例中，電阻器穩定型延遲線包含連接至延遲元件之一電阻器鏈。更具體而言，電阻器鏈中之各電阻器在延遲線中經連接橫跨一個或兩個延遲元件且經連接橫跨相鄰延遲元件之兩個共同模式節點。在本描述中，共同模式節點係指其中信號一起擺動或信號電壓具有相同極性之節點。據此，當電阻器穩定型延遲線中之延遲元件係反相延遲元件(諸如反相器)時，電阻器鏈中之各電阻器將連接橫跨兩個延遲元件。另一方面，當電阻器穩定型延遲線中之延遲元件係非反相延遲元件(諸如非反相緩衝器)時，電阻器鏈中之各電阻器將連接橫跨一單一延遲元件。

圖6係繪示在本發明之實施例中併入具有單端信號之一電阻器穩定型延遲線之一時間至數位轉換器之一示意圖。特定言之，圖6繪示以類似於圖4之TDC 10之一方式建構之一TDC 100且進一步繪示以具有單端信號之一反相器延遲線之形式之一電阻器穩定型延遲線120之詳細構造。圖4及圖6中之相同元件由相同參考元件符號表示且將不進一步描述。

參考圖6，電阻器穩定型延遲線120包含作為延遲元件之反相器22之一串聯鏈。將事件信號(節點12)提供至第一反相器22a且該事件信號在該反相器鏈(反相器22b、22c...)中向下傳播以在各反相器之輸出中產生事件信號邊緣之延遲版本。事件信號邊緣之延遲版本在替代反相器22中反轉。一電阻器鏈連接至延遲元件以穩定反相器之延遲變動。該電阻器鏈之電阻器藉由連接橫跨延遲線中之相鄰延遲元件之共同模式節點對而連接至延遲元件。據此，各電阻器經連接橫跨延遲線之兩個反相器且延遲線中之各節點連接至一電阻器。

例如，一電阻器R1經連接橫跨反相器22a及反相器22b。即，電阻器R1在反相器22a之輸入與反相器22b之輸出之間連接。同時，一電阻器R2經連接橫跨反相器22b及反相器22c。電阻器鏈連接按一電阻器R3橫跨反相器22c及反相器22d連接等等之方式繼續。依此方式，各電阻器經連接橫跨兩個反相延遲元件，且延遲線中之各節點連接至電阻器鏈之一電阻器。

圖7係繪示在本發明之實施例中併入具有差分信號之一電阻器穩定型延遲線之一時間至數位轉換器之一示意圖。特定言之，圖7繪示以類似於圖5之TDC 50之一方式建構之一TDC 150且進一步繪示以具有差分信號之一反相器延遲線之形式之一電阻器穩定型延遲線160之詳細構造。圖5及圖7中之相同元件由相同參考元件符號表示且將不進一步描述。

參考圖7，電阻器穩定型延遲線160包含作為延遲元件之反相器24之一第一串聯鏈及反相器26之一第二串聯鏈。將事件信號(節點12a)提供至反相器24a且將事件信號之逆信號(節點12b)提供至反相器 26a。事件信號在反相器鏈對中向下傳播以在各延遲階段之輸出中產生以差分格式之事件信號邊緣之延遲版本。更具體而言，反相器24及26之兩條鏈係交叉連接的。即，在下一延遲階段中，第一串聯鏈之一反相器24之輸出連接至第二串聯鏈之一反相器26之輸入。同時，在下一延遲階段中，第二串聯鏈之一反相器26之輸出連接至來自第一串聯鏈之一反相器24之輸入，等等。例如，來自第一串聯鏈之一反相器24a之輸出連接至來自第二串聯鏈之一反相器26b之輸入。來自第二串聯鏈之一反相器26a之輸出連接至來自第一串聯鏈之一反相器24b之輸入。在下一延遲階段中，來自第一串聯鏈之一反相器24b之輸出連接至來自第二串聯鏈之一反相器26c之輸入。來自第二串聯鏈之一反相器26b之輸出連接至來自第一串聯鏈之一反相器24c之輸入。反相器24之第一串聯鏈及反相器26之第二串聯鏈之交叉連接依此方式繼續至最後反相器元件24n及26n。

一電阻器鏈連接至差分延遲線中之延遲元件以穩定反相器之延遲變動。在差分延遲線中，電阻器鏈包含電阻器R11至R1N之一第一串聯鏈及電阻器R21至R2N之一第二串聯鏈。該電阻器鏈之電阻器藉由連接橫跨延遲線中之相鄰延遲元件之共同模式節點對而連接至延遲元件。在反相器24及26交叉連接之情況中，各電阻器經連接橫跨一個反相器之輸入節點及反相器之相同串聯鏈中之下一反相器之輸入節點以實現共同模式連接。

例如，一電阻器R11經連接橫跨反相器24a之輸入節點及反相器24b之輸入節點，其中該兩個輸入節點係共同模式節點。一電阻器R12經連接橫跨反相器24b之輸入節點及反相器24c之輸入節點，其中該兩個輸入節點係共同模式節點。同時，一電阻器R21經連接橫跨反相器26a之輸入節點及反相器26b之輸入節點，其中該兩個輸入節點係共同模式節點。一電阻器R22經連接橫跨反相器26b之輸入節點及反相器26c之輸入節點，其中該兩個輸入節點係共同模式節點。依此方式，各電阻器連接至反相器之各串聯鏈中之兩個共同節點。

圖8係繪示在本發明之實施例中併入具有單端信號之一電阻器穩定型緩衝器延遲線之一時間至數位轉換器之一示意圖。特定言之，圖8繪示以類似於圖4之TDC 10之一方式建構之一TDC 200且進一步繪示以具有單端信號之一緩衝器延遲線之形式之一電阻器穩定型延遲線120之詳細構造。圖4及圖8中之相同元件由相同參考元件符號表示且將不進一步描述。

參考圖8，電阻器穩定型延遲線220包含作為延遲元件之非反相緩衝器23之一串聯鏈。將事件信號(節點12)提供至第一緩衝器23a且該事件信號在該緩衝器鏈(緩衝器23b、23c...)中向下傳播以在各緩衝器之輸出中產生事件信號邊緣之延遲版本。事件信號邊緣之延遲版本在各緩衝器中具有相同信號極性。一電阻器鏈連接至延遲元件以穩定緩衝器之延遲變動。該電阻器鏈之電阻器藉由連接橫跨延遲線中之相鄰延遲元件之共同模式節點對而連接至延遲元件。在本實施例中，各電阻器經連接橫跨延遲線之一單一緩衝器，且延遲線中之各節點連接至一電阻器。

例如，一電阻器R1經連接橫跨緩衝器23a。即，電阻器R1在緩衝器23a之輸入與輸出之間連接。一電阻器R2經連接橫跨緩衝器23b。即，電阻器R2在緩衝器23b之輸入與輸出之間連接。電阻器鏈連接按一電阻器R3連接橫跨緩衝器23c等等之方式繼續。依此方式，各電阻器經連接橫跨一單一非反相延遲元件，且延遲線中之各節點連接至電阻器鏈之一電阻器。

圖9係繪示在本發明之實施例中併入具有差分信號之一電阻器穩定型緩衝器延遲線之一時間至數位轉換器之一示意圖。特定言之，圖9繪示以類似於圖5之TDC 50之一方式建構之一TDC 250且進一步繪示以具有差分信號之一緩衝器延遲線之形式之一電阻器穩定型延遲線260之詳細構造。圖5及圖9中之相同元件由相同參考元件符號表示且將不進一步描述。

參考圖9，電阻器穩定型延遲線260包含作為延遲元件之非反相緩衝器25之一第一串聯鏈及非反相緩衝器27之一第二串聯鏈。將事件信號(節點12a)提供至緩衝器25a且將事件信號之逆信號(節點12b)提供至緩衝器27a。事件信號在緩衝器鏈對中向下傳播以在各延遲階段之輸出中產生以差分格式之事件信號邊緣之延遲版本。更具體而言，緩衝器25及27之兩條鏈係各自串聯連接的。即，第一串聯鏈之一緩衝器25之輸出連接至相同串聯鏈中之下一緩衝器25之輸入。同時，第二串聯鏈之一緩衝器27之輸出連接至相同串聯鏈中之下一緩衝器27之輸入。例如，來自第一串聯鏈之一緩衝器25a之輸出連接至來自相同串聯鏈之一緩衝器25b之輸入。來自第二串聯鏈之一緩衝器27a之輸出連接至來自相同串聯鏈之一緩衝器27b之輸入。緩衝器25之第一串聯鏈及緩衝器27之第二串聯鏈之串聯連接依此方式繼續至最後緩衝器元件25n及27n。

一電阻器鏈連接至差分延遲線中之延遲元件以穩定緩衝器之延遲變動。在差分延遲線中，電阻器鏈包含電阻器R11至R1N之一第一串聯鏈及電阻器R21至R2N之一第二串聯鏈。該電阻器鏈之電阻器藉由連接橫跨延遲線中之相鄰延遲元件之共同模式節點對而連接至延遲元件。在一緩衝器延遲鏈之情況中，各電阻器經連接橫跨緩衝器之相同串聯鏈中之一單一緩衝器以實現共同節點連接。

例如，一電阻器R11經連接橫跨一緩衝器25a，即，在緩衝器25a之輸入節點與輸出節點之間連接，其中該兩個節點係共同模式節點。一電阻器R12經連接橫跨一緩衝器25b，即，在緩衝器25b之輸入節點與輸出節點之間連接，其中該兩個節點係共同模式節點。同時，一電阻器R21經連接橫跨一緩衝器27a，即，在緩衝器27a之輸入節點與輸出節點之間連接，其中該兩個節點係共同模式節點。一電阻器R22經連接橫跨一緩衝器27b，即，在緩衝器27b之輸入節點與輸出節點之間連接，其中該兩個節點係共同模式節點。依此方式，各電阻器連接至緩衝器之各串聯鏈中之兩個共同節點。

可參考圖10解釋電阻器穩定型延遲線之操作。圖10繪示一事件信號邊緣E(i)之信號波形及延遲事件信號邊緣之一序列。橫跨延遲線之共同模式節點連接之電阻器具有將延遲元件之延遲維持在平均值周圍之效應。例如，在一延遲事件信號邊緣E(i+nδ)中，若延遲元件之延遲變動變得太大且延遲值變得比平均值小或大，則信號邊緣可被推動朝向先前延遲信號邊緣或推動朝向下一延遲信號邊緣。然而，連接至共同模式節點之電阻器將信號邊緣推回或拉回至預期延遲值範圍中。依此方式，延遲線之延遲元件之延遲變動顯著減少。

使用電阻器鏈來穩定延遲變動可具有增加洩漏電流之效應。然而，在延遲線中，由於事件邊緣傳播通過延遲線，所以僅一小部分延遲線起作用。因此，僅少量電阻器起作用限制延遲變動。此外，由於電阻器經連接橫跨共同模式節點，所以大多數時間中沒有電流流動通過電阻器。當電阻器起作用將一信號邊緣拉回至預期範圍中時，一小電流在電阻器中流動。

在以上描述之實施例中，事件信號邊緣及參考信號邊緣皆描述為具有一邏輯低至一邏輯高之轉變。以上描述之邏輯位準僅供繪示且不意欲具有限制性。熟習此項技術者將明白可使用事件信號及參考信號之具有低至高或高至低轉變之邊緣轉變實施時間至數位轉換器。據此，可基於事件信號及參考信號之邏輯位準組態延遲線，取樣電路及處理電路。

儘管出於清楚理解之目的已詳細描述先前實施例，但本發明不限制於提供之細節。存在實施本發明之諸多替代方法。所揭示之實施例係繪示性的且無限制性。