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TWI758925B - 放大電路 - Google Patents

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TWI758925B
TWI758925B TW109137511A TW109137511A TWI758925B TW I758925 B TWI758925 B TW I758925B TW 109137511 A TW109137511 A TW 109137511A TW 109137511 A TW109137511 A TW 109137511A TW I758925 B TWI758925 B TW I758925B
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黃柏文
卓均勇
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天鈺科技股份有限公司
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Abstract

本發明提供一種放大電路，包括：輸入放大模塊，具有第一輸出端及第二輸出端；輸出放大模塊，具有第一輸入端、第二輸入端及一輸出端；以及過沖抑制模塊，過沖抑制模塊電連接輸入放大模塊的第一輸出端及第二輸出端、輸出放大模塊的第一輸入端、第二輸入端及輸入端，用於根據輸出放大模塊的輸出端的電壓及疊接偏壓電路電壓控制輸入放大模塊的第一輸出端及第二輸出端的電壓在預設範圍內；過沖抑制模塊包括疊接偏壓電路及Wide-Swing鉗位電路。

Description

放大電路
本發明涉及集成電路技術領域，尤其涉及一種放大電路。
運算放大器作為一種常用的電子器件被廣泛應用於各類集成電路。傳統的運算放大器具有輸出端用於輸出訊號。運算放大器可被應用於顯示器。顯示器定義有複數子畫素，每個子畫素在顯示圖像時需被施加一目標灰階電壓，在目標灰階電壓擺幅較大時往往會產生過沖現象，導致輸出端過沖超出目標灰階電壓，而過沖的目標灰階電壓讓電壓穩定(settling)時間過長，會使得運算放大器應用於高解析度的顯示器時讓顯示器中的顯示灰階錯誤。
鉗位二極管可以應用解決過沖問題，但鉗位二極管啟動後在穩態時段的漏電流造成運算放大器目標電壓變異量變大仍需要解決，因此兼顧瞬變時段過沖問題及穩態時段漏電問題成為亟待解決的技術問題。
本發明一方面提供一種放大電路，包括：輸入放大模塊，具有第一輸出端及第二輸出端；輸出放大模塊，具有第一輸入端、第二輸入端及一輸出端；以及過沖抑制模塊，所述過沖抑制模塊電連接所述輸入放大模塊的所述第一輸出端及所述第二輸出端、所述輸出放大模塊的所述第一輸入端、所述第二輸入端及所述輸入端，用於根據所述輸出放大模塊的輸出端的電壓控制所述輸入放大模塊的所述第一輸出端及所述第二輸出端的瞬變電壓在預設範圍內；所述過沖抑制模塊包括疊接偏壓電路及Wide-Swing鉗位電路，所述Wide-Swing鉗位電路分別與所述偏壓電路的兩端電連接，所述疊接偏壓電路用於接收偏壓訊號，所述Wide-Swing鉗位電路用於根據所述偏壓訊號及所述輸出放大模塊的輸出端的訊號控制所述過沖抑制模塊處於導通或開路狀態。
上述的放大電路，有利於藉由過沖抑制模塊抑制輸入放大模塊的第一輸出端及第二輸出端輸出的電壓在所述預設範圍內，且有利於減小漏電流。
10:放大電路
20:輸入放大模塊
SP:第一輸出端
SN:第二輸出端
21:正相輸入端
22:反相輸入端
PD2:節點
30:輸出放大模塊
31:第一輸入端
32:第二輸入端
AVO、AVOI:輸出端
M1:第一電晶體
M2:第二電晶體
40:過沖抑制模塊
41:第一抑制單元
42:第二抑制單元
N1:第一端
N2:第二端
411:疊接偏壓電路
412:Wide-Swing鉗位電路
M3:第三電晶體
M4:第四電晶體
M5:第五電晶體
M6:第六電晶體
BIAS:偏壓訊號
圖1為放大電路的電路結構示意圖。
圖2為第一抑制單元及第二抑制單元的一電路結構示意圖。
圖3為第一抑制單元及第二抑制單元的另一電路結構示意圖。
圖4為複數實施例中的第一抑制單元的電路結構示意圖。
圖5為輸入放大模塊的電路結構示意圖。
圖6為複數實施例中的第二抑制單元的電路結構示意圖。
實施例一
本實施例提供的放大電路，可應用於各類集成電路中，例如可應用於顯示裝置驅動器。
請參閱圖1，放大電路10包括輸入放大模塊20、輸出放大模塊30及電連接於輸入放大模塊20與輸出放大模塊30之間的過沖抑制模塊40。
輸入放大模塊20具有第一輸出端SP及第二輸出端SN。輸出放大模塊30具有第一輸入端31、第二輸入端32及輸出端AVO。輸入放大模塊20的第一輸出端SP電連接輸出放大模塊30的第一輸入端31；輸入放大模塊20的第二輸出端SN電連接輸出放大模塊30的第二輸入端32。過沖抑制模塊40分別電連接輸入放大模塊20的第一輸出端SP、第二輸出端SN以及輸出放大模塊30的輸出端AVO。過沖抑制模塊40用於抑制輸入放大模塊20的第一輸出端SP及第二輸出端SN的訊號值。本實施例中，過沖抑制模塊40用於抑制輸入放大模塊20的第一輸出端SP及第二輸出端SN的電壓值。
輸出放大模塊30包括第一電晶體M1及第二電晶體M2。第一電晶體M1及第二電晶體M2皆為金屬氧化物半導體(MOS)場效應電晶體。第一電晶體M1為P型MOS管，第二電晶體M2為N型MOS管。
第一電晶體M1的閘極作為輸出放大模塊30的第一輸入端31，用於接收輸入放大模塊20的第一輸出端SP輸出的訊號；第一電晶體M1的源極用於接收系統電壓Vdd。第二電晶體M2的閘極作為輸出放大模塊30的第二輸入端32，用於接收輸入放大模塊20的第二輸出端SN輸出的訊號；第二電晶體M2的源極接地。第一電晶體M1的汲極電連接第二電晶體M2的汲極並作為輸出放大模塊30的輸出端AVO。
本實施例中，輸入放大模塊20為一輸入放大器，其還包括正相輸入端21及反相輸入端22，反相輸入端22連接成負回授形式至輸出端AVO。藉由正相輸入端21訊號控制第一輸出端SP及第二輸出端SN輸出的訊號。
輸入放大模塊20具有瞬變時段及穩態時段。輸入放大模塊20在瞬變時段，可能出現第一輸出端SP的電壓過低或第二輸出端SN的電壓過高的現象，本實施例利用過沖抑制模塊40改善上述問題，有利於縮短輸出端AVO的電壓的穩定(settling)時間。本實施例中的放大電路10應用於顯示器，所述穩定(settling)時間越長，在高解析度的顯示器中易讓顯示器的顯示灰階錯誤，因此縮短輸出端AVO的電壓的穩定(settling)時間有利於提升顯示灰階的正確性。
定義第一輸出端SP及第二輸出端SN的電壓處於預設值的時段為輸入放大模塊20的穩態時段，並定義第一輸出端SP及第二輸出端SN的電壓超出預設值的時段為輸入放大模塊20的瞬變時段。在所述穩態時段，過沖抑制模塊40不導通，第一輸出端SP及第二輸出端SN輸出的訊號分別輸出至輸出放大模塊30的第一輸入端31及第二輸入端32，從而控制輸出放大模塊30的輸出端AVO的訊號。在所述瞬變時段中若過沖而超出目標灰階之穩定(settling)時間過長，則讓過沖抑制模塊40導通，從而抑制第一輸出端SP及第二輸出端SN輸出的電壓讓輸出端AVO電壓穩定(settling)時間變短。
本實施例中，過沖抑制模塊40包括相互電連接的第一抑制單元41及第二抑制單元42。第一抑制單元41電連接輸入放大模塊20的第一輸出端SP，第二抑制單元42電連接輸入放大模塊20的第二輸出端SN，第一抑制單元41與第二抑制單元42之間的節點電連接輸出放大模塊30的輸出端AVO。第一抑制單元41用於抑制輸入放大模塊20的第一輸出端SP的電壓值，第二抑制單元42用於抑制輸入放大模塊20的第二輸出端SN的電壓值。
第一抑制單元41及第二抑制單元42的電路結構皆可為圖2或圖3所示。
請參閱圖2，第一抑制單元41具有第一端N1及第二端N2。第一抑制單元41包括相互電連接的位於第一端N1及第二端N2之間的寬擺幅(Wide-Swing)鉗位電路412，另外亦包含疊接偏壓電路411用來控制第一抑制單元41之切入電壓(cut-in voltage)。而疊接偏壓電路411接收偏壓訊號BIAS。藉由調整所述偏壓訊號BIAS可控制第一抑制單元41之切入電壓(cut-in voltage)，從而控制整個第一抑制單元41之鉗位範圍。
鉗位電路412至少包括一Wide-Swing組態電晶體。
請繼續參閱圖2，本實施例中，Wide-Swing鉗位電路412包括一Wide-Swing第三電晶體M3為N型電晶體。疊接偏壓電路411一端連接靠近第一端N1，另一端連接靠近第三電晶體M3的汲極。第三電晶體M3的源極連接靠近第二端N2，閘極連接靠近第一端N1及疊接偏壓電路411之間。
請參閱圖3，於另一實施例中，Wide-Swing第三電晶體M3與疊接偏壓電路411的連接方式不同於圖2中第一抑制單元41的連接方式。圖3所示的第一抑制單元41中，第三電晶體M3的源極連接靠近第一端N1，疊接偏壓電路411連接於第三電晶體M3的汲極及第二端N2之間，第三電晶體M3的閘極連接至疊接偏壓電路411與第二端N2之間。
疊接偏壓電路411至少包括一電晶體。在第一抑制單元41中第一端N1連接至輸出放大模塊30的輸出端AVO或連接至輸入放大模塊20內部一電路節點，第二端N2連接至輸入放大模塊20的第一輸出端SP；在第二抑制單元42中第二端N2連接至輸出放大模塊30的輸出端AVO或連接至輸入放大模塊20內部一電路節點，第一端N1連接至輸入放大模塊20的第二輸出端SN。
圖4示出了如圖2及圖3中以模塊圖形式示出的第一抑制單元41的具體電路結構的不同實施方式，但不以此為限。以下對其中幾個實施方式的電路結構及工作原理進行說明。
請參閱圖4中(a)圖，疊接偏壓電路411包括一第四電晶體M4。第四電晶體M4源極連接第一端N1，汲極連接至Wide-Swing組態第三電晶體M3的汲極，閘極連接一外部節點用於接收偏壓訊號BIAS。Wide-Swing組態第 三電晶體M3的源極連接第二端N2，閘極連接至第一端N1與第四電晶體M4的源極之間。
疊接組態之第四電晶體M4可藉由改變所述偏壓訊號BIAS的大小調整第一抑制單元41之切入電壓(cut-in voltage)。第一端N1連接輸出放大模塊30的輸出端AVO，第二端N2連接輸入放大模塊20的第一輸出端SP。
在輸入放大模塊20瞬變時段第一輸出端SP點逐漸拉深讓輸出放大模塊30第一電晶體M1之驅動電流對輸出端AVO充電，當目標灰階電壓在靠近Rail端的時候容易因第一輸出端SP過深導致輸出端AVO實際充電電壓過沖超出目標灰階電壓，導致輸出端AVO電壓穩定(settling)時間變長。當輸出端AVO的過沖電壓大於偏壓訊號BIAS超過第四電晶體M4之一個閾值電壓VTH及驅動電壓VOV之及，則第一抑制單元41開始導通讓輸出端AVO鉗位第一輸出端SP在第三電晶體M3之一個閾值電壓VTH及驅動電壓VOV之及，因此解決原本第一輸出端SP在輸出大擺幅容易過深的問題。
在本實施例應用在第一抑制單元41中，採用N型的第三電晶體M3，因為顯示器的基板效應(Body Effect)導致第三電晶體M3閾值電壓VTH較大，在穩態時不易導通，有利於抑制漏電流。
請參閱圖4中(c)圖，疊接偏壓電路411包括一第四電晶體M4。Wide-Swing組態第三電晶體M3源極連接第一端N1，汲極連接第四電晶體M4的源極，第四電晶體M4的汲極連接第二端N2，閘極連接一外部節點用於接收偏壓訊號BIAS，Wide-Swing組態第三電晶體M3的閘極連接至第二端N2與第四電晶體M4的汲極之間。
在本實施例應用中疊接組態之第四電晶體M4可藉由改變所述偏壓訊號BIAS的大小調整第一抑制單元41之切入電壓(cut-in voltage)。第一端N1連接輸出放大模塊30的輸出端AVO，第二端N2連接輸入放大模塊20的第一輸出端SP。
在輸入放大模塊20瞬變時段輸出端AVOI的過沖電壓大於偏壓訊號BIAS超過第四電晶體M4之一個閾值電壓VTH及驅動電壓VOV之及，則第一抑制單元41開始導通讓輸出端AVO鉗位第一輸出端SP在第三電晶體M3之一個閾值電壓VTH及驅動電壓VOV之及，因此可解決原本第一輸出端SP在輸出大擺幅易過深的問題。
此施例中為了解決輸出端AVO過沖問題，偏壓訊號BIAS可能設計過深，導致鉗位電路在穩態時段漏電問題，導致OP輸出電壓變異量提高，因此實施例中漏電大小及輸出端AVO過沖問題需要做取捨。
請參閱圖4中(e)圖，疊接偏壓電路411包括第四電晶體M4及第五電晶體M5。第五電晶體M5源極連接第四電晶體M4的源極，汲極連接第三電晶體M3的汲極，閘極連接輸出端AVO。
疊接組態之第四電晶體M4及第五電晶體M5可藉由改變所述偏壓訊號BIAS的大小調整第一抑制單元41之切入電壓(cut-in voltage)。第一端N1連接輸輸入放大模塊20的一內部的電路節點PD2(參圖5)，第二端N2連接輸入放大模塊20的第一輸出端SP。
在輸入放大模塊20瞬變時段輸出端AVO的電壓高過所設計偏壓訊號BIAS疊接組態之第四電晶體M4及第五電晶體M5閾值電壓VTH及驅動電壓VOV之及，則第一抑制單元41開始導通讓節點PD2鉗位第一輸出端SP在第三電晶體M3之一個閾值電壓VTH及驅動電壓VOV之及，因此可解決原本SP在輸出大擺幅容易過深的問題。
請參閱圖5，通常設計上第一電晶體M1(第二電晶體M2)比第六電晶體M6有較高的寬長比(aspect ratio)，因此在穩態時段內部的電路節點第一輸出端SP(第二輸出端SN)點會比節點PD2(ND2)更靠近電壓源端，故穩態時段第三電晶體M3讓Wide-Swing鉗位電路412截止，從而有效減小漏電流。於本發明其他實施例中，第一端N1可連接至其他的在穩態時段電壓低於第一輸出端SP電壓的節點，並不限於節點PD2。
應當理解，第一抑制單元41並非僅限於包括疊接偏壓電路411及Wide-Swing鉗位電路412。於其他實施例中，第一抑制單元41還可包括其他的電子組件，不影響疊接偏壓電路411及Wide-Swing鉗位電路412的工作過程即可。所述其他的電子組件可為例如電阻、MOS管等。且，以Block表示所述其他的電子組件，Block可電連接於如圖2及3中所示的任意位置。或者，於另一實施例中，所述其他的電子組件可直接整合於疊接偏壓電路411中。
第一抑制單元41及第二抑制單元42的電路結構基本類似，區別主要在於：電晶體的類型(P型或N型)不同。圖6示出了幾種第二抑制單元42 的電路結構的具體實施方式。此處不再贅述第二抑制單元42的電路結構及工作原理，可參上述針對第一抑制單元41的描述。
本實施例提供的放大電路10，藉由設置第一抑制單元41及第二抑制單元42，分別抑制輸入放大模塊20的第一輸出端SP及第二輸出端SN的瞬變電壓值，有利於控制第一輸出端SP及第二輸出端SN在預設範圍內，從而有利於避免第一輸出端SP及第二輸出端SN的電壓超出預設範圍後讓輸出端AVO電壓穩定(settling)時間變短，進而導致在高解析度應用讓顯示灰階錯誤，另外適當選擇實施例亦可降低漏電流產生的輸出電壓變異量。
分別測量一對比例中的放大電路與實施例一及實施例二提供的放大電路10在穩態時段的漏電流，參表一：
Figure 109137511-A0305-02-0009-1
由表一可知，實施例一及實施例二中提供的放大電路，可有效減小放大電路在穩態時段的漏電流。進一步的，圖4中電路(e)及(e)甚至將漏電流減小至無限趨近於0。
本實施例藉由設置第一端N1及第二端N2接入電路的不同節點，控制第一端N1及第二端N2的電壓，有利於控制第一抑制單元41及第二抑制單元在穩態時段保持開路狀態，從而有效減少漏電流產生，有利於提升放大電路10性能。
本技術領域之普通技術人員應當認識到，以上之實施方式僅是用來說明本發明，而並非用作為對本發明之限定，只要於本發明之實質精神範圍之內，對以上實施例所作之適當改變及變化均落於本發明要求保護之範圍之內。
41:第一抑制單元
N1:第一端
N2:第二端
411:疊接偏壓電路
412:Wide-Swing鉗位電路
M3:第三電晶體

Claims (10)

  1. 一種放大電路，其改良在於，包括：輸入放大模塊，具有第一輸出端及第二輸出端；輸出放大模塊，具有第一輸入端、第二輸入端及一輸出端；以及過沖抑制模塊，所述過沖抑制模塊電連接所述輸入放大模塊的所述第一輸出端及所述第二輸出端、所述輸出放大模塊的所述第一輸入端、所述第二輸入端及所述輸出端，用於根據所述輸出放大模塊的輸出端的電壓控制所述輸入放大模塊的所述第一輸出端及所述第二輸出端的電壓在預設範圍內；所述過沖抑制模塊包括疊接偏壓電路及Wide-Swing鉗位電路，所述Wide-Swing鉗位電路分別與所述疊接偏壓電路的兩端電連接，所述疊接偏壓電路用於接收偏壓訊號，所述Wide-Swing鉗位電路用於根據所述偏壓訊號及所述輸出放大模塊的輸出端的訊號控制所述過沖抑制模塊處於導通或開路狀態。
  2. 如請求項1所述的放大電路，其中，所述過沖抑制模塊包括相互電連接的第一抑制單元及第二抑制單元，所述第一抑制單元連接所述輸入放大模塊的第一輸出端，所述第二抑制單元連接所述輸入放大模塊的第二輸出端，所述第一抑制單元及所述第二抑制單元之間的節點連接所述輸出放大模塊的輸出端；所述第一抑制單元包括所述一所述疊接偏壓電路及一所述Wide-Swing鉗位電路，所述第二抑制單元亦包括一所述疊接偏壓電路及一所述Wide-Swing鉗位電路，所述第一抑制單元用於根據所述輸出放大模塊的輸出端及疊接偏壓電路的電壓控制所述輸入放大模塊的所述第一輸出端的電壓在所述預設範圍內，所述第二抑制單元用於根據所述輸出放大模塊的輸出端及疊接偏壓電路的電壓控制所述輸入放大模塊的所述第二輸出端的電壓在所述預設範圍內。
  3. 如請求項1所述的放大電路，其中，所述輸出放大模塊包括第一電晶體及第二電晶體；所述第一電晶體的汲極連接所述第二電晶體的汲極並連接於所述輸出放大模塊的輸出端，所述第一電晶體的閘極連接於所述輸入放大模塊的第一輸出端，所述第二電晶體的閘極連接於所述輸入放大模塊的第二輸出端。
  4. 如請求項1所述的放大電路，其中，所述第一抑制單元包括第一端及第二端，所述疊接偏壓電路連接於所述第一端及所述第二端之間； 所述Wide-Swing鉗位電路至少包括一第三電晶體，所述第三電晶體的源極及汲極連接於所述疊接偏壓電路及所述第二端之間，所述第三電晶體的閘極連接於所述疊接偏壓電路及所述第一端之間。
  5. 如請求項1所述的放大電路，其中，所述第一抑制單元包括第一端及第二端，所述疊接偏壓電路連接於所述第一端及所述第二端之間；所述Wide-Swing鉗位電路至少包括一第三電晶體，所述第三電晶體的源極及汲極連接於所述疊接偏壓電路及所述第一端之間，所述第三電晶體的閘極連接於所述偏壓電路及所述第二端之間。
  6. 如請求項4或5所述的放大電路，其中，所述疊接偏壓電路至少包括一第四電晶體，所述第四電晶體的源極及汲極連接於所述第一端及所述第二端之間，所述第四電晶體的閘極用於接收偏壓訊號。
  7. 如請求項6所述的放大電路，其中，所述偏壓電路還包括一第五電晶體，所述第五電晶體的源極及汲極連接於所述第一端及所述第二端之間，所述第五電晶體的閘極連接於所述輸出放大電路的輸出端。
  8. 如請求項4或5所述的放大電路，其中，所述第二端為所述輸入放大模塊的第一輸出端，所述第一端為所述輸出放大模塊的輸出端。
  9. 如請求項4或5所述的放大電路，其中，所述輸入放大模塊工作於穩態時段及瞬變時段；所述第二端為所述輸入放大模塊的第一輸出端，所述第一端為所述輸入放大模塊中一節點，所述輸入放大模塊工作於所述穩態時，所述節點的電壓高於所述第二端的電壓。
  10. 如請求項1所述的放大電路，其中，所述輸入放大模塊為輸入放大器。
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