TWI757081B

TWI757081B - 畫素陣列基板

Info

Publication number: TWI757081B
Application number: TW110103827A
Authority: TW
Inventors: 李珉澤; 鄭聖諺; 陳品妏; 鍾岳宏; 徐雅玲; 廖烝賢
Original assignee: 友達光電股份有限公司
Priority date: 2020-08-03
Filing date: 2021-02-02
Publication date: 2022-03-01
Also published as: TWI757071B; TW202207443A; TWI781603B; CN114068585A; TW202207189A; TW202206920A; TWI747707B; CN114068585B; TW202207202A; TW202207000A; TWI759066B

Abstract

一種畫素陣列基板包括多個畫素結構、多條資料線、多條閘極線及多個第一共用電極。多條資料線沿第一方向排列，且電性連接至多個畫素結構。多條閘極線沿第二方向排列，且電性連接至多個畫素結構。每一第一共用電極包括沿第一方向排列的多個線段，且多個線段的相鄰兩者於結構上分離以定義一間隙。在畫素陣列基板的俯視圖中，對應的一資料線穿越間隙。

Description

畫素陣列基板

本發明是有關於一種畫素陣列基板。

一般而言，顯示面板的訊號線發生斷線的情況，會對顯示面板進行修補，以提升良率。具體而言，可熔接斷開的訊號線與修補線及/或切割修補線，以利用修補線電性連接斷開之訊號線的二個部分。

顯示面板的修補線可分為設置於周邊區的外部修補線及設置於顯示區的內部修補線。外部修補線的長度長，本身的負載大。利用外部修補線修補訊號線時，與被修補之訊號線電性連接的多個畫素結構易使顯示畫面出現異常（例如：亮線/或暗線）。因此，外部修補線並不適合應用在大面積及/或高解析度的顯示面板中。目前大面積及/或是高解析度的顯示面板的修補技術主流係使用內部修補線。然而，內部修補線設置於顯示區，內部修補線與訊號線之間的距離近，寄生電容大，造成訊號線的負載增加，進而降低畫素結構的充電效率，不利於顯示品質。

本發明提供一種畫素陣列基板，性能佳。

本發明的畫素陣列基板包括多個畫素結構、多條資料線、多條閘極線以及多個第一共用電極。每一畫素結構包括薄膜電晶體及電性連接至薄膜電晶體的畫素電極。多條資料線沿第一方向排列，且電性連接至多個畫素結構的多個薄膜電晶體。多條閘極線沿第二方向排列，且電性連接至多個畫素結構的多個薄膜電晶體，其中第一方向與第二方向交錯。每一第一共用電極包括沿第一方向排列的多個線段，且多個線段的相鄰兩者於結構上分離以定義一間隙。在畫素陣列基板的俯視圖中，對應的一資料線穿越所述間隙。

現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。

應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。

本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

圖1為本發明一實施例之畫素陣列基板10的俯視示意圖。

圖2為本發明一實施例之畫素陣列基板10之一區域R的俯視示意圖。圖2對應圖1的區域R。

圖1示意性地繪出基底110、閘極線GL及轉接線gl，而省略圖2之畫素陣列基板10的其它構件。

圖3為本發明一實施例之畫素陣列基板10之局部r的放大示意圖。圖3對應圖2的局部r。

圖4為本發明一實施例之畫素陣列基板10之剖面示意圖。圖4對應圖3的剖線І-І’。

請參照圖1、圖2、圖3及圖4，畫素陣列基板10包括基底110。基底110主要用以承載畫素陣列基板10的多個構件。舉例而言，在本實施例中，基底110的材質可以是玻璃。然而，本發明不限於此，根據其它實施例，基底110的材質也可以是石英、有機聚合物、不透光/反射材料（例如：晶圓、陶瓷等）、或是其它可適用的材料。

請參照圖1、圖2及圖3，畫素陣列基板10包括多條資料線DL和多條閘極線GL。多條資料線DL和多條閘極線GL設置於基底110上。多條資料線DL沿第一方向x排列，多條閘極線GL沿第二方向y上排列，其中第一方向x與第二方向y交錯。舉例而言，在本實施例中，第一方向x與第二方向y可垂直，但本發明不以此為限。

請參照圖3及圖4，另外，資料線DL與閘極線GL屬於不同的膜層。舉例而言，在本實施例中，閘極線GL可選擇性地屬於第一金屬層120，資料線DL可選擇性地屬於第二金屬層140，但本發明不以此為限。

基於導電性的考量，在本實施例中，資料線DL與閘極線GL是使用金屬材料。然而，本發明不限於此，根據其他實施例，資料線DL與閘極線GL也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。

請參照圖2及圖3，畫素陣列基板10包括多個畫素結構SPX，設置於基底110上。每一畫素結構SPX包括薄膜電晶體T及電性連接至薄膜電晶體T的畫素電極202。多條資料線DL電性連接至多個畫素結構SPX的多個薄膜電晶體T。多條閘極線GL電性連接至多個畫素結構SPX的多個薄膜電晶體T。

請參照圖3及圖4，具體而言，在本實施例中，每一薄膜電晶體T具有源極Ta、汲極Tb、閘極Tc及半導體圖案Td，閘絕緣層130夾設於閘極Tc與半導體圖案Td之間，源極Ta和汲極Tb分別與半導體圖案Td的不同兩區電性連接，源極Ta電性連接至對應的一條資料線DL，且閘極Tc電性連接至對應的一條閘極線GL。舉例而言，在本實施例中，閘極Tc可選擇性地屬於第一金屬層120，源極Ta和汲極Tb可選擇性地屬於第二金屬層140，但本發明不以此為限。

每一薄膜電晶體T的汲極Tb電性連接至對應的一畫素電極202。舉例而言，在本實施例中，每一畫素結構SPX更包括設置於閘絕緣層130上且與薄膜電晶體T之汲極Tb電性連接的一連接圖案142；畫素陣列基板10還可包括設置於第二金屬層140上的第一鈍化層150、設置於第一鈍化層150上的彩色濾光圖案160、設置於彩色濾光圖案160上的第二鈍化層170及設置於第二鈍化層170上的平坦層190；畫素電極202可設置平坦層190上，且透過平坦層190的接觸窗192電性連接至連接圖案142，其中連接圖案142電性連接畫素電極202與薄膜電晶體T的汲極Tb。

在本實施例中，畫素電極202可屬於第二透明導電層200。第二透明導電層200的材質可包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、其它合適的氧化物、或者是上述至少二者之堆疊層，但本發明不以此為限。

請參照圖2，畫素陣列基板10更包括多個第一共用電極122。每一第一共用電極122包括沿第一方向x排列的多個線段122a、122b；多個線段122a、122b的相鄰兩者於結構上分離，以定義間隙122g；在畫素陣列基板10的俯視圖中，對應的一資料線DL穿越間隙122g。

換言之，每一第一共用電極122包括彼此斷開的多個線段122a、122b；在畫素陣列基板10的俯視圖中，畫素陣列基板10的每一資料線DL至少會穿過至少一個第一共用電極122的斷開處（即間隙122g），而不會與每一個第一共用電極122都重疊。藉此，資料線DL與第一共用電極122之間的寄生電容小，使得資料線DL的負載減輕，進而增進畫素結構SPX的充電效率、提升畫素陣列基板10的性能。

在本實施例中，每一第一共用電極122的多個線段122a、122b包括多個第一線段122a及多個第二線段122b，每一第一線段122a與至少一資料線DL交錯設置，每一第二線段122b與對應之一畫素結構SPX的連接圖案142交錯且未與資料線DL重疊。

於正常的情況下（或者說，第一共用電極122未被用以修補畫素陣列基板10的情況下），每一第一共用電極122的多個第一線段122a及多個第二線段122b係各自電性連接至對應的一第二共用電極124；第一共用電極122的多個第一線段122a、第一共用電極122的多個第二線段122b及第二共用電極124具有相同的參考電位；但本發明不以此為限。

舉例而言，在本實施例中，每一第一線段122a可與三條資料線DL交錯設置，且左右相鄰的兩個第一線段122a之間可設有分別與二個連接圖案142交錯的二個第二線段122b-1、122b-2。然而，本發明不以此為限，與同一第一線段122a交錯之資料線DL的數量及/或位於相鄰兩個第一線段122a之間的第二線段122b的數量均可視實際需求而改變。

值得一提的是，在本實施例中，第二線段122b的設置可使得分別對應第一線段122a及第二線段122b的多個畫素結構SPX與第一共用電極122之間的寄生電容較為接近。如此一來，分別對應第一線段122a及第二線段122b的多個畫素結構SPX可具有相近的光學表現，以提升具有畫素陣列基板10之顯示面板（未繪示）的整體顯示品質。

請參照圖2，在本實施例中，分別對應多個畫素列Rspx的多個第一共用電極122的多個第一線段122a及多個第二線段122b-1可在第一方向x上及第二方向y上交替排列。換言之，分別對應於多個第一線段122a的多群畫素結構SPX的連線大致上可呈第一菱格紋DM1，且分別對應於多個第二線段122b-1的多個畫素結構SPX的連線大致上可呈第二菱格紋DM2。藉此，即便分別對應於多個第一線段122a及多個第二線段122b的多個畫素結構SPX的光學表現（例如：亮度）略有差異，也不易過度影響具有畫素陣列基板10之顯示面板的整體顯示品質。

舉例而言，在本實施例中，第一共用電極122可選擇性地屬於第一金屬層120，但本發明不以此為限。基於導電性的考量，在本實施例中，第一共用電極122是使用金屬材料。然而，本發明不限於此，根據其他實施例，第一共用電極122也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。

請參照圖2，在本實施例中，畫素陣列基板10更包括多個第二共用電極124；多個畫素結構SPX排成多個畫素列Rspx，每一畫素列Rspx的多個畫素結構SPX沿第一方向x排列；每一第二共用電極124與對應之一畫素列Rspx的多個畫素結構SPX的多個畫素電極202部分地重疊。每一第二共用電極124用以與多個畫素電極202形成多個畫素結構SPX的儲存電容。在畫素陣列基板10的俯視圖中，每一第一共用電極122可設置於對應的一條閘極線GL與對應及一個第二共用電極124之間。

舉例而言，在本實施例中，第二共用電極124可選擇性地屬於第一金屬層120，但本發明不以此為限。基於導電性的考量，在本實施例中，第二共用電極124是使用金屬材料。然而，本發明不限於此，根據其他實施例，第二共用電極124也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。

請參照圖1及圖2，在本實施例中，畫素陣列基板10還包括多條轉接線gl。多條轉接線gl設置於基底110上，且在第一方向x上排列。在第一方向x上排列的多條轉接線gl分別電性連接至在第二方向y上排列的多條閘極線GL。請參照圖2，在本實施例中，多個畫素結構SPX排成多個畫素行Cspx，每一畫素行Cspx的多個畫素結構SPX沿第二方向y排列；在畫素陣列基板10的俯視圖中，每一轉接線gl設置於多個畫素行Cspx的相鄰兩者之間。

請參照圖1、圖2及圖3，舉例而言，在本實施例中，多條閘極線GL可選擇性地屬於第一金屬層120，多條轉接線gl的主要部gla可選擇性地屬於第二金屬層140，第一金屬層120與第二金屬層140之間設有閘絕緣層130（繪於圖4），閘絕緣層130具有多個接觸窗130a（繪於圖1），多條轉接線gl的主要部gla可透過閘絕緣層130的多個接觸窗130a分別與多條閘極線GL電性連接，但本發明不以此為限。

請參照圖2、圖3及圖4，在本實施例中，畫素陣列基板10還可選擇性地包括透明屏蔽圖案182。透明屏蔽圖案182設置於轉接線gl所屬的至少一膜層與畫素電極202所屬的膜層之間，以屏蔽轉接線gl之閘極驅動訊號對畫素電極202之電位的干擾。舉例而言，在本實施例中，透明屏蔽圖案182所屬的第一透明導電層180可設置於轉接線gl之主要部gla所屬的第二金屬層140與畫素電極202所屬的第二透明導電層200之間。

請參照圖4，具體而言，在本實施例中，透明屏蔽圖案182可選擇性地設置於第二鈍化層170上，且位於平坦層190與第二鈍化層170之間，但本發明不以此為限。根據其它實施例，透明屏蔽圖案182也可設置於轉接線gl與畫素電極202之間的其它位置；或者，也可省略透明屏蔽圖案182的設置。

請參照圖2，在本實施例中，於畫素陣列基板10的俯視圖中，第一共用電極122的線段122a與資料線DL具有第一交錯處X1，且第一交錯處X1可重疊於透明屏蔽圖案182的開口182a。換言之，透明屏蔽圖案182的實體在第一共用電極122與資料線DL的第一交錯處X1讓開且未與第一交錯處X1重疊。

請參照圖2，在本實施例中，畫素陣列基板10更包括多個第三共用電極144，沿第一方向x排列；在畫素陣列基板10的俯視圖中，每一第三共用電極144設置於多個畫素行Cspx的相鄰兩者之間。

舉例而言，在本實施例中，第三共用電極144具有跨越多條閘極線GL的主要部144m，第三共用電極144的主要部144m可屬於第二金屬層140，但本發明不以此為限。基於導電性的考量，在本實施例中，第三共用電極144是使用金屬材料。然而，本發明不限於此，根據其他實施例，第三共用電極144也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。

在本實施例中，第一共用電極122的線段122a與第三共用電極144具有第二交錯處X2，且第二交錯處X2重疊於透明屏蔽圖案182的開口182a。換言之，透明屏蔽圖案182的實體在第一共用電極122與第三共用電極144的第二交錯處X2讓開且未與第二交錯處X2重疊。

在本實施例中，於畫素陣列基板10的俯視圖中，第一共用電極122的一線段122a與一轉接線gl具有第三交錯處X3，且第三交錯處X3重疊於透明屏蔽圖案182的開口182a。換言之，透明屏蔽圖案182的實體在第一共用電極122與轉接線gl的第三交錯處X3讓開且未與第三交錯處X3重疊。

在本實施例中，於畫素陣列基板10的俯視圖中，第一共用電極122的線段122a與另一第三共用電極144具有第四交錯處X4，且第四交錯處X4重疊於透明屏蔽圖案182的開口182a。換言之，透明屏蔽圖案182的實體在第一共用電極122的線段122a與另一第三共用電極144的第四交錯處X4讓開且未與第四交錯處X4重疊。

值得注意的是，當訊號線（例如：資料線DL及/或轉接線gl）斷線時，可使用橫向設置的第一共用電極122及直向設置的第三共用電極144來修補之，以下以圖5為例說明之。

圖5為本發明一實施例之畫素陣列基板10’的俯視示意圖。圖5的畫素陣列基板10’與圖2的畫素陣列基板10類似，因此相同或相似的元件以相同或相似的元件符號表示，以下說明兩者的差異處，兩者相同或相似處請參照上述說明，於此便不再重述。此外，為清楚繪示起見，圖5省略畫素電極202的繪示。

圖2的畫素陣列基板10是正常的（或者說，未修補的）畫素陣列基板，而圖5的畫素陣列基板10’是修過的畫素陣列基板。

請參照圖5，具體而言，在本實施例中，一資料線DL具有斷開處DLo，斷開處DLo將資料線DL分為第一部分DL-1及第二部分DL-2，其中資料線DL的第一部分DL-1位於斷開處DLo的上方，且資料線DL的第二部分DL-2位於斷開處DLo的下方。

為修補斷開的資料線DL，在本實施例中，可熔接資料線DL的第一部分DL-1和與其交錯之第一共用電極122的一線段122a，以使第一共用電極122的一線段122a與資料線DL的第一部分DL-1具有第一熔接處W1並彼此電性連接。在本實施例中，於畫素陣列基板10’的俯視圖中，第一熔接處W1可重疊於透明屏蔽圖案182的開口182a，但本發明不以此為限。

在本實施例中，還可熔接與資料線DL之第一部分DL-1交錯之第一共用電極122的線段122a與一第三共用電極144的一處144a，以使第一共用電極122的線段122a與第三共用電極144具有第二熔接處W2並彼此電性連接。在本實施例中，於畫素陣列基板10’的俯視圖中，第二熔接處W2可重疊於透明屏蔽圖案182的開口182a，但本發明不以此為限。

在本實施例中，還可熔接第三共用電極144的另一處144b和與其交錯之另一第一共用電極122的一線段122a，以使另一第一共用電極122的一線段122a與第三共用電極144的另一處144b具有第五熔接處W5並彼此電性連接。在本實施例中，於畫素陣列基板10’的俯視圖中，第五熔接處W5可重疊於透明屏蔽圖案182的另一開口182a，但本發明不以此為限。

在本實施例中，還可熔接資料線DL的第二部分DL-2和與其交錯之另一第一共用電極122的一線段122a，以使另一第一共用電極122的一線段122a與資料線DL的第二部分DL-2具有第六熔接處W6並彼此電性連接。在本實施例中，於畫素陣列基板10’的俯視圖中，第六熔接處W6可重疊於透明屏蔽圖案182的另一開口182a，但本發明不以此為限。

在本實施例中，還可使具有第二熔接點W2及第五熔接點W5之第三共用電極144的一部分與第三共用電極144的其它部分斷開。具體而言，在本實施例中，第三共用電極144可具有位於第二熔接點W2上方的一第一斷開處C1以及位於第五熔接點W5下方的一第三斷開處C3。在本實施例中，透明屏蔽圖案182的開口182a可具有凹陷部182a-1，重疊於第一斷開處C1，但本發明不此為限。

此外，在本實施例中，還可使具有第一熔接點W1及第二熔接點W2的一線段122a與相鄰的第二共用電極124具有一第四斷開處C4，使具有第五熔接點W5及第六熔接點W6的另一線段122a與相鄰的第二共用電極124具有一第五斷開處C5。

在形成上述的第一熔接點W1、第二熔接點W2、第五熔接點W6、第六熔接點W6、第一斷開處C1、第三斷開處C3、第四斷開處C4及第五斷開處C5後，資料線DL之第一部分DL-1的資料訊號S _DL便可透過第一熔接點W1、與資料線DL之第一部分DL-1交錯之一第一共用電極122的線段122a、第二熔接點W2、被第一斷開處C1及第三斷開處C3截出之第三共用電極144的一部分、第五熔接點W5、與資料線DL之第二部分DL-2交錯之另一第一共用電極122的線段122a及第六熔接點W6傳遞至資料線DL的第二部分DL-2，進而使畫素陣列基板10’能正常運作。

請參照圖5，在本實施例中，一轉接線gl具有斷開處glo，斷開處glo將轉接線gl分為第一部分gl-1及第二部分gl-2，其中轉接線gl的第一部分gl-1位於斷開處glo的上方，且轉接線gl的第二部分gl-2位於斷開處glo的下方。

在本實施例中，可熔接轉接線gl的第一部分gl-1和與其交錯之一第一共用電極122的一線段122a，以使第一共用電極122的一線段122a與轉接線gl的第一部分gl-1具有第三熔接處W3並彼此電性連接。在本實施例中，於畫素陣列基板10’的俯視圖中，第三熔接處W3可重疊於透明屏蔽圖案182的開口182a，但本發明不以此為限。

在本實施例中，還可熔接與轉接線gl之第一部分gl-1交錯之第一共用電極122的線段122a與另一第三共用電極144的一處144c，以使第一共用電極122的線段122a與第三共用電極144具有第四熔接處W4並彼此電性連接。在本實施例中，於畫素陣列基板10’的俯視圖中，第四熔接處W4可重疊於透明屏蔽圖案182的開口182a，但本發明不以此為限。

在本實施例中，還可熔接所述另一第三共用電極144的另一處144d和與其交錯之另一第一共用電極122的線段122a，以使另一第一共用電極122的線段122a與第三共用電極144的另一處144d具有第七熔接處W7並彼此電性連接。在本實施例中，於畫素陣列基板10’的俯視圖中，第七熔接處W7可重疊於透明屏蔽圖案182的另一開口182a，但本發明不以此為限。

在本實施例中，還可熔接轉接線gl的第二部分gl-2和與其交錯之另一第一共用電極122的線段122a，以使另一第一共用電極122的線段122a與轉接線gl的第二部分gl-2具有第八熔接處W8並彼此電性連接。在本實施例中，於畫素陣列基板10’的俯視圖中，第八熔接處W8可重疊於透明屏蔽圖案182的另一開口182a，但本發明不以此為限。

在本實施例中，還可使具有第四熔接點W4及第七熔接點W7之第三共用電極144的一部分與第三共用電極144的其它部分斷開。具體而言，第三共用電極144可具有位於第四熔接點W4上方的一第二斷開處C2，且具有位於第七熔接點W7下方的一第六斷開處C6。在本實施例中，透明屏蔽圖案182的開口182a可具有凹陷部182a-2，重疊於第二斷開處C2，但本發明不此為限。

此外，在本實施例中，還可使具有第三熔接點W3及第四熔接點W4之第一共用電極122的第一線段122a與相鄰的第二共用電極124具有一第七斷開處C7，具有第七熔接點W7及第八熔接點W8之第一共用電極122的第一線段122a與相鄰的第二共用電極124具有一第八斷開處C8。

在形成上述的第三熔接點W3、第四熔接點W4、第七熔接點W7、第八熔接點W8、第二斷開處C2、第六斷開處C6、第七斷開處C7及第八斷開處C8後，轉接線gl之第一部分gl-1的閘極驅動訊號S _gl便可透過第三熔接點W3、與轉接線gl之第一部分gl-1交錯的第一共用電極122的線段122a、第四熔接點W4、被第二斷開處C2及第六斷開處C6截出之第三共用電極144的一部分、第七熔接點W7、與轉接線gl之第二部分gl-2交錯之另一第一共用電極122的線段122a及第八熔接點W8傳遞至轉接線gl的第二部分gl-2，進而使畫素陣列基板10’能正常運作。

10、10’: 畫素陣列基板 110: 基底 120: 第一金屬層 122: 第一共用電極 122a、122b、122b-1、122b-2: 線段 122g: 間隙 124: 第二共用電極 130: 閘絕緣層 140: 第二金屬層 142: 連接圖案 144: 第三共用電極 144a、144b、144c、144d: 一處 144m: 主要部 150: 第一鈍化層 160: 彩色濾光圖案 170: 第二鈍化層 180: 第一透明導電層 182: 透明屏蔽圖案 182a: 開口 182a-1、182a-2: 凹陷部 190: 平坦層 130a、192: 接觸窗 200: 第二透明導電層 202: 畫素電極 Cspx: 畫素行 C1: 第一斷開處 C2: 第二斷開處 C3: 第三斷開處 C4: 第四斷開處 C5: 第五斷開處 C6: 第六斷開處 C7: 第七斷開處 C8: 第八斷開處 DL: 資料線 DLo: 斷開處 DL-1: 第一部分 DL-2: 第二部分 DM1: 第一菱格紋 DM2: 第二菱格紋 GL: 閘極線 gl: 轉接線 gla: 主要部 glo: 斷開處 gl-1: 第一部分 gl-2: 第二部分 R: 區域 r: 局部 Rspx: 畫素列 S _DL: 資料訊號 S _gl: 閘極驅動訊號 SPX: 畫素結構 T: 薄膜電晶體 Ta: 源極 Tb: 汲極 Tc: 閘極 Td: 半導體圖案 W1: 第一熔接處 W2: 第二熔接處 W3: 第三熔接處 W4: 第四熔接處 W5: 第五熔接處 W6: 第六熔接處 W7: 第七熔接處 W8: 第八熔接處 X1: 第一交錯處 X2: 第二交錯處 X3: 第三交錯處 X4: 第四交錯處 x: 第一方向 y: 第二方向 І-І’: 剖線

圖1為本發明一實施例之畫素陣列基板10的俯視示意圖。圖2為本發明一實施例之畫素陣列基板10之一區域R的俯視示意圖。圖3為本發明一實施例之畫素陣列基板10之局部r的放大示意圖。圖4為本發明一實施例之畫素陣列基板10之剖面示意圖。圖5為本發明一實施例之畫素陣列基板10’的俯視示意圖。

10: 畫素陣列基板 120: 第一金屬層 122: 第一共用電極 122a、122b、122b-1、122b-2: 線段 122g: 間隙 124: 第二共用電極 140: 第二金屬層 144: 第三共用電極 144m:主要部 180: 第一透明導電層 182: 透明屏蔽圖案 182a: 開口 202: 畫素電極 Cspx: 畫素行 DL: 資料線 DM1: 第一菱格紋 DM2: 第二菱格紋 GL: 閘極線 gl: 轉接線 R: 區域 r: 局部 Rspx: 畫素列 SPX: 畫素結構 T: 薄膜電晶體 X1: 第一交錯處 X2: 第二交錯處 X3: 第三交錯處 X4: 第四交錯處 x: 第一方向 y: 第二方向

Claims

一種畫素陣列基板，包括：多個畫素結構，其中每一畫素結構包括一薄膜電晶體及電性連接至該薄膜電晶體的一畫素電極；多條資料線，沿一第一方向排列，且電性連接至該些畫素結構的多個薄膜電晶體；多條閘極線，沿一第二方向排列，且電性連接至該些畫素結構的該些薄膜電晶體，其中該第一方向與該第二方向交錯；以及多個第一共用電極，其中每一第一共用電極包括沿該第一方向排列及延伸的多個線段；該些線段的相鄰兩者於結構上分離，以定義一間隙；在該畫素陣列基板的俯視圖中，對應的一資料線穿越該間隙。
如請求項1所述的畫素陣列基板，更包括：多個第二共用電極，其中該些畫素結構排成多個畫素列，每一畫素列的多個畫素結構沿該第一方向排列，每一第二共用電極與對應之一畫素列的該些畫素結構的多個畫素電極部分地重疊；在該畫素陣列基板的俯視圖中，每一該第一共用電極設置於對應的一閘極線與對應及一第二共用電極之間。
如請求項1所述的畫素陣列基板，其中每一該畫素結構更包括一連接圖案，電性連接該薄膜電晶體及該畫素電極；每一該第一共用電極的該些線段包括：多個第一線段及多個第二線段，每一第一線段與至少一資料線交錯設置，每一第二線段與對應之一畫素結構的該連接圖案交錯且未與該些資料線重疊。
如請求項3所述的畫素陣列基板，其中該些第一共用電極的該些第一線段及該些第二線段在該第一方向及該第二方向上交替排列。
如請求項1所述的畫素陣列基板，更包括：多條轉接線，沿該第一方向排列，且電性連接至該些閘極線；以及一透明屏蔽圖案，設置於該些轉接線所屬的至少一膜層與該些畫素結構之多個畫素電極所屬的一膜層之間；其中，在該畫素陣列基板的俯視圖中，一第一共用電極的一線段與另一資料線具有一第一交錯處，且該第一交錯處重疊於該透明屏蔽圖案的一開口。
如請求項5所述的畫素陣列基板，更包括：多個第三共用電極，沿該第一方向排列，其中該些畫素結構排成多個畫素行，每一畫素行的多個畫素結構沿該第二方向排列；在該畫素陣列基板的俯視圖中，每一第三共用電極設置於該些畫素行的相鄰兩者之間；該第一共用電極的該線段與一第三共用電極具有一第二交錯處，且該第二交錯處重疊於該透明屏蔽圖案的該開口。
如請求項1所述的畫素陣列基板，更包括：多條轉接線，沿該第一方向排列，且電性連接至該些閘極線；以及一透明屏蔽圖案，設置於該些轉接線所屬的至少一膜層與該些畫素結構之多個畫素電極所屬的一膜層之間；其中，一第一共用電極的一線段與另一資料線具有一第一熔接處；在該畫素陣列基板的俯視圖中，該第一熔接處重疊於該透明屏蔽圖案的一開口。
如請求項7所述的畫素陣列基板，更包括：多個第三共用電極，沿該第一方向排列，其中該些畫素結構排成多個畫素行，每一畫素行的多個畫素結構沿該第二方向排列；在該畫素陣列基板的俯視圖中，每一第三共用電極設置於該些畫素行的相鄰兩者之間；該第一共用電極的該線段與一第三共用電極具有一第二熔接處，且該第二熔接處重疊於該透明屏蔽圖案的該開口。
如請求項8所述的畫素陣列基板，其中該第三共用電極具有一第一斷開處；在該畫素陣列基板的俯視圖中，該第一斷開處與該透明屏蔽圖案的該開口重疊。
如請求項9所述的畫素陣列基板，其中該透明屏蔽圖案的該開口具有一凹陷部，重疊於該第一斷開處。
如請求項1所述的畫素陣列基板，更包括：多條轉接線，沿該第一方向排列，且電性連接至該些閘極線；以及一透明屏蔽圖案，設置於該些轉接線所屬的至少一膜層與該些畫素結構之多個畫素電極所屬的一膜層之間；其中，在該畫素陣列基板的俯視圖中，一第一共用電極的一線段與一轉接線具有一第三交錯處，且該第三交錯處重疊於該透明屏蔽圖案的一開口。
如請求項11所述的畫素陣列基板，更包括：多個第三共用電極，沿該第一方向排列，其中該些畫素結構排成多個畫素行，每一畫素行的多個畫素結構沿該第二方向排列；在該畫素陣列基板的俯視圖中，每一第三共用電極設置於該些畫素行的相鄰兩者之間；在該畫素陣列基板的俯視圖中，該第一共用電極的該線段與一第三共用電極具有一第四交錯處，且該第四交錯處重疊於該透明屏蔽圖案的該開口。
如請求項1所述的畫素陣列基板，更包括：多條轉接線，沿該第一方向排列，且電性連接至該些閘極線；以及一透明屏蔽圖案，設置於該些轉接線所屬的至少一膜層與該些畫素結構之多個畫素電極所屬的一膜層之間；其中，一第一共用電極的一線段與一轉接線具有一第三熔接處；在該畫素陣列基板的俯視圖中，該第三熔接處重疊於該透明屏蔽圖案的一開口。
如請求項13所述的畫素陣列基板，更包括：多個第三共用電極，沿該第一方向排列，其中該些畫素結構排成多個畫素行，每一畫素行的多個畫素結構沿該第二方向排列；在該畫素陣列基板的俯視圖中，每一第三共用電極設置於該些畫素行的相鄰兩者之間；該第一共用電極的該線段與一第三共用電極具有一第四熔接處，且該第四熔接處重疊於該透明屏蔽圖案的該開口。
如請求項14所述的畫素陣列基板，其中該第三共用電極具有一第二斷開處；在該畫素陣列基板的俯視圖中，該第二斷開處與該透明屏蔽圖案的該開口重疊。
如請求項15所述的畫素陣列基板，其中該透明屏蔽圖案的該開口具有一凹陷部，重疊於該第二斷開處。