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TWI755541B - 半導體裝置及其製造方法 - Google Patents

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TWI755541B
TWI755541B TW107118723A TW107118723A TWI755541B TW I755541 B TWI755541 B TW I755541B TW 107118723 A TW107118723 A TW 107118723A TW 107118723 A TW107118723 A TW 107118723A TW I755541 B TWI755541 B TW I755541B
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substantially planar
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劉謙成
張嘉德
沈冠傑
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置，包括一第一鰭式場效電晶體(FinFET)裝置，第一鰭式場效電晶體裝置包括形成在一基板的複數鰭片、以及形成在鰭片上的一半導體材料之一磊晶層、以及橫跨鰭片的一第一閘極結構，其中磊晶層形成非平面的源極/汲極區域。半導體裝置包括一第二鰭式場效電晶體裝置，第二鰭式場效電晶體裝置包括從形成在基板的一大抵平面(substantially planar)的鰭片、形成在大抵平面的鰭片上並且形成大抵平面的源極/汲極區域的半導體材料的一磊晶層、以及橫跨大抵平面的鰭片的一第二閘極結構。

Description

半導體裝置及其製造方法
本揭露係關於一種半導體裝置，特別是關於具有鰭式場效電晶體(FinFET)的半導體裝置。
半導體裝置被用於各種電子應用中，例如個人電腦、手機、數位相機以及其他電子設備。半導體裝置通常藉由在半導體基板上連續沉積絕緣層或介電層、導電層以及半導體材料層，並且使用微影製程圖案化各種材料層以在其上形成電路部件以及元件來製造。許多積體電路被製造在單一個半導體晶圓上，並且藉由切割積體電路之間的切割線以單粒化(singulate)在晶圓上的單一個晶片(die)。單一個晶片通常在多晶片模組或其他封裝類型被分別單獨封裝。
隨著半導體工業進入奈米技術製程節點以追求更高的裝置密度、更高的效能以及更低的成本，來自製程以及設計問題的挑戰已經導致三維設計的發展，例如鰭式場效電晶體(FinFET)。鰭式場效電晶體是使用從基板延伸的薄垂直“鰭片”(或鰭片結構)製造的。鰭式場效電晶體的通道形成在此垂直鰭片中。閘極被提供在鰭片上。鰭式場效電晶體的優點包括減少短通道效應以及更高的電流。
雖然現有的鰭式場效電晶體裝置以及製造鰭式場效電晶體裝置的方法通常對於其預期目的已經足夠，但在所有方面並不能完全滿意。
本揭露提供一種半導體裝置，包括一第一鰭式場效電晶體(FinFET)裝置，第一鰭式場效電晶體裝置包括從一基板延伸的複數鰭片、形成在鰭片上的一半導體材料之一磊晶層、以及橫跨鰭片的一第一閘極結構，其中磊晶層形成非平面的源極/汲極區域；以及一第二鰭式場效電晶體裝置，第二鰭式場效電晶體裝置包括從基板延伸的一大抵平面的鰭片、形成在大抵平面的鰭片上並且形成大抵平面的源極/汲極區域的半導體材料之一磊晶層、以及橫跨大抵平面的鰭片的一第二閘極結構。
本揭露提供一種半導體裝置製造方法，包括提供一基板；在一第一區域中蝕刻基板，以形成一第一鰭式場效電晶體(FinFET)的複數鰭片；在一第二區域中蝕刻基板，以形成一第二鰭式場效電晶體(FinFET)的一大抵平面的鰭片；在鰭片以及大抵平面的鰭片上形成半導體材料的一磊晶層；形成跨過非平面的鰭片的一第一閘極結構：以及形成跨過大抵平面的鰭片的一第二閘極結構，其中在鰭片上的磊晶層形成與第一閘極結構相鄰之複數非平面的源極/汲極區域，並且在大抵平面的鰭片上的磊晶層形成與第二閘極結構相鄰之大抵平面的源極/汲極區域。
本揭露提供一種半導體裝置，包括一第一主動區 域，具有一第一鰭式場效電晶體(FinFET)裝置形成於第一主動區域內，第一鰭式場效電晶體裝置包括形成在一基板中的複數鰭片、形成在鰭片上的半導體材料之一磊晶層、以及橫跨鰭片的一第一閘極結構，其中磊晶層形成非平面的源極/汲極區域；一第二主動區域，具有一第二鰭式場效電晶體裝置形成於第二主動區域內，第二鰭式場效電晶體裝置包括形成在基板中的一大抵平面的鰭片、形成在大抵平面的鰭片上並且形成大抵平面的源極/汲極區域的半導體材料之一磊晶層、以及橫跨大抵平面的鰭片的一第二閘極結構；以及一接觸點，接觸點位於形成在大抵平面的鰭片上方的磊晶層上，其中半導體材料之磊晶層是磷化矽(SiP)。
10:半導體裝置
12:矽基板
14:氧化物隔離區域
16:鰭片
18:矽區域
20:表面
22:源極/汲極區域
24:源極/汲極區域
26a-26c:閘極結構
C:寬度
A:距離
B:距離
50:P井
RV0:電阻
RMD2:電阻
RMD1:電阻
Rcsd:電阻
Rsd:電阻
Rldd:電阻
ROV:電阻
Rch:電阻
200:矽基板
202:氧化物層
204:氮化矽層
206:氧化物層
208:平面OD區域
210:非平面OD區域
212:光罩層
212a:修改光罩層
214:保護層
215a:開口
215b:開口
200a:矽基板
202a:部分氧化物層
204a:部份氮化矽層
206a:部分氧化物層
216:矽柱狀物
E:高度
200b:修改矽基板
218a-218d:矽平面
220a:開口
220b:開口
200c:修改矽基板
202b:部分氧化物層
204b:部份氮化矽層
216b:矽柱狀物
224:保護層
226:氧化物層
226a-226d:氧化物層
228:磊晶結構
230:磊晶結構
30:接觸點
本揭露之觀點從後續實施例以及附圖可以更佳理解。須知不同特徵並無示意於此。不同特徵之尺寸可能任意增加或減少以清楚論述。
第1圖係為根據本揭露實施例之具有混合鰭式場效電晶體裝置結構的半導體裝置的示意圖。
第2圖係為根據本揭露實施例之第1圖的半導體裝置的側面示意圖。
第3圖係為根據本揭露實施例之第1圖的半導體裝置的布局的示意圖。
第4圖係為電晶體的剖面圖，其顯示在電晶體連結中的各種部件所貢獻的電阻。
第5A圖至第5N圖係為根據本揭露實施例之在基板中形成 混合氧化物定義(OD)區域的方法的示意圖。
第6圖以及第6A圖連接半導體裝置結構的磊晶層的接觸點的示意圖。
以下的揭露內容提供許多不同的實施例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，應了解當元件被稱為“連接到”或“耦接到”另一元件時，其可以是直接連接或耦接到其他元件，或者是可以存在一或多個中間元件。
本揭露關於半導體裝置及其製造方法，並且特別是關於具有鰭式場效電晶體(FinFET)的半導體裝置及其製造方法。在複數實施例中，鰭式場效電晶體結構可以對不同電性需求在特定區域中被優化，例如提供針對靜電放電(ESD)防護、高壓金屬氧化物半導體(HVMOS)裝置、閘二極體(gated diode)或其他結構而優化的電晶體裝置結構。習知鰭式場效電晶體結構維持了原有鰭式場效電晶體結構的圖案化會跨過所有主動裝置區域(包括在相鄰多晶矽閘極之間較大間隔的區域中)。由於較低的磊晶薄膜成長效能而產生較高的接面電阻(例如：較高的Rsd)，此方法會導致在金屬接觸點著落的失敗以及較低的線性區域汲極電流(Idlin)。在本揭露的某些實施例中，一裝置結構包括用於非平面(non-planar)鰭式場效電晶體裝置(或複數非平面鰭式場效電晶體)的第一主動區域(通常稱為氧化物定義(OD)區域)以及用於平面鰭式場效電晶體裝置的第二 主動區域。用於平面鰭式場效電晶體裝置的在第二主動區域的矽磊晶成長的薄膜品質得到改善可以改善裝置效能，特別是由於減少接面電阻(Rsd)改善了線性區域汲極電流(Idlin)的表現。用於金屬接觸點著落的著落窗口增加改善了良率以及可靠度表現。
第1圖是具有兩個不同類型主動區域的半導體裝置10的示意圖，主動區域在此亦稱為氧化物定義(OD)區域或氧化物定義圖案。每一個主動區域是摻雜區域，並且包括源極區域和汲極區域，以及源極區域與汲極區域之間的通道區域。主動區域的材料示例包括摻雜有各種類型的P型摻雜物及/或N型摻雜物的半導體材料，但不限於此。更具體地說，半導體裝置10包括矽基板12，矽基板12上具有被氧化物隔離區域14分開的多個區域。在第一主動區域(OD區域)中，緊密間隔的源極/汲極區域22形成在矽區域16上(亦稱為鰭片16)。在複數實施例中，源極/汲極區域22是形成在對應的鰭片16上磊晶成長材料所構成的區域。在複數實施例中，磊晶成長材料包括SiP(磷化矽)層。在一些實施例中，磊晶成長材料包括SiGe(矽鍺)層。三個間隔的閘極結構26a、26b以及26c(其可以由多晶矽或至少一種金屬材料形成)係以垂直於源極/汲極區域22的方向延伸。在第二主動區域(OD區域)中，矽區域18相較於鰭片16具有相對較寬的區域，其具有在其上形成磊晶的源極/汲極區域24的平面邊界(表面20)。當與鰭片16比較時，矽區域18可以被認為是矽(Si)平面區域。在複數實施例中，源極/汲極區域24也從磊晶成長的矽、磷化矽(SiP)及/或矽鍺(SiGe)形成。
第2圖是顯示第1圖的半導體裝置10的側面的示意圖。在此示意圖中，三個閘極結構26a、26b以及26c的間隔更清楚的顯示。可以看出，當與閘極結構26b以及26c分開的距離比較時，閘極結構26a以及26b分開相對較短的距離。舉例來說，閘極結構26a以及26b被分開一個距離A。在複數實施例中，距離A約為0.1至0.3微米(μm)。閘極結構26b以及26c被分開另一個更遠(在中心上)的距離B。在複數實施例中，距離B約為0.4至0.5微米。須了解如第3圖的裝置佈局所示，兩個隔開的閘極結構26b以及26c(其顯示為兩條間隔的線)形成雙電晶體排列的兩個閘極。具體來說，第3圖顯示了形成在P井50中的兩個N型金氧半場效電晶體(NMOS)的排列，但須了解本揭露同樣應用於P型金氧半場效電晶體(PMOS)或互補式金屬氧化物半導體(CMOS)的排列。如第2圖以及第3圖所示，第一電晶體排列藉由閘極結構26b左側的源極/汲極區域22和24、閘極結構26b右側和閘極結構26c左側的源極/汲極區域22和24、以及閘極結構26b形成。第二電晶體排列藉由閘極結構26c左側的源極/汲極區域22和24、閘極結構26c右側的源極/汲極區域22和24、以及閘極結構26c形成。須了解雖然閘極結構26b以及26c顯示為在不同的主動區域中的第一與第二電晶體排列之間共享的連續閘極線，但此僅為便於說明。多晶矽線可以被切割以允許個別控制第一電晶體以及第二電晶體排列，即形成分離的閘極結構。
須了解提供在閘極結構26b與26c之間的較寬的距離B，是為了在電晶體排列中針對靜電放電提供更強的防護。 舉例來說，這種較寬的距離允許較寬的源極/汲極區域形成在其中，這種源極/汲極區域可以降低接面電阻(Rsd)。因此，在相同的施加電壓下，線性區域汲極電流(Idlin)可以顯著增加，從而使對應的電晶體針對靜電放電有更強的防護。另外，此區域(亦稱為凹陷(dishing)區域)是用於連接電晶體(特別是源極/汲極區域)與金屬內部互連層(例如：M1層(第一金屬層))的接觸點著落的區域。須了解，更窄地間隔的多晶矽線之間的區域(距離A)用於連接電晶體(特別是源極區域)與M1層的接觸點著落。
已經知道，藉由在第二主動區域中不重複排列來自第一主動區域的第一配置的源極/汲極區域22，並且形成源極/汲極區域24在更寬且更平面的表面20上(如第1圖所示)，可以達到更足夠且更佳的磊晶薄膜成長，特別是在閘極結構26b與26c之間隔離的更寬的區域中(即在凹陷區域中)。源極/汲極區域24的上表面比非平面的蘑菇蓋形狀的源極/汲極區域22更寬且更平面，並且為金屬接觸點著落提供更佳的接觸窗口。須了解，源極/汲極區域不可能是完美地平面的，因此本揭露中有時使用術語“大抵平面(substantially planar)”。也就是說，相較於在第二主動區域中保持標準鰭式場效電晶體的圖案化(非平面的源極/汲極區域22的圖案化)，源極/汲極區域是足夠平面的(即大抵平面的)，使得由於較大源極/汲極區域的較低的電阻，而有較大的線性區域汲極電流(Idlin)。
本揭露所述的這種方法(平面鰭式場效電晶體形成在更標準的鰭式場效電晶體的OD區域旁邊的OD區域)可以更好地優化所選區域中的電晶體結構。舉例來說，第二種配置(即 平面配置)可以用於形成具有不同電性需求的電晶體，例如用於靜電放電防護裝置、高壓金屬氧化物半導體裝置或閘二極體。
在複數實施例中，平面OD區域(矽區域18)的寬度(C)至少跨越100奈米(即與多晶矽的閘極結構26平行的方向上)，並且在複數實施例中至少為200奈米。這種尺寸對源極/汲極區域24提供足夠的磊晶成長是關鍵。此導致源極/汲極區域22各自具有通常的蘑菇蓋形狀。在複數實施例中，平面OD區域的寬度C約為150奈米至約250奈米，並且在該區域中可以看到具有相對均勻地厚度(至少61奈米厚度)的源極/汲極區域24。相比之下，在鰭式場效電晶體(非平面)的第一主動區域(OD區域)中的相同對應區域中，可以看到具有約24奈米或更小厚度之相對較差的磊晶薄膜成長。這表示與非平面的鰭式場效電晶體相比，在平面OD區域的磊晶薄膜成長有約250%的增加量。
第4圖是電晶體的剖面圖，其用以顯示具有在電晶體連接中對整體電阻有貢獻的各種電阻。電阻RV0代表金屬與MD接觸層(例如：金屬接觸層、金屬定義接觸層)之間的連接的電阻。電阻RMD2代表由於第二MD製程(例如：金屬製程、金屬定義製程)的MD接觸層的電阻，並且電阻RMD1代表由於第一MD製程的MD接觸層的電阻。電阻Rcsd代表與源極/汲極佈植層接觸的電阻。電阻Rsd代表源極/汲極佈植的電阻。電阻Rldd代表輕摻雜汲極(LDD)佈植劑量的電阻。電阻ROV代表來自電容製程的重疊的電阻，其為閘極重疊下的累積層，即由於陰影效應(shadow effect)沒有通道以及輕摻雜汲極佈植的電阻區域。最 後，電阻Rch代表電通道的電阻。在第4圖中的nLDD顯示N型金氧半場效電晶體的輕摻雜汲極的佈植劑量製程將減少依據佈植劑量的Rldd以及ROV的電阻。N+SD顯示源極/汲極佈植製程將影響Rsd以及Rcsd的電阻。
包含在區域100中的電阻取決於磊晶層，例如磷化矽(SiP)即/或矽鍺(SiGe)。電阻ROV受到磊晶成長的第一階段影響。在此階段的磊晶層的品質影響底部漏電流的量。電阻Rldd亦受到SiP成長的第一階段以及在輕摻雜汲極中的摻雜物濃度的影響。電阻Rsd受到SiP成長的第二階段以及在SiP層中摻雜物濃度的影響。最後，電阻Rcsd受到SiP成長的第三階段影響，包括藉由矽化物(例如：矽化鈦(TiSi))與SiP層接觸所消耗的SiP的量。簡而言之，在平面OD區中可實現的更大且更佳品質的SiP層，可以藉由改善MD接觸點(例如：金屬接觸點、金屬定義接觸點)著落與SiP區域之間的電傳導來顯著降低電阻Rsd，其為整體電阻的主要貢獻者。
在複數實施例中，第1圖的裝置結構被製造以在非平面OD區域(標準鰭式場效電晶體)以及平面OD區域(平面鰭式場效電晶體)兩者具有約1.8V操作電壓。對於平面OD區域的電晶體有足夠的磊晶SiP成長，導致良好的MD接觸點著落。裝置結構被測試並具有線性區域汲極電流(Idlin)效能的76%增益。
第5A圖至第5N圖顯示具有非平面(鰭式場效電晶體)OD區域以及平面OD(鰭式場效電晶體)區域兩者的裝置結構的製造方法。須了解，非平面(鰭式場效電晶體)OD區域以及 平面OD(鰭式場效電晶體)區域可以彼此相鄰或彼此間隔，並且所提供的圖式僅為顯示步驟，其可用於某些實施例製造這些區域，而非顯示它們彼此的相對位置。
根據一些實施例，從第5A圖開始，提供在其上形成具有氧化物層202(稱為襯墊氧化物)的矽基板200。氮化矽(SiN)層204(稱為OD氮化矽)形成在氧化物層202上。氧化物層206(稱為OD氧化物)形成在氮化矽層204上。到目前為止，平面OD區域208(將對應平面(鰭式場效電晶體)OD區域)以及非平面OD區域210(將對應非平面(鰭式場效電晶體)OD區域)是一致的。光罩層212(由彼此間隔的垂直柱狀物(piller)或指狀物(finger)組成)形成在非平面OD區域210中的氧化物層206上，而不是平面OD區域208中的氧化物層206上。
在第5B圖中，形成保護層214(可以是光阻層)在第5A圖的結構上，並且以蝕刻或其他方式形成穿過保護層214至氧化物層206之開口215a以及215b，即暴露氧化物層206的上邊界部分。在一些實施例中，此蝕刻操作導致移除光罩層212的一些柱狀物。在一些實施例中，形成開口215a以及215b的蝕刻操作可包括對空白(blank)的光阻層執行至少一次乾式蝕刻製程(例如：反應式離子蝕刻(RIE)製程)。
在第5C圖中，移除保護層214，留下修改光罩層212a。在一些實施例中，移除保護層214的操作包括執行選擇性濕式蝕刻製程，其僅移除保護層214，並且留下基本完好的修改光罩層212a。
在第5D圖中，使用修改光罩層212a作為光罩蝕刻 穿過氧化物層202、氮化矽層204以及氧化物層206(第5C圖)並且部分蝕刻到矽基板200。在複數實施例中，蝕刻操作對矽基板200蝕刻了約50奈米的距離E，留下具有對應於第1圖中的鰭片16之的矽柱狀物或矽指狀物216的修改矽基板200a，而矽基板200a其上有剩下的部分氧化物層202a、部份氮化矽層204a以及部分氧化物層206a。在一些實施例中，形成矽柱狀物216的蝕刻操作包括分別地或共同地在氧化物層206、氮化矽層204、氧化物層202以及矽基板200上執行一或多次乾式蝕刻製程(例如：反應式離子蝕刻(RIE)製程)。
在第5E圖中，在移除部分氧化物層206a後，形成另一個保護層222，並且蝕刻修改矽基板200a(第5D圖)以產生具有開口220a在平面OD(鰭式場效電晶體)區域208中、開口220b在非平面(鰭式場效電晶體)OD區域210中、開口在平面OD區域208與非平面OD區域210之間的修改矽基板200b。這些開口將用於形成在第1圖中的氧化物隔離區域14。此操作在修改矽基板200b中留下四個矽平面218a、218b、218c以及218d。
在第5F圖中，形成另一個保護層224(可以是光阻層)在結構上，並且形成開口以蝕刻修改矽基板200b以移除矽平面218a以及218c，從而在修改矽基板200c中留下了矽平面218b以及218d。在一些實施例中，此移除矽平面218a以及218c的操作是可選的。矽平面218d具有在其上形成的矽柱狀物216b，其中矽柱狀物216b上有剩餘的部分氧化物層202b以及部份氮化矽層204b。
在第5G圖中，移除保護層224，留下具有矽平面 218b以及218d的修改矽基板200c，其中在矽平面218d上有矽柱狀物216b以及剩餘的部分氧化物層202b以及部份氮化矽層204b。在一些實施例中，移除保護層224的操作可包括執行選擇性濕式蝕刻製程，其僅移除保護層224，並且留下基本完好的矽平面218b以及218d(以及在其上形成的對應結構)。
在第5H圖中，在第5G圖的結構上沉積氧化物層226，以用來形成淺溝槽隔離區域。
在第51圖中，在氧化物層226上執行化學機械研磨(CMP)操作，留下研磨後的氧化物層226a。如第51圖所示，研磨後的氧化物層226a具有一個台階，其中在矽平面218d上的氧化物區域的上表面比在矽平面218b上的氧化物區域的上表面高約50奈米，其對應矽柱狀物216b的高度E。此化學機械研磨操作暴露出配置在矽柱狀物216b上的部份氮化矽層204b以及部分氧化物層202b。
在第5J圖中，執行蝕刻操作以移除部份氮化矽層204b，並且進一步減少氧化物層226a的高度，留下氧化物層226b。
在第5K圖中，使用具有蝕刻選擇性的蝕刻製程移除在矽柱狀物216b上的部分氧化物層202b，以避免損壞矽基板。
在第5L圖中，使用定向蝕刻製程以進一步減少氧化物層226b的高度，留下減少高度的氧化物層226c。此定向蝕刻製程增加了延伸在氧化物層226c上的矽柱狀物216b的高度。少量的氧化物仍留在矽平面218b上。
在第5M圖中，在源極/汲極成長製程之前執行最終的定向蝕刻製程(藉由使用圖中的箭頭來顯示)。此定向蝕刻製程被用以進一步減少氧化物226c的高度，留下了進一步減少高度的氧化物層226d。此定向蝕刻製程進一步增加了延伸在氧化物層226d上的矽柱狀物216b的高度。此定向蝕刻製程亦暴露出矽平面218b，移除了在其上的氧化物。這裡有一些負載效應，其導致矽平面218b的高度略小於矽平面218d的高度(例如：約小5.65奈米)。
在第5N圖中，形成磊晶結構228(對應在第1圖中的源極/汲極區域24)在矽平面218b上。另外，形成磊晶結構230(對應在第1圖中的源極/汲極區域22)在矽平面218d上。
在第5N圖之前或之後，執行多個操作以完成第1圖的結構，包括形成閘極結構26。在一些實施例中，閘極結構26可以在形成磊晶結構228以及230之前形成。這些技術對形成鰭式場效電晶體的通常知識者熟悉，此不再加以重複，以避免不必要地模糊本揭露。
須了解第5A圖至第5N圖僅顯示鰭片被圖案化的一個可能實施例。須了解，鰭片可以藉由任何合適方法被圖案化。舉例來說，鰭片可以使用一或多個微影製程來圖案化，包括雙重圖案化製程或多重圖案化製程。通常來說，雙重圖案化製程或多重圖案化製程結合微影製程以及自我對準製程，從而允許產生具有比其他使用單一、直接的微影製程可得到的間距更小的間距的圖案。舉例來說，在一個實施例中，犧牲層被形成在基板上，並且被使用微影製程圖案化。間隔物被使用自我 對準製程形成在圖案化的犧牲層旁邊。犧牲層接著被移除，並且留下的間隔物(或心軸(mandrel))可接著被用以圖案化鰭片。
第6圖以及第6A圖顯示連接至第1圖之半導體裝置結構的磊晶層的接觸點30(例如：鎢(W)接觸點)。由圖中可知，矽區域18(大抵平面的鰭片)提供了用以改善磊晶薄膜成長的寬基底，使得基板平面的源極/汲極區域24提供接觸點30的一個改善的金屬著落窗口。在一些實施例中，這種接觸點可被形成以延伸穿過覆蓋源極/汲極區域22和24以及閘極結構26a至26c的介電層(通常稱為層間介電質層或金屬間介電質層)。在一些實施例中，這種介電層可包括低k(low-k)介電材料。
在一些實施例中，提供了一種半導體裝置，其不保持習知的鰭式場效電晶體結構或圖案化跨過所有主動區域。這種方式使得具有鰭式場效電晶體結構之(複數)鰭式場效電晶體裝置的區域可以在製造時針對特定區域進行優化以用於不同電性需求，例如提供針對靜電放電(ESD)防護、高壓金屬氧化物半導體(HVMOS)裝置、閘二極體(gated diode)或其他結構而優化的電晶體裝置結構。在這些區域中，在OD區域中，矽磊晶成長薄膜品質被改善，其可以改善裝置效能，特別是由於減少接面電阻(Rsd)改善線性區域汲極電流(Idlin)的表現。用於MD接觸點著落的著落窗口增加，改善了良率以及可靠度表現。
在一個實施例中，一種半導體裝置包括一第一鰭式場效電晶體(FinFET)裝置，第一鰭式場效電晶體裝置包括形成在一基板中的複數鰭片、形成在複數鰭片上的一半導體材料 之一磊晶層、以及橫跨複數鰭片的一第一閘極結構，其中磊晶層形成非平面的源極/汲極區域。半導體裝置包括一第二鰭式場效電晶體裝置，第二鰭式場效電晶體裝置包括形成在基板中的一大抵平面的鰭片、形成在大抵平面的鰭片上並且形成大抵平面的源極/汲極區域的半導體材料之一磊晶層、以及橫跨大抵平面的鰭片的一第二閘極結構。在某些實施例中，半導體裝置更包括橫跨大抵平面的鰭片並且與第二閘極結構隔開的一第三閘極結構，以及一接觸點，接觸點位於形成在第二閘極結構與第三閘極結構之間的大抵平面的鰭片上方之磊晶層上。在某些實施例中，大抵平面的鰭片在平行於第二閘極結構的方向上具有至少100奈米的寬度。在某些實施例中，半導體材料之磊晶層是磷化矽(SiP)。在某些實施例中，第二閘極結構與第一閘極結構呈一直線。在某些實施例中，半導體裝置更包括橫跨大抵平面的鰭片，並且與第二閘極結構隔開的一第三閘極結構，以及橫跨非平面的複數鰭片的一第四閘極結構。在某些實施例中，第一鰭式場效電晶體裝置以及第二鰭式場效電晶體裝置分別地形成在一第一主動區域以及一第二主動區域中，第一主動區域與第二主動區域被一氧化物區域分開。在某些實施例中，第二鰭式場效電晶體裝置的大抵平面的鰭片上所形成的半導體材料之磊晶層的一部分延伸至氧化物區域的一部分之上。在某些實施例中，大抵平面的鰭片的上表面低於複數鰭片的上表面。在某些實施例中，第一鰭式場效電晶體裝置的複數鰭片彼此間隔的距離小於第二鰭式場效電晶體裝置的大抵平面的鰭片的寬度。
在另一個實施例中，一種半導體裝置製造方法包括提供一基板，在一第一區域中蝕刻基板，以形成一第一鰭式場效電晶體(FinFET)的複數鰭片；在一第二區域中蝕刻基板，以形成一第二鰭式場效電晶體(FinFET)的一大抵平面的鰭片；在複數鰭片以及大抵平面的鰭片上形成半導體材料的一磊晶層；形成跨過非平面的複數鰭片的一第一閘極結構：以及形成跨過大抵平面的鰭片的一第二閘極結構。複數鰭片上的磊晶層提供與第一閘極結構相鄰之複數非平面的源極/汲極區域，並且在大抵平面的鰭片上的磊晶層提供與第二閘極結構相鄰之大抵平面的源極/汲極區域。在某些實施例中，半導體裝置製造方法更包括在第二區域中形成跨過大抵平面的鰭片的一第三閘極結構，其中第三閘極結構與第二閘極結構隔開，以及形成一接觸點，接觸點在形成在第二閘極結構與第三閘極結構之間的大抵平面的鰭片上的磊晶層上。在某些實施例中，大抵平面的鰭片在平行於第二閘極結構的方向上具有至少100奈米的寬度。在某些實施例中，半導體材料之磊晶層是磷化矽(SiP)。在某些實施例中，第二閘極結構與第一閘極結構呈一直線。在某些實施例中，半導體裝置製造方法更包括蝕刻在第一區域與第二區域之間的基板中之一氧化物隔離區域，並且填充氧化物至氧化物隔離區域中。在某些實施例中，大抵平面的鰭片的上表面低於複數鰭片的上表面。
在另一個實施例中，一種半導體裝置包括具有一第一鰭式場效電晶體(FinFET)裝置形成於其內的一第一主動區域，第一鰭式場效電晶體裝置包括形成在一基板中的複數鰭 片、形成在複數鰭片上的半導體材料之一磊晶層、以及橫跨複數鰭片的一第一閘極結構，其中磊晶層形成非平面的源極/汲極區域。半導體裝置亦包括具有一第二鰭式場效電晶體裝置形成於其內的一第二主動區域，第二鰭式場效電晶體裝置包括形成在基板中的一大抵平面的鰭片、形成在大抵平面的鰭片上並且形成大抵平面的源極/汲極區域的半導體材料之一磊晶層、以及橫跨大抵平面的鰭片的一第二閘極結構。此半導體裝置包括一接觸點，接觸點在形成在大抵平面的鰭片上的磊晶層上。半導體材料之磊晶層是磷化矽(SiP)，並且大抵平面的鰭片在平行於第二閘極結構的方向上具有至少100奈米的寬度。在某些實施例中，半導體裝置更包括橫跨大抵平面的鰭片並且與第二閘極結構隔開的一第三閘極結構，其中接觸點被配置在第二閘極結構與第三閘極結構之間。在某些實施例中，第二閘極結構與第一閘極結構呈一直線。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
10:半導體裝置
12:矽基板
14:氧化物隔離區域
16:鰭片
18:矽區域
20:表面
22:源極/汲極區域
24:源極/汲極區域
26a-26c:閘極結構
C:寬度

Claims (10)

  1. 一種半導體裝置，包括：一第一鰭式場效電晶體裝置，上述第一鰭式場效電晶體裝置包括從一基板延伸的複數鰭片、形成在上述鰭片上的一半導體材料之一磊晶層、以及橫跨上述鰭片的一第一閘極結構與一第二閘極結構，其中上述磊晶層形成非平面的源極/汲極區域；以及一第二鰭式場效電晶體裝置，上述第二鰭式場效電晶體裝置包括從上述基板延伸的一大抵平面的鰭片、形成在上述大抵平面的鰭片上並且形成大抵平面的源極/汲極區域的上述半導體材料之一磊晶層、以及橫跨上述大抵平面的鰭片的一第三閘極結構；其中上述第一閘極結構和上述第二閘極結構之間的一第一間隔距離小於上述第二閘極結構和上述第三閘極結構之間的一第二間隔距離。
  2. 如請求項1之半導體裝置，更包括：一接觸點，上述接觸點位於形成在上述第二閘極結構與上述第三閘極結構之間的上述大抵平面的鰭片上方之磊晶層上。
  3. 如請求項1之半導體裝置，其中上述大抵平面的鰭片在平行於上述第一閘極結構的方向上具有一第一寬度，並且上述鰭片中的每一者在平行於上述第三閘極結構的方向上具有一第二寬度，其中上述第一寬度大於上述第二寬度。
  4. 如請求項1之半導體裝置，其中上述第一鰭式場效電晶體裝 置以及上述第二鰭式場效電晶體裝置分別地形成在一第一主動區域以及一第二主動區域中，上述第一主動區域與上述第二主動區域被一氧化物區域分開。
  5. 一種半導體裝置製造方法，包括：提供一基板；在一第一區域中蝕刻上述基板，以形成一第一鰭式場效電晶體(FinFET)的複數鰭片；在一第二區域中蝕刻上述基板，以形成一第二鰭式場效電晶體(FinFET)的一大抵平面的鰭片；在上述鰭片以及上述大抵平面的鰭片上形成半導體材料的一磊晶層；形成跨過非平面的上述鰭片的一第一閘極結構：以及形成跨過上述大抵平面的鰭片的一第二閘極結構，其中在上述鰭片上的上述磊晶層形成與上述第一閘極結構相鄰之複數非平面的源極/汲極區域，並且在上述大抵平面的鰭片上的上述磊晶層形成與上述第二閘極結構相鄰之大抵平面的源極/汲極區域。
  6. 如請求項5之半導體裝置製造方法，更包括：在上述第二區域中形成跨過上述大抵平面的鰭片的一第三閘極結構，其中上述第三閘極結構與上述第二閘極結構隔開；以及形成一接觸點，上述接觸點位於形成在上述第二閘極結構與上述第三閘極結構之間的上述大抵平面的鰭片上方的上述磊晶層上。
  7. 一種半導體裝置，包括：一第一主動區域，具有一第一鰭式場效電晶體(FinFET)裝置形成於上述第一主動區域內，上述第一鰭式場效電晶體裝置包括形成在一基板中的複數鰭片、形成在上述鰭片上的半導體材料之一磊晶層、以及橫跨上述鰭片的一第一閘極結構與一第二閘極結構，其中上述磊晶層形成非平面的源極/汲極區域；一第二主動區域，具有一第二鰭式場效電晶體裝置形成於上述第二主動區域內，上述第二鰭式場效電晶體裝置包括形成在上述基板中的一大抵平面的鰭片、形成在上述大抵平面的鰭片上並且形成大抵平面的源極/汲極區域的上述半導體材料之一磊晶層、以及橫跨上述大抵平面的鰭片的一第三閘極結構；以及一接觸點，上述接觸點位於形成在上述大抵平面的鰭片上方的上述磊晶層上，其中上述半導體材料之上述磊晶層是磷化矽(SiP)，其中上述第一閘極結構和上述第二閘極結構之間的一第一間隔距離小於上述第二閘極結構和上述第三閘極結構之間的一第二間隔距離。
  8. 如請求項7之半導體裝置，其中上述接觸點被配置在上述第二閘極結構與上述第三閘極結構之間，其中上述大抵平面的鰭片在平行於上述第一閘極結構的方向上具有一第一寬度，並且上述鰭片中的每一者在平行於上述第三閘極結構的方向上具有一第二寬度，其中上述第 一寬度大於上述第二寬度。
  9. 一種半導體裝置，包括：一第一鰭式場效電晶體(FinFET)裝置，上述第一鰭式場效電晶體裝置包括從一基板延伸的複數非平面鰭片、在形成複數第一源極/汲極區域的上述非平面鰭片上形成的一磊晶層、一第一閘極結構、以及一第二閘極結構，其中上述第一閘極結構和上述第二閘極結構被配置以橫跨上述非平面鰭片；以及一第二鰭式場效電晶體裝置，上述第二鰭式場效電晶體裝置包括從上述基板延伸的一平面鰭片、形成在上述平面鰭片上並形成複數第二源極/汲極區域的一第一磊晶層、以及一第三閘極結構，其中上述第三閘極結構被配置以橫跨上述平面鰭片，其中上述第一閘極結構和上述第二閘極結構之間的一第一間隔距離小於上述第二閘極結構和上述第三閘極結構之間的一第二間隔距離，其中上述平面鰭片在平行於上述第一閘極結構的方向上具有一第一寬度，並且上述非平面鰭片中的每一者在平行於上述第三閘極結構的方向上具有一第二寬度，其中上述第一寬度大於上述第二寬度。
  10. 如請求項9之半導體裝置，其中上述平面鰭片上的上述第一磊晶層的一底面低於上述非平面鰭片上的上述磊晶層的一底面。
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