TWI753670B

TWI753670B - 半導體裝置

Info

Publication number: TWI753670B
Application number: TW109141108A
Authority: TW
Inventors: 李冠儒
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-11-24
Filing date: 2020-11-24
Publication date: 2022-01-21
Also published as: TW202221905A

Abstract

半導體裝置包括一堆疊以及多個記憶體串列。堆疊形成於一基板上，堆疊包括交替堆疊的多個導電層及多個絕緣層。記憶體串列沿著一第一方向穿過堆疊，各個記憶體串列包括第一導電柱及第二導電柱、一通道層以及一記憶體結構。第一導電柱及一第二導電柱分別沿著第一方向延伸且彼此電性隔離。通道層沿著第一方向延伸，其中通道層設置於第一導電柱與第二導電柱之間，且通道層耦接於第一導電柱與第二導電柱。記憶體結構繞該第一導電柱、第二導電柱及通道層。

Description

半導體裝置

本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種三維半導體裝置及其製造方法。

近來，由於對於更優異之記憶體元件的需求已逐漸增加，已提供各種三維(3D)記憶體元件。然而，為了讓此類三維記憶體元件可達到更高的儲存容量以及更加的效能，仍有需要提供一種改善的三維記憶體裝置及其製造方法。

本發明係有關於一種半導體裝置。相較於通道層設置於第一導電柱與第二導電柱之外並環繞第一導電柱與第二導電柱的比較例而言，由於本案之半導體裝置的通道層設置於第一導電柱與第二導電柱之間，可具有較短的通道長度，不但可使得半導體裝置的效能提升，亦可增加晶片的密度。

根據本發明之一實施例，提出一種半導體裝置。半導體裝置包括一堆疊以及多個記憶體串列。堆疊形成於一基板上，堆疊包括交替堆疊的多個導電層及多個絕緣層。記憶體串列沿著一第一方向穿過堆疊，各個記憶體串列包括第一導電柱及第二導電柱、一通道層以及一記憶體結構。第一導電柱及一第二導電柱，分別沿著第一方向延伸且彼此電性隔離。通道層沿著第一方向延伸，其中通道層設置於第一導電柱與第二導電柱之間，且通道層耦接於第一導電柱與第二導電柱。記憶體結構繞該第一導電柱、第二導電柱及通道層。

根據本發明之另一實施例，提出一種半導體裝置。半導體裝置包括一堆疊以及多個記憶體串列。堆疊形成於一基板上，堆疊包括交替堆疊的多個導電層及多個絕緣層。記憶體串列沿著一第一方向穿過堆疊，各個記憶體串列包括第一導電柱及第二導電柱、一通道層以及一記憶體結構。第一導電柱及一第二導電柱，分別沿著第一方向延伸且彼此電性隔離。通道層沿著第一方向延伸，其中通道層耦接於第一導電柱與第二導電柱。記憶體結構繞該第一導電柱、第二導電柱及通道層。導電層包括一第一底導電層，該第一底導電層設置於該第一導電柱與該第二導電柱之下。

根據本發明之又一實施例，提出一種半導體裝置的製造方法。方法包括下列步驟。首先，形成一堆疊於一基板上。堆疊包括交替堆疊的多個導電層及多個絕緣層。此後，形成多個記憶體串列。記憶體串列沿著一第一方向穿過堆疊，各個記憶體串列包括第一導電柱及第二導電柱、一通道層以及一記憶體結構。第一導電柱及一第二導電柱，分別沿著第一方向延伸且彼此電性隔離。通道層沿著第一方向延伸，其中通道層設置於第一導電柱與第二導電柱之間，且通道層耦接於第一導電柱與第二導電柱。記憶體結構繞該第一導電柱、第二導電柱及通道層。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

第1A圖繪示依照本發明一實施例的半導體裝置100的上視圖，對應於第1B圖的B-B’連線的平面(亦即是對應於X軸與Y軸所形成的平面)。第1B圖繪示沿著第1A圖的A-A’連線的剖面圖(亦即是對應於X軸與Z軸所形成的平面)。在本實施例中，X軸、Y軸與Z軸是彼此垂直，但本發明並不以此為限，只要X軸、Y軸與Z軸是彼此交錯即可。

請同時參照第1A及1B圖，半導體裝置100包括一堆疊ST及多個記憶體串列MS。溝槽138可將堆疊ST分為多個次堆疊(未繪示)。半導體裝置100形成於一基板101上。堆疊ST包括交替堆疊的多個導電層CL及多個絕緣層IL。記憶體串列MS分別沿著一第一方向穿過堆疊ST。第一方向例如是Z軸的方向。詳細而言，導電層CL包括依序堆疊於基板101上的一第一底導電層105、一第二底導電層112及多個上導電層116。絕緣層IL包括依序堆疊於基板101上的一第一底絕緣層103、一第二底絕緣層107、一第三底絕緣層110以及多個上絕緣層114。

各個記憶體串列MS包括一第一導電柱118a及一第二導電柱118b、一通道層120、一絕緣柱124、一記憶體結構122。第一導電柱118a及第二導電柱118b分別沿著第一方向延伸且彼此電性隔離。絕緣柱124可包括第二氧化物層146及氧化物材料148。通道層120及絕緣柱124沿著第一方向延伸，並穿過第一底導電層105、第二底絕緣層107、第二底導電層112、第三底絕緣層110以及堆疊ST的其他層。通道層120設置於第一導電柱118a與第二導電柱118b之間，如第1A圖所示。在第1B圖中，通道層120延伸於絕緣柱124與第一導電柱118a之間以及絕緣柱124與第二導電柱118b之間。通道層120耦接於第一導電柱118a與第二導電柱118b。此外，通道層120具有沿著一第二方向(例如是X軸方向)及一第三方向(例如是Y軸方向)所形成的一環形橫截面，如第1A圖所示。第二方向及第三方向例如是垂直於第一方向(然本發明並不限於此)。詳細而言，通道層具120有一環形內表面120n以及一環形外表面120t，第一導電柱118a及第二導電柱118b耦接於環形外表面120t。絕緣柱124連接於通道層120的環形內表面120n。換言之，第一導電柱118a及第二導電柱118b是設置於通道層120之外側，並沒有設置於通道層120的內側。在本實施例中，通道層120的橫截面為圓形，然本發明並不以此為限，通道層120的橫截面可以是橢圓形或其他合適的形狀。

在第1A圖中，第一導電柱118a耦接於通道層120的第一位置C1，第二導電柱118b耦接於通道層120的第二位置C2。第一位置C1與第二位置C2例如是沿著第二方向彼此相對。在第一位置C1與第二位置C2之間的延伸連線上(例如是穿過絕緣柱124的中心點)，通道層120形成一第一寬度W1(例如是最大寬度)，由第一導電柱118a至第二導電柱118b所形成的寬度為一第二寬度W2(例如是最大寬度)，且第二寬度W2大於第一寬度W1。在一些實施例中，通道層120形成的第一寬度W1可以稱作通道長度。相較於通道層環繞第一導電柱與第二導電柱的比較例而言，由於本案之實施例中的通道層120設置於第一導電柱118a與第二導電柱118b之間，通道層120所占的體積較小，且所形成的通道長度可較短，故可使得晶片的密度提升，並讓半導體裝置可達到更好的效能。第一導電柱118a與第二導電柱118a分別接觸於通道層120而形成2個接觸面積，接觸面積的大小可視需求有所調整。在一些實施例中，第一導電柱118a及第二導電柱118b沿著第二方向接觸通道層120的相對側。

在第1B圖中，第一底導電層105設置於第一導電柱118a與第二導電柱118b之下，且第一底導電層105環繞通道層120的一底部部分。位於第一底導電層105之上的導電層CL(亦即是第二底導電層112及上導電層116)環繞第一導電柱118a及第二導電柱118b。在第一方向中，第一底導電層105是重疊於第一導電柱118a與第二導電柱118b。第一底導電層105環繞通道層120的底部。在第二方向中，第一底導電層105的長度L1是大於設置於第一底導電層105之上之第二底導電層112的長度L2。在第二方向中，第一底導電層105的長度L1是大於上導電層116的長度L3。第一底絕緣層103設置於基板101與第一底導電層105之間，第二底絕緣層107設置於第一底導電層105與第一導電柱118a之間以及第一底導電層105與第二導電柱118b之間。在第1B圖中，第一導電柱118a之底部結構18a的一底表面實質上共平面於第二底導電層112的一底表面。

在第1A圖中，記憶體結構122環繞一部分的第一導電柱118a、一部分的第二導電柱118b及一部分的通道層120。在第二方向與第三方向的橫截面上，記憶體結構122共形於第一導電柱118a、第二導電柱118b及通道層120，如第1A圖所示。在第1B圖中，一部分的記憶體結構122沿著第一方向(例如是Z方向)延伸，一部分的記憶體結構122沿著第二方向(例如是X方向)延伸，使得記憶體結構122環繞第二底導電層112及上導電層116。絕緣柱124位於記憶體串列MS的中心區域。通道層120環繞絕緣柱124，亦即是，通道層120沿著第一方向延伸於絕緣柱124與第一導電柱118a之間以及絕緣柱124與第二導電柱118b之間。

在一些實施例中，基板101例如是一介電層(例如是氧化矽層( silicon oxide layer))。絕緣層IL可例如是氧化矽層，氧化矽層例如是包括二氧化矽。絕緣柱124的材料例如是氧化物，絕緣柱124可包括第二氧化物層146及氧化物材料148，其中第二氧化物層146及氧化物材料148的材料可彼此相同，例如皆為二氧化矽。導電層CL可由導電材料所形成，導電材料例如是多晶矽、非晶矽、鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSi _X)、矽化鈷(CoSi _X)或其他合適的材料。在本實施例中，第一底導電層105的材料不同於第一底導電層105之上的導電層CL(亦即是第二底導電層112與上導電層116)的材料，例如，第一底導電層105的材料是P型摻雜的多晶矽，第二底導電層112與上導電層116的材料是鎢，然本發明並不以此為限。在一些實施例中，第一底導電層105的材料可相同於第二底導電層112與上導電層116的材料。

在本實施例中，記憶體結構122包括一電荷儲存材料，例如是由氧化物層、氮化物層及氧化物層形成的電荷儲存材料，然本發明並不以此為限。通道層120的材料例如是未摻雜的多晶矽，然本發明並不以此為限。第一導電柱118a及第二導電柱118b的材料例如是N型摻雜的多晶矽，然本發明並不以此為限。

在本實施例中，僅示例性繪示7層絕緣層IL及6層導電層CL，然本發明並不以此為限，絕緣層IL的數量可大於7，導電層CL的數量可大於6，絕緣層IL及導電層CL的數量及配置方式可視需求調整。

如第1B圖所示，在一些實施例中，第一導電柱118a、第二導電柱118b、導電層120與每個記憶體結構122及上導電層116的交叉點可形成一記憶胞，沿著第一方向排列的多個記憶胞形成一記憶體串列MS。上導電層116可做為閘極，第一導電柱118a與第二導電柱118b可為源極或汲極。

在本實施例中，第一導電柱118a的底部結構18a與通道層120之間以及第二導電柱118b的底部結構18b與通道層120之間可具有殘留的氧化物。第二底導電層112可作為虛設閘極。並且，可施加0V或小於0V(例如是負電壓)的電壓於第二底導電層112，以防漏電流的發生。然而，本發明並不限於此，在一些實施例中，第一導電柱118a與通道層120之間以及第二導電柱118b與通道層120之間可不具有氧化物。

在一些實施例中，第一底導電層105可作為虛設閘極，可施加0V或小於0 V(例如是負電壓)的電壓於第一底導電層105，以防止通道層120發生漏電流。

在一些實施例中，本發明的半導體裝置100可應用於三維及快閃記憶體(3D AND flash memory)、三維反或記憶體(3D NOR memory)或其他合適的記憶體。

第2A至12B圖繪示依照本發明一實施例的半導體裝置100的製造流程的示意圖。第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A及12A圖繪示X軸及Y軸所形成的平面，第2B、3B、4B、5B、6B、7B、8B、9B、10B、11B及12B圖繪示X軸及Z軸所形成的平面。詳細而言，第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A及12A圖分別對應於第2B、3B、4B、5B、6B、7B、8B、9B、10B、11B及12B圖中沿著B-B’連線的平面，第2B、3B、4B、5B、6B、7B、8B、9B、10B、11B及12B圖分別繪示第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A及12A圖中沿著A-A’連線的剖面圖。

第2A圖繪示形成初始結構P之後的上視圖，對應於第2B圖之B-B’連線的平面。

請同時參照第2A及2B圖，提供一基板101，並藉由沉積製程在基板101上依序形成一第一底絕緣層103、一第一底導電層105、一第二底絕緣層107、一底犧牲層109及一第三底絕緣層110，以形成一初始結構P。沉積製程例如是化學氣相沉積製程。

請參照第3A及3B圖，藉由一蝕刻製程形成沿著第一方向(例如是Z方向)穿過第三底絕緣層110及底犧牲層109的多個第一開口132。每個第一開口132的底部暴露第二底絕緣層107的一部分上表面。此後，藉由一沉積製程在第一開口132中填入導電材料，以形成第一導電柱118a與第二導電柱118b(繪示於第1A及1B圖)的多個底部結構18a與18b。在一些實施例中，底部結構18a與18b以及底犧牲層109具有相同的厚度。底部結構18a與18b的材料例如是N型摻雜的多晶矽，然本發明並不限於此。在一些實施例中，將導電材料填入第一開口132中之後，可再利用一回蝕製程移除部分的導電材料，以形成底部結構18a與18b，其中底部結構18a與18b以及第三底絕緣層110之間可具有一些凹陷。

在一些實施例中，可將原來具有凹陷的第三底絕緣層110移除之後，再重新沉積一層第三底絕緣層110於底犧牲層109及底部結構18a與18b上。在一些實施例中，可填入絕緣材料於第三底絕緣層110的凹陷之處。在一些實施例中，可藉由一化學機械研磨(CMP)製程，讓第三底絕緣層110具有一平整的上表面。然而，本發明並不限於此。

請參照第4A及4B圖，在第三底絕緣層110上形成一疊層結構LS，其中疊層結構LS包括交替堆疊的多個上犧牲層111及多個上絕緣層114。上犧牲層111及上絕緣層114可分別藉由沉積製程所形成。在一些實施例中，上犧牲層111的材料是氮化物，例如是氮化矽；上絕緣層114的材料是氧化物，例如是二氧化矽，然本發明並不限於此。

請參照第5A及5B圖，在形成疊層結構LS的步驟之後，藉由一蝕刻製程(例如是乾蝕刻)形成多個第二開口134，其中第二開口134穿過疊層結構LS、第三底絕緣層110、底犧牲層109、第二底絕緣層107以及第一底導電層105。第二開口134位於第一導電柱118a的底部結構18a與第二導電柱118b的底部結構18b之間。第一底導電層105可作為一蝕刻停止層。在一些實施例中，可先透過一深蝕刻製程暴露出第一底導電層105之後，再藉由一突破蝕刻步驟(breakthrough etching step)穿過第一底導電層105並移除部分的第一底絕緣層103，使得第二開口134的底部在第一底絕緣層103之中。第二開口134可用於定義通道層120(繪示於第6A及6B圖中)所形成的位置。

此後，請參照第6A及6B圖，依序形成一第一氧化物層142、一通道層120以及一第二氧化物層146於第二開口134的側壁上。部分的第一底絕緣層103係暴露出。在本實施例中，第一氧化物層142與第二氧化物層146的材料例如是二氧化矽，通道層120的材料例如是未摻雜的多晶矽，然本發明並不限於此。

請參照第7A及7B圖，填充氧化物材料148於第二開口134中以及疊層結構LS之上。例如，氧化物材料148可相同於第二氧化物層146的材料(例如是二氧化矽)。第二開口134中的氧化物材料148與第二氧化物層146可共同形成一絕緣柱124，如第1A圖所示。

請參照第8A及8B圖，形成穿過疊層結構LS及第三底絕緣層110的多個第三開口136底部結構18a與18b藉由第三開口136所暴露出。底部結構18a與18b可作為蝕刻停止層。

請參照第9A及9B圖，藉由第三開口136移除部分的疊層結構LS、第三底絕緣層110。第一氧化物層142亦被移除以暴露出底部結構18a及底部結構18b之上的通道層120。

請參照第10A及10B圖，將導電材料填充於第三開口136中，以形成第一導電柱118a及第二導電柱118b。第一導電柱118a及第二導電柱118b分別接觸底部結構18a及底部結構18b。在本實施例中，第一導電柱118a及第二導電柱118b的材料例如是N型摻雜的多晶矽，然本發明並不限於此。

請參照第11A及11B圖，將絕緣材料形成於第一導電柱118a及第二導電柱118b上之後，形成多個溝槽138。溝槽138沿著第一方向穿過疊層結構LS、第三底絕緣層110、底犧牲層112、第二底絕緣層107、第一底導電層105以及第一底絕緣層103，且溝槽138沿著第二方向(例如是X方向)延伸，第二方向交錯於第一方向(例如是互相垂直)。如上文中關於第1A及1B圖的部分所述，溝槽138可將稍後形成的堆疊ST分為多個次堆疊(未繪示)。稍後形成的堆疊ST包括交替堆疊之複數個導電層CL及複數個絕緣層IL。記憶體串列MS分別沿著第一方向穿過稍後形成的堆疊ST。第1A及1B圖中的記憶體串列MS是在記憶體陣列之一區塊(block)之中，或者是藉由溝槽138所區分的一次區塊(sub-block)之中。

請參照第12A及12B圖，藉由一蝕刻製程透過溝槽138移除上犧牲層111及底犧牲層109，形成位於絕緣層IL之間的多個第四開口140。

此後，在上犧牲層111及底犧牲層109被移除的位置(亦即是第四開口140中)填入記憶體材料及導電材料，以分別形成多個記憶體結構122、多個上導電層116以及第二底導電層112，其中上導電層116以及第二底導電層112分別對應於上犧牲層111及底犧牲層109被移除的位置。記憶體結構122形成於第四開口140的側壁上。記憶體結構122沿著第一方向與第二方向延伸，使得記憶體結構122分別環繞每個上導電層116以及第二底導電層112，並形成如第1A及第1B圖所示的半導體裝置100。記憶體結構122亦環繞部分的通道層120，如第1A圖所示。

在後續製程中，可在半導體裝置100上形成多條輸入線及多條輸出線(未繪示)，輸入線及輸出線可分別電性連接於第一導電柱118a及第二導電柱118b。

根據本發明的一實施例，半導體裝置包括一堆疊以及多個記憶體串列。堆疊形成於一基板上，堆疊包括交替堆疊的多個導電層及多個絕緣層。記憶體串列沿著一第一方向穿過堆疊，各個記憶體串列包括第一導電柱及第二導電柱、一通道層以及一記憶體結構。第一導電柱及一第二導電柱，分別沿著第一方向延伸且彼此電性隔離。通道層沿著第一方向延伸，其中通道層設置於第一導電柱與第二導電柱之間，且通道層耦接於第一導電柱與第二導電柱。記憶體結構繞該第一導電柱、第二導電柱及通道層。

相較於通道層設置於第一導電柱與第二導電柱之外並環繞第一導電柱與第二導電柱的比較例而言，由於本案之半導體裝置的通道層設置於第一導電柱與第二導電柱之間，通道長度可大幅縮短，故可縮小記憶胞的尺寸，使得記憶胞的堆疊可更緊密。因此，本發明的半導體裝置一方面可使得半導體裝置的效能提升，另一方面可增加晶片的密度。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

18a,18b:底部結構 100:半導體裝置 101:基板 103:第一底絕緣層 105:第一底導電層 107:第二底絕緣層 109:底犧牲層 112:底犧牲層 110:第三底絕緣層 111:上犧牲層 116:上導電層 114:絕緣層 116:上導電層 118a:第一導電柱 118b:第二導電柱 120:通道層 120n:環形內表面 120t:環形外表面 122:記憶體結構 124:絕緣柱 132:第一開口 134:第二開口 136:第三開口 138:溝槽 140:第四開口 146:第二氧化物層 148:氧化物材料 A,A’,B,B’:剖面線端點 C1:第一位置 C2:第二位置 CL:導電層 IL:絕緣層 L1,L2:長度 LS:疊層結構 MS:記憶體串列 ST:堆疊 W1:第一寬度 W2:第二寬度

第1A圖繪示依照本發明一實施例的半導體裝置的上視圖；第1B圖繪示沿著第1A圖的A-A’連線的剖面圖；以及第2A至12B圖繪示依照本發明一實施例的半導體裝置的製造流程的示意圖。

100:半導體裝置

116:上導電層

118a:第一導電柱

118b:第二導電柱

120:通道層

120n:環形內表面

120t:環形外表面

122:記憶體結構

124:絕緣柱

138:溝槽

146:第二氧化物層

148:氧化物材料

A,A’:剖面線端點

C1:第一位置

C2:第二位置

W1:第一寬度

W2:第二寬度

Claims

一種半導體裝置，包括：一堆疊，形成於一基板上，該堆疊包括交替堆疊的複數個導電層及複數個絕緣層；以及複數個記憶體串列，沿著一第一方向穿過該堆疊，各該記憶體串列包括：一第一導電柱及一第二導電柱，分別沿著該第一方向延伸且彼此電性隔離；一通道層，沿著該第一方向延伸，其中該通道層設置於該第一導電柱與該第二導電柱之間，且該通道層耦接於該第一導電柱與該第二導電柱；以及一記憶體結構，環繞該第一導電柱、該第二導電柱及該通道層。
如請求項1所述之半導體裝置，其中：該通道層具有沿著一第二方向及一第三方向所形成的一環形橫截面，該第二方向及該第三方向是垂直於該第一方向，該通道層具有一環形內表面以及一環形外表面，該第一導電柱及該第二導電柱耦接於該環形外表面。
如請求項2所述之半導體裝置，其中各該記憶體串列包括位於中心區域的一絕緣柱，且該絕緣柱連接於該通道層的該環形內表面。
如請求項1所述之半導體裝置，其中各該記憶體串列包括位於中心區域的一絕緣柱，且該通道層沿著該第一方向延伸於該絕緣柱與該第一導電柱之間以及該絕緣柱與該第二導電柱之間。
如請求項1所述之半導體裝置，其中該第一導電柱耦接於該通道層的一第一位置，該第二導電柱耦接於該通道層的一第二位置，該第一位置與該第二位置是沿著一第二方向彼此相對，該第二方向交錯於該第一方向，在該第一位置與該第二位置之間的延伸連線上，該通道層形成一第一寬度，由該第一導電柱至該第二導電柱所形成寬度為一第二寬度，且該第二寬度大於該第一寬度。
一種半導體裝置，包括：一堆疊，形成於一基板上，該堆疊包括交替堆疊的複數個導電層及複數個絕緣層；以及複數個記憶體串列，沿著一第一方向穿過該堆疊，各該記憶體串列包括：一第一導電柱及一第二導電柱，分別沿著該第一方向延伸且彼此電性隔離；一通道層，沿著該第一方向延伸，其中該通道層耦接於該第一導電柱與該第二導電柱；以及一記憶體結構，環繞該第一導電柱、該第二導電柱及該通道層；其中，該些導電層包括一第一底導電層，該第一底導電層設置於該第一導電柱與該第二導電柱之下。
如請求項6所述之半導體裝置，其中，在該第一方向中，該第一底導電層是重疊於該第一導電柱與該第二導電柱。
如請求項6所述之半導體裝置，其中，該通道層穿過該第一底導電層。
如請求項6所述之半導體裝置，其中，該第一底導電層的材料不同於設置於該第一底導電層之上的該些導電層的材料。
如請求項6所述之半導體裝置，其中該第一導電柱、該通道層及該第二導電柱沿著不同於該第一方向的一第二方向配置，且該第一導電柱與該第二導電柱沿著該第二方向接觸該通道層的相對側。