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TWI752706B - 在nand快閃記憶體設備中的非破壞性模式快取記憶體程式設計 - Google Patents

在nand快閃記憶體設備中的非破壞性模式快取記憶體程式設計 Download PDF

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TWI752706B
TWI752706B TW109138187A TW109138187A TWI752706B TW I752706 B TWI752706 B TW I752706B TW 109138187 A TW109138187 A TW 109138187A TW 109138187 A TW109138187 A TW 109138187A TW I752706 B TWI752706 B TW I752706B
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大陸商長江存儲科技有限責任公司
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Abstract

提供三級單元模式下對快取記憶體程式化的方法，包括當對第一組邏輯狀態進行程式化和驗證時，從多個頁面緩衝器中的第一資料鎖存器集合中丟棄第一程式化資料的下頁面。頁面緩衝器包括配置為分別儲存程式化資料的下頁面、中間頁面和上頁面的第一資料鎖存器集合、第二資料鎖存器集合和第三資料鎖存器集合。還包括：將第二程式化資料的下頁面上傳到快取記憶體鎖存器集合；丟棄第一程式化資料的中間頁面後，將第二程式化資料的下頁面從快取記憶體鎖存器集合傳送給第二資料鎖存器集合；與將第二程式化資料的中間頁面上傳到快取記憶體鎖存器集合。

Description

在NAND快閃記憶體設備中的非破壞性模式快取記憶體程式設計
概括而言，本公開內容通常涉及半導體技術的領域，以及更具體而言，本公開內容涉及用於NAND快閃記憶體中的快取記憶體程式設計的方法。
在許多伺服器和移動設備中，NAND快閃記憶體由於其高儲存密度和相對較低的存取延遲而被廣泛地用作為主要的非揮發性存放裝置。為了降低成本以及提高程式設計速度，通常在將程式設計資料發送給NAND快閃記憶體之後不將其儲存在主機電腦中。為了防止在程式設計失敗的情況下的資料丟失，NAND快閃記憶體典型地貫穿整個寫入操作來將原始程式設計資料儲存在頁面緩衝器中，其中在程式設計失敗的情況下可以恢復原始程式設計資料。
為了增加儲存容量，在技術發展水準NAND快閃記憶體中，每個儲存單元可以儲存多個位元。因此，延長了對每個儲存單元的程式設計和驗證。當前，在完成先前的程式設計操作以及驗證了儲存在儲存單元中的程式設計資料之後，將新的程式設計資料發送給頁面緩衝器。在高速儲存系統中，頁面緩衝器中的資料登錄時間可能限制整體系統性能。因此，有必要優化快取記憶體程式設計。
本公開內容針對改進在頁面緩衝器中的快取記憶體程式設計，諸如減少資料登錄時間，而在非破壞性模式下不會丟失原始程式設計資料。
在本公開內容中描述了用於NAND快閃記憶體設備中進行快取記憶體程式設計的方法的實施例。
本公開內容的一個方面提供對NAND快閃記憶體的快取記憶體程式設計的方法。NAND快閃儲存器具有在多個頁面緩衝器中的第一資料鎖存器集合和在儲存頁面中的多個儲存單元。多個儲存單元中的每個儲存單元包括2n個邏輯狀態。多個頁面緩衝器包括被配置為儲存程式設計資料的n個邏輯頁面的n個資料鎖存器集合。多個儲存單元中的每個儲存單元耦合到多個頁面緩衝器中的至少一個頁面緩衝器。該方法包括：根據程式設計資料的n個邏輯頁面，將多個儲存單元程式設計到第一組邏輯狀態。該方法還包括：驗證多個儲存單元中的第一組邏輯狀態。該方法還包括：當確認第一組邏輯狀態時，從第一資料鎖存器集合中丟棄第一程式設計資料的第一邏輯頁面；以及將第二程式設計資料的第二邏輯頁面上傳到多個頁面緩衝器中的快取記憶體鎖存器集合。
在一些實施例中，該方法還包括：在丟棄第一邏輯頁面之後，將禁止資訊從快取記憶體鎖存器集合傳送給第一資料鎖存器集合。當禁止資訊包括邏輯1時，這考慮到禁止多個儲存單元進一步程式設計。
在一些實施例中，該方法還包括：在丟棄第一邏輯頁面之後，根據第一程式設計資料的剩餘邏輯頁面，將多個儲存單元程式設計到第二組邏輯狀態。
在一些實施例中，該方法還包括：通過使用多個讀取參考電壓來驗證多個儲存單元的2n個邏輯狀態中的每個邏輯狀態。每個讀取參考電壓可以包括在兩個鄰近邏輯狀態的閾值電壓之間的量級。
在一些實施例中，該方法還可以包括：利用閾值電壓以昇冪將多個儲存單元從第一邏輯狀態程式設計到第n邏輯狀態。
在一些實施例中，該方法還可以包括：當程式設計失敗發生時，恢復第一程式設計資料的第一邏輯頁面。該方法還可以包括：通過使用第一讀取參考電壓來讀取多個儲存單元，其中第一讀取參考電壓將2n個邏輯狀態分為兩個可區分的組。該方法還可以包括：基於剩餘的邏輯頁面和兩個可區分的組，來建構針對所述第一邏輯頁面的二進位碼。
本公開內容的另一方面提供在三級單元（TLC）模式下對NAND快閃記憶體的快取記憶體程式設計的方法。例如，多個儲存單元中的每個儲存單元具有8個邏輯狀態。8個邏輯狀態可以是抹除狀態和第i個邏輯狀態，其中i = 1至7，以及8個邏輯狀態的閾值電壓按昇冪排列。多個儲存單元中的每個儲存單元耦合到多個頁面緩衝器中的至少一個頁面緩衝器。多個頁面緩衝器包括被配置為分別儲存程式設計資料的下頁面、中間頁面和上頁面的第一資料鎖存器集合、第二資料鎖存器集合和第三資料鎖存器集合。該方法包括：當針對NAND快閃記憶體的儲存頁面中的多個儲存單元，對第一組邏輯狀態進行程式設計和驗證時，從NAND快閃記憶體的多個頁面緩衝器中的第一資料鎖存器集合中丟棄第一程式設計資料的下頁面。該方法還包括：將第二程式設計資料的下頁面上傳到多個頁面緩衝器中的快取記憶體鎖存器集合。
在一些實施例中，該方法還可以包括：在丟棄下頁面之後，將禁止資訊從快取記憶體鎖存器集合傳送給第一資料鎖存器集合。當禁止資訊包括邏輯1時，這考慮到禁止多個儲存單元進一步程式設計。
在一些實施例中，該方法還可以包括：在丟棄下頁面之前，程式設計針對多個儲存單元的第一組邏輯狀態，其中第一組邏輯狀態包括所述第一邏輯狀態、第二邏輯狀態、第三邏輯狀態、第四邏輯狀態和第五邏輯狀態。
在一些實施例中，該方法還可以包括：根據第一程式設計資料的上頁面，將多個儲存單元程式設計到第六邏輯狀態和第七邏輯狀態。該方法還包括：當程式設計失敗發生時，恢復第一程式設計資料的下頁面。該方法還可以包括：通過使用第一讀取參考電壓來讀取多個儲存單元，其中第一讀取參考電壓包括在抹除狀態的閾值電壓與第一邏輯狀態的閾值電壓之間的量級。該方法還可以包括：通過使用第二讀取參考電壓來讀取多個儲存單元，其中第二讀取參考電壓包括在第四邏輯狀態的閾值電壓與第五邏輯狀態的閾值電壓之間的量級。該方法還可以包括：基於讀數和預先確定的映射方案，來建構針對下頁面的二進位碼。
在一些實施例中，該方法還包括：將多個儲存單元程式設計到第六邏輯狀態；驗證多個儲存單元中的第六邏輯狀態；以及當確認第六邏輯狀態時，從多個頁面緩衝器中的第二資料鎖存器集合中丟棄第一程式設計資料的中間頁面。該方法還可以包括：在丟棄第一程式設計資料的中間頁面之後，將第二程式設計資料的下頁面從快取記憶體鎖存器集合傳送給第二資料鎖存器集合；以及將第二程式設計資料的中間頁面上傳到快取記憶體鎖存器集合。
在一些實施例中，該方法還包括：在完成第六邏輯狀態程式設計之後，從多個頁面緩衝器中的控制鎖存器集合中丟棄第三位元線資訊；將第二程式設計資料的上頁面上傳到控制鎖存器集合。在一些實施例中，該方法還可以包括：將第二程式設計資料的中間頁面從快取記憶體鎖存器集合傳送給控制鎖存器集合；以及將第二程式設計資料的上頁面上傳到快取記憶體鎖存器集合。
在一些實施例中，該方法還可以包括：將多個儲存單元程式設計到第七邏輯狀態；驗證多個儲存單元中的第七邏輯狀態。該方法還包括：當確認第七邏輯狀態時，從多個頁面緩衝器中的第三資料鎖存器集合中丟棄第一程式設計資料的上頁面；以及將第二程式設計資料的上頁面上傳到第三資料鎖存器集合。
本領域技術人員可以根據本公開內容的說明書、申請專利範圍和附圖來理解本公開內容的其它方面。
雖然討論了具體的配置和佈置，但是應當理解的是，這僅是出於說明性目的。在相關領域中的技術人員將認識到的是，在不背離本公開內容的精神和保護範圍的情況下，可以使用其它配置和佈置。對於在相關領域中的技術人員而言將顯而易見的是，本公開內容還可以用於各種其它應用中。
應當注意的是，說明書中對“一個實施例”、“一實施例”、“例示性實施例”、“一些實施例”等等的引用，指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。此外，這樣的短語不一定指的是同一實施例。進一步地，當結合實施例描述特定的特徵、結構或特性時，無論是否明確地描述，結合其它實施例來影響這樣的特徵、結構或特性將在相關領域中的技術人員的知識範圍內。
通常，術語可以是至少部分地根據在上下文中的使用來理解的。例如，至少部分地取決於上下文，如本案所使用的術語“一個或多個”可以用於以單數意義來描述任何特徵、結構或特性，或者可以用於以複數意義來描述特徵、結構或特性的組合。類似地，諸如“一（a）”、“一個（an）”或“該”的術語再次可以被理解為傳達單數用法或者傳達複數用法，這至少部分地取決於上下文。另外，術語“基於”可以理解為不一定旨在傳達一組排他性因素，而是可以至少部分地取決於上下文，替代地考慮到存在不一定明確地描述的另外的因素。
如本案所使用的，術語“名義上的/名義上地”指的是在產品或方法的設計階段期間設定的用於元件或方法步驟的特性或參數的期望值或目標值、連同高於及/或低於期望值的一範圍的值。該值的範圍可能是由於在製造方法或公差中的微小變化造成的。如本案所使用的，術語“大約”表示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定數量的值。基於特定的技術節點，術語“大約”可以表示在例如值的10-30%內變化的給定數量的值（例如，值的±10%、±20%或±30%）。
圖1示出根據本公開內容的一些實施例的儲存系統10。儲存系統10可以包括固態驅動器（SSD），所述SSD包括NAND快閃記憶體100和主機控制器20。SSD 10可以通過主機控制器20與主機電腦15進行通信，其中主機控制器20可以經由儲存通道30連接到NAND快閃記憶體100。在一些實施例中，SSD 10可以具有一個以上的NAND快閃記憶體100，而每個NAND快閃記憶體100可以由主機控制器20進行管理。
主機電腦15發送要儲存在SSD 10處的資料，或者通過讀取SSD 10來取回資料。主機控制器20可以處理從主機電腦15接收到的I/O請求，確保資料完整性和高效儲存，以及管理NAND快閃記憶體100。儲存通道30可以提供資料，以及控制經由資料匯流排在主機控制器20與NAND快閃記憶體100之間的通信。
NAND快閃記憶體100（即，“快閃記憶體”、“NAND快閃記憶體”或“NAND”）可以是記憶體晶片（封裝）、記憶體晶粒或記憶體晶粒的任何部分，以及可以包括一個或多個記憶體平面101，記憶體平面中的每個記憶體平面可以包括多個記憶體塊103。完全相同的和併發的操作可以發生在每個記憶體平面101處。記憶體塊103（其在大小方面可以是百萬位元組（MB）），是執行抹除操作的最小大小。如圖1中所示，例示性NAND快閃記憶體100包括四個記憶體平面101，以及每個記憶體平面101包括六個記憶體塊103。每個記憶體塊103可以包括多個儲存單元，其中每個儲存單元可以是通過互連（諸如位元線和字元線）來定址的。位元線和字元線可以是（例如，分別在行和列中）垂直地佈置的，形成金屬線的陣列。位元線和字線的方向在圖1中標記為“BL”和“WL”。在本公開內容中，記憶體塊103還稱為“記憶體陣列”或“陣列”。記憶體陣列是在記憶體設備中執行儲存功能的核心區域。
NAND快閃記憶體100還包括週邊區域105、圍繞儲存平面101的區域。週邊區域105包含許多數位的、類比的及/或混合信號電路，以支援記憶體陣列的功能，例如，頁面緩衝器50、列解碼器40、行解碼器60、週邊電路70和感測放大器80。週邊電路70包括主動的及/或被動的半導體元件，諸如電晶體、二極體、電容器、電阻器等等，這對於本領域普通技術人員而言將是顯而易見的。
應當注意的是，在圖1中的SSD 10和NAND快閃記憶體100中的電子元件的佈局是作為示例來示出的。SSD 10和NAND快閃記憶體100可以具有其它佈局，以及可以包括另外的元件。例如，NAND快閃記憶體100還可以具有高壓電荷泵、I/O電路等等。SSD 10還可以包括固件、資料加擾器等等。
圖2根據本公開內容的一些實施例示出記憶體陣列103的電路原理圖。記憶體陣列103包括多個記憶體串212，每個記憶體串212具有多個儲存單元340。記憶體串212還在每一端處包括至少一個場效應電晶體（例如，MOSFET），其是分別由下部選擇閘極（LSG）332和頂部選擇閘極（TSG）334來控制的。以及兩個各自的電晶體稱為下部選擇電晶體332-T和頂部選擇電晶體334-T。儲存單元340可以是由控制閘極333來控制的，其中控制閘極333可以連接至記憶體陣列103的字元線。頂部選擇電晶體334-T的汲極端子可以連接到位元線341，以及下部選擇電晶體332-T的源極端子可以連接到陣列公共源極（ACS）446。陣列公共源極446可以由在整個記憶體塊中的記憶體串212進行共用，因此還稱為公共源極線。
在一些實施例中，記憶體陣列103可以是基於浮閘技術來形成的。在一些實施例中，記憶體陣列103可以是基於電荷捕獲技術來形成的。基於電荷捕獲的NAND快閃記憶體可以提供高的儲存密度和高的固有可靠性。儲存資料或邏輯狀態（“狀態”，例如儲存單元340的閾值電壓V th）取決於在儲存層中捕獲的電荷的量。在一些實施例中，NAND快閃記憶體100可以是三維（3D）記憶體設備，以及記憶體陣列103可以是3D記憶體陣列，其中儲存單元340可以垂直地堆疊在彼此之上。3D快閃記憶體的結構和操作是在美國專利申請公開US 16/729,838中公開的，其全部公開內容以引用的方式併入本案中。
在NAND快閃記憶體中，讀取和寫入操作可以是在儲存頁面448中執行的，該儲存頁面448包括共用同一字元線的所有儲存單元340。在NAND記憶體中，儲存單元340可以處於抹除狀態ER或程式設計狀態P1。最初，在記憶體陣列103中的所有儲存單元340可以是通過在控制閘極333與儲存單元的源極端子（例如，陣列公共源極446）之間實現負電壓差來重置到為邏輯“1”的抹除狀態ER的，使得在儲存單元340的儲存層中的所有捕獲的電荷可以被去除。例如，負電壓差可以是通過將儲存單元340的控制閘極333設置為接地以及向陣列公共源極446施加高的正電壓來感應的。在抹除狀態ER（“狀態ER”），儲存單元340的閾值電壓V th可以重置為最低值，以及可以是在位元線341處測量或感測的。
在程式設計（即，寫入）期間，程式設計電壓V pgm（例如，在10 V與20 V之間的正電壓脈衝）可以施加在控制閘極333上，使得電荷（例如，電子）可以注入到儲存單元340的儲存層中，從而增加儲存單元340的閾值電壓V th。因此，將儲存單元340程式設計到狀態P1。
NAND快閃記憶體可以被配置為操作在單級單元（SLC）模式下。為了增加儲存容量，NAND快閃記憶體還可以被配置為操作在多級單元（MLC）模式、三級單元（TLC）模式、四級單元（QLC）模式或這些模式中的任何模式的組合下。在SLC模式下，儲存單元儲存1個位元，以及具有兩種邏輯狀態（“狀態”），即狀態ER和P1。在MLC模式下，儲存單元儲存2個位元，以及具有四種狀態，即狀態ER、P1、P2和P3。在TLC模式下，儲存單元儲存3個位元，以及具有八種狀態，即狀態ER和狀態P1-P7。在QLC模式下，儲存單元儲存4個位元，以及具有16種狀態。
圖3示出根據本公開內容的一些實施例的以三級單元（TLC）模式程式設計的NAND快閃記憶體的閾值電壓V th分佈。由於各種變化，儲存單元的每個狀態包括閾值電壓V th的範圍，其中每個狀態的閾值電壓V th分佈可以是通過概率密度來表示的。在一些實施例中，八個TLC狀態可以是通過使用增量步進脈衝程式設計（ISPP）方案來程式設計的，其中程式設計電壓V pgm可以是通過增加步進脈衝V step來遞增地增加的。因此，八個TLC狀態可以從具有較低閾值電壓的狀態P1程式設計到具有最高閾值電壓的狀態P7。
在一些實施例中，為了提高程式設計速度，在相同的儲存頁面448（圖2）中利用相同的字元線（例如，相同的控制閘極333）共用的儲存單元可以是同時地程式設計的。在每個ISPP脈衝之後，可以執行驗證讀取。在一些實施例中，已經達到目標狀態（即，目標閾值電壓）的儲存單元可以是通過控制TSG 334及/或LSG 332來禁止進行進一步程式設計的。在一些實施例中，儲存單元還可以是通過提高在相應的位元線上的電壓來禁止進行進一步程式設計的。
在程式設計之後，八個TLC狀態ER和P1-P7可以是通過使用一個或多個讀取參考電壓V R1-V R7來驗證的。通過將讀取參考電壓V R1-V R7中的一個或多個讀取參考電壓施加到目標儲存單元的控制閘極，可以確定儲存單元的閾值電壓V th的範圍。例如，為了驗證目標儲存單元340是否處於狀態ER，可以使用讀取參考電壓V R1。如果目標儲存單元處於狀態ER，則目標儲存單元的閾值電壓V th低於讀取參考電壓V R1。目標儲存單元可以被接通，以及在溝道中形成導電路徑。如果目標儲存單元處於狀態P1-P7中的任何一種狀態，則目標儲存單元的閾值電壓V th高於讀取參考電壓V R1。從而，目標儲存單元被關掉。通過在相應的位元線上測量或感測通過目標儲存單元的電流，可以驗證閾值電壓V th或目標儲存單元的狀態。
如上所述，為了確定在SLC模式下儲存的兩個狀態ER和P1，僅需要讀取參考電壓V R1。為了確定在MLC模式下的四個狀態ER和P1-P3，可以使用讀取參考電壓V R1、V R2和V R3。為了確定針對TLC模式的八個狀態ER和P1-P7，可以使用讀取參考電壓V R1-V R7。例如，在TLC模式下，狀態ER的閾值電壓低於V R1，以及狀態P7的閾值電壓高於V R7，其中狀態P1的閾值電壓在V R1與V R2之間。狀態P2-P6可以是類似地確定的。
在一些實施例中，為了提高讀取和程式設計速度，多個儲存頁面（“物理頁面”）可以是同時地讀取或程式設計的。在MLC、TLC或QLC模式下，每個儲存頁面可以是基於一個或多個邏輯頁面來讀取或程式設計的。例如，在每儲存單元3個位元的TLC模式下，儲存頁面可以是基於3個邏輯頁面（例如，下頁面、中間頁面和上頁面）來程式設計的。
圖4示出根據本公開內容的一些實施例的邏輯頁面和NAND快閃記憶體的狀態的映射方案。在該示例中，TLC模式的八種狀態ER和P1-P7可以分別映射到二進位碼（111）、（110）、（100）、（000）、（010）、（011）、（001）和（101）。3個位元的二進位碼可以命名為從左到右讀取的最高有效位（MSB）、中央有效位（CSB）和最低有效位（LSB）。例如，狀態P5可以映射到二進位碼（011），其中MSB、CSB和LSB分別是“0”、“ 1”和“1”。在一些實施例中，在同一儲存頁面中的儲存單元可以是同時地讀取或程式設計的。因此，TLC模式的每個儲存頁面可以是通過使用分別與二進位碼的LSB、CSB和MSB相對應的來自3個邏輯頁面（即，下頁面、中間頁面和上頁面）的程式設計資料來程式設計的。儲存頁面中的每個儲存單元可以是根據在邏輯頁面中接收的二進位碼來程式設計到目標邏輯狀態的。在程式設計期間，程式設計資料的邏輯頁面可以在發送給NAND快閃記憶體100的儲存頁面之前儲存在頁面緩衝器50（圖1）中。
應當注意的是，本公開內容的保護範圍並不限於圖4中所示的映射方案。本案所公開的方法可以應用於與狀態ER和P1-P6相關聯的一組不同的二進位碼。該方法還可以應用於不同的程式設計模式（例如，SLC、MLC及/或QLC）。在一些實施例中，可以實現資料預處理以獲得期望的映射方案，以減少頁面緩衝器操作的總數，從而提高NAND快閃記憶體的程式設計性能。
圖5示出根據本公開內容的一些實施例的用於圖1中的NAND快閃記憶體100的頁面緩衝器50的方塊圖。在該示例中，每個頁面緩衝器50可以耦合到記憶體陣列103的一條位元線341。在一些實施例中，每個頁面緩衝器50可以耦合到兩條位元線。參考圖2，每個記憶體串212與位元線341耦合。因此，在記憶體串212上的儲存單元340可以與至少一個頁面緩衝器50耦合。儲存頁面448的儲存單元240可以通過相應的位元線341與多個頁面緩衝器50耦合。頁面緩衝器50可以將用於儲存單元的資料臨時地儲存在記憶體陣列103中，然後將所儲存的資料例如輸出給行解碼器60。頁面緩衝器50還可以接收資料，然後將所接收的資料提供給儲存單元。
在一些實施例中，每個頁面緩衝器50可以包括一個或多個鎖存器。在一個示例中，頁面緩衝器50可以包括六個鎖存器：鎖存器D1-D3、鎖存器SA、鎖存器SL和快取記憶體鎖存器CA。六個鎖存器中的每個鎖存器可以包括由例如互補MOSFET（即，CMOS）元件製造的兩個反相器。每個鎖存器可以儲存1個位元。
圖6示出根據本公開內容的一些實施例的頁面緩衝器50的例示性快取記憶體使用。在該示例中，鎖存器D1-D3可以用於儲存代表儲存單元的狀態的二進位碼或程式設計資料，因此還稱為資料鎖存器。例如，在圖4中用於TLC模式的下頁面、中間頁面和上頁面可以分別儲存在鎖存器D1-D3中。在一些實施例中，快取記憶體鎖存器CA與頁面緩衝器的I/O進行通信，以及載入程式設計資料。在一些實施例中，快取記憶體鎖存器CA儲存禁止資訊，圖以控制是否禁止儲存單元用於程式設計。在一些實施例中，鎖存器SA可以儲存在位元線處來自感測放大器的測量的（或感測的）資料，以及還稱為感測鎖存器。鎖存器SL（還稱為控制鎖存器）可以儲存第三位元線資訊以促進程式設計操作，例如可以施加在禁止的位元線上的高電壓、在經歷程式設計操作的位元線上的低電壓、以及在第三位元線上的中等電壓。
參考圖3-圖5，在一些實施例中，頁面緩衝器50可以包括更多的資料鎖存器或控制鎖存器。例如，為了程式設計QLC模式，除了用於總共4個資料鎖存器的鎖存器D1-D3之外，頁面緩衝器還可以包括鎖存器DX。
在一些實施例中，每個儲存單元可以具有2 n 個邏輯狀態，以及可以儲存 n個位元。程式設計資料可以包括 n個邏輯頁面，以對在同一儲存頁面中的多個儲存單元進行程式設計。在該示例中，每個頁面緩衝器可以包括 n個資料鎖存器以儲存 n個位元。
在一些實施例中，程式設計資料的 n個邏輯頁面是同時發送給同一儲存頁面的多個儲存單元的，用於進行程式設計操作。在程式設計操作期間，程式設計資料的 n個邏輯頁面可以儲存在頁面緩衝器的相應的 n個資料鎖存器集合中。
參考圖1，在程式設計（寫入）操作期間，主機電腦15通常在將程式設計資料發送給NAND快閃記憶體100之後不儲存該程式設計資料。為了防止在程式設計狀態失敗的情況下丟失資料，NAND快閃記憶體100典型地遍及整個程式設計（即，寫入）操作期間將原始程式設計資料儲存在頁面緩衝器50中。例如，當對同一儲存頁面的多個儲存單元程式設計時，可以將程式設計資料的 n個邏輯頁面儲存在頁面緩衝器的相應的 n個資料鎖存器集合中，直到針對同一儲存頁面的多個儲存單元，所有目標狀態都已經被成功地程式設計和驗證為止。在程式設計失敗的情況下，可以將程式設計資料的 n個邏輯頁面重新發送給同一儲存頁面的多個儲存單元。換句話說，在程式設計失敗的情況下，可以恢復原始的程式設計資料。新的程式設計資料可以是在完成先前的程式設計操作以及驗證了在儲存單元中的已程式設計資料之後發送給頁面緩衝器的。
但是，對於以MLC、TLC或QLC模式程式設計的NAND快閃記憶體，整個程式設計和驗證操作的持續時間可能顯著地增加。為了提高針對SSD 10的程式設計速度，有必要改進頁面緩衝器中的快取記憶體程式設計。
例如，原始程式設計資料不需要在整個寫入操作期間都儲存在頁面緩衝器的鎖存器中，以及可以被逐漸地丟棄。在一些實施例中，在對一些較低狀態成功地程式設計之後，可以騰出一個或多個邏輯頁面。如果寫入操作失敗，則仍然可以恢復儲存在一個或多個邏輯頁面中的原始程式設計資料。
在一個示例中，在TLC模式下，當對狀態P1-P5成功地程式設計時，可以將儲存在鎖存器D1中的下頁面資料丟棄，如下文所詳細描述的。
圖7示出根據本公開內容的一些實施例的用於對NAND快閃記憶體進行快取記憶體程式設計的方法700的流程圖。應當理解的是，方法700並不是窮舉的，以及其它操作步驟可以是同樣地在所示的操作步驟中的任何操作步驟之前、之後或之間執行的。在一些實施例中，可以省略方法700的一些操作步驟，或者可以包括其它操作步驟，為了簡單起見，這裡未描述這些其它操作步驟。在一些實施例中，方法700的操作步驟可以以不同的循序執行及/或改變。
方法700開始於操作步驟S710處，其中記憶體陣列中的所有儲存單元都處於具有最低閾值電壓V th的抹除狀態ER。
接下來，在操作步驟S715處，例如，開始程式設計操作以在TLC模式下對同一儲存頁面中的儲存單元進行程式設計。在一些實施例中，可以從低狀態（例如，狀態P1）到高狀態（例如，狀態P7），順序地對八個TLC狀態進行程式設計和驗證，其中用於TLC模式的二進位碼的MSB、CSB和LSB映射到上頁面、中間頁面和下頁面的邏輯頁面，以及儲存在頁面緩衝器50中的D3、D2和D1的鎖存器中（參見圖2-圖4）。
在操作步驟S720處，將低狀態P1-P5順序地程式設計到儲存單元，以及相應地在操作步驟S725處，對狀態（或閾值電壓V th）進行驗證。
在操作步驟S730處，檢查是否對所有狀態P1-P5均已經成功地程式設計（即，通過）。如果未成功地程式設計，則方法700可以返回到操作步驟S720以繼續對目標狀態進行程式設計。
如果已經確認對所有狀態P1-P5都已經成功地程式設計，則可以執行操作步驟S735，其中可以丟棄程式設計資料的下頁面，以及可以騰出鎖存器D1。參考圖4和圖8，如果對所有狀態P1-P5都已經成功地程式設計，則其餘狀態P6-P7具有可區分的二進位碼，以及可以是僅基於從上頁面和中間頁面來確定的。例如，狀態P6對應於二進位碼（00），其中上頁面和中間頁面位元兩者是“0”。狀態P7對應於二進位碼（10），其中上頁面和中間頁面分別是“1”和“0”。在一些實施例中，狀態P6-P7可以是僅基於程式設計資料的上頁面來確定的。例如，如果上頁面是“1”，則可以對狀態P6進行程式設計，以及如果上頁面是“0”，則可以將狀態P7程式設計到儲存單元。因此，狀態P6和P7可以是在不依賴程式設計資料的下頁面的情況下確定的。因此，可以從鎖存器D1中移除下頁面。因此，在繼續對較高狀態P6-P7進行程式設計的同時，清空的鎖存器D1可以用於其它儲存目的。
在操作步驟S740處，例如，可以將快取記憶體鎖存器CA中的原始資料（例如，圖6中的禁止資訊）傳送給清空的鎖存器D1。同時，可以將新的程式設計資料的下頁面（“新的下頁面”）載入到快取記憶體鎖存器CA。在圖9中示出頁面緩衝器的新的快取記憶體使用。
在操作步驟S745處，檢查儲存在鎖存器D3中的程式設計資料的上頁面。如果上頁面是“0”，則狀態P6可以被程式設計用於相應的儲存單元。然後，在操作步驟S750處，可以對程式設計狀態P6進行驗證。
如果上頁面在鎖存器D3中是“1”，則可以在操作步驟S755處對狀態P7進行程式設計，以及可以在操作步驟S760處驗證狀態P7。
如果存在程式設計失敗（例如，在操作步驟S750或S760處檢測到），則可以恢復儲存在鎖存器D1中的原始程式設計資料（即，下頁面）。
圖10示出根據本公開內容的一些實施例的針對最初儲存在鎖存器D1中的下頁面的恢復方法1000。應當理解的是，恢復方法1000並不是窮舉的，以及其它操作步驟可以是同樣地在所示的操作步驟中的任何操作步驟之前、之後或之間執行的。在一些實施例中，可以省略恢復方法1000的一些操作步驟，或者可以包括其它操作步驟，為了簡單起見，這裡未描述這些其它操作步驟。在一些實施例中，恢復方法1000的操作步驟可以以不同的循序執行及/或改變。
恢復方法1000開始於操作步驟S1010處，其中程式設計失敗是在狀態P6-P7的程式設計期間檢測到的，其中失敗標記可以是從圖7中的操作步驟S750或S760接收的。
在操作S1020處，讀取參考電壓V R1可以用於對儲存單元執行讀操作。參考圖3，狀態ER具有低於讀取參考電壓V R1的閾值電壓V th，以及狀態P1-P7具有高於讀取參考電壓V R1的閾值電壓V th。因此，狀態ER可以通過例如在相應的位元線上感測電流來與狀態P1-P7分開。
在操作步驟S1030處，根據圖4中的預先確定的映射方案，“1”的下頁面可以被建構用於狀態ER。圖8中還列出針對最初儲存在鎖存器D1中的下頁面的恢復狀態。
在操作S1040處，讀取參考電壓V R5可以用於對儲存單元執行讀操作。參考圖3，狀態ER和P1-P4具有低於讀取參考電壓V R5的閾值電壓V th，以及狀態P5-P7具有高於讀取參考電壓V R5的閾值電壓V th。因此，狀態ER和P1-P4可以與狀態P5-P7分開。
在操作步驟S1050處，由於狀態ER的下頁面在先前的步驟中已經進行重建，因此可以根據圖4中的預先確定的映射方案將狀態P1-P4的下頁面建構為“0”。類似地，可以將狀態P5-P7的下頁面建構為“1”。圖8示出在從讀取參考電壓V R5讀取之後的恢復狀態。
在操作步驟S1060處，針對所有八個TLC狀態ER和P1-P7，可以完全恢復儲存在鎖存器D1中的原始下頁面。
在另一示例中，當對狀態P1-P6成功地程式設計時，還可以丟棄儲存在鎖存器D2中的程式設計資料的中間頁面，如下文所詳細描述的。
圖11示出根據本公開內容的一些實施例的用於針對NAND快閃記憶體的快取記憶體程式設計的方法1100的流程圖。應當理解的是，方法1100並不是窮舉的，以及其它操作步驟可以是同樣地在所示的操作步驟中的任何操作步驟之前、之後或之間執行的。在一些實施例中，可以省略方法1100的一些操作步驟，或者可以包括其它操作步驟，為了簡單起見，這裡未描述這些其它操作步驟。在一些實施例中，方法1100的操作步驟可以以不同的循序執行及/或改變。
方法1100開始於操作步驟S1115處，其中狀態P1-P5已經被確認為成功地程式設計，以及快取記憶體程式設計是根據先前討論的方法700來優化的。
在操作步驟S1120處，將狀態P6程式設計到儲存單元，以及相應地在操作步驟S1125處驗證狀態P6（或閾值電壓V th）。
在操作步驟S1130處，檢查是否已經對狀態P6成功地程式設計（即，通過或確認）。如果未成功地程式設計，則方法1100可以返回到操作步驟S1120以繼續對目標狀態進行程式設計。
如果已經對狀態P6成功地程式設計，即所有狀態P1-P6都通過驗證，則可以執行操作步驟S1135，其中可以丟棄程式設計資料的中間頁面，以及可以清空鎖存器D2。參考圖4和圖12，如果所有狀態P1-P6都被成功地程式設計，則其餘狀態P7可以是僅從上頁面來確定的，即狀態P7的上頁面對應於邏輯“1”。因此，程式設計資料的中間頁面可以是從鎖存器D2中移除。相應地，在對狀態P7程式設計時，清空的鎖存器D2可以用於其它儲存目的。
在操作步驟S1140處，例如，在圖7中的操作步驟S740處儲存在快取記憶體鎖存器CA中的新的下頁面可以傳送給清空的鎖存器D2。同時，新的程式設計資料的中間頁面（“新的中間頁面”）可以上傳到快取記憶體鎖存器CA。頁面緩衝器的新的快取記憶體使用是在圖13中示出的。
在操作步驟S1145處，如果儲存在鎖存器D3中的上頁面是“1”，則狀態P7可以被程式設計用於相應的儲存單元。以及可以在操作步驟S1150處，驗證狀態P7。
與恢復方法1000類似，例如，如果在操作步驟S1150處檢測到程式設計失敗，則可以分別恢復原始程式設計資料，即在原始鎖存器D1和鎖存器D2中儲存的下頁面和中間頁面。
圖14示出根據本公開內容的一些實施例的用於鎖存器D1和鎖存器D2的恢復方法1400。應當理解的是，恢復方法1400並不是窮舉的，以及其它操作步驟可以是同樣地在所示的操作步驟中的任何操作步驟之前、之後或之間執行的。在一些實施例中，可以省略恢復方法1400的一些操作步驟，或者可以包括其它操作步驟，為了簡單起見，這裡未描述這些其它操作步驟。在一些實施例中，恢復方法1400的操作步驟可以以不同的循序執行及/或改變。
恢復方法1400開始於操作步驟S1410，其中針對狀態P7的程式設計失敗是在圖11中的操作步驟S1150處檢測到的，其中可以接收到失敗標記。
在操作S1415處，讀取參考電壓V R1和V R5可以用於恢復針對狀態ER和P1-P7的下頁面，如先前在圖10中所描述的。恢復的下頁面的狀態還在圖12中示出。
然後，在以下操作步驟處，讀取參考電壓V R2、V R4和V R6可以用於恢復針對狀態ER和P1-P7的中間頁面。
在操作S1420處，讀取參考電壓V R2可以用於對儲存單元執行讀操作。參考圖3，狀態ER和P1具有低於讀取參考電壓V R2的閾值電壓V th，以及狀態P2-P7具有高於讀取參考電壓V R2的閾值電壓V th。因此，狀態ER和P1可以是與狀態P2-P7分開的。
根據圖4中的預先確定的映射方案，在操作步驟S1425處，位元“1”可以被生成用於狀態ER和P1的中間頁面。恢復的中間頁面的狀態還在圖12中示出。
在操作S1430處，讀取參考電壓V R4可以用於對儲存單元執行讀操作。參考圖3，狀態ER和P1-P3具有低於讀取參考電壓V R4的閾值電壓V R4，以及狀態P4-P7具有高於讀取參考電壓V R4的閾值電壓V th。因此，狀態ER和P1-P3可以是與狀態P4-P7分開的。由於已經在先前的步驟處重建了狀態ER和P1的中間頁面，所以可以恢復狀態P2和P3的中間頁面。
根據圖4中的預先確定的映射方案，在操作步驟S1435處，位元“0”可以被生成用於狀態P2和P3的中間頁面。
在操作S1440處，讀取參考電壓V R6可以用於對儲存單元執行讀操作。參考圖3，狀態ER和P1-P5具有低於讀取參考電壓V R6的閾值電壓V th，以及狀態P6-P7具有高於讀取參考電壓V R6的閾值電壓V th。因此，狀態ER和P1-P5可以是與狀態P6-P7分開的。由於已經在先前的步驟中重建了狀態ER和P1-P3的中間頁面，所以可以恢復狀態P4和P5的中間頁面。同樣地，還可以恢復狀態P6和P7的中間頁面。
根據圖4中的預先確定的映射方案，在操作步驟S1445處，位元“1”可以被生成用於狀態P4和P5的中間頁面。同時，位元“0”可以被生成用於狀態P6和P7的中間頁面。
在操作步驟S1450處，針對所有八個TLC狀態ER和P1-P7，可以完全恢復儲存在鎖存器D1和鎖存器D2中的原始下頁面和中間頁面。
圖15示出根據本公開內容的一些實施例的在已經對狀態P1-P6成功地程式設計之後的頁面緩衝器的例示性快取記憶體使用。在該示例中，還可以丟棄儲存在鎖存器SL中的3位元線資訊。因此，可以對鎖存器SL進行清空，以及準備裝載用於其它目的的資料。在一些實施例中，可以將先前討論的在操作步驟S1140（圖11和圖13）處儲存在快取記憶體鎖存器CA中的新的中間頁面傳送給鎖存器SL。新的程式設計資料的上頁面（“新的上頁面”）可以載入到快取記憶體鎖存器CA。
在一些實施例中，在所有狀態P1-P7都成功地程式設計之後，可以丟棄儲存在鎖存器D3中的原始程式設計資料的上頁面。新的上頁面可以相應地載入到頁面緩衝器。例如，新的上頁面可以上傳到鎖存器D3。在另一示例中，在將新的中間頁面傳送給鎖存器D3之後，新的上頁面可以上傳到快取記憶體鎖存器CA。
總之，本公開內容提供對NAND快閃記憶體的快取記憶體程式設計的方法。NAND快閃儲存器具有在多個頁面緩衝器中的第一資料鎖存器集合，以及在儲存頁面中的多個儲存單元。多個儲存單元中的每個儲存單元包括2 n 個邏輯狀態。多個頁面緩衝器包括被配置為儲存程式設計資料的 n個邏輯頁面的 n個資料鎖存器集合。多個儲存單元中的每個儲存單元耦合到多個頁面緩衝器中的至少一個頁面緩衝器。該方法包括：根據程式設計資料的 n個邏輯頁面，將多個儲存單元程式設計到第一組邏輯狀態。該方法還包括：驗證在多個儲存單元中的第一組邏輯狀態。該方法還包括：當對第一組邏輯狀態進行了確認時，從第一資料鎖存器集合中丟棄第一程式設計資料的第一邏輯頁面；以及將第二程式設計資料的第二邏輯頁面上傳到在多個頁面緩衝器中的快取記憶體鎖存器集合。
本公開內容還提供在三級單元（TLC）模式下對NAND快閃記憶體的快取記憶體程式設計的方法。該方法包括：當針對NAND快閃記憶體的儲存頁面中的多個儲存單元，對第一組邏輯狀態進行程式設計和驗證時，從NAND快閃記憶體的多個頁面緩衝器中的第一資料鎖存器集合中丟棄第一程式設計資料的下頁面。多個儲存單元中的每個儲存單元具有8個邏輯狀態。8個邏輯狀態可以是抹除狀態和第 i個邏輯狀態，其中 i＝1至7，以及8個邏輯狀態的閾值電壓按昇冪排列。多個儲存單元中的每個儲存單元耦合到多個頁面緩衝器中的至少一個頁面緩衝器。多個頁面緩衝器包括被配置為分別儲存程式設計資料的下頁面、中間頁面和上頁面的第一資料鎖存器集合、第二資料鎖存器集合和第三資料鎖存器集合。該方法還包括：將第二程式設計資料的下頁面上傳到多個頁面緩衝器中的快取記憶體鎖存器集合。
前述的對具體實施例的描述將完全地揭示本公開內容的一般性質，即在無需過度的實驗的情況下，以及在不背離本公開內容的一般概念的情況下，本領域技術人員可以通過應用在本領域的技術內的知識，容易地為了各種應用來修改及/或適應這樣的特定實施例。因此，基於本案給出的公開內容和指導，這樣的適應和修改旨在落入所公開的實施例的等同物的含義和範圍內。應當理解的是，本案中的措辭或術語僅是用於描述的目的，以及並非做出限制，使得本說明書的術語或措辭將由本領域熟練的技術人員根據本公開內容和指導來解釋。
上文借助於用於示出特定功能的實現以及其關係的功能建構塊，來描述了本公開內容的實施例。為了便於描述起見，本案已經任意地定義了這些功能建構塊的邊界。可以定義替代的邊界，只要適當地執行指定的功能以及其關係即可。
發明內容和摘要部分闡述了如發明人所預期的本公開內容的一個或多個但不是所有例示性實施例，因此其並不是旨在以任何方式對本公開內容和所附申請專利範圍進行限制。
本公開內容的廣度和範圍不應受到上述例示性實施例中的任何實施例的限制，而應當僅根據所附申請專利範圍及其等同物來限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:儲存系統 15:主機電腦 20:主機控制器 30:儲存通道 40:列解碼器 50:頁面緩衝器 60:行解碼器 70:週邊電路 80:感測放大器 100:NAND快閃記憶體 101:記憶體平面 103:記憶體塊 105:週邊區域 212:記憶體串 240:儲存單元 340:儲存單元 332:下部選擇閘極（LSG） 332-T:下部選擇電晶體 334:頂部選擇閘極（TSG） 334-T:頂部選擇電晶體 333:控制閘極 341:位元線 446:陣列公共源極（ACS） 448:儲存頁面 D1-D3:鎖存器 SA:鎖存器 SL:鎖存器 CA:快取記憶體鎖存器 700:方法 S710:步驟 S715:步驟 S720:步驟 S725:步驟 S735:步驟 S740:步驟 S745:步驟 S750:步驟 S755:步驟 S760:步驟 1000:方法 S1010:步驟 S1020:操作 S1030:步驟 S1040:操作 S1050:操作 S1060:操作 S1115:步驟 1100:方法 S1115:步驟 S1120:步驟 S1125:步驟 S1130:步驟 S1135:步驟 S1140:步驟 S1145:步驟 S1150:步驟 S1115:步驟 1400:方法 S1410:操作步驟 S1415:操作步驟 S1420:操作步驟 S1425:操作步驟 S1430:操作步驟 S1435:操作步驟 S1440:操作步驟 S1445:操作步驟 S1450:操作步驟
併入本案並形成說明書的一部分的附圖示出本公開內容的實施例，以及連同說明書一起，用於進一步解釋本公開內容的原理，以及用於使相關領域的技術人員能夠製造和使用本公開內容。 圖1示出根據本公開內容的一些實施例的具有NAND快閃記憶體的儲存系統。 圖2示出根據本公開內容的一些實施例的記憶體陣列的電路原理圖。 圖3示出根據本公開內容的一些實施例的NAND快閃記憶體的閾值電壓V th分佈。 圖4示出根據本公開內容的一些實施例的邏輯頁面和NAND快閃記憶體的狀態的映射方案。 圖5示出根據本公開內容的一些實施例的頁面緩衝器的方塊圖。 圖6示出根據本公開內容的一些實施例的頁面緩衝器的例示性快取記憶體使用。 圖7示出根據本公開內容的一些實施例的用於NAND快閃記憶體的快取記憶體程式設計的方法的流程圖。 圖8示出根據本公開內容的一些實施例的邏輯頁面的映射和恢復方案。 圖9示出根據本公開內容的一些實施例的頁面緩衝器的例示性快取記憶體使用。 圖10示出根據本公開內容的一些實施例的用於頁面緩衝器中的鎖存器的恢復方法。 圖11示出根據本公開內容的一些實施例的用於NAND快閃記憶體的快取記憶體程式設計的方法的流程圖。 圖12示出根據本公開內容的一些實施例的邏輯頁面的映射和恢復方案。 圖13示出根據本公開內容的一些實施例的頁面緩衝器的例示性快取記憶體使用。 圖14示出根據本公開內容的一些實施例的用於頁面緩衝器中的鎖存器的恢復方法。 圖15示出根據本公開內容的一些實施例的頁面緩衝器的例示性快取記憶體使用。 當與附圖進行結合時，根據下文闡述的具體實施方式，本發明的特徵和優點將變得更加顯而易見，在其中自始至終相似的元件標識相應的元素。在附圖中，相似的元件符號通常指示相同的、功能相似及/或結構相似的元素。 本公開內容的實施例將是參考附圖來描述的。
700:方法

Claims (20)

  1. 一種對NAND快閃記憶體的快取記憶體程式設計的方法，其中，該NAND快閃記憶體包括在多個頁面緩衝器中的第一資料鎖存器集合和在儲存頁面中的多個儲存單元，該方法包括： 根據程式設計資料的n個邏輯頁面，將該多個儲存單元程式設計到第一組邏輯狀態，其中 該多個儲存單元中的每個儲存單元包括2n個邏輯狀態； 該多個頁面緩衝器包括被配置為儲存程式設計資料的該n個邏輯頁面的n個資料鎖存器集合；以及 該多個儲存單元中的每個儲存單元耦合到該多個頁面緩衝器中的至少一個頁面緩衝器；以及 驗證該多個儲存單元中的該第一組邏輯狀態； 當確認該第一組邏輯狀態時，從該第一資料鎖存器集合中丟棄第一程式設計資料的第一邏輯頁面；以及 將第二程式設計資料的第二邏輯頁面上傳到該多個頁面緩衝器中的快取記憶體鎖存器集合。
  2. 根據請求項1的方法，還包括： 在對該第一邏輯頁面的丟棄之後，將禁止資訊從該快取記憶體鎖存器集合傳送給該第一資料鎖存器集合；以及 當該禁止資訊包括邏輯1時，禁止該多個儲存單元進一步程式設計。
  3. 根據請求項1的方法，還包括： 在丟棄該第一邏輯頁面之後，根據該第一程式設計資料的剩餘邏輯頁面，將該多個儲存單元程式設計到第二組邏輯狀態。
  4. 根據請求項1的方法，還包括： 通過使用多個讀取參考電壓來驗證該多個儲存單元的該2n個邏輯狀態中的每個邏輯狀態，每個讀取參考電壓包括在兩個鄰近邏輯狀態的閾值電壓之間的量級。
  5. 根據請求項1的方法，還包括： 利用閾值電壓以昇冪將該多個儲存單元從第一邏輯狀態程式設計到第n邏輯狀態。
  6. 根據請求項1的方法，還包括： 當程式設計失敗發生時，恢復該第一程式設計資料的該第一邏輯頁面。
  7. 根據請求項6的方法，還包括： 通過使用第一讀取參考電壓來讀取該多個儲存單元，其中，該第一讀取參考電壓將該2n個邏輯狀態分為兩個可區分的組。
  8. 根據請求項7的方法，還包括： 基於剩餘的邏輯頁面和該兩個可區分的組，來建構針對該第一邏輯頁面的二進位碼。
  9. 一種在三級單元（TLC）模式下對NAND快閃記憶體的快取記憶體程式設計的方法，其中，該NAND快閃記憶體包括在多個頁面緩衝器中的第一資料鎖存器集合和在儲存頁面中的多個儲存單元，該方法包括： 驗證該多個儲存單元中的第一組邏輯狀態； 在對該第一組邏輯狀態進行程式設計和驗證之後，從該第一資料鎖存器集合中丟棄第一程式設計資料的下頁面，其中， 該多個儲存單元中的每個儲存單元包括8個邏輯狀態，該8個邏輯狀態包括抹除狀態和第i個邏輯狀態，其中 i = 1至7；以及 該8個邏輯狀態的閾值電壓按昇冪排列； 該多個儲存單元中的每個儲存單元耦合到該多個頁面緩衝器中的至少一個頁面緩衝器；以及 該多個頁面緩衝器包括被配置為分別儲存程式設計資料的下頁面、中間頁面和上頁面的該第一資料鎖存器集合、第二資料鎖存器集合和第三資料鎖存器集合；以及 將第二程式設計資料的下頁面上傳到該多個頁面緩衝器中的快取記憶體鎖存器集合。
  10. 根據請求項9的方法，還包括： 在丟棄該下頁面之後，將禁止資訊從該快取記憶體鎖存器集合傳送給該第一資料鎖存器集合；以及 當該禁止資訊包括邏輯“1”時，禁止該多個儲存單元進一步程式設計。
  11. 根據請求項9的方法，還包括： 在丟棄該下頁面之前，程式設計針對該多個儲存單元的該第一組邏輯狀態，其中，該第一組邏輯狀態包括第一邏輯狀態、第二邏輯狀態、第三邏輯狀態、第四邏輯狀態和第五邏輯狀態。
  12. 根據請求項11的方法，還包括： 根據該第一程式設計資料的上頁面，將該多個儲存單元程式設計到第六邏輯狀態和第七邏輯狀態。
  13. 根據請求項9的方法，還包括： 當程式設計失敗發生時，恢復該第一程式設計資料的下頁面。
  14. 根據請求項13的方法，還包括： 通過使用第一讀取參考電壓來讀取該多個儲存單元，其中，該第一讀取參考電壓包括在該抹除狀態的閾值電壓與該第一邏輯狀態的閾值電壓之間的量級；以及 通過使用第二讀取參考電壓來讀取該多個儲存單元，其中，該第二讀取參考電壓包括在該第四邏輯狀態的閾值電壓和該第五邏輯狀態的閾值電壓之間的量級。
  15. 根據請求項14的方法，還包括： 基於讀數和預先確定的映射方案來恢復該下頁面。
  16. 根據請求項9的方法，還包括： 將該多個儲存單元程式設計到第六邏輯狀態； 驗證該多個儲存單元中的該第六邏輯狀態；以及 當確認該第六邏輯狀態時，從該多個頁面緩衝器中的該第二資料鎖存器集合中丟棄該第一程式設計資料的中間頁面。
  17. 根據請求項16的方法，還包括： 在丟棄該第一程式設計資料的中間頁面之後，將該第二程式設計資料的下頁面從該快取記憶體鎖存器集合傳送給該第二資料鎖存器集合；以及 將該第二程式設計資料的中間頁面上傳到該快取記憶體鎖存器集合。
  18. 根據請求項17的方法，還包括： 在丟棄該中間頁面之後，從該多個頁面緩衝器中的控制鎖存器集合中丟棄第三位元線資訊；以及 將該第二程式設計資料的上頁面上傳到該控制鎖存器集合。
  19. 根據請求項17的方法，還包括： 在丟棄該中間頁面之後，從該多個頁面緩衝器中的控制鎖存器集合中丟棄第三位元線資訊； 將該第二程式設計資料的中間頁面從該快取記憶體鎖存器集合傳送給該控制鎖存器集合；以及 將該第二程式設計資料的上頁面上傳到該快取記憶體鎖存器集合。
  20. 根據請求項16的方法，還包括： 將該多個儲存單元程式設計到第七邏輯狀態； 驗證該多個儲存單元中的該第七邏輯狀態； 當確認該第七邏輯狀態時，從該多個頁面緩衝器中的該第三資料鎖存器集合中丟棄該第一程式設計資料的上頁面；以及 將該第二程式設計資料的上頁面上傳到該第三資料鎖存器集合。
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