[go: up one dir, main page]

TW201814528A - 儲存裝置及其操作方法 - Google Patents

儲存裝置及其操作方法 Download PDF

Info

Publication number
TW201814528A
TW201814528A TW106121263A TW106121263A TW201814528A TW 201814528 A TW201814528 A TW 201814528A TW 106121263 A TW106121263 A TW 106121263A TW 106121263 A TW106121263 A TW 106121263A TW 201814528 A TW201814528 A TW 201814528A
Authority
TW
Taiwan
Prior art keywords
write
memory
memory area
area
ratio
Prior art date
Application number
TW106121263A
Other languages
English (en)
Inventor
丁相元
慶允英
崔賢鎭
金志守
李俊鎬
全鎭完
鄭在成
朴埈奭
鄭鏞祐
Original Assignee
三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三星電子股份有限公司 filed Critical 三星電子股份有限公司
Publication of TW201814528A publication Critical patent/TW201814528A/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0613—Improving I/O performance in relation to throughput
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G06F3/0649—Lifecycle management
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0661—Format or protocol conversion arrangements
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/068—Hybrid storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/70—Details relating to dynamic memory management
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)

Abstract

一種儲存裝置及操作儲存裝置的方法。所述儲存裝置包括第一記憶區及第二記憶區。所述方法包括：回應於來自主機的寫入請求來調整對於從所述主機接收到的寫入資料的所述第一記憶區對所述第二記憶區的寫入比率；以及，以在經調整的寫入比率中將所述寫入資料寫入至所述第一記憶區及所述第二記憶區。所述第一記憶區包括具有第一寫入速度的記憶單元，且所述第二記憶區包括具有與所述第一寫入速度不同的第二寫入速度的記憶單元。

Description

儲存裝置及其操作方法
本發明是有關於一種儲存裝置及操作所述儲存裝置的方法。
電腦系統可包括各種類型的記憶系統，每一個記憶系統均包括記憶裝置及控制器。記憶裝置用來儲存資料。記憶裝置可使用揮發性記憶裝置或非揮發性記憶裝置來實作。揮發性記憶裝置需要電力來維持所儲存資料。非揮發性記憶裝置則即使在不再施加電力之後仍保持所儲存資料。記憶裝置可包括第一記憶區及第二記憶區。第一記憶區的寫入速度可與第二記憶區的寫入速度不同。
根據本發明概念的示例性實施例，提供一種操作儲存裝置的方法，所述儲存裝置包括第一記憶區及第二記憶區，所述方法包括：所述儲存裝置的控制器回應於來自主機的寫入請求來調整對於從所述主機接收到的寫入資料的所述第一記憶區對所述第二記憶區的寫入比率；以及，所述控制器以在經調整的寫入比率中將所述寫入資料寫入至所述第一記憶區及所述第二記憶區，其中所述第一記憶區包括具有第一寫入速度的記憶單元，且所述第二記憶區包括具有與所述第一寫入速度不同的第二寫入速度的記憶單元。
根據本發明概念的示例性實施例，提供一種操作儲存裝置的方法，所述儲存裝置包括第一記憶區及第二記憶區，所述方法包括：所述儲存裝置的控制器基於在第一週期期間從主機接收到的寫入請求及寫入資料來監測所述儲存裝置的工作負荷（workload）；基於所監測工作負荷來調整對於所接收的寫入資料的所述第一記憶區對所述第二記憶區的寫入比率；以及以在經調整的寫入比率中將所述寫入資料寫入至所述第一記憶區及所述第二記憶區，其中所述第一記憶區包括具有第一寫入速度的記憶單元，且所述第二記憶區包括具有與所述第一寫入速度不同的第二寫入速度的記憶單元。
根據本發明概念的示例性實施例，提供一種儲存裝置，所述儲存裝置包括：記憶體，包括第一記憶區及第二記憶區，所述第一記憶區包括具有第一寫入速度的記憶單元，所述第二記憶區包括具有與所述第一寫入速度不同的第二寫入速度的記憶單元；以及控制器，被配置成從主機接收寫入請求及寫入資料，動態地調整對於所接收的寫入資料的所述第一記憶區對所述第二記憶區的寫入比率，並控制所述記憶體以在經調整的寫入比率中將所述寫入資料寫入至所述第一記憶區及所述第二記憶區。
根據本發明概念的示例性實施例，提供一種儲存裝置，所述儲存裝置包括記憶裝置及控制器。所述記憶裝置包括單層單元（single level cell，SLC）區及多層單元（multi level cell，MLC）區，其中所述記憶裝置儲存寫入比率X:Y，其中X是寫入至所述單層單元區的第一資料量且Y是寫入至所述多層單元區的第二資料量，其中X與Y不相同。所述控制器被配置成從主機接收寫入模式及寫入資料，基於所述寫入模式調整所述寫入比率，並根據經調整的寫入比率將所述寫入資料寫入至所述單層單元區及所述多層單元區。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是根據本發明概念示例性實施例的儲存系統10的方塊圖。
參考圖1，儲存系統10包括儲存裝置100及主機200（例如，主機裝置）。儲存系統10可由以下電子裝置實作：例如個人電腦（personal computer，PC）、膝上型電腦、移動終端、智慧手機、平板個人電腦、個人數位助理（personal digital assistant，PDA）、企業數位助理（enterprise digital assistant，EDA）、數位照相機、數位攝像機、音訊裝置、可擕式多媒體播放機（portable multimedia player，PMP）、個人導航裝置（personal navigation device，PND）、MP3播放機、掌上遊戲機（handheld game console）或電子書閱讀器。此外，儲存系統10可由例如腕表（例如，智慧手錶）或頭戴式顯示器（head-mounted display，HMD）等穿戴式裝置實作。
儲存裝置100包括控制器110及記憶體MEM。記憶體MEM包括具有不同性能的第一記憶區MR1及第二記憶區MR2。在實施例中，第一記憶區MR1能夠以第一寫入速度進行寫入，而第二記憶區MR2能夠以另一第二寫入速度進行寫入。然而，本發明概念的實施例並不僅限於此。除第一記憶區MR1及第二記憶區MR2之外，儲存裝置100可進一步包括其他記憶區。在本實施例中，第一記憶區MR1包括能夠以第一寫入速度進行寫入的記憶單元，而第二記憶區MR2包括能夠以與所述第一寫入速度不同的第二寫入速度進行寫入的記憶單元。
在示例性實施例中，第一記憶區MR1及第二記憶區MR2被實作在單個記憶體晶片中。舉例來說，第一記憶區MR1可對應於所述單個記憶體晶片的某些區塊或頁面，而第二記憶區MR2可對應於所述單個記憶體晶片的其他區塊或頁面。在示例性實施例中，第一記憶區MR1與第二記憶區MR2由不同的晶片來實作。舉例來說，第一記憶體晶片可用於實作第一記憶區MR1，而另一第二記憶體晶片可用於實作第二記憶區MR2。在實施例中，第一記憶區MR1是揮發性記憶體，而第二記憶區MR2是非揮發性記憶體。在實施例中，第一記憶區MR1及第二記憶區MR2兩者均為揮發性記憶體。在實施例中，第一記憶區MR1及第二記憶區MR2兩者均為非揮發性記憶體。
在實施例中，第一記憶區MR1及第二記憶區MR2兩者為同類記憶體（例如，平面NAND或平面VNAND）。就此來說，可寫入至第一記憶區MR1中所包括的每一記憶單元的位元的數目可與可寫入至第二記憶區MR2中所包括的每一記憶單元的位元的數目不同。舉例來說，第一記憶區MR1可為單層單元（SLC）區，而第二記憶區MR2可為多層單元（MLC）區或三層單元（triple level cell，TLC）區。在另一實例中，第一記憶區MR1可為快速單層單元區，而第二記憶區MR2可為慢速單層單元區。
在實施例中，第一記憶區MR1與第二記憶區MR2為具有不同性能的同類記憶體。舉例來說，第一記憶區MR1可為低延遲NAND（low latency NAND，LLNAND）閃速記憶體，而第二記憶區MR2可為垂直VAND（vertical NAND，VNAND）閃速記憶體。在實施例中，第一記憶區MR1與第二記憶區MR2為具有不同特性的同類記憶體。舉例來說，第一記憶區MR1可對應於相變隨機存取記憶體（phase-change random access memory，PRAM），而第二記憶區MR2可對應於NAND閃速記憶體。在另一實例中，第一記憶區MR1可對應於靜態隨機存取記憶體（static RAM，SRAM），第二記憶區MR2可對應於動態隨機存取記憶體（dynamic RAM，DRAM），且記憶體MEM可為高速緩衝記憶體。
控制器110回應於從主機200接收到的寫入請求來控制記憶體MEM將資料寫入至記憶體MEM。在本發明示例性實施例中，控制器110包括寫入比率管理器111。寫入比率管理器111動態地調整對於寫入資料的第一記憶區MR1對第二寫入區MR2的寫入比率。“寫入比率”可被定義為待寫入至第一記憶區MR1的資料量對待寫入至第二記憶區MR2的資料量的比率。舉例來說，第一記憶區MR1在給定週期期間被寫入有X個資料單位（位元、千位元、百萬位元組等）的資料，而第二記憶區MR2在同一週期期間被寫入有Y個資料單位。寫入比率可被表達為X:Y，其中X及Y可大於或等於0。在示例性實施例中，寫入比率管理器111控制記憶體MEM以在經調整的寫入比率中將寫入資料寫入至進行混合的第一記憶區MR1及第二記憶區MR2。在實施例中，控制器110或寫入比率管理器111可由處理器實作。
在示例性實施例中，儲存裝置100是嵌置在電子裝置中的內部記憶體。舉例來說，儲存裝置100可為通用快閃記憶體（universal flash storage，UFS）記憶裝置、嵌入式多媒體卡（embedded multimedia card，eMMC）、或固態驅動器（solid state drive，SSD）。在示例性實施例中，儲存裝置100為被配置成可從電子裝置移除的外部記憶體。舉例來說，儲存裝置100可包括選自通用快閃記憶體記憶體卡、緊湊式快閃記憶體（compact flash，CF）卡、安全數位（secure digital，SD）卡、微安全數位（micro secure digital，micro-SD）卡、迷你安全數位（mini secure digital，mini-SD）卡、極端數位（extreme digital，xD）卡、及記憶體棒中的至少一個。
然而，本發明概念的實施例並不僅限於上述儲存裝置的實作方式。舉例來說，本發明概念的實施例可應用於包括高速記憶體（例如，靜態隨機存取記憶體）及低速記憶體（例如，動態隨機存取記憶體）的高速緩衝記憶體。在此種情形中，處理器（例如中央處理器（central processing unit，CPU））可基於當前運行的應用程式的類型或操作環境來動態地調整高速記憶體對低速記憶體的寫入比率。
圖2是說明根據實施例的圖1所示儲存裝置100的實例100A的方塊圖。
參考圖2，儲存裝置100A包括控制器110及記憶體120，且記憶體120包括單層單元區121及三層單元區122。單層單元區121可對應於圖1所示第一記憶區MR1（“MEM_REG1”）的實例，而三層單元區122可對應於圖1所示第二記憶區MR2（“MEM_REG2”）的實例。然而，本發明概念的實施例並不僅限於此。記憶體120中所包括的第二記憶區MR2可為多層單元區。單層單元區121包括分別被配置成儲存1位元資料的多個單層單元，而三層單元區122包括分別被配置成儲存3位元資料的多個三層單元。單層單元區121的第一寫入速度比三層單元區122的第二寫入速度快。
在本發明示例性實施例中，基於單層單元區121與三層單元區122之間的寫入速度的差來對單層單元區121及三層單元區122執行混合寫入操作。在實施例中，寫入比率管理器111根據主機200的要求或由儲存裝置100A作出的內部決定來動態地調整單層單元區121對三層單元區122的寫入比率，且資料儲存在以所述寫入比率進行混合的單層單元區121及三層單元區122中。如此一來，可通過動態地調整寫入比率來控制單層單元區121的消耗速度。因此，可對儲存裝置100A的性能、壽命、及緩衝區大小進行控制。
具體來說，如果在混合寫入操作中提高單層單元區121對三層單元區122的寫入比率，則可將更大量的資料寫入至具有更快寫入速度的單層單元區121。因此，儘管儲存裝置100A的總體寫入性能（即，寫入速度）得以提高，但單層單元區121會被迅速地消耗。因而，會在較早的時間點處執行從單層單元區121至三層單元區122的資料移轉操作。結果，單層單元區121的壽命縮短，從而導致儲存裝置100A的壽命減少。因此，在本實施例中，對寫入比率進行動態地調整以提供所期望的性能、緩衝區大小、及壽命，且以在經調整的寫入比率中將寫入資料寫入至進行混合的單層單元區121及三層單元區122。
圖3A說明圖2所示記憶體120的實例120a，且圖3B說明圖2所示記憶體120的另一實例120b。
參考圖3A，記憶體120a包括單層單元區121a及三層單元區122a。單層單元區121a包括多個單層單元區塊SLC_BLK1至SLC_BLKi，且三層單元區122a包括多個三層單元區塊TLC_BLK1至TLC_BLKj。參考圖3B，記憶體120b可包括多個區塊123。在某些實施例中，區塊123可為單層單元區塊及/或三層單元區塊。圖3B示出其中每四個區塊包括三個單層單元區塊及單個三層單元區塊的實例。
圖4是說明圖2所示控制器110的實例110a的方塊圖。
參考圖4，控制器110a包括經由匯流排116而彼此通信的寫入比率管理器111、處理器112、隨機存取記憶體113、主機介面114、及記憶體介面115。處理器112可包括中央處理器或微處理器，且可對控制器110a的總體操作進行控制。隨機存取記憶體113可根據處理器112的控制來運行。隨機存取記憶體113可用作工作記憶體、緩衝記憶體、或高速緩衝記憶體。在本實施例中，寫入比率管理器111執行寫入比率調整操作所需要的資料可被載入至隨機存取記憶體113中。主機介面114可提供主機（例如，圖1中的200）與控制器110a之間的介面，且記憶體介面115可提供控制器110a與記憶體120之間的介面。
參考圖2及圖4，寫入比率管理器111管理記憶體120中所包括的單層單元區121對三層單元區122的寫入比率。具體來說，寫入比率管理器111可根據主機的要求及/或由儲存裝置100A作出的內部決定來動態地調整寫入比率。寫入比率管理器111可由硬體、軟體、或韌體來實作，且可基於位於隨機存取記憶體113內的資料來驅動寫入比率管理器111。以下，將參考圖5至圖7C來詳細地闡述寫入比率管理器111的操作。
圖5說明根據本發明概念實施例的以多個寫入比率對圖2所示記憶體120執行的單層單元寫入操作及混合寫入操作。
參考圖2及圖5，單層單元寫入操作51對應於其中單層單元區121對三層單元區122的寫入比率為1:0的情形。在此種情形中，寫入資料僅儲存在單層單元區中。單層單元寫入操作51包括交替地及重複地進行的資料登錄區段D及資料程式設計區段PGM。資料登錄區段D為其中將資料從控制器110輸入至記憶體120的區段。在實施例中，記憶體120可進一步包括頁面緩衝器（page buffer），且在資料登錄區段D期間，從記憶體120輸入的資料可儲存在頁面緩衝器中。尤其是，從記憶體120輸入的資料可儲存在包括在頁面緩衝器中的快取記憶體鎖存器（cache latch）。資料程式設計區段PGM為其中將輸入至記憶體120的資料程式設計至單層單元區121中的區段。舉例來說，在資料程式設計區段PGM期間，輸入至記憶體120的資料可程式設計至單層單元區121。控制器110可將寫入資料劃分成多個部分資料，且可在每一資料登錄區段D處將所述部分資料從控制器110傳送至記憶體120。
第一混合寫入操作52對應於其中單層單元區121對三層單元區122的寫入比率為X1:Y的情形，其中X1及Y為大於或等於1的整數。在此種情形中，寫入資料儲存在以X1:Y的比率進行混合的單層單元區121及三層單元區122中。第一混合寫入操作52包括交替地及重複地進行的三層單元寫入區段52a及單層單元寫入區段52b。即，當三層單元寫入區段52a結束時，單層單元寫入區段52b可開始。接著，當單層單元寫入區段52b結束時，三層單元寫入區段52a可開始。就此來說，可以字線為單位執行三層單元寫入區段52a與單層單元寫入區段52b之間的切換。因此，在結束對三層單元區122中所包括的連接至一個字線的記憶單元的程式設計之後，可開始對單層單元區121中所包括的連接至一個字線的記憶單元進行程式設計。
具體來說，三層單元寫入區段52a為將資料儲存在三層單元區122中的區段，而三層單元寫入區段52b為將資料儲存在單層單元區121中的區段。在三層單元寫入區段52b期間，可依序執行3位元資料登錄、對第一位資料進行儲存的第一程式設計、3位元資料登錄、對第二位元資料進行儲存的第二程式設計、3位元資料登錄、以及對第三位元資料進行儲存的第三程式設計。另一方面，在單層單元寫入區段52b期間，可依序執行單個位元資料登錄及對單個位元資料進行儲存的程式設計。
第二混合寫入操作53對應於其中單層單元區121對三層單元區122的寫入比率為X2:Y（其中X2及Y為大於或等於1的整數且X2大於X1）的情形。在此種情形中，寫入資料儲存在以X2:Y的寫入比率進行混合的單層單元區121及三層單元區122中。第二混合寫入操作53包括交替地及重複地進行的三層單元寫入區段53a及單層單元寫入區段53b。三層單元寫入區段53a可實質上相同於三層單元寫入區段52a，而在單層單元寫入區段53b期間比在單層單元寫入區段52b期間可程式設計的資料多。
第三混合寫入操作54對應於其中單層單元區121對三層單元區122的寫入比率為X3:Y（其中X3及Y為大於或等於1的整數且X3大於X2）的情形。在此種情形中，寫入資料儲存在以X3:Y的比率進行混合的單層單元區121及三層單元區122中。第三混合寫入操作54包括交替地及重複地進行的三層單元寫入區段54a及單層單元寫入區段54b。三層單元寫入區段54a可實質上相同於三層單元寫入區段53a，而在單層單元寫入區段54b期間比在單層單元寫入區段53b期間可程式設計的資料多。
根據本實施例，寫入比率管理器111根據主機的要求及/或由儲存裝置100A作出的內部決定來即時地調整寫入比率。因此，可選擇單層單元寫入操作51以及第一混合寫入操作52至第三混合寫入操作54中的一個。然而，本發明概念的實施例並不僅限於此。在實施例中，寫入比率管理器111將單層單元區121對三層單元區122的寫入比率調整為0:1。在此種情形中，寫入資料僅儲存在三層單元區122中。在實施例中，寫入比率管理器111可選擇寫入操作51至寫入操作54以及使得寫入資料僅儲存在三層單元區122中的上述寫入操作中的一個寫入操作。
圖6說明根據本發明概念實施例的以多個寫入比率進行的混合寫入操作。具體來說，圖6說明當圖2所示儲存裝置100A包括多層單元區而非三層單元區122時的混合寫入操作。
參考圖6，第一混合寫入操作61對應於其中單層單元區對多層單元區的寫入比率為X1:Y（其中X1及Y為大於或等於1的整數）的情形。在此種情形中，寫入資料儲存在以X1:Y的比率進行混合的單層單元區及多層單元區中。第一混合寫入操作61包括交替地及重複地進行的多層單元寫入區段61a及單層單元寫入區段61b。即，當多層單元寫入區段61a結束時，單層單元寫入區段61b可開始。接著，當單層單元寫入區段61b結束時，多層單元寫入區段61a可開始。就此來說，可以字線為單位執行多層單元寫入區段61a與單層單元寫入區段61b之間的切換。因此，在結束對多層單元區中所包括的連接至一個字線的記憶單元的程式設計之後，可開始對單層單元區中所包括的連接至一個字線的記憶單元進行程式設計。具體來說，多層單元寫入區段61a為將資料儲存在多層單元區中的區段，而單層單元寫入區段61b為將資料儲存在單層單元區中的區段。在多層單元寫入區段61a期間，可依序執行2位元資料登錄、對第一位資料進行儲存的第一程式設計、2位元資料登錄、以及對第二位元資料進行儲存的第二程式設計。另一方面，在單層單元寫入區段61b期間，可執行交替地及重複地進行的單個位元資料登錄及對單個位元資料進行儲存的程式設計。
第二混合寫入操作62對應於其中單層單元區對多層單元區的寫入比率為X2:Y（其中X2及Y為大於或等於1的整數且X2大於X1）的情形。在此種情形中，寫入資料可儲存在以X2:Y的比率進行混合的單層單元區及多層單元區中。第二混合寫入操作62包括交替地及重複地進行的多層單元寫入區段62a及單層單元寫入區段62b。多層單元寫入區段62a可實質上相同於多層單元寫入區段61a，而在單層單元寫入區段62b期間比在單層單元寫入區段61b期間可程式設計的資料多。
第三混合寫入操作63對應於其中單層單元區對多層單元區的寫入比率為X3:Y（其中X3及Y為大於或等於1的整數且X3大於X2）的情形。在此種情形中，寫入資料可儲存在以X3:Y的比率進行混合的單層單元區及多層單元區中。第三混合寫入操作63可包括交替地及重複地進行的多層單元寫入區段63a及單層單元寫入區段63b。多層單元寫入區段63a可實質上相同於多層單元寫入區段62a，而在單層單元寫入區段63b期間比在單層單元寫入區段62b期間可程式設計的資料多。
根據本實施例，寫入比率管理器111可根據主機的要求及/或由儲存裝置作出的內部決定來即時地調整寫入比率。因此，可選擇單層單元寫入操作以及第一混合寫入操作61至第三混合寫入操作63中的一個。然而，本發明概念的實施例並不僅限於此。寫入比率管理器可將單層單元區對多層單元區的寫入比率調整為0:1。在此種情形中，寫入資料僅儲存在多層單元區中。在實施例中，寫入比率管理器111可選擇寫入操作61至寫入操作63以及使得寫入資料僅儲存在多層單元區中的上述寫入操作中的一個寫入操作。
圖7A及圖7B分別說明根據本發明概念實施例的圖5所示單層單元寫入操作51以及第一混合寫入操作52至第三混合寫入操作54。
參考圖7A，在為圖5所示單層單元寫入操作51的情形中，快速地將寫入資料全部儲存在單層單元區121中。接著，將儲存在單層單元區121中的資料移轉至三層單元區122。在實施例中，當單層單元區121的空的空間大於或等於預設空間（例如，30%）時執行遷移操作。如果將儲存在單層單元區121中的資料移轉至三層單元區122，儲存在單層單元區121中的資料可能是無效資料且可能通過擦除操作（erase operation）而從單層單元區121刪除，從而在單層單元區121中確保空的空間。因此，可快速地將隨後所接收的寫入資料全部儲存在單層單元區121中。因而，單層單元區121也可被稱為高速緩衝區，而三層單元區122也可被稱為主區。
由於遷移操作，可將儲存在單層單元區121中的寫入資料再次儲存在三層單元區122中。因此，由於實際上寫入至記憶體100A的資料量與從主機接收到的資料量相比而增加，因此寫入放大因數（write amplification factor，WAF）可增大。此外，由於將相同的資料冗餘地寫入至單層單元區121及三層單元區122，因此功耗可增加。此外，如果通過遷移操作在單層單元區121中確保空的空間，則再次將資料儲存在單層單元區121中。因此，單層單元區121的程式設計/擦除迴圈計數可增加。
因此，當執行單層單元寫入操作時，儲存裝置100A的寫入性能因對於單層單元區121的快的寫入速度而非常高。然而，能夠維持恒定的高性能的區段為短的，且能夠提供恒定的高性能的緩衝區大小為小的。此外，單層單元區121的程式設計/擦除迴圈計數的增加可縮短儲存裝置100A的壽命。
參考圖7B，在為圖5所示第一混合寫入操作52至第三混合寫入操作54的情形中，將寫入資料混合地寫入至單層單元區121及三層單元區122。具體來說，將寫入資料劃分成多個部分資料，且將所述多個部分資料依序輸出至控制器110並接著交替地儲存在單層單元區121及三層單元區122中。接著，將儲存在單層單元區121中的資料移轉至三層單元區122。
根據本實施例，由於將寫入資料混合地寫入至單層單元區121及三層單元區122，因此寫入至單層單元區121的資料量與圖7A所示單層單元寫入操作相比可減少。因此，單層單元區121的消耗速度與圖7A所示單層單元寫入操作相比可降低。因此，遷移執行時間點與圖7A所示單層單元寫入操作相比可被延遲。因而，寫入放大因數（WAF）及功耗可減小，且可以較慢的速度執行單層單元區121的程式設計/擦除迴圈計數。
因此，當執行混合寫入操作時，由於單層單元區121的相對快的寫入速度與三層單元區122的相對慢的寫入速度的混合，因而儲存裝置100A的寫入性能與圖7A所示寫入性能相比為低的，但與僅將資料寫入至三層單元區122的三層單元寫入操作相比可維持為高的。以及，其中儲存裝置100A可維持恒定性能的區段比在圖7A中長，且可提供恒定性能的緩衝區大小與在圖7A中相比為大的。此外，由於可以較慢的速度執行單層單元區121的程式設計/擦除迴圈計數，因此單層單元區121的壽命可延長，從而使得儲存裝置100A的壽命延長。
圖8A至圖8C說明根據本發明概念某些實施例的混合寫入操作及遷移操作。
參考圖8A，以單層單元區121及三層單元區122的區塊為單位執行混合寫入操作。在三層單元寫入區段（例如，圖5中的52a）中，將資料儲存在三層單元區122的第一區塊BLK1中。接著，在單層單元寫入區段（例如，圖5中的52b）中，將下一資料儲存在單層單元區121的第一區塊BLK1中。接著，在三層單元寫入區段中，將資料儲存在三層單元區122的第二區塊BLK2中。在單層單元寫入區段中，將資料儲存在單層單元區121的第二區塊BLK2中。如此一來，可以區塊為單位交替地執行三層單元寫入操作及單層單元寫入操作，且可在遷移時間點處將儲存在單層單元區121中的資料移轉至三層單元區122的某些區塊（例如，BLK4）。
參考圖8B，以單層單元區121及多層單元區122的頁面為單位執行混合寫入操作。在三層單元寫入區段（例如，圖5中52a）中，將資料儲存在三層單元區122的頁面區塊PAGE1中。接著，在單層單元寫入區段（例如，圖5中的52b）中，將下一資料儲存在單層單元區121的第一頁面PAGE1中。接著，在三層單元寫入區段中，將資料儲存在三層單元區122的第二頁面PAGE2中。在單層單元寫入區段中，將資料儲存在單層單元區121的第二頁面PAGE2中。如此一來，可以頁面為單位交替地執行三層單元寫入操作及單層單元寫入操作，且可在遷移時間點處將儲存在單層單元區121中的資料移轉至三層單元區122的某些頁面（例如，PAGE4）。
參考圖8C，以單層單元區121及三層單元區122的字線為單位執行混合寫入操作。在三層單元寫入區段（例如，圖5中的52a）中，將資料儲存在連接至三層單元區122的第一字線WL1的記憶單元中。接著，在單層單元寫入區段（例如，圖5中的52b）中，將下一資料儲存在連接至單層單元區121的第一字線WL1的記憶單元中。接著，在三層單元寫入區段中，將資料儲存在連接至三層單元區122的第二字線WL2的記憶單元中。在單層單元寫入區段中，將資料儲存在連接至單層單元區121的第二字線WL2的記憶單元中。如此一來，可以字線為單位交替地執行三層單元寫入操作及單層單元寫入操作，且可在遷移時間點處將儲存在單層單元區121中的資料移轉至連接至三層單元區122的某些字線（例如，WL4）的某些記憶單元。
圖9是示出根據本發明概念實施例的當以多個寫入比率執行寫入操作時緩衝區大小與性能之間的關係的曲線圖。
參考圖9，水準軸表示緩衝區大小而垂直軸表示性能。緩衝區大小是儲存裝置100A的使用量（即，儲存在儲存裝置100A中的資料量），且可以百萬位元組MB為單位來表達。性能可為儲存裝置100A的寫入性能（即，寫入速度），且可以MB/s為單位來表達。以下，將參考圖2及圖9來詳細地闡述在不同寫入比率情況下緩衝區大小與性能之間的關係。
當根據主機的要求或由儲存裝置100A作出的內部決定而需要最大性能時，儲存裝置100A可將寫入比率調整為1:0，且執行僅將資料寫入至單層單元區121的單層單元寫入操作91。在此種情形中，儲存裝置100A在單層單元區121的使用量小於或等於第一緩衝區大小S1時提供第一性能P1。然而，在實際中使用者可能並不總是需要最大性能。雖然，如果將寫入比率固定為1:0且執行單層單元寫入操作91，則儲存裝置100A的壽命可減少，且其功耗可增加。根據本實施例，當需要小於最大性能的性能時，儲存裝置100A基於所需要的性能來動態地調整寫入比率且執行混合寫入操作92至混合寫入操作96。
在寫入比率為5:1的混合寫入操作92的情形中，儲存裝置100A在單層單元區121及三層單元區122的使用量小於或等於第二緩衝區大小S2時提供比第一性能P1低的第二性能P2。在寫入比率為4:1的混合寫入操作93的情形中，儲存裝置100A在單層單元區121及三層單元區122的使用量小於或等於第三緩衝區大小S3時提供比第二性能P2低的第三性能P3。在寫入比率為3:1的混合寫入操作94的情形中，儲存裝置100A在單層單元區121及三層單元區122的使用量小於或等於第四緩衝區大小S4之前提供比第三性能P3低的第四性能P4。在寫入比率為2:1的混合寫入操作95的情形中，儲存裝置100A在單層單元區121及三層單元區122的使用量小於或等於第五緩衝區大小S5時提供比第四性能P4低的第五性能P5。在寫入比率為1:1的混合寫入操作96的情形中，儲存裝置100A在單層單元區121及三層單元區122的使用量小於或等於第六緩衝區大小S6時提供比第五性能P5低的第六性能P6。
圖10是示出根據本發明概念實施例的在多個寫入比率情況下儲存裝置的壽命的曲線圖。以下，將參考圖2及圖10來詳細地闡述在不同寫入比率情況下儲存裝置100A的壽命。
參考圖2及圖10，單層單元寫入操作101對應於其中單層單元區121對三層單元區122的寫入比率為1:0的情形，且僅將資料寫入至單層單元區121。因此，會快速地消耗單層單元區121且會在更早的時間點處執行從單層單元區121至三層單元區122的遷移。因此，由於單層單元區121的程式設計/擦除迴圈計數迅速增加，因此單層單元區121的壽命可為最短（L1）且因此儲存裝置100A的壽命可為最短。
混合寫入操作102至混合寫入操作106對應於其中單層單元區121對三層單元區122的寫入比率分別為5:1、4:1、3:1、2:1、及1:1的情形，且將資料寫入至單層單元區121及三層單元區122。因此，與單層單元寫入操作101相比，會緩慢地消耗單層單元區121，且會在更晚的時間點處執行從單層單元區121至三層單元區122的遷移。因此，由於單層單元區121的程式設計/擦除迴圈計數緩慢增加，因此單層單元區121的壽命比L1長。隨著所有寫入資料中寫入至單層單元區121的資料量減少，即隨著寫入比率從5:1增加至1:1，單層單元區121的壽命可延長，從而使得儲存裝置100A的壽命延長。因此，根據本實施例，寫入比率管理器111可根據主機的要求或由儲存裝置100A作出的內部決定來動態地調整寫入比率，因而會延長儲存裝置100A的壽命。
圖11是示出根據本發明概念實施例的在不同寫入比率情況下儲存裝置的性能、緩衝區大小、及壽命的曲線圖。以下，將參考圖2及圖11來詳細地闡述在不同寫入比率情況下儲存裝置100A的性能、緩衝區大小、及壽命。
參考圖2及圖11，在其中單層單元區121對三層單元區122的寫入比率為1:0的單層單元寫入模式的情形中，儲存裝置100A的性能為最高，但其緩衝區大小為最小且其壽命為最短。在其中單層單元區121對三層單元區122的寫入比率為N:1的混合寫入模式的情形中，隨著N減小（即，寫入比率從Z:1減小至X:1），儲存裝置100A的性能降低，但其緩衝區大小及其壽命可增加。另一方面，在其中單層單元區121對三層單元區122的寫入比率為0:1的三層單元寫入模式的情形中，儲存裝置100A的性能最低，但其緩衝區大小最大且其壽命最長。
圖12是根據本發明概念示例性實施例的一種操作儲存裝置的方法的流程圖。
參考圖12，根據本實施例的操作儲存裝置的方法可為將資料寫入至儲存裝置的操作，且可包括例如圖1所示儲存裝置100按時間次序執行的操作。參考圖1至圖11所提供的說明可應用於本實施例，且將不再予以贅述。以下，將參考圖1、圖4、及圖12來詳細地闡述操作儲存裝置的方法。
在操作S100中，從主機200接收寫入請求及寫入資料。具體來說，主機介面114可從主機200接收寫入請求及寫入資料。在此種情形中，寫入資料的大小及寫入請求的頻率可根據主機200的當前運行的應用程式的類型或操作環境而不同。舉例來說，當在主機200中執行照相機應用程式時，主機200可將寫入請求及寫入資料提供至儲存裝置100以在其中儲存由拍攝操作所產生的資料。在此種情形中，寫入資料的大小可非常大且寫入請求的頻率可相對高。
在操作S130中，對於寫入資料而動態地調整第一記憶區MR1對第二記憶區MR2的寫入比率。在此種情形中，第一記憶區MR1可包括具有第一寫入速度的記憶單元，而第二記憶區MR2可包括具有與所述第一寫入速度不同的第二寫入速度的記憶單元。具體來說，寫入比率管理器111可基於主機200的要求、寫入資料的大小、寫入請求的頻率、及/或第一記憶區MR1及第二記憶區MR2的狀態資訊來動態地調整寫入比率。
在實施例中，寫入比率管理器111基於從主機200接收到的模式資訊來調整寫入比率。在實施例中，寫入比率管理器111通過利用模式資訊存取隨機存取記憶體113中所儲存的表來選擇具體寫入比率。舉例來說，所述表可包括多個表項（entry），其中每一表項包括不同的模式數編號及寫入比率，且模式資訊包括與所述表項中的一個表項對應的模式編號。在實施例中，寫入比率管理器111以規則的時間間隔調整寫入頻率。舉例來說，寫入比率管理器111可週期性地判斷是否調整寫入比率，且接著在判斷出需要改變時，將當前寫入比率變為新的及不同的寫入比率。在實施例中，寫入比率管理器111在寫入操作期間即時地調整寫入比率。在實施例中，寫入比率管理器111在隨機存取記憶體113中所緩衝的寫入資料超過參考容量時調整寫入比率。在實施例中，寫入比率管理器111在儲存裝置100的溫度處於參考範圍之外時調整寫入比率。在實施例中，寫入比率管理器111在溫度高於閾值時選擇更多地依賴於三層單元區的寫入比率。舉例來說，如果單層單元區121對三層單元區122的寫入比率為1:0且溫度突然超過閾值，則寫入比率管理器111可將寫入比率調整為5:1或4:1。
在操作S150中，將寫入資料以在經調整的寫入比率中寫入至進行混合的第一記憶區MR1及第二記憶區MR2。具體來說，記憶體介面115可依序輸出從寫入資料劃分出的部分資料，且可控制儲存裝置100將依序輸出的部分資料交替地寫入至第一記憶區MR1及第二記憶區MR2。
圖13是根據本發明概念示例性實施例的一種操作儲存裝置的方法的流程圖。
參考圖13，根據本實施例的所述操作方法可對應於圖12所示方法的實作實例。具體來說，根據本實施例的所述方法可進一步包括圖12所示方法中的操作S110。以下，將參考圖1及圖13來闡述根據本實施例的操作方法，並著重於與圖12所示方法的不同之處。
在操作S100中，從主機200接收寫入請求及寫入資料。在操作S110中，從主機200接收寫入模式資訊。寫入模式資訊可為用於調整第一記憶區MR1對第二記憶區MR2的寫入比率的資訊。在實施例中，寫入模式資訊包括指示寫入比率的寫入模式。然而，本發明概念的實施例並不僅限於此。寫入模式資訊可為主機200所期望的最大性能、壽命、緩衝區大小等。在實施例中，操作S100與操作S110實質上同時執行，且儲存裝置100從主機200接收寫入請求、寫入資料、及寫入模式資訊。舉例來說，主機200可將包括寫入請求（例如，寫入命令、寫入資料、及寫入模式資訊）的消息發送至儲存裝置100。然而，本發明概念的實施例並不僅限於此。操作S110可在操作S100之前執行。
在操作S130中，對於寫入資料動態地調整第一記憶區MR1對第二記憶區MR2的寫入比率。具體來說，寫入比率管理器111可基於寫入模式資訊來動態地調整寫入比率，且提供主機20所期望的儲存環境。在操作S150中，以在經調整的寫入比率中將寫入資料寫入至進行混合的第一記憶區MR1及第二記憶區MR2。以下，將參考圖14及表1詳細地闡述根據本實施例的根據主機200的要求來調整寫入比率的操作。
圖14是根據本發明概念示例性實施例的一種在主機200與儲存裝置100之間進行的操作的流程圖。表1是示出在圖14所示操作S210中所提供的資訊的實例的表。
表1
參考圖14及表1，在操作S210中，儲存裝置100將儲存裝置100的性能、緩衝區大小、及壽命資訊中的至少一個提供至主機200。在實施例中，儲存裝置100將表1所示表提供至主機200。舉例來說，第一記憶區MR1可為單層單元區，而第二記憶區MR2可為三層單元區。本文所用的用語“模式”指示可由主機200選擇的各種模式。本文所用的用語“類型”指示根據各種寫入比率進行的單層單元寫入或混合寫入。本文所用的用語“單層單元（SLC）壽命”指示單層單元區的在每一模式中所預期的壽命。本文所用的用語“性能”指示儲存裝置100的在每一模式中所預期的寫入性能（即，寫入速度）。本文所用的用語“緩衝區大小”指示儲存裝置100的在每一模式中所預期的儲存空間。
模式1指示其中單層單元區對三層單元區的寫入比率為1:0的單層單元寫入模式，且模式2至模式7指示其中單層單元區對三層單元區的寫入比率為N:1的混合寫入模式。隨著寫入至單層單元區的資料量對所有寫入資料量的比率減小，即隨著模式從模式1變為模式7，單層單元壽命延長（即，LT1 ＜ LT2 ＜ LT3 ＜ LT4 ＜ LT5 ＜ LT6 ＜ LT7），性能降低（即，Perf1 ＞ Perf2 ＞ Perf3 ＞ Perf4 ＞ Perf5 ＞ Perf6 ＞ Perf7），且緩衝區大小增大（即，BS1 ＜ BS2 ＜ BS3 ＜ BS4 ＜ BS5 ＜ BS6 ＜ BS7）。
在操作S220中，主機200確定所需要的性能、緩衝區大小、及壽命中的至少一個。由於所需要的性能、緩衝區大小、及壽命可根據主機200的當前運行的應用程式的類型或操作環境而不同，因此主機200可對當前寫入請求確定所需要的性能、緩衝區大小、及壽命中的至少一個。在操作S230中，主機200確定寫入模式。主機200可基於所確定的所需性能、緩衝區大小、及壽命來確定寫入模式。
在操作S240中，主機200將寫入模式傳送至儲存裝置100。舉例來說，主機200可將表1所示模式1至模式7中的一個傳送至儲存裝置100作為寫入模式。然而，本發明概念的實施例並非不限於此。主機200可將僅將資料儲存在三層單元區中的三層單元寫入模式傳送至儲存裝置100。在實施例中，主機200將寫入模式與寫入請求及寫入資料一起傳送至儲存裝置100。在實施例中，主機200在將寫入請求及寫入資料傳送至儲存裝置100之後將寫入模式傳送至儲存裝置100。在實施例中，主機200在將寫入模式傳送至儲存裝置100之後將寫入請求及寫入資料傳送至儲存裝置100。
在操作S250中，儲存裝置100調整寫入比率。儲存裝置100基於所接收的寫入模式來動態地調整第一記憶區MR1對第二記憶區MR2的寫入比率。在操作S260中，儲存裝置100將所期望的性能、緩衝區大小、及壽命中的至少一個提供至主機200。
圖15是根據本發明概念示例性實施例的一種操作儲存裝置的方法的流程圖。
參考圖15，根據本實施例的操作方法可對應於圖12所示方法的實作實例。具體來說，根據本實施例的操作方法可進一步包括圖12所示方法中的操作S120。以下，將參考圖1及圖15來闡述根據本實施例的操作方法，並著重於與圖12所示方法的不同之處。
在操作S100中，從主機200接收寫入請求及寫入資料。在操作S120中，對第一記憶區MR1及第二記憶區MR2的寫入資料及狀態資訊進行監測。在實施例中，寫入比率管理器111監測寫入資料的大小及寫入請求的頻率。在實施例中，第一記憶區MR1及第二記憶區MR2的狀態資訊可包括對於第一記憶區MR1及第二記憶區MR2中的每一個的程式設計/擦除迴圈計數、第一記憶區MR1及第二記憶區MR2中的每一個的自由區塊的數目、以及第一記憶區MR1及第二記憶區MR2中的每一個的資料保持時間（data retention time）。舉例來說，寫入比率管理器111可在程式設計/擦除迴圈計數超過閾值計數時或在資料保持時間小於閾值時間時選擇更多地依賴於三層單元區的寫入比率。舉例來說，如果單層單元區121對三層單元區122的寫入比率為1:0且程式設計/擦除迴圈超過閾值計數或資料保持時間小於閾值時間，則寫入比率管理器111可將寫入比率調整為5:1或4:1。可基於記憶裝置的年歲（age）來計算資料保持時間。
在操作S140中，基於監測的結果來動態地調整第一記憶區MR1對第二記憶區MR2的寫入比率。具體來說，寫入比率管理器111可通過基於監測的結果動態地調整寫入比率來控制儲存裝置100的性能、緩衝區大小、及壽命。在操作S150中，以在經調整的寫入比率中將寫入資料寫入至進行混合的第一記憶區MR1及第二記憶區MR2。以下，將參考圖16來更詳細地闡述基於監測的結果動態地調整寫入比率的操作S140。
圖16是示出根據本發明概念實施例的當寫入比率隨著時間改變時儲存裝置的壽命的曲線圖。以下，將參考圖2及圖16來詳細地闡述儲存裝置的壽命的改變。
參考圖16，水準軸表示時間，而垂直軸表示壽命。在僅將資料寫入至單層單元區121的單層單元寫入模式172的情形中，壽命隨著時間以恒定的比率減少。根據本實施例，寫入比率管理器111基於單層單元區121及三層單元區122的寫入資料及狀態資訊來動態地調整寫入比率。因此，在將資料寫入至以寫入比率進行混合的單層單元區121及三層單元區122的混合寫入模式171的情形中，壽命減少速度與單層單元寫入模式172相比可降低。
具體來說，寫入比率管理器111可在初始時將單層單元區121對三層單元區122的寫入比率確定為1:0以僅將資料寫入至單層單元區121。因此，儲存裝置100A可提供最大性能。隨著時間的經過，對於單層單元區121的寫入操作及遷移操作的重複次數可增加，且因此單層單元區121的程式設計/擦除迴圈計數可接近最大值。就此來說，寫入比率管理器111可按照Z:1、Y:1、及X:1的次序來調整寫入比率，以減小寫入至單層單元區121的資料對所有寫入資料的比率（Z ＞ Y ＞ X）。此外，隨著時間的經過，寫入比率管理器111可將寫入比率確定為0:1以將資料完全寫入至三層單元區122。
圖17是說明根據本發明概念示例性實施例的圖1所示儲存裝置100的另一實例100B的方塊圖。
參考圖17，儲存裝置100B包括控制器110’以及第一記憶體120至第四記憶體150，且控制器110’包括寫入比率管理器111’。根據本實施例的儲存裝置100B為圖2所示儲存裝置100A的經修改型式。與圖2所示儲存裝置100A不同，儲存裝置100B包括多個記憶體，即，第一記憶體120至第四記憶體150，所述多個記憶體可分別由單獨記憶體晶片來實作。在實施例中，第一記憶體120至第四記憶體150（例如，“MEM1”、“MEM2”、“MEM3”、及“MEM4”）分別經由第一通道至第四通道連接至控制器110’。然而，本發明概念的實施例並不僅限於此。舉例來說，在替代實施例中，第一記憶體120至第四記憶體150中的至少兩個彼此共用通道。
在本實施例中，第一記憶體120包括單層單元區121及三層單元區122，且第二記憶體130包括單層單元區131及三層單元區132。此外，第三記憶體140包括單層單元區141及三層單元區142，且第四記憶體150包括單層單元區151及三層單元區152。在此種情形中，單層單元區121、131、141、及151可對應於圖1所示第一記憶區MR1的實例，且三層單元區122、132、142、及152可對應於圖1所示第二記憶區MR2的實例。然而，本發明概念的實施例並不僅限於此。第一記憶體120至第四記憶體150中的至少一個可包括多層單元區而非三層單元區。此外，第一記憶體120至第四記憶體150中的至少一個可進一步包括多層單元區。
圖18說明根據本發明概念示例性實施例的以多個寫入比率進行的對於第一記憶體120至第四記憶體150的第一混合寫入操作至第三混合寫入操作191、192、及193。
參考圖17及圖18，第一混合寫入操作191可對應於其中單層單元區121、131、141、及151對三層單元區122、132、142、及152的寫入比率為X1:Y（其中X1及Y為大於或等於1的整數）的情形。在此種情形中，寫入資料儲存在以X1:Y的比率進行混合的單層單元區121、131、141、及151以及三層單元區122、132、142、及152中。第一混合寫入操作191包括交替地及重複地進行的三層單元寫入區段191a及單層單元寫入區段191b。就此來說，可以字線為單位執行三層單元寫入區段191a與單層單元寫入區段191b之間的切換。
三層單元寫入區段191a為將資料儲存在三層單元區122、132、142、及152中的區段，而單層單元寫入區段191b為將資料儲存在單層單元區121、131、141、及151中的區段。在三層單元寫入區段191a中，可依序執行3位元資料登錄、對第一位資料進行儲存的第一程式設計、3位元資料登錄、對第二位元資料進行儲存的第二程式設計、3位元資料登錄、以及對第三位元資料進行儲存的第三程式設計。在單層單元寫入區段191b中，可依序執行單個位元資料登錄及對單個位元資料進行儲存的程式設計。
第二混合寫入操作192可對應於其中單層單元區121、131、141、及151對三層單元區122、132、142、及152的寫入比率為X2:Y（其中X2及Y為大於或等於1的整數且X2小於X1）的情形。在此種情形中，寫入資料可儲存在以X2:Y的比率進行混合的單層單元區121、131、141、及151以及三層單元區122、132、142、及152中。第二混合寫入操作192可包括交替地及重複地進行的三層單元寫入區段192a及單層單元寫入區段192b。三層單元寫入區段192a可實質上相同於三層單元寫入區段191a，而在單層單元寫入區段192b中比在單層單元寫入區段191b中可程式設計的資料少。
第三混合寫入操作193可對應於其中單層單元區121、131、141、及151對三層單元區122、132、142、及152的寫入比率為X3:Y（其中X3及Y為大於或等於1的整數且X3小於X2）的情形。在此種情形中，寫入資料可儲存在以X3:Y的比率進行混合的單層單元區121、131、141、及151以及三層單元區122、132、142、及152中。第三混合寫入操作193可包括交替地及重複地進行的三層單元寫入區段193a及單層單元寫入區段193b。三層單元寫入區段193a可實質上相同於三層單元寫入區段192a，而在單層單元寫入區段193b中比在單層單元寫入區段192b中可程式設計的資料少。
在混合寫入操作191至混合寫入操作193中的任一個期間對於記憶體120至記憶體150進行的資料寫入可交錯地進行。在實施例中，在第一混合寫入操作191期間，首先完成對第一記憶體120的三層單元區122的寫入，其次完成對第二記憶體130的三層單元區132的寫入，再次完成對第三記憶體140的三層單元區142的寫入，且然後完成對第四記憶體150的三層單元區152的寫入。在實施例中，在第一混合寫入操作191期間，首先在完成對三層單元區122的寫入之後完成對第一記憶體120的單層單元區121的寫入，其次在完成對三層單元區132的寫入之後完成對第二記憶體130的單層單元區131的寫入，再次在完成對三層單元區142的寫入之後完成對第三記憶體140的單層單元區141的寫入，且然後在完成對三層單元區152的寫入之後完成對第四記憶體150的單層單元區151的寫入。
根據本實施例，寫入比率管理器111’根據主機的要求及/或由儲存裝置100B作出的內部決定來即時地調整寫入比率。因此，可選擇單層單元寫入操作以及包括第一混合寫入操作191至第三混合寫入操作193的所述多個混合寫入操作中的一個。然而，本發明概念的實施例並不僅限於此。舉例來說，寫入比率管理器111’可將單層單元區121、131、141、及151對三層單元區122、132、142、及152的寫入比率調整為0:1。在此種情形中，寫入資料僅儲存在三層單元區122、132、142、及152中。
圖19說明根據本發明概念示例性實施例的圖18所示混合寫入操作。
參考圖19，在圖18所示第一混合寫入操作191至第三混合寫入操作193的情形中，可將寫入資料混合地寫入至單層單元區121、131、141、及151以及三層單元區122、132、142、及152。具體來說，可將寫入資料劃分成多個部分資料，且可將所述多個部分資料依序輸出至控制器110’，且接著交替地儲存在單層單元區121、131、141、及151以及三層單元區122、132、142、及152中。接著，可分別將儲存在單層單元區121、131、141、及151中的資料移轉至三層單元區122、132、142、及152。
根據本實施例，由於將寫入資料混合地寫入至單層單元區121、131、141、及151以及三層單元區122、132、142、及152，因此寫入至單層單元區121、131、141、及151的資料量與單層單元寫入操作相比可減少。因此，單層單元區121、131、141、及151的消耗速度與單層單元寫入操作相比可降低。因此，遷移執行時間點與單層單元寫入操作相比可被延遲。因而，寫入放大因數及功耗可減小，且可以較慢的速度執行單層單元區121、131、141、及151的程式設計/擦除迴圈計數的更新。
因此，當執行混合寫入操作時，由於單層單元區121、131、141、及151的相對快的寫入速度與三層單元區122、132、142、及152的相對慢的寫入速度的混合，儲存裝置100B的寫入性能與三層單元寫入操作相比可維持為高的。此外，其中儲存裝置100B可維持恒定性能的區段與單層單元寫入操作相比為長的，且可提供恒定性能的緩衝區大小與單層單元寫入操作相比為大的。此外，由於以較慢的速度執行單層單元區121、131、141、及151的程式設計/擦除迴圈計數的更新，因此單層單元區121、131、141、及151的壽命可延長，從而使得儲存裝置100B的壽命延長。
圖20是說明根據本發明概念示例性實施例的圖1所示儲存裝置100的另一實例100C的方塊圖。
參考圖20，儲存裝置100C包括控制器110A（例如，控制電路）及記憶體120。記憶體120可為單個記憶體晶片，抑或可包括多個記憶體晶片。控制器110A包括寫入比率管理器111a，且寫入比率管理器111a包括工作負荷監測器1111、寫入比率調整器1112a、及資料分配器1113。
工作負荷監測器1111可從主機200接收寫入請求WR及寫入資料WD，且基於所接收的寫入請求WR的頻率及所接收的寫入資料WD的大小來監測儲存裝置100C的工作負荷。寫入比率調整器1112a從工作負荷監測器111接收監測結果，且基於所接收的監測結果來動態地調整寫入比率。資料分配器1113根據經調整的寫入比率來分配寫入資料WD，且將所分配寫入資料WD提供至單層單元區121及三層單元區122。將參考圖21來詳細地闡述工作負荷監測器1111的操作。
圖21是示出在圖20所示工作負荷監測器1111運行期間的第一週期Ta及第二週期Tm的曲線圖。
參考圖1、圖20、及圖21，工作負荷監測器1111在第一週期Ta期間積聚從主機200接收的寫入請求WR及寫入資料WD，且對主機200在每一第一週期Ta所需要的性能進行監測。第一週期Ta也可被稱為工作負荷確定週期、性能確定週期、或寫入比率確定週期。工作負荷監測器1111將所監測的性能提供至寫入比率調整器1112a，且寫入比率調整器1112a可根據所監測的性能來即時地調整寫入比率。
舉例來說，當在第一週期Ta期間所監測的性能為1,400 MB/s時，可將主機200所需要的性能確定為相對高的。在此種情形中，寫入比率調整器1112a可將寫入比率調整成使得所有寫入資料中寫入至單層單元區121的資料量增加。由於單層單元區121的寫入速度快，因此可快速地寫入所有寫入資料。因此，儲存裝置100C可自我調整於所監測的性能來提供寫入性能。
另一方面，舉例來說，當在第一週期Ta期間所監測的性能為300 MB/s時，可將主機200所需要的性能確定為相對低的。在此種情形中，寫入比率調整器1112a可將寫入比率調整成使得所有寫入資料中寫入至單層單元區121的資料量減少。由於寫入至單層單元區121的資料量減少，因此單層單元區121的消耗速度可降低且遷移時間點可被延遲。因此，儲存裝置100C可提供增大的緩衝區大小及壽命。
此外，工作負荷監測器1111可通過以下方式來檢測重的工作負荷：在第二週期Tm期間積聚從主機200接收的寫入請求WR及寫入資料WD，以及對主機200在每一第二週期Tm所需要的性能進行監測。第二週期Tm也可被稱為重工作負荷檢測週期。第二週期Tm可比第一週期Ta短，或可等於第一週期Ta。
在實施例中，工作負荷監測器1111基於在第二週期Tm期間從主機200接收到的寫入請求WR及寫入資料WD而將工作負荷與閾值進行比較。舉例來說，閾值可對應於當以當前設定的寫入比率執行寫入操作時所預期的最大性能。在實施例中，當工作負荷大於或等於閾值時，寫入比率調整器1112a將寫入比率調整成使得僅將寫入資料寫入至單層單元區121。
如此一來，當在第二週期Tm期間所監測的性能達到當以當前設定的寫入比率來執行寫入操作時所預期的最大性能時，工作負荷監測器1111可將所監測的性能確定為重的工作負荷。當檢測到重的工作負荷時，寫入比率調整器1112a可將寫入比率調整為1:0，且將寫入模式切換成僅對單層單元區121執行寫入操作的單層單元寫入模式。
圖22A至圖22C是示出根據本發明概念實施例的儲存裝置根據工作負荷來運行的曲線圖。以下，將參考圖20以及圖22A至圖22C來闡述儲存裝置根據工作負荷的運行。在圖22A至圖22C中，水準軸表示緩衝區大小而垂直軸表示性能。
參考圖22A，當工作負荷監測器1111所監測的性能為P1時，寫入比率調整器1112a可確定出P1為重的工作負荷，且將寫入比率調整為1:0。資料分配器1113可根據寫入比率而將寫入資料僅提供至單層單元區121，且寫入資料可僅儲存在單層單元區121中。因此，儲存裝置100C可自我調整於所監測的性能來提供最大性能。
參考圖22B，當工作負荷監測器1111所監測的性能為P2時，寫入比率調整器1112a可確定出P2為正常的工作負荷，並將寫入比率調整為X:1（X ＞ 0）。資料分配器1113可將寫入資料提供至以X:1的比率進行混合的單層單元區121及三層單元區122，且可將寫入資料儲存在單層單元區121及三層單元區122中。與單層單元寫入操作232相比，根據寫入比率的調整來進行的混合寫入操作231可使儲存裝置100C能夠在更長的時間自我調整於所監測的性能來提供性能P2。換句話說，由於寫入比率的動態調整，儲存裝置100C可增大用於提供恒定性能P2的緩衝區大小。
參考圖22C，當工作負荷監測器1111所監測的性能為P3時，寫入比率調整器1112a可確定出P3為輕的工作負荷，且將寫入比率調整為Y:1（0 ＜ Y ＜ X）。資料分配器1113可將寫入資料提供至以Y:1的比率進行混合的單層單元區121及多層單元區122，且寫入資料可儲存在單層單元區121及三層單元區122中。在實施例中，資料分配器1113由一個或多個多工器或解多工器實作。與單層單元寫入操作234相比，根據寫入比率的調整進行的混合寫入操作233可使儲存裝置100C能夠在更長的時間自我調整於所監測的性能來提供性能P3。換句話說，由於寫入比率的動態調整，儲存裝置100C可增大用於提供恒定性能P3的緩衝區大小。
圖23是根據本發明概念示例性實施例的一種操作儲存裝置的方法的流程圖。
參考圖23，根據本實施例的操作儲存裝置的方法可為將資料寫入至儲存裝置的操作，且可包括例如圖20所示儲存裝置100C按照時間次序執行的操作。參考圖20至圖22C所提供的說明可應用於本實施例，且因此將不再予以贅述。
在操作S100中，從主機接收寫入請求及寫入資料。在操作S125中，對儲存裝置100C的工作負荷進行監測。具體來說，工作負荷監測器1111可從主機接收寫入請求WR及寫入資料WD，且基於所接收的寫入請求WR的頻率及所接收的寫入資料WD的大小來監測儲存裝置100C的工作負荷。舉例來說，工作負荷監測器1111可在所述頻率及/或大小高於閾值時確定出工作負荷為高的。
在操作S145中，基於所監測的工作負荷來動態地調整第一記憶區對第二記憶區的寫入比率。具體來說，寫入比率調整器1112a可從工作負荷監測器1111接收監測結果，且基於所接收的監測結果來動態地調整寫入比率。在操作S150中，以在經調整的寫入比率中將寫入資料寫入至進行混合的第一記憶區及第二記憶區。
圖24是說明根據本發明概念示例性實施例的圖1所示儲存裝置100的另一實例100D的方塊圖。
參考圖24，儲存裝置100D包括控制器110B及記憶體120。記憶體120可為單個記憶體晶片，或可包括多個記憶體晶片。控制器110B包括寫入比率管理器111b及隨機存取記憶體113，且寫入比率管理器111b包括寫入比率調整器1112b及資料分配器1113。
從主機接收到的寫入資料WD可在隨機存取記憶體113中進行緩衝。在此種情形中，隨機存取記憶體113可用作緩衝器。寫入比率調整器1112b可基於在隨機存取記憶體113中緩衝的寫入資料WD1至寫入資料WD4的量來動態地調整寫入比率。具體來說，當在隨機存取記憶體113中緩衝大量寫入資料時，寫入比率調整器1112b可確定出主機所需要的性能為相對高的，且可增大所有寫入資料中對於單層單元區121的寫入比率，以提高寫入速度。另一方面，當在隨機存取記憶體113中緩衝少量寫入資料時，寫入比率調整器1112b可確定出主機所需要的性能為相對低的，且可減少所有寫入資料中對於單層單元區121的寫入比率。舉例來說，當在隨機存取記憶體113中緩衝的寫入資料量小於或等於閾值時，寫入比率調整器1112b可確定出主機所需要的性能為低的，且當所述量超過閾值時，寫入比率調整器1112b可確定出主機所需要的性能為高的。
圖25是說明根據本發明概念示例性實施例的圖1所示儲存裝置100的另一實例100E的方塊圖。
參考圖25，儲存裝置100E包括控制器110C、記憶體120、及溫度感測器160（例如，溫度傳感電路）。記憶體120可為單個記憶體晶片，或可包括多個記憶體晶片。控制器110C包括寫入比率管理器111c，且寫入比率管理器111b包括寫入比率調整器1112b及資料分配器1113。溫度感測器160感測儲存裝置100E的溫度，並將所感測溫度資訊提供至寫入比率調整器1112c。寫入比率調整器1112c可基於溫度資訊來動態地調整寫入比率。
在示例性實施例中，當所感測溫度高於參考溫度時，寫入比率調整器1112c增加所有寫入資料中寫入至單層單元區121的資料量。由於單層單元區121的寫入速度比三層單元區122的寫入速度快，因此整體寫入速度可提高且寫入操作的完成時間點可加快。因此，儲存裝置100E的閒置時間可增加且儲存裝置100E的溫度可降低。此外，當所感測溫度高於參考溫度時，三層單元區122的穩定性比單層單元區121的穩定性弱。因此，可通過增加對單層單元區121的寫入比率來確保寫入操作的穩定性。
在示例性實施例中，當所感測溫度低於參考溫度時，寫入比率調整器1112c會減少所有寫入資料中寫入至單層單元區121的資料量。由於三層單元區122的寫入速度比單層單元區121的寫入速度慢，因此整體寫入速度可降低且寫入操作的完成時間點可被延遲。因此，儲存裝置100E的閒置時間可減少且儲存裝置100E的溫度可升高。
圖26是根據本發明概念示例性實施例的電子設備1000的方塊圖。
參考圖26，電子設備1000包括處理器1100、記憶裝置1200、儲存裝置1300、調變解調機1400、輸入/輸出（I/O）裝置1500、及電源1600。在本實施例中，記憶裝置1200及/或儲存裝置1300可包括具有不同性能的第一記憶區及第二記憶區，且可動態地調整第一記憶區對第二記憶區的寫入比率並且以在經調整的寫入比率中將寫入資料寫入至進行混合的第一記憶區及第二記憶區。參考圖1至圖25所提供的說明可應用於記憶裝置1200及/或儲存裝置1300。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1、2、3、4、5、6、7‧‧‧模式
10‧‧‧儲存系統
51‧‧‧單層單元寫入操作/寫入操作
52‧‧‧第一混合寫入操作/寫入操作
52a、53a、54a、191a、192a、193a‧‧‧三層單元寫入區段
52b、53b、54b、61b、62b、63b、191b、192b、193b‧‧‧單層單元寫入區段
53‧‧‧第二混合寫入操作/寫入操作
54‧‧‧第三混合寫入操作/寫入操作
61‧‧‧第一混合寫入操作/寫入操作
61a、62a、63a‧‧‧多層單元寫入區段
62‧‧‧第二混合寫入操作/寫入操作
63‧‧‧第三混合寫入操作/寫入操作
91、101、232、234‧‧‧單層單元寫入操作
92、93、94、95、96、102、103、104、105、106、231、233‧‧‧混合寫入操作
100、1300‧‧‧儲存裝置
100A、100B、100C、100D、100E‧‧‧儲存裝置
110、110’、110A、110B、110C‧‧‧控制器
110a‧‧‧控制器
111、111’、111a、111b、111c‧‧‧寫入比率管理器
112、1100‧‧‧處理器
113‧‧‧隨機存取記憶體
114‧‧‧主機介面
115‧‧‧記憶體介面
116‧‧‧匯流排
120‧‧‧記憶體/第一記憶體
120a、120b‧‧‧記憶體
121、121a、131、141、151‧‧‧單層單元區
122、122a、132、142、152‧‧‧三層單元區
123、BLK4‧‧‧區塊
130‧‧‧第二記憶體/記憶體
140‧‧‧第三記憶體/記憶體
150‧‧‧第四記憶體/記憶體
160‧‧‧溫度感測器
171‧‧‧混合寫入模式
172‧‧‧單層單元寫入模式
191‧‧‧第一混合寫入操作/混合寫入操作
192‧‧‧第二混合寫入操作/混合寫入操作
193‧‧‧第三混合寫入操作/混合寫入操作
200‧‧‧主機
1000‧‧‧電子設備
1100‧‧‧處理器
1111‧‧‧工作負荷監測器
1112a、1112b、1112c‧‧‧寫入比率調整器
1113‧‧‧資料分配器
1200‧‧‧記憶裝置
1400‧‧‧調變解調機
1500‧‧‧輸入/輸出裝置
1600‧‧‧電源
BLK1‧‧‧第一區塊
BLK2‧‧‧第二區塊
BS1、BS2、BS3、BS4、BS5、BS6、BS7‧‧‧緩衝區大小
D‧‧‧資料登錄區段
L1‧‧‧壽命
LT1、LT2、LT3、LT4、LT5、LT6、LT7‧‧‧單層單元壽命
MEM‧‧‧記憶體
MEM1‧‧‧第一記憶體
MEM2‧‧‧第二記憶體
MEM3‧‧‧第三記憶體
MEM4‧‧‧第四記憶體
MEM_REG1、MR1‧‧‧第一記憶區
MEM_REG2、MR2‧‧‧第二記憶區
P1‧‧‧性能/第一性能
P2‧‧‧性能/第二性能
P3‧‧‧性能/第三性能
P4‧‧‧第四性能
P5‧‧‧第五性能
P6‧‧‧第六性能
PAGE1‧‧‧頁面區塊/第一頁面
PAGE2‧‧‧第二頁面
PAGE4‧‧‧頁面
Perf1、Perf2、Perf3、Perf4、Perf5、Perf6、Perf7‧‧‧性能
PGM‧‧‧資料程式設計區段
S1‧‧‧第一緩衝區大小
S2‧‧‧緩衝區大小
S3‧‧‧第三緩衝區大小
S4‧‧‧第四緩衝區大小
S5‧‧‧第五緩衝區大小
S6‧‧‧第六緩衝區大小
S100、S110、S120、S125、S130、S140、S145、S150、S210、S220、S230、S240、S250、S260‧‧‧操作
SLC‧‧‧單層單元
SLC_BLK1～SLC_BLKi‧‧‧單層單元區塊
Ta‧‧‧第一週期
Tm‧‧‧第二週期
TLC‧‧‧三層單元
TLC_BLK1～TLC_BLKj‧‧‧三層單元區塊
WL1‧‧‧第一字線
WL2‧‧‧第二字線
WL4‧‧‧字線
WR‧‧‧寫入請求
WD、WD1、WD2、WD3、WD4‧‧‧寫入資料
圖1是根據本發明概念示例性實施例的儲存系統的方塊圖。 圖2是說明根據本發明概念示例性實施例的圖1所示儲存裝置的實例的方塊圖。 圖3A及圖3B說明圖2所示記憶體的實例。 圖4是說明圖2所示控制器的實例的方塊圖。 圖5說明根據本發明概念示例性實施例的以多個寫入比率對圖2所示記憶體來執行的單層單元（SLC）寫入操作以及第一混合寫入操作至第三混合寫入操作。 圖6說明根據本發明概念示例性實施例的以多個寫入比率進行的混合寫入操作。 圖7A及圖7B分別說明根據本發明概念示例性實施例的圖5所示單層單元寫入操作以及第一混合寫入操作至第三混合寫入操作。 圖8A至圖8C說明根據本發明概念某些示例性實施例的混合寫入操作及遷移（migration）操作。 圖9是示出根據本發明概念示例性實施例的當以多個寫入比率執行寫入操作時緩衝區大小與性能之間的關係的曲線圖。 圖10是示出根據本發明概念示例性實施例的在多個寫入比率情況下儲存裝置的壽命的曲線圖。 圖11是示出根據本發明概念示例性實施例的在多個寫入比率情況下儲存裝置的性能、緩衝區大小、及壽命的曲線圖。 圖12是根據本發明概念示例性實施例的一種操作儲存裝置的方法的流程圖。 圖13是根據本發明概念示例性實施例的一種操作儲存裝置的方法的流程圖。 圖14是根據本發明概念示例性實施例的一種在主機與儲存裝置之間進行的操作的流程圖。 圖15是根據本發明概念示例性實施例的一種操作儲存裝置的方法的流程圖。 圖16是示出根據本發明概念示例性實施例的當寫入比率隨著時間改變時儲存裝置的壽命的曲線圖。 圖17是說明根據本發明概念示例性實施例的圖1所示儲存裝置的另一實例的方塊圖。 圖18說明根據本發明概念示例性實施例的以多個寫入比率對圖17所示記憶體進行的混合寫入操作。 圖19說明根據本發明概念示例性實施例的圖18所示混合寫入操作。 圖20是說明根據本發明概念示例性實施例的圖1所示儲存裝置的另一實例的方塊圖。 圖21是示出施加至圖20所示工作負荷監測器的第一週期及第二週期的曲線圖。 圖22A至圖22C是示出根據本發明概念示例性實施例的儲存裝置根據工作負荷來運行的曲線圖。 圖23是根據本發明概念示例性實施例的一種操作儲存裝置的方法的流程圖。 圖24是說明根據本發明概念示例性實施例的圖1所示儲存裝置的另一實例的方塊圖。 圖25是說明根據本發明概念示例性實施例的圖1所示儲存裝置的另一實例的方塊圖。 圖26是根據示例性實施例的電子設備的方塊圖。

Claims (23)

  1. 一種操作儲存裝置的方法，所述儲存裝置包括第一記憶區及第二記憶區，所述方法包括： 所述儲存裝置的控制器回應於來自主機的寫入請求來調整對於從所述主機接收到的寫入資料的所述第一記憶區對所述第二記憶區的寫入比率；以及 所述控制器以在經調整的所述寫入比率中將所述寫入資料寫入至所述第一記憶區及所述第二記憶區， 其中所述第一記憶區包括具有第一寫入速度的記憶單元，且 其中所述第二記憶區包括具有與所述第一寫入速度不同的第二寫入速度的記憶單元。
  2. 如申請專利範圍第1項所述的方法，其中所述第一記憶區是單層單元區，且所述第二記憶區是多層單元區或三層單元區。
  3. 如申請專利範圍第1項所述的方法，其中所述寫入比率對應於從所述第一記憶區選擇的區塊的數目對從所述第二記憶區選擇的區塊的數目的比率、從所述第一記憶區選擇的頁面的數目對從所述第二記憶區選擇的頁面的數目的比率、或從所述第一記憶區選擇的字線的數目對從所述第二記憶區選擇的字線的數目的比率。
  4. 如申請專利範圍第1項所述的方法，所述寫入包括： 將所述寫入資料劃分成多個部分資料；以及 將所述多個部分資料交替地寫入至所述第一記憶區及所述第二記憶區。
  5. 如申請專利範圍第1項所述的方法，其中所述寫入包括交替地及重複地對所述第一記憶區執行第一寫入操作及對所述第二記憶區執行第二寫入操作，且 以字線為單位在執行所述第一寫入操作與執行所述第二寫入操作之間進行切換。
  6. 如申請專利範圍第1項所述的方法，其中所述調整包括根據所述主機的要求動態地調整所述寫入比率。
  7. 如申請專利範圍第1項所述的方法，其中所述調整包括基於從所述主機接收的寫入模式動態地調整所述寫入比率，所述寫入模式指示所述寫入比率。
  8. 如申請專利範圍第7項所述的方法，進一步包括：在接收所述寫入模式之前，所述控制器根據所述寫入比率向所述主機提供關於所述儲存裝置的性能、緩衝區大小、及壽命中的至少一個的資訊。
  9. 如申請專利範圍第1項所述的方法，其中所述調整包括基於所接收的所述寫入資料的大小及所接收的所述寫入請求的頻率中的至少一個來動態地調整所述寫入比率。
  10. 如申請專利範圍第1項所述的方法，其中所述調整包括基於所述第一記憶區及所述第二記憶區的狀態資訊來動態地調整所述寫入比率，且 所述狀態資訊包括以下中的至少一個：所述第一記憶區及所述第二記憶區的程式設計/擦除迴圈資訊、所述第一記憶區及所述第二記憶區中的自由區塊的數目、及所述第一記憶區及所述第二記憶區的資料保持時間資訊。
  11. 如申請專利範圍第1項所述的方法，其中所述第一記憶區是揮發性記憶體且所述第二記憶區是非揮發性記憶體。
  12. 如申請專利範圍第1項所述的方法，其中所述第一記憶區及所述第二記憶區是揮發性記憶體。
  13. 如申請專利範圍第1項所述的方法，其中所述第一記憶區及所述第二記憶區是非揮發性記憶體。
  14. 一種操作儲存裝置的方法，所述儲存裝置包括第一記憶區及第二記憶區，所述方法包括： 所述儲存裝置的控制器基於在第一週期期間從主機接收到的寫入請求及寫入資料來監測所述儲存裝置的工作負荷； 所述控制器基於所監測的所述工作負荷來調整對於所接收的所述寫入資料的所述第一記憶區對所述第二記憶區的寫入比率；以及 所述控制器以在經調整的所述寫入比率中將所述寫入資料寫入至所述第一記憶區及所述第二記憶區， 其中所述第一記憶區包括具有第一寫入速度的記憶單元，且 其中所述第二記憶區包括具有與所述第一寫入速度不同的第二寫入速度的記憶單元。
  15. 如申請專利範圍第14項所述的方法，所述第一記憶區是單層單元區，且所述第二記憶區是多層單元區或三層單元區。
  16. 如申請專利範圍第15項所述的方法，所述調整包括： 基於在第二週期期間從所述主機接收的所述寫入請求及所述寫入資料對所述工作負荷與閾值進行比較，所述第二週期短於所述第一週期；以及 改變所述寫入比率，使得當所述工作負荷大於或等於所述閾值時，所述寫入資料只被寫入至所述單層單元區。
  17. 如申請專利範圍第14項所述的方法，其中所述調整包括基於在所述儲存裝置的隨機存取記憶體中所緩衝的資料量或所述儲存裝置的溫度來動態地調整所述寫入比率。
  18. 如申請專利範圍第14項所述的方法，其中所述寫入比率對應於從所述第一記憶區選擇的區塊的數目對從所述第二記憶區選擇的區塊的數目的比率、從所述第一記憶區選擇的頁面的數目對從所述第二記憶區選擇的頁面的數目的比率、或從所述第一記憶區選擇的字線的數目對從所述第二記憶區選擇的字線的數目的比率。
  19. 一種儲存裝置，包括： 記憶體，包括第一記憶區及第二記憶區，所述第一記憶區包括具有第一寫入速度的記憶單元，所述第二記憶區包括具有與所述第一寫入速度不同的第二寫入速度的記憶單元；以及 控制器，被配置成從主機接收寫入請求及寫入資料，動態地調整對於所接收的所述寫入資料的所述第一記憶區對所述第二記憶區的寫入比率，並控制所述記憶體以在經調整的所述寫入比率中將所述寫入資料寫入至所述第一記憶區及所述第二記憶區。
  20. 如申請專利範圍第19項所述的儲存裝置，其中所述第一記憶區是單層單元區，且所述第二記憶區是多層單元區或三層單元區。
  21. 一種儲存裝置，包括： 記憶裝置，包括單層單元區及多層單元區，其中所述記憶裝置儲存寫入比率X:Y，其中X是寫入至所述單層單元區的第一資料量且Y是寫入至所述多層單元區的第二資料量，其中X與Y不相同；以及 控制器，被配置成從主機接收寫入模式及寫入資料，基於所述寫入模式調整所述寫入比率，並根據所述經調整的寫入比率將所述寫入資料寫入至所述單層單元區及所述多層單元區。
  22. 如申請專利範圍第21項所述的儲存裝置，其中所述單層單元區的寫入速度高於所述多層單元區的寫入速度。
  23. 如申請專利範圍第21項所述的儲存裝置，其中所述控制器被配置成週期性地估計所述記憶裝置還剩下多長的壽命，並產生壽命資訊且將所述壽命資訊發送至所述主機。
TW106121263A 2016-09-19 2017-06-26 儲存裝置及其操作方法 TW201814528A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2016-0119560 2016-09-19
KR1020160119560A KR20180031289A (ko) 2016-09-19 2016-09-19 스토리지 장치 및 상기 스토리지 장치의 동작 방법

Publications (1)

Publication Number Publication Date
TW201814528A true TW201814528A (zh) 2018-04-16

Family

ID=61620309

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106121263A TW201814528A (zh) 2016-09-19 2017-06-26 儲存裝置及其操作方法

Country Status (4)

Country Link
US (1) US20180081594A1 (zh)
KR (1) KR20180031289A (zh)
CN (1) CN107845394A (zh)
TW (1) TW201814528A (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI700635B (zh) * 2018-04-26 2020-08-01 群聯電子股份有限公司 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
TWI738442B (zh) * 2020-07-29 2021-09-01 慧榮科技股份有限公司 資料儲存裝置與資料處理方法
CN113467707A (zh) * 2020-03-30 2021-10-01 爱思开海力士有限公司 数据存储装置及其操作方法
TWI752706B (zh) * 2020-08-26 2022-01-11 大陸商長江存儲科技有限責任公司 在nand快閃記憶體設備中的非破壞性模式快取記憶體程式設計
TWI760262B (zh) * 2020-07-29 2022-04-01 慧榮科技股份有限公司 資料儲存裝置與資料處理方法
US11442662B2 (en) 2020-04-30 2022-09-13 Phison Electronics Corp. Data writing method, memory control circuit unit and memory storage apparatus
TWI818370B (zh) * 2021-11-23 2023-10-11 大陸商合肥兆芯電子有限公司 資料儲存分配方法、記憶體儲存裝置及記憶體控制電路單元
TWI861417B (zh) * 2020-10-06 2024-11-11 南韓商三星電子股份有限公司 操作儲存系統的方法、以及對儲存資源的層級進行分區的方法

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10795607B2 (en) * 2017-08-17 2020-10-06 SK Hynix Inc. Memory device, a memory controller, a storage device including the memory device and the memory controller and operating method thereof
US10572388B2 (en) 2017-08-30 2020-02-25 Micron Technology, Inc. Managed NVM adaptive cache management
JP7030463B2 (ja) * 2017-09-22 2022-03-07 キオクシア株式会社 メモリシステム
US10838644B2 (en) * 2017-12-06 2020-11-17 Western Digital Technologies, Inc. Data storage arrangement partitionable memory and method to accomplish partition
CN110442299B (zh) * 2018-05-03 2022-12-13 群联电子股份有限公司 数据写入方法、存储器控制电路单元以及存储器储存装置
US10852968B2 (en) * 2018-05-07 2020-12-01 Apple Inc. Techniques for managing memory allocation within a storage device to improve operation of a camera application
US11209998B2 (en) 2018-06-11 2021-12-28 Western Digital Technologies, Inc. Adjustment of storage device parameters based on workload characteristics
CN108920107B (zh) * 2018-07-13 2022-02-01 深圳忆联信息系统有限公司 筛选冷数据的方法、装置、计算机设备及存储介质
JP2020035128A (ja) 2018-08-29 2020-03-05 キオクシア株式会社 メモリシステム
CN109491616B (zh) 2018-11-14 2022-05-24 三星（中国）半导体有限公司 数据的存储方法和设备
CN109582248B (zh) * 2018-12-14 2022-02-22 深圳市硅格半导体有限公司 闪存数据的写入方法、装置及计算机可读存储介质
US10725705B1 (en) * 2019-01-16 2020-07-28 Western Digital Technologies, Inc. System and method for storage system property deviation
CN111562880A (zh) 2019-02-14 2020-08-21 英韧科技(上海)有限公司 一种数据存储装置、系统及数据写入方法
CN109992525A (zh) * 2019-04-01 2019-07-09 合肥沛睿微电子股份有限公司 快闪存储器控制器
TWI786288B (zh) * 2019-04-09 2022-12-11 韓商愛思開海力士有限公司 儲存裝置、儲存裝置的控制方法及記錄媒體
KR102789105B1 (ko) * 2019-05-23 2025-04-01 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102242957B1 (ko) * 2019-06-03 2021-04-21 주식회사 원세미콘 고속 낸드 메모리 시스템과 고속 낸드 메모리 패키지 디바이스
KR102743222B1 (ko) 2019-06-12 2024-12-17 삼성전자 주식회사 전자 장치 및 그의 저장 공간 이용 방법
US10908844B2 (en) 2019-06-18 2021-02-02 Western Digital Technologies, Inc. Storage system and method for memory backlog hinting for variable capacity
CN110569002B (zh) * 2019-09-18 2022-12-27 得一微电子股份有限公司 一种基于混合模式的闪存设备可变容量装置和方法
KR102692526B1 (ko) 2019-10-16 2024-08-06 에스케이하이닉스 주식회사 메모리 시스템, 메모리 컨트롤러 및 동작 방법
KR102266166B1 (ko) * 2019-11-07 2021-06-17 주식회사 파두 메모리 컨트롤러 및 이를 포함하는 스토리지 디바이스
US11416168B2 (en) 2019-11-07 2022-08-16 FADU Inc. Memory controller and storage device including the same
JP2021081883A (ja) * 2019-11-15 2021-05-27 富士通株式会社 メモリバックアップ制御装置、ストレージ制御装置及び制御情報作成プログラム
KR102762245B1 (ko) * 2020-01-20 2025-02-03 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20210128780A (ko) * 2020-04-17 2021-10-27 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 저장 장치
US11640262B2 (en) * 2020-05-07 2023-05-02 Micron Technology, Inc. Implementing variable number of bits per cell on storage devices
KR102839272B1 (ko) * 2020-07-02 2025-07-29 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US11625297B2 (en) 2020-08-28 2023-04-11 Samsung Electronics Co., Ltd. Storage device and operating method thereof
DE102020123220A1 (de) * 2020-09-04 2022-03-10 Harman Becker Automotive Systems Gmbh Speichersystem, Verfahren zum Betrieb desselben
CN112162695A (zh) * 2020-09-09 2021-01-01 Oppo（重庆）智能科技有限公司 一种数据缓存方法、装置、电子设备及存储介质
US11403032B2 (en) * 2020-09-10 2022-08-02 Micron Technology, Inc. Data transfer management within a memory device having multiple memory regions with different memory densities
KR20220069543A (ko) * 2020-11-20 2022-05-27 삼성전자주식회사 스토리지 장치, 스토리지 컨트롤러 및 이를 포함하는 스토리지 시스템
KR20220092021A (ko) 2020-12-24 2022-07-01 삼성전자주식회사 스토리지 컨트롤러 및 이를 포함하는 스토리지 시스템
US11847324B2 (en) 2020-12-31 2023-12-19 Pure Storage, Inc. Optimizing resiliency groups for data regions of a storage system
US12229437B2 (en) 2020-12-31 2025-02-18 Pure Storage, Inc. Dynamic buffer for storage system
US12093545B2 (en) 2020-12-31 2024-09-17 Pure Storage, Inc. Storage system with selectable write modes
US11614880B2 (en) * 2020-12-31 2023-03-28 Pure Storage, Inc. Storage system with selectable write paths
US12067282B2 (en) 2020-12-31 2024-08-20 Pure Storage, Inc. Write path selection
CN112732189B (zh) * 2021-01-07 2024-05-10 Oppo广东移动通信有限公司 数据存储方法、装置、存储介质及电子设备
US11816345B2 (en) * 2021-03-29 2023-11-14 Micron Technology, Inc. Zone block staging component for a memory subsystem with zoned namespace
US12093547B2 (en) * 2021-04-15 2024-09-17 Sk Hynix Nand Product Solutions Corp. User configurable SLC memory size
KR20230058230A (ko) 2021-10-22 2023-05-03 삼성전자주식회사 스토리지 장치 및 그 동작 방법
KR102580946B1 (ko) * 2021-11-09 2023-09-21 삼성전자주식회사 버퍼 메모리의 할당 비율을 제어하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 컨트롤러의 동작 방법
CN116107496A (zh) 2021-11-09 2023-05-12 三星电子株式会社 存储器系统和操作存储器控制器的方法
KR20230068197A (ko) * 2021-11-10 2023-05-17 삼성전자주식회사 스토리지 장치 및 이의 동작 방법
US12008251B2 (en) * 2022-06-22 2024-06-11 Western Digital Technologies, Inc. Rate levelling among peer data storage devices
US11977739B2 (en) * 2022-09-01 2024-05-07 Western Digital Technologies, Inc. Handling write data burst for improved performance and resource usage
US12019879B2 (en) * 2022-09-25 2024-06-25 Advanced Micro Devices, Inc. Multi-level cell memory management
US12321782B2 (en) * 2023-06-02 2025-06-03 Dell Products L.P. Autonomous core affinity
WO2025110501A1 (ko) * 2023-11-20 2025-05-30 삼성전자주식회사 파티션들 간의 용량을 조절하는 전자 장치, 방법, 및 비-일시적 컴퓨터 판독 가능 기록 매체
CN117785071B (zh) * 2024-02-27 2024-05-24 合肥康芯威存储技术有限公司 一种存储器及其性能优化方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7518914B2 (en) * 2006-08-07 2009-04-14 Micron Technology, Inc. Non-volatile memory device with both single and multiple level cells
US20080250220A1 (en) * 2007-04-06 2008-10-09 Takafumi Ito Memory system
US8060719B2 (en) * 2008-05-28 2011-11-15 Micron Technology, Inc. Hybrid memory management
US9904621B2 (en) * 2014-07-15 2018-02-27 Sandisk Technologies Llc Methods and systems for flash buffer sizing

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI700635B (zh) * 2018-04-26 2020-08-01 群聯電子股份有限公司 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
CN113467707A (zh) * 2020-03-30 2021-10-01 爱思开海力士有限公司 数据存储装置及其操作方法
CN113467707B (zh) * 2020-03-30 2023-09-01 爱思开海力士有限公司 数据存储装置及其操作方法
US11442662B2 (en) 2020-04-30 2022-09-13 Phison Electronics Corp. Data writing method, memory control circuit unit and memory storage apparatus
TWI791981B (zh) * 2020-04-30 2023-02-11 群聯電子股份有限公司 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
TWI738442B (zh) * 2020-07-29 2021-09-01 慧榮科技股份有限公司 資料儲存裝置與資料處理方法
TWI760262B (zh) * 2020-07-29 2022-04-01 慧榮科技股份有限公司 資料儲存裝置與資料處理方法
US11630769B2 (en) 2020-07-29 2023-04-18 Silicon Motion, Inc. Data processing method for controlling write speed of memory device to avoid significant write delay and data storage device utilizing the same
TWI752706B (zh) * 2020-08-26 2022-01-11 大陸商長江存儲科技有限責任公司 在nand快閃記憶體設備中的非破壞性模式快取記憶體程式設計
TWI861417B (zh) * 2020-10-06 2024-11-11 南韓商三星電子股份有限公司 操作儲存系統的方法、以及對儲存資源的層級進行分區的方法
TWI818370B (zh) * 2021-11-23 2023-10-11 大陸商合肥兆芯電子有限公司 資料儲存分配方法、記憶體儲存裝置及記憶體控制電路單元
US11822798B2 (en) 2021-11-23 2023-11-21 Hefei Core Storage Electronic Limited Data storing allocation method, memory storage apparatus and memory control circuit unit

Also Published As

Publication number Publication date
CN107845394A (zh) 2018-03-27
KR20180031289A (ko) 2018-03-28
US20180081594A1 (en) 2018-03-22

Similar Documents

Publication Publication Date Title
TW201814528A (zh) 儲存裝置及其操作方法
US12443371B2 (en) Data writing method and storage device
KR100974954B1 (ko) 플래시 메모리를 이용한 저장장치에서의 읽기 웨어 레벨링방법
US9213645B2 (en) Command aware partial page programming
US9727455B2 (en) Method and apparatus for mapping a logical address between memories of a storage drive based on write frequency rankings
TWI507871B (zh) 資料儲存元件、記憶體系統以及使用非揮發性記憶體元件之計算系統
US11436140B2 (en) Memory control system for setting garbage collection frequency higher in dirty mode
US9875044B2 (en) Data storage device compensating for initial threshold voltage distribution shift, method of operating the same, and data processing system including the same
TWI774830B (zh) 記憶體系統及其操作方法
EP3985516B1 (en) Memory device, storage device including the same and method of operating the storage device
KR102244921B1 (ko) 저장 장치 및 그 리프레쉬 방법
US10990320B2 (en) Systems and methods to optimally select metablocks
US12307127B2 (en) Storage device and host device for optimizing model for calculating delay time of the storage device
CN118502683B (zh) 一种存储芯片的任务处理方法及系统
US20240302985A1 (en) Single-level cell block storing data for migration to multiple multi-level cell blocks
CN106326135B (zh) 一种平移非易失性存储器nvm的数据的方法及装置
JP7638833B2 (ja) メモリシステムおよび方法
US12468374B2 (en) Storage power reduction in battery-operated devices
US20260003781A1 (en) Data storage device and method of operating the same
US20240249763A1 (en) Refreshing a memory device using real-time clock information
US20260038609A1 (en) Storage device including memory device and memory controller and operating method of the storage device
EP4651138A2 (en) Data storage device and method of operating the same
CN118939178A (zh) 垃圾回收操作的方法以及相关的存储器控制器和储存系统