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TWI752597B - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents

半導體記憶裝置及半導體記憶裝置之製造方法 Download PDF

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TWI752597B
TWI752597B TW109128349A TW109128349A TWI752597B TW I752597 B TWI752597 B TW I752597B TW 109128349 A TW109128349 A TW 109128349A TW 109128349 A TW109128349 A TW 109128349A TW I752597 B TWI752597 B TW I752597B
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日商鎧俠股份有限公司
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Abstract

實施形態係關於一種半導體記憶裝置及半導體記憶裝置之製造方法。  實施形態之半導體記憶裝置之製造方法具備：於基板之上形成第1閘極絕緣層；於上述第1閘極絕緣層之上形成包含碳之第1半導體層；於上述第1半導體層之上形成第2半導體層；於上述第2半導體層之上形成包含碳之第3半導體層；於上述第2半導體層之第1部分摻雜硼；於上述第2半導體層之第2部分摻雜磷；於上述第3半導體層之上形成第1導電體層；以及將上述第1閘極絕緣層、上述第1半導體層、上述第2半導體層、上述第3半導體層及上述第1導電體層分離成包含上述第1部分之第1積層體與包含上述第2部分之第2積層體。

Description

半導體記憶裝置及半導體記憶裝置之製造方法
實施形態係關於一種半導體記憶裝置及其製造方法。
已知有一種能夠非揮發地記憶資料之NAND型(Not-And，反及)快閃記憶體。
實施形態提供一種能夠抑制電特性之劣化之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置之製造方法具備：於基板之上形成第1閘極絕緣層；於上述第1閘極絕緣層之上形成包含碳之第1半導體層；於上述第1半導體層之上形成第2半導體層；於上述第2半導體層之上形成包含碳之第3半導體層；於上述第2半導體層之第1部分摻雜硼；於上述第2半導體層之第2部分摻雜磷；於上述第3半導體層之上形成第1導電體層；將上述第1閘極絕緣層、上述第1半導體層、上述第2半導體層、上述第3半導體層及上述第1導電體層分離成包含上述第1部分之第1積層體與包含上述第2部分之第2積層體。
以下參考附圖對實施形態進行記述。各實施形態例示了用以實現發明之技術性思想之裝置或方法。附圖係示意性或概念性圖，各附圖之尺寸及比例等未必與實物相同。全部關於某實施形態之記述係除非明確地表示或者顯而易見地被排除，否則其作為其他實施形態之記述亦適用。本發明之技術性思想並非藉由構成要素之形狀、構造、配置等來特定。
再者，於以下之記述中，對具有大致相同之功能及構成之構成要素賦予相同之符號。構成參考符號之文字之後之數字係用以將藉由包含相同文字之參考符號被參考且具有相同構成之要素彼此加以區分。於無需將以包含相同文字之參考符號表示之要素相互區分之情形時，該等要素分別藉由僅包含文字之參考符號被參考。
[1]第1實施形態  [1-1]構成(構造)  以下，對實施形態之半導體記憶裝置1進行說明。
[1-1-1]半導體記憶裝置1之構成  圖1示出了第1實施形態之半導體記憶裝置1之構成例。半導體記憶裝置1係能夠非揮發地記憶資料之NAND型快閃記憶體。半導體記憶裝置1由外部之記憶體控制器2控制。
如圖1所示，半導體記憶裝置1具備例如記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK包含能夠非揮發地記憶資料之複數個記憶胞電晶體MT(未圖示)之集合，例如用作資料之抹除單位。於記憶胞陣列10，連接有未圖示之源極線SL、字元線WL及位元線BL等。各記憶胞電晶體例如與1條位元線BL及1條字元線WL相關聯。關於記憶胞陣列10之詳細構成，將於下文進行敍述。
指令暫存器11保存半導體記憶裝置1從記憶體控制器2接收到之指令CMD。指令CMD包含例如使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保存半導體記憶裝置1從記憶體控制器2接收到之位址資訊ADD。位址資訊ADD包含例如區塊位址BAd、頁位址PAd及行位址CAd。例如，區塊位址BAd、頁位址PAd以及行位址CAd分別用於區塊BLK、字元線WL以及位元線BL之選擇。
定序器13控制整個半導體記憶裝置1之動作。例如，定序器13基於指令暫存器11中所保存之指令CMD，控制驅動器模組14、列解碼器模組15及感測放大器模組16等，來執行讀出動作、寫入動作、抹除動作等。
驅動器模組14產生讀出動作、寫入動作、抹除動作等中使用之電壓，並供給至列解碼器模組15。驅動器模組14基於例如位址暫存器12中所保存之頁位址PAd，對與所選擇之字元線WL對應之信號線施加所產生之電壓。
列解碼器模組15基於位址暫存器12中所保存之區塊位址BAd，選擇對應之記憶胞陣列10內之1個區塊BLK。然後，列解碼器模組15將例如施加至與所選擇之字元線WL對應之信號線的電壓傳輸至所選擇之區塊BLK中之所選擇之字元線WL。
感測放大器模組16包含感測放大器16A及資料鎖存器16B。感測放大器16A感測記憶胞電晶體MT之狀態，基於所感測出之狀態產生讀出資料DAT，並且將寫入資料DAT傳輸至記憶胞電晶體MT。又，感測放大器16A將根據從記憶體控制器2接收到之寫入資料DAT而決定之電壓施加至各位元線BL。資料鎖存器16B保存來自記憶體控制器2之寫入資料DAT，並且將寫入資料DAT供給至感測放大器16A。又，資料鎖存器16B從感測放大器16A接收讀出資料DAT，將讀出資料DAT供給至記憶體控制器2。
以上所說明之半導體記憶裝置1及記憶體控制器2可藉由其等之組合構成1個半導體裝置。作為此種半導體裝置，例如可列舉SD(Secure Digital，安全數字) TM卡之類之記憶卡、或SSD(solid state drive，固態磁碟機)等。
[1-1-2]記憶胞陣列10之電路構成  圖2係擷取記憶胞陣列10中所包含之複數個區塊BLK中之1個區塊BLK而示出第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成之一例。例如，其他區塊BLK亦全部由圖2所示之要素及連接構成。記憶胞陣列10內之區塊BLK之個數及1個區塊BLK內之串組件SU之個數可設定為任意個數。以下之記述係基於1個區塊BLK包含4個串組件SU0～SU3之例。
各串組件SU係與位元線BL0～BLm(m為1以上之整數)分別相關聯之複數個NAND串NS之集合。各NAND串NS例如包含記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷儲存層，非揮發地保存資料。選擇電晶體ST1及ST2分別用於各種動作時之串組件SU之選擇。
於各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接。選擇電晶體ST1之汲極與相關聯之位元線BL連接，選擇電晶體ST1之源極與串聯連接之記憶胞電晶體MT0～MT7之組之一端連接。選擇電晶體ST2之汲極與串聯連接之記憶胞電晶體MT0～MT7之組之另一端連接。選擇電晶體ST2之源極連接於源極線SL。
於同一區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別共通地連接於字元線WL0～WL7。串組件SU0～SU3中之選擇電晶體ST1之閘極分別共通地連接於選擇閘極線SGD0～SGD3。選擇電晶體ST2之閘極共通地連接於選擇閘極線SGS。
各串組件SU中之1個NAND串NS連接於1條位元線BL。源極線SL例如由複數個區塊BLK共用。
1個串組件SU內與共通之字元線WL連接之複數個記憶胞電晶體MT之集合例如被稱為單元組件CU。例如，包含分別記憶1位資料之記憶胞電晶體MT之單元組件CU之記憶容量被定義為「1頁資料」。單元組件CU根據記憶胞電晶體MT所記憶之資料之位數，可具有2頁資料以上之記憶容量。
再者，第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成不限定於以上所說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT及選擇電晶體ST1及ST2之個數可分別設計成任意個數。
[1-1-3]記憶胞陣列10之平面構造  以下，對實施形態中之記憶胞陣列10之構造之一例進行說明。
再者，以下參考之附圖中，Y方向與位元線BL之延伸方向對應，X方向與字元線WL之延伸方向對應，Z方向與相對於要形成半導體記憶裝置1之半導體基板20(未圖示)之表面之鉛直方向對應。俯視圖中，為了使圖便於觀察，適當附加了影線。俯視圖中所附加之影線未必與附加了影線之構成要素之素材或特性相關聯。剖視圖中，為了使圖便於觀察，適當省略了絕緣體層(層間絕緣膜)、配線、接點等構成要素。
圖3係第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之平面佈局之一例，擷取包含作為串組件SU0～SU3發揮功能之構造體之區域來表示。如圖3所示，記憶胞陣列10包含例如狹縫SLT、記憶體柱MP、接點MPC及位元線BL。
複數個狹縫SLT分別於X方向上延伸，且於Y方向上排列。狹縫SLT包含絕緣體。狹縫SLT例如將作為字元線WL發揮功能之配線層、作為選擇閘極線SGD發揮功能之配線層及作為選擇閘極線SGS發揮功能之配線層之各者分斷。
由狹縫SLT所隔開之區域作為1個串組件SU發揮功能。具體而言，例如於在Y方向上相鄰之串組件SU0與SU1之間、SU1與SU2之間、以及SU2與SU3之間分別配置有狹縫SLT。記憶胞陣列10中，例如於Y方向上重複配置有與圖3所示之佈局相同之佈局。
複數個記憶體柱MP例如於作為串組件SU發揮功能之區域中例如呈4行錯位狀配置。再者，相鄰之狹縫SLT間之記憶體柱MP之個數及配置並不限定於此，可以適當變更。記憶體柱MP之各者例如作為1個NAND串NS發揮功能。
複數條位元線BL分別於Y方向上延伸，且於X方向上排列。各位元線BL係以於每個串組件SU中與至少1個記憶體柱MP重疊之方式配置。例如，各記憶體柱MP與2條位元線BL重疊。於與記憶體柱MP重疊之複數條位元線BL中之1條位元線BL與該記憶體柱MP之間，設置有接點MPC。各記憶體柱MP經由接點MPC與1條位元線BL電性連接。於1條位元線BL上，由狹縫SLT所隔開之各區域中，連接有1個接點MPC。再者，與各記憶體柱MP重疊之位元線BL之條數可以設計成任何條數。
[1-1-4]記憶胞陣列10之剖面構造  圖4係沿著圖3之IV-IV線之剖視圖，表示第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10及控制電晶體之剖面構造之一例。如圖4所示，半導體記憶裝置1包含例如導電體層21～24、記憶體柱MP、接點MPC、狹縫SLT以及電路區域UA。以下，對半導體記憶裝置1之剖面構造進行說明。
於半導體基板20之上設置有絕緣體層40。絕緣體層40例如包含氧化矽(SiO 2)。於半導體基板20之一部分及絕緣體層40內設置有電路區域UA，於絕緣體層40上設置有記憶胞陣列10。於電路區域UA中，例如形成有用於感測放大器模組16等之電路，電路中包含控制電晶體等。控制電晶體例如控制設置於上方之記憶胞陣列10。
首先，對記憶胞陣列10之構成進行記述。於絕緣體層40之上，例如，相接而設置有導電體層21。導電體層21形成為例如沿著xy平面擴展之板狀，被用作源極線SL。導電體層21包含例如矽(Si)或金屬材料等。
於導電體層21之上，例如，隔著絕緣體層41而相接設置有導電體層22。絕緣體層41及導電體層22形成為例如沿著xy平面擴展之板狀，被用作選擇閘極線SGS。絕緣體層41例如包含氧化矽。導電體層22包含例如鎢(W)。
於導電體層22之上，例如，相接而交替地積層有絕緣體層42與導電體層23。絕緣體層42及導電體層23形成為例如沿著xy平面擴展之板狀。例如，積層之複數個導電體層23係從半導體基板20側起依序分別用作字元線WL0～WL7。絕緣體層42例如包含氧化矽。導電體層23包含例如鎢。
於最上層之絕緣體層42之上，例如，相接而設置有導電體層24。導電體層24形成為例如沿著xy平面擴展之板狀，被用作選擇閘極線SGD。導電體層24包含例如鎢。
於導電體層24之上，例如，隔著絕緣體層43而相接設置有導電體層25。導電體層25形成為例如沿著y方向延伸之線狀，被用作位元線BL。於未圖示之區域中，複數個導電體層25沿著x方向排列。絕緣體層43例如包含氧化矽。導電體層25包含例如銅(Cu)。
複數個記憶體柱MP之各者係沿z方向延伸，且貫通絕緣體層41～42及導電體層22～24。記憶體柱MP之上端包含於絕緣體層43。記憶體柱MP之下端與導電體層21接觸。
記憶體柱MP之各者包含例如阻擋絕緣膜30、絕緣膜31、隧道絕緣膜32、半導體層33及35以及芯構件34。
具體而言，芯構件34係以沿Z方向延伸之方式設置，且設置於記憶體柱MP之中央部。例如，芯構件34之上端包含於較設置有導電體層24之層更上層，芯構件34之下端包含於較設置有導電體層22之層更下層。芯構件34包含例如氧化矽等絕緣體。
半導體層33覆蓋例如芯構件34之側面及底面。例如，半導體層33之底面與導電體層21接觸。半導體層33包含例如矽。
隧道絕緣膜32覆蓋半導體層33之側面。隧道絕緣膜32包含例如氧化矽。絕緣膜31覆蓋隧道絕緣膜32之側面。絕緣膜31包含例如氮化矽(SiN)。阻擋絕緣膜30覆蓋絕緣膜31之側面。阻擋絕緣膜30包含例如氧化矽。
半導體層35包含於較導電體層24更上層，例如側面與半導體層33之內壁相接，底面與芯構件34之上表面相接。半導體層35及半導體層33電性連接。半導體層35包含例如與半導體層33相同之材料。
於記憶體柱MP中之半導體層33及35之上表面，設置有柱狀之接點MPC。圖示之區域中，示出了與2根記憶體柱MP中之1根記憶體柱MP連接之接點MPC。該區域中未連接接點MPC之記憶體柱MP係於未圖示之區域中與接點MPC連接。1個導電體層25、即1條位元線BL接觸於接點MPC之上表面。
狹縫SLT形成為例如沿著xz平面擴展之板狀，將絕緣體層41～42及導電體層22～24分斷。狹縫SLT之上端包含於絕緣體層43。狹縫SLT之下端與導電體層21接觸。狹縫SLT包含例如氧化矽等絕緣體。
以上所說明之記憶體柱MP之構造中，記憶體柱MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層23交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層24交叉之部分作為選擇電晶體ST1發揮功能。
亦即，半導體層33被用作記憶胞電晶體MT以及選擇電晶體ST1及ST2各者之通道。絕緣膜31被用作記憶胞電晶體MT之電荷儲存層。藉此，記憶體柱MP之各者可以作為1個NAND串NS發揮功能。
電路區域UA包含複數個電晶體Tr。圖4僅示出1個電晶體Tr。電路區域UA中之電晶體Tr例如用於驅動器模組14、列解碼器模組15、感測放大器模組16等。關於電路區域UA，參考圖5來詳細敍述。
[1-1-5]電路區域UA之剖面構造  圖5示出沿著圖3之IV-IV線之剖面之一部分，概略地表示第1實施形態之半導體記憶裝置1所具備之控制電晶體之剖面構造之一例。圖5所示之剖面構造之更具體之構成及特徵將於下文詳細敍述。又，於圖5之說明中適當參考圖6。圖6表示感測放大器模組16之一部分要素及連接。關於圖6，僅主要記述與圖5相關之部分。
首先，如圖6所示，感測放大器模組16包含感測放大器16A及資料鎖存器16B。感測放大器16A包含複數個感測放大器電路16a。複數個感測放大器電路16a全部具有相同之要素及連接。1個感測放大器電路16a連接於1條位元線BL。
資料鎖存器16B包含複數個資料鎖存電路組16b。1個資料鎖存電路組16b包含資料鎖存電路SDL、TDL、ADL、BDL及CDL，與1個感測放大器電路16a連接。資料鎖存電路組16b全部具有相同之要素及連接。1個資料鎖存電路組16b可以進一步包含資料鎖存電路。
此處，如圖5所示，電路區域UA包含例如控制電晶體HTrN、LTrN、VLTrN以及VLTrP。為了使圖容易理解，將控制電晶體HTrN、LTrN、VLTrN以及VLTrP相鄰地記載，但實際上，控制電晶體HTrN與控制電晶體LTrN之間、以及控制電晶體LTrN與控制電晶體VLTrN之間分離，亦可設置有其他電晶體等。
控制電晶體HTrN為N通道MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)。控制電晶體HTrN係為了處理高電壓而具有較高之耐壓。以下，控制電晶體HTrN有時記載為高耐壓電晶體HTrN。控制電晶體HTrN例如用於列解碼器模組15中之高電壓傳輸用開關、或感測放大器模組16中之保護電晶體Tbls等需要高耐壓之電路。如圖6所示，電晶體Tbls包含於感測放大器電路16a。電晶體Tbls串聯連接於位元線BL。
控制電晶體HTrN之驅動電壓為例如20 V以上。
如圖5所示，控制電晶體LTrN為N通道MOSFET。控制電晶體LTrN係為了處理較控制電晶體HTrN所處理之電壓低之電壓，而具有較控制電晶體HTrN之耐壓低之耐壓。以下，控制電晶體LTrN有時記載為低耐壓電晶體LTrN。控制電晶體LTrN例如用於感測放大器模組16中之電晶體Tblc等進行類比動作之電路中，且用於需要與高耐壓電晶體HTrN相比較低之電壓及(或)較高之速度之動作的電路中。如圖6所示，電晶體Tblc包含於感測放大器電路16a，其一端串聯連接於電晶體Tbls。電晶體Tblc於另一端經由電晶體Txxl與節點SEN連接。節點SEN於感測放大器電路16a中具有基於讀出對象之記憶胞電晶體MT之狀態之電壓。
控制電晶體LTrN之驅動電壓約為例如2.5～4.5 V。
控制電晶體VLTrP及VLTrN分別為P通道MOSFET及N通道MOSFET。控制電晶體VLTrP及VLTrN係為了處理較控制電晶體LTrN所處理之電壓低之電壓，而具有較控制電晶體LTrN之耐壓低之耐壓。以下，控制電晶體VLTrP及VLTrN有時記載為超低耐壓電晶體VLTrP及VLTrN。超低耐壓電晶體VLTrP及VLTrN例如用於感測放大器模組16中之資料鎖存器16B等邏輯電路或進行數位動作之電路中，且用於需要與低耐壓電晶體LTrN相比較低之電壓及(或)較高之速度之動作的電路中。使用圖6對資料鎖存器16B中使用了超低耐壓電晶體VLTrP及VLTrN之部分具體地進行記述。例如，資料鎖存電路SDL、TDL、ADL、BDL及CDL包含電晶體52、54、57及58。電晶體52、54、57及58之組具有使2個反相器電路交叉連接而成之構成，於該交叉連接之部分使用超低耐壓電晶體VLTrP及VLTrN。超低耐壓電晶體VLTrP係用於例如電晶體52及54等。又，超低耐壓電晶體VLTrN係用於例如電晶體57及58。
控制電晶體VLTrP及VLTrN之驅動電壓約為例如1.2～1.8 V。
如圖5所示，於半導體基板20之上表面(表面附近)，例如設置有P型井區域PW、N型井區域NW以及元件分離區域STI。
P型井區域PW、N型井區域NW及元件分離區域STI分別與半導體基板20之上表面相接。元件分離區域STI例如為了將N型井區域NW與P型井區域PW電性分離而設置。元件分離區域STI例如使用氧化矽。
於N型井區域NW，設置有超低耐壓電晶體VLTrP，於P型井區域PW，設置有超低耐壓電晶體VLTrN、低耐壓電晶體LTrN以及高耐壓電晶體HTrN。
超低耐壓電晶體VLTrP包含p型雜質擴散區域PP1及PP2、絕緣體層OXa、閘極電極GCa及絕緣體層SW。
p型雜質擴散區域PP1及PP2形成於N型井區域NW之上表面(表面附近)，例如摻雜有硼(B)。p型雜質擴散區域PP1係與p型雜質擴散區域PP2於Y方向上分離地配置。p型雜質擴散區域PP1及PP2係作為超低耐壓電晶體VLTrP之源極(源極擴散層)及汲極(汲極擴散層)發揮功能。p型雜質擴散區域PP1及PP2中所摻雜之硼之濃度可以分別於整個p型雜質擴散區域PP1及PP2中不均勻。例如，p型雜質擴散區域PP1之硼濃度可以於靠近p型雜質擴散區域PP2之區域中較低，於遠離p型雜質擴散區域PP2之區域中較高。又，p型雜質擴散區域PP2之硼濃度可以於接近p型雜質擴散區域PP1之區域中較低，於遠離p型雜質擴散區域PP1之區域中較高。
絕緣體層Oxa係例如，相接而設置於p型雜質擴散區域PP1與p型雜質擴散區域PP2之間之N型井區域NW上，作為超低耐壓電晶體VLTrP之閘極絕緣膜發揮功能。絕緣體層OXa係使用絕緣材料形成，絕緣材料例如包含氧化矽及氮化矽之積層構造。
閘極電極GCa係例如，相接而設置於絕緣體層OXa上。
絕緣體層SW設置於超低耐壓電晶體VLTrP之閘極電極GCa之側面，作為側壁發揮功能。
超低耐壓電晶體VLTrN包括n型雜質擴散區域NP1及NP2、絕緣體層OXb、閘極電極GCb及絕緣體層SW。
n型雜質擴散區域NP1及NP2形成於P型井區域PW之上表面(表面附近)，例如摻雜有磷(P)。n型雜質擴散區域NP1係與n型雜質擴散區域NP2於Y方向上分離地配置。n型雜質擴散區域NP1及NP2作為超低耐壓電晶體VLTrN之源極(源極擴散層)及汲極(汲極擴散層)發揮功能。
絕緣體層OXb係例如，相接而設置於n型雜質擴散區域NP1與NP2間之P型井區域PW上，作為超低耐壓電晶體VLTrN之閘極絕緣膜發揮功能。絕緣體層OXb係使用絕緣材料形成，絕緣材料例如包含氧化矽及氮化矽之積層構造。
閘極電極GCb係例如，相接而設置於絕緣體層OXb上。
絕緣體層SW設置於超低耐壓電晶體VLTrN之閘極電極GCb之側面，作為側壁發揮功能。
低耐壓電晶體LTrN包含n型雜質擴散區域NP1及NP2、絕緣體層OXc、閘極電極GCc以及絕緣體層SW。除了絕緣體層OXc及閘極電極GCc以外，與超低耐壓電晶體VLTrN相同。
絕緣體層OXc係例如，相接而設置於n型雜質擴散區域NP1與NP2間之P型井區域PW上，作為低耐壓電晶體LTrN之閘極絕緣膜發揮功能。絕緣體層OXc係使用絕緣材料形成，絕緣材料例如包含氧化矽及氮化矽之積層構造。
閘極電極GCc係例如，相接而設置於絕緣體層OXc上。
高耐壓電晶體HTrN包含n型雜質擴散區域NP1及NP2、絕緣體層OXc、閘極電極GCd以及絕緣體層SW。除了絕緣體層OXd及閘極電極GCd以外，與超低耐壓電晶體VLTrN相同。
絕緣體層OXd係例如，相接而設置於n型雜質擴散區域NP1與NP2間之P型井區域PW上，作為高耐壓電晶體HTrN之閘極絕緣膜發揮功能。絕緣體層OXd係使用絕緣材料形成，絕緣材料例如包含氧化矽及氮化矽之積層構造。
閘極電極GCd係例如，相接而設置於絕緣體層OXd上。
又，電路區域UA包含接觸插塞CS及C0、以及導電體層D0。導電體層D0作為設置於較控制電晶體HTrN、LTrN、VLTrN及VLTrP更上層之配線發揮功能。
接觸插塞CS係設置於控制電晶體HTrN、LTrN、VLTrN及VLTrP之源極或汲極與導電體層D0之間之導電體層。接觸插塞C0係設置於控制電晶體HTrN、LTrN、VLTrN及VLTrP之閘極電極與導電體層D0之間之導電體層。p型雜質擴散區域PP1及PP2以及n型雜質擴散區域NP1及NP2分別經由接觸插塞CS電性連接於不同之導電體層D0。閘極電極GCa、GCb、GCc及GCd分別經由接觸插塞C0電性連接於不同之導電體層D0。
[1-1-6]控制電晶體之構造  其次，使用圖7～圖9對控制電晶體HTrN、LTrN、VLTrN以及VLTrP之構造之詳細情況進行說明。圖7～圖9省略表示絕緣體層40。形成有超低耐壓電晶體VLTrP之區域、形成有超低耐壓電晶體VLTrN之區域、形成有低耐壓電晶體LTrN之區域以及形成有高耐壓電晶體HTrN之區域有時分別記載為VLTrP形成區域、VLTrN形成區域、LTrN形成區域以及HTrN形成區域。
圖7示出了第1實施形態之半導體記憶裝置1中之控制電晶體VLTrN及VLTrP之剖面構造之一例之詳細情況。
首先，示出超低耐壓電晶體VLTrP之詳細構造之一例。超低耐壓電晶體VLTrP之區域中包含N型井區域NW、p型雜質擴散區域PP1及PP2、閘極電極GCa、接觸插塞CS及C0、以及絕緣體層OXa、55、56及57。
絕緣體層OXa包含絕緣體層50a及51a。絕緣體層50a係例如，相接而設置於p型雜質擴散區域PP1與p型雜質擴散區域PP2之間之N型井區域NW上。絕緣體層50a包含例如氮氧化矽(SiON)。絕緣體層51a係例如，相接而設置於絕緣體層50a上。絕緣體層51a包含例如氧化矽。絕緣體層50a例如為薄於3.5 nm之程度之厚度。
閘極電極GCa包含半導體層60a～62a、絕緣體層63a、導電體層64a及導電體層65a。半導體層60a係例如，相接而設置於絕緣體層51a上。半導體層60a包含例如摻雜有碳(C)之多晶矽層。半導體層60a中之碳濃度可以於Z方向上不均等。半導體層60a被用作防擴散層，其抑制半導體層61a中所包含之硼(於下文敍述)經由絕緣體層OXa擴散至N型井區域NW。再者，亦可藉由使半導體層60a中所包含之碳向半導體層61a擴散，而於半導體層61a中包含碳。此時，半導體層61a之層中之碳濃度低於半導體層60a之層中之碳濃度。
半導體層61a係例如，相接而設置於半導體層60a上。半導體層61a為P型之半導體層，包含例如摻雜有硼(B)之多晶矽層。
半導體層62a係例如，相接而設置於半導體層61a上。半導體層62a包含例如摻雜有碳(C)之多晶矽層。再者，半導體層62a中之碳濃度可以於Z方向上不均等。半導體層62a被用作防擴散層，其抑制半導體層61a中所包含之硼經由絕緣體層63a擴散至導電體層64a。再者，亦可藉由使半導體層62a中所包含之碳向半導體層61a擴散，而於半導體層61a中包含碳。此時，半導體層61a之膜中之碳濃度低於半導體層62a之膜中之C濃度。
絕緣體層63a係例如，相接而設置於半導體層62a上。絕緣體層63a包含例如氧化矽。絕緣體層63a亦可為自然氧化膜。絕緣體層63a之Z方向之膜厚係不損害其上下之膜間之導電性的膜厚。絕緣體層63a被用作防擴散層，其抑制半導體層61a中所包含之硼擴散至導電體層64a。
導電體層64a係例如，相接而設置於絕緣體層63a上。導電體層64a包含例如矽化鎢(WSi)。例如，可以藉由硼從半導體層61a擴散，而於絕緣體層63a及導電體層64a中包含硼。
導電體層65a係例如，相接而設置於導電體層64a上。導電體層65a包含例如氮化鈦(TiN)。導電體層65a被用作防擴散層，其抑制導電體層64a中所包含之鎢擴散至絕緣體層55及接觸插塞C0。
絕緣體層55係例如，相接而設置於導電體層65a上。絕緣體層55例如包含氮化矽。絕緣體層55例如作為形成接觸插塞C0時之蝕刻終止層發揮功能。
於絕緣體層OXa、閘極電極GCa以及絕緣體層55之側面設置有絕緣體層56，於絕緣體層56上，例如，相接而設置有絕緣體層57。絕緣體層56及57被用作PMOS(P type metal oxide semiconductor，P型金氧半導體)電晶體TrP之閘極電極之側壁。
對於與以上所說明之超低耐壓電晶體VLTrP相關之構造，接觸插塞C0形成於設置在絕緣體層40及55中之接觸孔內，接觸插塞C0之底面與導電體層65a接觸。
其次，針對超低耐壓電晶體VLTrN之詳細構造之一例，主要說明與超低耐壓電晶體VLTrP不同之處。繼而，如圖7所示，超低耐壓電晶體VLTrN之區域中包含P型井區域PW、n型雜質擴散區域NP1及NP2、閘極電極GCb、接觸插塞CS及C0、以及絕緣體層OXb、55、56及57。
絕緣體層50b、絕緣體層51b、半導體層60b、半導體層62b、絕緣體層63b、導電體層64b及導電體層65b分別與絕緣體層50a、絕緣體層51a、半導體層60a、半導體層62a、絕緣體層63a、導電體層64a及導電體層65a相同，因此省略詳細之說明。絕緣體層50b、絕緣體層51b、半導體層60b、半導體層62b、絕緣體層63b、導電體層64b及導電體層65b分別源自與絕緣體層50a、絕緣體層51a、半導體層60a、半導體層62a、絕緣體層63a、導電體層64a及導電體層65a相同之層，因而具有實質上相同之厚度。又，關於接觸插塞CS及C0以及絕緣體層55～57亦然，與超低耐壓電晶體VLTrP相同，因此省略說明。
半導體層61b係例如，相接而設置於半導體層60b上。半導體層61b為N型之半導體層，包含例如摻雜有磷(P)之多晶矽層。因此，半導體層60b被用作防擴散層，其抑制半導體層61b所包含之磷經由絕緣體層OXb擴散至P型井區域PW。又，半導體層62b被用作防擴散層，其抑制半導體層61b所包含之磷經由絕緣體層63b擴散至導電體層64b。
其次，圖8示出了第1實施形態之半導體記憶裝置1中之控制電晶體HTrN及LTrN之剖面構造之一例之詳細情況。關於低耐壓電晶體LTrN之詳細構造之一例，主要說明與超低耐壓電晶體VLTrN不同之處。如圖8所示，低耐壓電晶體LTrN之區域中包含P型井區域PW、n型雜質擴散區域NP1及NP2、閘極電極GCc、接觸插塞CS及C0、以及絕緣體層OXc、55、56及57。
絕緣體層OXc、絕緣體層50c、絕緣體層51c、半導體層60c～62c、絕緣體層63c、導電體層64c以及導電體層65c分別與絕緣體層OXb、絕緣體層50b、絕緣體層51b、半導體層60b～62b、絕緣體層63b、導電體層64b以及導電體層65b相同，因此省略詳細之說明。半導體層60c～62c、絕緣體層63c、導電體層64c以及導電體層65c分別源自與半導體層60b～62b、絕緣體層63b、導電體層64b以及導電體層65b相同之層，因而具有實質上相同之厚度。絕緣體層50c形成為與絕緣體層50b實質上相同之厚度。
另一方面，絕緣體層51c較超低耐壓電晶體VLTrP及VLTrN之絕緣體層51a及51b厚。藉由絕緣體層51c較絕緣體層51a及51b厚，而低耐壓電晶體LTrN具有較超低耐壓電晶體VLTrP及VLTrN高之耐壓。絕緣體層51c例如為薄於8 nm之程度之厚度。
關於接觸插塞CS及C0以及絕緣體層55～57亦然，與超低耐壓電晶體VLTrN相同，因此省略說明。
其次，針對高耐壓電晶體HTrN之詳細構造之一例，主要說明與超低耐壓電晶體VLTrN不同之處。繼而，如圖8所示，高耐壓電晶體HTrN之區域中包含P型井區域PW、n型雜質擴散區域NP1及NP2、閘極電極GCd、接觸插塞CS及C0、以及絕緣體層OXd、55、56及57。
絕緣體層OXd、絕緣體層50d、絕緣體層51d、半導體層60d～62d、絕緣體層63d、導電體層64d及導電體層65d分別與絕緣體層OXb、絕緣體層50b、絕緣體層51b、半導體層60b～62b、絕緣體層63b、導電體層64b及導電體層65b相同，因此省略詳細之說明。半導體層60d～62d、絕緣體層63d、導電體層64d及導電體層65d分別源自與半導體層60b～62b、絕緣體層63b、導電體層64b及導電體層65b相同之層，因而具有實質上相同之厚度。絕緣體層50d形成為與絕緣體層50b實質上相同之厚度。
另一方面，絕緣體層51d較低耐壓電晶體LTrN之絕緣體層51c厚。藉由絕緣體層51d較絕緣體層51c厚，而高耐壓電晶體HTrN具有較低耐壓電晶體LTrN高之耐壓。絕緣體層51d例如為薄於40 nm之程度之厚度。
關於接觸插塞CS及C0以及絕緣體層55～57，由於與超低耐壓電晶體VLTrN相同，故而省略說明。
圖9示出包含超低耐壓電晶體VLTrN與低耐壓電晶體LTrN之交界之區域。如上所述，絕緣體層51c較超低耐壓電晶體VLTrP及VLTrN之絕緣體層51a及51b厚，絕緣體層51d較低耐壓電晶體LTrN之絕緣體層51c厚。另一方面，如下文所詳細敍述，超低耐壓電晶體VLTrP及VLTrN、低耐壓電晶體LTrN以及高耐壓電晶體HTrN係一部分藉由共通之製程而形成。至少受該等情況部分影響，HTrN形成區域中之半導體基板20之表面位於較LTrN形成區域中之半導體基板20之表面低之位置，LTrN形成區域中之半導體基板20之表面位於比VLTrP形成區域及VLTrN形成區域中之半導體基板20之表面低之位置。又，絕緣體層50d之上表面亦位於較絕緣體層50c之上表面低之位置，絕緣體層50c之上表面位於較絕緣體層50a及50b各自之上表面低之位置。另一方面，絕緣體層51a、51b、51c及51d之上表面位於大致相同之高度或實質上相同之高度。關於較絕緣體層51a、51b、51c及51d靠上之各層，遍及VLTrP形成區域、VLTrN形成區域、LTrN形成區域及HTrN形成區域地位於實質上相同之高度。
[1-2]半導體記憶裝置1之製造方法  以下，適當參考圖10，對第1實施形態之半導體記憶裝置1中之與控制電晶體之閘極電極GC之形成相關之一連串之製造工序之一例進行說明。圖10係表示第1實施形態之半導體記憶裝置1之製造方法之一例的流程圖。圖11～圖18分別為第1實施形態之半導體記憶裝置1之製造中途之剖面構造之一例，示出與圖7及圖8相同之剖面。
又，例如於遍及VLTrP形成區域、VLTrN形成區域、LTrN形成區域以及HTrN形成區域地設置有絕緣體層50之情形時，VLTrP形成區域、VLTrN形成區域、LTrN形成區域以及HTrN形成區域中之絕緣體層50有時分別被稱為絕緣體層50a、絕緣體層50b、絕緣體層50c、絕緣體層50d。換言之，於針對絕緣體層50a、絕緣體層50b、絕緣體層50c以及絕緣體層50d全部進行敍述之情形時，可如「絕緣體層50」般使用共通之參考符號。此種記載方法亦用於整篇本說明書中之其他參考符號。
首先，如圖11所示，形成絕緣體層OX(步驟S101)。具體而言，於半導體基板20之上，例如，相接而依序形成絕緣體層50及絕緣體層51。首先，半導體基板20被蝕刻成VLTrP形成區域及VLTrN形成區域、LTrN形成區域、HTrN形成區域依序為厚至薄的形態。蝕刻可以藉由使半導體基板20之欲去除之部分氧化，對該氧化膜進行濕式蝕刻之方法來進行。於具有階差之半導體基板20上，例如，相接而形成絕緣體層50。於絕緣體層50上，例如，相接而形成絕緣體層51。絕緣體層51形成為於全部區域中於z軸方向上高度大致相同。換言之，絕緣體層51以HTrN形成區域、LTrN形成區域、VLTrP形成區域以及VLTrN形成區域中依序為厚至薄的形態形成，上端位置為大致相同之高度。
其次，如圖12所示，於絕緣體層51之上表面上，例如，相接而形成半導體層60(步驟S102)。半導體層60能夠藉由在例如碳氣氛中沈積非摻雜之多晶矽而形成。或者，半導體層60亦可藉由形成非摻雜之多晶矽並且利用離子注入於多晶矽中摻雜碳而形成。
繼而，如圖13所示，於半導體層60之上表面上，例如，相接而形成半導體層161(步驟S103)。半導體層161例如包含非摻雜之多晶矽。
繼而，如圖14所示，於半導體層161之上表面上，例如，相接而形成半導體層62(步驟S104)。半導體層62能夠藉由在例如碳氣氛中沈積非摻雜之多晶矽而形成。又，半導體層62亦可藉由形成非摻雜之多晶矽並且利用離子注入於多晶矽中摻雜碳而形成。
繼而，如圖15所示，形成元件分離區域STI(步驟S105)。具體而言，利用例如微影工序及蝕刻去除要形成元件分離區域STI之區域，並於去除所得之區域中嵌埋絕緣材料。本工序中之蝕刻例如為RIE(Reactive Ion Etching，反應性離子蝕刻)。元件分離區域STI係以將至此所形成之層分離成VLTrP形成區域、VLTrN形成區域、LTrN形成區域以及HTrN形成區域之方式形成。
繼而，如圖16所示，形成半導體層61(步驟S106)。具體而言，半導體層61a係藉由如下方法而形成，即，於VLTrN形成區域、LTrN形成區域以及HTrN形成區域被遮罩覆蓋之狀態下，利用離子注入向半導體層161a摻雜硼。半導體層61b、半導體層61c以及半導體層61d係藉由如下方法而形成，即，於VLTrP形成區域被遮罩覆蓋之狀態下，分別向半導體層161b、半導體層161c以及半導體層161d摻雜磷。
繼而，如圖17所示，形成絕緣體層63、導電體層64及65、以及絕緣體層55(步驟S107)。具體而言，絕緣體層63係例如，相接而形成於半導體層62及元件分離區域STI之上表面上。導電體層64及65係例如，相接而依序形成於絕緣體層63之上表面上。絕緣體層55係例如，相接而形成於導電體層65之上表面上。絕緣體層63可以藉由熱氧化等熱處理而形成，又，亦可藉由自然氧化而形成。
繼而，如圖18所示，形成閘極電極GC(步驟S108)。具體而言，將元件分離區域STI之一部分及積層於較半導體基板20靠上之層中之元件分離區域STI周邊之部分藉由蝕刻而去除。積層於較半導體基板20靠上之層係按VLTrP形成區域、VLTrN形成區域、LTrN形成區域及HTrN形成區域被分離。其結果，由殘留之積層構造形成閘極電極GCa、閘極電極GCb、閘極電極GCc及閘極電極GCd。進而，形成絕緣體層50a、51a、50b、51b、50c、51c、50d及51d。本工序中之蝕刻例如為RIE，亦可進行複數次RIE。
繼而，如圖7及圖8所示，形成n型雜質擴散區域NP1及NP2、p型雜質擴散區域PP1及PP2、絕緣體層56、57及40、以及接觸插塞CS及C0。
以上所說明之製造工序僅為一例，亦可於各製造工序之間插入其他處理，製造工序之順序亦可於不產生問題之範圍內替換。
[1-3]第1實施形態之優點(效果)  根據以上所說明之第1實施形態之半導體記憶裝置1，能夠抑制控制電晶體之電特性之劣化，能夠提供一種高品質之半導體裝置。以下，對第1實施形態之半導體記憶裝置1之詳細效果進行說明。
用於半導體裝置之控制電晶體存在根據半導體層中之構造，而於控制電晶體之製造中特性劣化之情況。例如，可認為於相鄰之P型電晶體與N型電晶體中，作為半導體層中之摻雜劑之硼及磷會經由閘極電極中之矽化鎢(例如導電體層64)而相互擴散。為了防止擴散，可以考慮於矽化鎢與摻雜矽之間設置絕緣體層(例如絕緣體層63)之構造，但若將絕緣體層設置得較厚，則存在絕緣體層之與上層之導電體層之連接接點之電阻增加，而導致電晶體之動作速度下降。尤其是，於超低耐壓電晶體之情形時，亦有不進行高速動作之虞。另一方面，若較薄地設置絕緣體層，則存在無法防止硼之擴散之情形。
進而，可認為控制電晶體中之閘極電極之半導體層中之硼及磷會穿透且擴散至半導體基板側。於該情形時，存在電晶體之閾值偏離所期望之範圍，而導致電晶體特性之偏差。尤其是，當在半導體基板之上形成無摻雜矽之後，從上方注入硼及磷等摻雜劑時，亦存在硼及磷容易穿透至半導體基板側之情形。
如上所述之硼或磷之擴散亦可能由形成記憶胞之製造工序中之高溫之熱處理工序等引起。亦即，於形成控制電晶體時或形成控制電晶體之後，於形成記憶胞之製造工序中之例如熱擴散等高溫處理時，上述電晶體動作之劣化有可能變得顯著。
與此相對，圖19係表示圖17中之硼及磷之動態之概念圖。如圖19所示，第1實施形態中之半導體記憶裝置1具有半導體層61隔於半導體層60與62之間之構造。半導體層60及62包含碳。矽中所包含之碳抑制硼或磷之擴散。因此，半導體層62能夠防止半導體層61中所包含之硼及磷擴散至導電體層64。藉由進一步具有極薄之絕緣體層63，能夠進一步防止硼及磷向導電體層64擴散。
又，半導體層60能夠防止半導體層61中所包含之硼及磷穿透且擴散至半導體基板20。
又，以下，對第1實施形態之半導體記憶裝置1之閘極電極之構造之製造製程上之優點進行繼續。如上所述，於要形成控制電晶體HTrN、LTrN、VLTrN及VLTrP之全部區域中，半導體層60與62之間隔著半導體層61。即，能夠於全部區域中總括地形成半導體層60及62。具體而言，第1實施形態之半導體記憶裝置1係於形成閘極電極之積層時，除了調整半導體基板20之高度之工序及注入半導體層61之摻雜劑之工序以外，可以於要形成控制電晶體HTrN、LTrN、VLTrN以及VLTrP之全部區域中總括地形成層。即，第1實施形態之半導體記憶裝置1能夠容易地進行製造製程。
以上之結果為，第1實施形態之半導體記憶裝置1即便為於形成控制電晶體後於高溫下進行熱處理之半導體記憶裝置，亦能夠抑制半導體層中之硼或磷之擴散。因而，根據第1實施形態之半導體記憶裝置1，能夠提供一種高品質之控制電晶體。又，第1實施形態之半導體記憶裝置1能夠容易地進行製造製程。
[2]第2實施形態  以下，對第2實施形態之半導體記憶裝置1進行說明。
[2-1]控制電晶體之構造  於第2實施形態中，閘極電極GC於半導體層61中進而具有極薄之絕緣體層70。關於其他構造，第2實施形態與第1實施形態大致相同。以下，關於第2實施形態之半導體記憶裝置1，主要對與第1實施形態不同之處進行說明。
使用圖20對控制電晶體HTrN、LTrN、VLTrN以及VLTrP之構造之詳細情況進行說明。圖20省略表示絕緣體層40。圖20示出與第1實施形態中之圖7及圖8相同之部分。
如圖20所示，第2實施形態中之閘極電極GC與第1實施形態中之閘極電極GC之不同之處在於第1實施形態中被稱為半導體層61之部分之構造。以下，對第2實施形態中之相當於第1實施形態之半導體層61之部分進行記述。
相當於第1實施形態之半導體層61之部分係於第2實施形態中，具有包含半導體層61、絕緣體層70及半導體層71之多層構造。
首先，於超低耐壓電晶體VLTrP中，半導體層61a係例如，相接而設置於半導體層60a之上。半導體層61a為P型之半導體層，包含例如摻雜有硼之多晶矽層，且包含例如與第1實施形態之半導體層61a實質上相同之材料。
絕緣體層70a係例如，相接而設置於半導體層61a之上。絕緣體層70a包含例如氧化矽。絕緣體層70a可以為自然氧化膜。絕緣體層70a之Z方向之膜厚係不損害其上下之膜間之導電性之膜厚。
半導體層71a係例如，相接而設置於絕緣體層70a之上。半導體層71a為P型之半導體層，包含例如摻雜有硼之多晶矽層，且包含例如與第1實施形態之半導體層61a實質上相同之材料。
於半導體層71a之上，例如，相接而設置有半導體層62a，關於較半導體層71a靠上方之構造，與第1實施形態相同。
其次，於超低耐壓電晶體VLTrN中，半導體層61b係例如，相接而設置於半導體層60b之上。半導體層61b為N型之半導體層，包含例如摻雜有磷之多晶矽層，且包含例如與第1實施形態之半導體層61b實質上相同之材料。
絕緣體層70b與絕緣體層70a相同，因此省略詳細之說明。
半導體層71b係例如，相接而設置於絕緣體層70b之上。半導體層71b為N型之半導體層，包含例如摻雜有磷之多晶矽層，包含例如與第1實施形態之半導體層61b實質上相同之材料。
半導體層61b、絕緣體層70b以及半導體層71b分別源自與半導體層61a、絕緣體層70a以及半導體層71a相同之層，因而具有實質上相同之厚度。
於半導體層71b之上，例如，相接而設置有半導體層62，關於較半導體層71b靠上方之構造，與第1實施形態相同。
繼而，對低耐壓電晶體LTrN進行記述。半導體層61c、絕緣體層70c及半導體層71c分別與半導體層61b、絕緣體層70b及半導體層71b相同，因此省略詳細之說明。
半導體層61c、絕緣體層70c及半導體層71c分別源自與半導體層61b、絕緣體層70b及半導體層71b相同之層，因而具有實質上相同之厚度。
於半導體層71c之上，例如，相接而設置有半導體層62，關於較半導體層71c靠上方之構造，與第1實施形態相同。
繼而，對高耐壓電晶體HTrN進行記述。半導體層61d、絕緣體層70d以及半導體層71d分別與半導體層61b、絕緣體層70b以及半導體層71b相同，因此省略詳細之說明。
半導體層61d、絕緣體層70d以及半導體層71d分別源自與半導體層61b、絕緣體層70b以及半導體層71b相同之層，因而具有實質上相同之厚度。
於半導體層71d之上，例如，相接而設置有半導體層62，關於較半導體層71d靠上方之構造，與第1實施形態相同。
[2-2]半導體記憶裝置1之製造方法  以下，適當參考圖21，對第2實施形態之半導體記憶裝置1中之與控制電晶體之閘極電極GC之形成相關之一連串之製造工序之一例進行說明。圖21係示出第2實施形態之半導體記憶裝置1之製造方法之一例之流程圖。圖22～圖26分別為第2實施形態之半導體記憶裝置1之製造中途之剖面構造之一例，示出與圖18相同之剖面。
首先，與第1實施形態同樣地，依序執行步驟S101～步驟S104之處理。
其次，如圖22所示，於半導體層60之上表面上，例如，相接而形成半導體層261(步驟S201)。半導體層261包含例如非摻雜之多晶矽。此時之半導體層261之z方向之厚度較第1實施形態之半導體層61薄，可以為半導體層61之一半左右之厚度。
繼而，如圖23所示，形成元件分離區域STI(步驟S202)。具體而言，藉由例如微影工序及蝕刻去除要形成元件分離區域STI之區域，於去除所得之區域中嵌埋絕緣材料。本工序中之蝕刻例如為RIE。元件分離區域STI以將至此所形成之層分離成VLTrP形成區域、VLTrN形成區域、LTrN形成區域以及HTrN形成區域之方式形成。
繼而，如圖24所示，於半導體層261及元件分離區域STI之上表面上形成絕緣體層70(步驟S203)。絕緣體層70可以藉由熱氧化等熱處理而形成，又，亦可藉由自然氧化而形成。
繼而，如圖25所示，於絕緣體層70之上表面上，例如，相接而形成半導體層171(步驟S204)。半導體層171包含例如非摻雜之多晶矽。此時之半導體層171之z方向之厚度較第1實施形態之半導體層61薄，可以為半導體層61之一半左右之厚度。
繼而，執行與第1實施形態相同之步驟S104，形成半導體層62。
繼而，如圖26所示，形成半導體層61及71(步驟S204)。具體而言，半導體層61a及71a係藉由如下方法而形成，即，於VLTrN形成區域、LTrN形成區域以及HTrN形成區域被遮罩覆蓋之狀態下，利用離子注入向半導體層261a及171a摻雜硼。半導體層61b及71b、半導體層61c及71c、以及半導體層61d及71d係藉由如下方法而形成，即，於VLTrP形成區域被遮罩覆蓋之狀態下分別向半導體層261b及171b、半導體層261c及171c、以及半導體層261d及171d中摻雜磷。
然後，與第1實施形態同樣地，依序執行步驟S107及步驟S108之處理。藉此，於第2實施形態中，形成閘極電極GC。再者，以上所說明之製造工序僅為一例，亦可於各製造工序之間插入其他處理。
[2-3]第2實施形態之優點(效果)  根據以上所說明之第2實施形態之半導體記憶裝置1，能夠更有效地獲得與第1實施形態相同之效果。
第2實施形態之閘極電極GC係與第1實施形態同樣地具有包含碳之半導體層60及62。因此，能夠獲得與第1實施形態相同之效果。
進而，第2實施形態之閘極電極GC具有絕緣體層70。藉由具有絕緣體層70，而第2實施形態之閘極電極GC能夠進一步抑制從上方注入硼及磷等摻雜劑之情形時之硼及磷之向半導體基板側之穿透。其原因在於，絕緣體層70抑制因裝置之偏差等而具有過剩之能量從而注入之摻雜劑等向基板側穿透。
如上所述，根據第2實施形態之半導體記憶裝置1，能夠更有效地獲得與第1實施形態相同之效果。
[3]第3實施形態  以下，對第3實施形態之半導體記憶裝置1進行說明。
[3-1]控制電晶體之構造  於第3實施形態中，控制電晶體VLTrN、LTrN及HTrN之閘極電極GCb、GCc及GCd係一部分不具有包含碳之半導體層(例如半導體層62)。關於其他構造，第3實施形態與第1實施形態大致相同。以下，關於第3實施形態之半導體記憶裝置1，主要對與第1實施形態不同之處進行說明。
使用圖27對控制電晶體HTrN、LTrN、VLTrN以及VLTrP之構造之詳細情況進行說明。圖27省略表示絕緣體層40。圖27示出與第1實施形態中之圖7及圖8相同之部分。
如圖27所示，第3實施形態中之控制電晶體VLTrN、LTrN以及HTrN之閘極電極GCb、GCc以及GCd係於半導體層61b與絕緣體層63b、半導體層61c與絕緣體層63c、以及半導體層61d與絕緣體層63d各者之間不具有包含碳之半導體層(例如半導體層62)。以下，對第3實施形態中之閘極電極GC之構造進行記述。
首先，於超低耐壓電晶體VLTrP中，第3實施形態之閘極電極GCa之構造與第1實施形態之閘極電極GCa之構造相同。
其次，於超低耐壓電晶體VLTrN中，閘極電極GCb係於半導體層61b與絕緣體層63b之間不具有包含碳之半導體層(例如半導體層62b)。即，於半導體層61b之上表面上，例如，相接而設置有絕緣體層63b。
此處，第3實施形態之半導體層61b係以與未設置之半導體層62b相應之程度更厚地設置。具體而言，第3實施形態之半導體層61b之厚度具有與第1實施形態之半導體層61b及62b之合計厚度相同程度之厚度。
因此，設置於較半導體層61b靠上之絕緣體層63b、導電體層64b以及導電體層65b分別源自與絕緣體層63a、導電體層64a以及導電體層65a相同之層，因而具有實質上相同之厚度。
此外，第3實施形態之閘極電極GCb之構造係除了不具有半導體層62b以外，與第1實施形態之閘極電極GCb之構造相同。
繼而，於低耐壓電晶體LTrN中，閘極電極GCc於半導體層61c與絕緣體層63c之間不具有包含碳之半導體層(例如半導體層62c)。即，於半導體層61c之上表面上，例如，相接而設置有絕緣體層63c。
此處，第3實施形態之半導體層61c係以與未設置之半導體層62c相應之程度更厚地設置。具體而言，第3實施形態之半導體層61c之厚度具有與第1實施形態之半導體層61c及62c之合計厚度相同程度之厚度。
因此，設置於較半導體層61c靠上之絕緣體層63c、導電體層64c以及導電體層65c分別源自與絕緣體層63a、導電體層64a以及導電體層65a相同之層，因而具有實質上相同之厚度。
此外，第3實施形態之閘極電極GCc之構造係除了不具有半導體層62c以外，與第1實施形態之閘極電極GCc之構造相同。
繼而，於高耐壓電晶體HTrN中，閘極電極GCd於半導體層61d與絕緣體層63d之間不具有包含碳之半導體層(例如半導體層62d)。即，於半導體層61d之上表面上，例如，相接而設置有絕緣體層63d。
此處，第3實施形態之半導體層61d係以與未設置之半導體層62d相應之程度更厚地設置。具體而言，第3實施形態之半導體層61d之厚度具有與第1實施形態之半導體層61d及62d之合計厚度相同程度之厚度。
因此，設置於較半導體層61d靠上之絕緣體層63d、導電體層64d以及導電體層65d分別源自與絕緣體層63a、導電體層64a以及導電體層65a相同之層，因而具有實質上相同之厚度。
此外，第3實施形態之閘極電極GCd之構造係除了不具有半導體層62d以外，與第1實施形態之閘極電極GCd之構造相同。
[3-2]第3實施形態之優點(效果)  根據以上所說明之第3實施形態之半導體記憶裝置1，能夠以更簡易之構造獲得接近第1實施形態之效果。
第3實施形態之閘極電極GC係與第1實施形態同樣地，於閘極電極GC之最下層具有包含碳之半導體層60。因此，能夠與第1實施形態同樣地獲得以下效果：抑制從上方注入硼及磷等摻雜劑之情形時之硼及磷之向半導體基板側之穿透。
關於抑制硼及磷向導電體層64擴散之效果，第3實施形態之特徵記述如下。已知與磷相比，硼向導電體層64之擴散更顯著。因此，於包含硼之控制電晶體VLTrP中，與第1實施形態同樣，利用具有半導體層62及絕緣體層63之構造，抑制硼向導電體層64擴散。
與此相對，包含磷之控制電晶體VLTrN、LTrN以及HTrN係不具有半導體層62，而僅具有絕緣體層63之構造。如上所述，磷與硼相比向導電體層64之擴散更少，因此控制電晶體VLTrN、LTrN以及HTrN即便僅藉由絕緣體層63，亦能夠獲得接近第1實施形態之效果。因此，控制電晶體VLTrN、LTrN以及HTrN能夠於採取簡單構造之同時，利用絕緣體層63將磷向導電體層64之擴散抑制至最低限度。
又，藉由不具有半導體層62，而能夠較厚地形成半導體層61，因此能夠提高電晶體之動作速度。
如上所述，根據第3實施形態之半導體記憶裝置1，能夠以更簡易之構造獲得接近第1實施形態之效果。
[4]其他變化例等  於第1至第3實施形態中，半導體記憶裝置1之構造亦可為其他構造。
本說明書中，“連接”表示電性連接，不排除例如其間介隔另一元件之情況。“電性連接”只要能夠與電性連接者同樣地動作，則亦可介隔絕緣體。“實質上相同”及“大致相同”亦包括因製造偏差所導致之誤差。
本發明之第1至第3實施形態係作為示例而提出者，並不意圖限定發明之範圍。第1實施形態能夠以其他各種形態實施，能夠於不脫離發明之主旨之範圍內，進行各種省略、替換及變更。第1實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。  [相關申請]
本申請享有以日本專利申請2020-49442號(申請日：2020年3月19日)為基礎申請之優先權。本申請係藉由參考該基礎申請而包含基礎申請之全部內容。
1:半導體記憶裝置  2:記憶體控制器  10:記憶胞陣列  11:指令暫存器  12:位址暫存器  13:定序器  14:驅動器模組  15:列解碼器模組  16:感測放大器模組  16a:感測放大器電路  16A:感測放大器  16b:資料鎖存電路組  16B:資料鎖存器  20:半導體基板  21:導電體層  22:導電體層  23:導電體層  24:導電體層  25:導電體層  30:阻擋絕緣膜  31:絕緣膜  32:隧道絕緣膜  33:半導體層  34:核心構件  35:半導體層  40:絕緣體層  41:絕緣體層  42:絕緣體層  43:絕緣體層  50:絕緣體層  50a:絕緣體層  50b:絕緣體層  50c:絕緣體層  50d:絕緣體層  51:絕緣體層  51a:絕緣體層  51b:絕緣體層  51c:絕緣體層  51d:絕緣體層  52:電晶體  55:絕緣體層  56:絕緣體層  57:絕緣體層  60:半導體層  60a:半導體層  60b:半導體層  60c:半導體層  60d:半導體層  61:半導體層  61a:半導體層  61b:半導體層  61c:半導體層  61d:半導體層  62:半導體層  62a:半導體層  62b:半導體層  62c:半導體層  62d:半導體層  63:絕緣體層  63a:絕緣體層  63b:絕緣體層  63c:絕緣體層  63d:絕緣體層  64:導電體層  64a:導電體層  64b:導電體層  64c:導電體層  64d:導電體層  65:導電體層  65a:導電體層  65b:導電體層  65c:導電體層  65d:導電體層  70:絕緣體層  70a:絕緣體層  70b:絕緣體層  70c:絕緣體層  70d:絕緣體層  71:半導體層  71a:半導體層  71b:半導體層  71c:半導體層  71d:半導體層  161:半導體層  171:半導體層  261:半導體層  ADL, BDL, CDL, SDL, TDL:資料鎖存電路  BL(BL0～BLm):位元線  BLK(BLK0～BLKn):區塊  C0:接觸插塞  CS:接觸插塞  CU:單元組件  D0:導電體層  GCa:閘極電極  GCb:閘極電極  GCc:閘極電極  GCd:閘極電極  HTrN:高耐壓電晶體(控制電晶體)  LTrN:低耐壓電晶體(控制電晶體)  MP:記憶體柱  MPC:接點  MT(MT0～MT7):記憶胞電晶體  NP:雜質擴散區域  NP1:n型雜質擴散區域  NP2:n型雜質擴散區域  NS:NAND串  NW:N型井區域  OX:絕緣體層  OXa:絕緣體層  OXb:絕緣體層  OXc:絕緣體層  OXd:絕緣體層  PP:雜質擴散區域  PP1:p型雜質擴散區域  PP2:p型雜質擴散區域  PW:P型井區域  SEN:節點  SGD(SGD0～SGD3):選擇閘極線  SGS:選擇閘極線  SL:源極線  SLT:狹縫  ST1:選擇電晶體  ST2:選擇電晶體  STI:元件分離區域  SU(SU0～SU3):串組件  SW:絕緣體層  Tblc:電晶體  Tbls:電晶體  Tr:電晶體  Txxl:電晶體  UA:電路區域  VLTrN:超低耐壓電晶體(控制電晶體)  VLTrP:超低耐壓電晶體(控制電晶體)  WL(WL0～WL7):字元線
圖1表示示出第1實施形態之半導體記憶裝置之構成例之方塊圖。  圖2表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例的電路圖。  圖3表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例的俯視圖。  圖4表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之剖面構造之一例、即沿著圖3之IV-IV線之剖視圖。  圖5表示第1實施形態之半導體記憶裝置所具備之控制電晶體之剖面構造之一例、即沿著圖3之IV-IV線之剖視圖。  圖6表示第1實施形態之半導體記憶裝置所具備之感測放大器模組之一部分要素及連接。  圖7～9表示第1實施形態之半導體記憶裝置所具備之控制電晶體之剖面構造之一例的剖視圖。  圖10係表示第1實施形態之半導體記憶裝置之製造方法之一例的流程圖。  圖11～18表示第1實施形態之半導體記憶裝置之製造中途之剖面構造之一例的剖視圖。  圖19表示圖16中之硼及磷之動態之概念圖。  圖20表示第2實施形態之半導體記憶裝置所具備之控制電晶體之剖面構造之一例的剖視圖。  圖21係表示第2實施形態之半導體記憶裝置之製造方法之一例的流程圖。  圖22～26表示第2實施形態之半導體記憶裝置之製造中途之剖面構造之一例的剖視圖。  圖27表示第3實施形態之半導體記憶裝置所具備之控制電晶體之剖面構造之一例的剖視圖。
50a:絕緣體層  50b:絕緣體層  51a:絕緣體層  51b:絕緣體層  52:電晶體  55:絕緣體層  56:絕緣體層  57:絕緣體層  60a:半導體層  60b:半導體層  61a:半導體層  61b:半導體層  62a:半導體層  62b:半導體層  63a:絕緣體層  63b:絕緣體層  64a:導電體層  64b:導電體層  65a:導電體層  65b:導電體層  C0:接觸插塞  CS:接觸插塞  GCa:閘極電極  GCb:閘極電極  NP1:n型雜質擴散區域  NP2:n型雜質擴散區域  NW:N型井區域  OXa:絕緣體層  OXb:絕緣體層  PP1:p型雜質擴散區域  PP2:p型雜質擴散區域  PW:P型井區域  STI:元件分離區域  VLTrN:超低耐壓電晶體(控制電晶體)  VLTrP:超低耐壓電晶體(控制電晶體)

Claims (9)

  1. 一種半導體記憶裝置，其包含：記憶胞；及P型電晶體及第1N型電晶體，其等設置於基板之上表面，與上述記憶胞電性連接；且上述P型電晶體包含：第1閘極絕緣層，其設置為與上述基板之上方相接；第1源極區域，其設置於上述基板之內部；第1汲極區域，其設置於上述基板之內部；及第1閘極電極，其設置為與上述第1閘極絕緣層之上方相接；且上述第1閘極電極包含：第1半導體層，其包含碳；第2半導體層，其設置為與上述第1半導體層之上方相接且為P型；第3半導體層，其設置為與上述第2半導體層之上方相接且包含碳；及第1導電體層，其設置於上述第3半導體層之上方；且上述第1N型電晶體包含：第2閘極絕緣層，其設置為與上述基板之上方相接；第2源極區域，其設置於上述基板之內部；第2汲極區域，其設置於上述基板之內部；及第2閘極電極，其設置為與上述第2閘極絕緣層之上方相接；且上述第2閘極電極包含： 第4半導體層，其包含碳；第5半導體層，其設置為與上述第4半導體層之上方相接且為N型；第6半導體層，其設置為與上述第5半導體層之上方相接且包含碳；及第2導電體層，其設置於上述第6半導體層之上方。
  2. 如請求項1之半導體記憶裝置，其中上述第1閘極電極係進而包含第1絕緣體層，上述第1絕緣體層係設置為與上述第3半導體層之上方相接，上述第2閘極電極係進而包含第2絕緣體層，上述第2絕緣體層係設置為與上述第6半導體層之上方相接。
  3. 如請求項1之半導體記憶裝置，其中上述第1閘極電極係進而包含第1絕緣體層，上述第1絕緣體層係設置於上述第2半導體層中，上述第2閘極電極係進而包含第2絕緣體層，上述第2絕緣體層係設置於上述第4半導體層中。
  4. 如請求項1之半導體記憶裝置，其進而包含第2N型電晶體及第3N型電晶體，上述第2N型電晶體及第3N型電晶體係設置於上述基板之上表面且與上述記憶胞電性連接，且上述第2N型電晶體包含：第3閘極絕緣層，其設置於上述基板之上； 第7半導體層，其設置於上述第3閘極絕緣層之上且包含碳；第8半導體層，其設置於上述第7半導體層之上且為N型；及第9半導體層，其設置於上述第8半導體層之上且包含碳；且上述第3N型電晶體包含：第4閘極絕緣層，其設置於上述基板之上；第10半導體層，其設置於上述第4閘極絕緣層之上且包含碳；第11半導體層，其設置於上述第10半導體層之上且為N型；及第12半導體層，其設置於上述第11半導體層之上且包含碳；且上述第4閘極絕緣層較上述第3閘極絕緣層厚，上述第3閘極絕緣層較上述第1閘極絕緣層及上述第2閘極絕緣層厚。
  5. 如請求項1之半導體記憶裝置，其中上述P型電晶體為PMOS電晶體，上述第1N型電晶體為NMOS電晶體。
  6. 如請求項1之半導體記憶裝置，其中上述第1閘極絕緣層包含：第5閘極絕緣層；及第6閘極絕緣層，其設置於上述第5閘極絕緣層與上述第1半導體層之間；且上述P型電晶體進而包含：第1絕緣體層，其設置於上述第3半導體層與上述第1導電體層之間；及 第2導電體層，其設置於上述第1導電體層之上；且上述第2閘極絕緣層包含：第7閘極絕緣層；及第8閘極絕緣層，其設置於上述第7閘極絕緣層與上述第4半導體層之間；且上述第1N型電晶體進而包含：第2絕緣體層，其設置於上述第6半導體層與第3導電體層之間；及第4導電體層，其設置於上述第3導電體層之上。
  7. 一種半導體記憶裝置，其包含：記憶胞；及P型電晶體及第1N型電晶體，其等設置於基板之上表面，且與上述記憶胞電性連接；且上述P型電晶體包含：第1閘極絕緣層，其設置於上述基板之上；第1源極區域，其設置於上述基板之內部；第1汲極區域，其設置於上述基板之內部；及第1閘極電極，其設置於上述第1閘極絕緣層之上；且上述第1閘極電極包含：第1半導體層，其包含碳；第2半導體層，其設置於上述第1半導體層之上且為P型；第3半導體層，其設置於上述第2半導體層之上且包含碳；第1絕緣體層，其設置於上述第3半導體層之上；及 第1導電體層，其設置於上述第1絕緣體層之上；且上述第1N型電晶體包含：第2閘極絕緣層，其設置於上述基板之上；第2源極區域，其設置於上述基板之內部；第2汲極區域，其設置於上述基板之內部；及第2閘極電極，其設置於上述第2閘極絕緣層之上；且上述第2閘極電極包含：第4半導體層，其包含碳；第5半導體層，其設置於上述第4半導體層之上且為N型；第2絕緣體層，其設置於上述第5半導體層之上；及第2導電體層，其設置於上述第2絕緣體層之上。
  8. 如請求項7之半導體記憶裝置，其中上述P型電晶體係進而包含第1絕緣體層，上述第1絕緣體層係設置於上述第2半導體層中，上述第1N型電晶體係進而包含第2絕緣體層，上述第2絕緣體層係設置於上述第4半導體層中。
  9. 一種半導體記憶裝置之製造方法，其包含：於基板之上形成第1閘極絕緣層；於上述第1閘極絕緣層之上形成包含碳之第1半導體層；於上述第1半導體層之上形成第2半導體層；於上述第2半導體層之上形成包含碳之第3半導體層； 於上述第2半導體層之第1部分摻雜硼；於上述第2半導體層之第2部分摻雜磷；於上述第3半導體層之上形成第1導電體層；以及將上述第1閘極絕緣層、上述第1半導體層、上述第2半導體層、上述第3半導體層及上述第1導電體層分離成：包含上述第1部分之第1積層體與包含上述第2部分之第2積層體。
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