TWI751615B - 記憶體元件及其形成方法 - Google Patents

Abstract

記憶體元件包括底部選擇閘結構，該結構包括基底上的垂直地穿過該結構的切縫。在該結構上形成單元層結構。垂直地穿過單元層結構和該結構形成閘線縫隙，進入基底並沿第一橫向方向佈置以區分指狀區域。第一閘線縫隙在第一指狀區域和第二指狀區域之間，並且包括閘線子縫隙。通過第一切縫將第一指狀區域劃分為第一串區域和第二串區域，沿第二橫向方向在第一指狀區域中形成第一切縫，並且進一步沿第一橫向方向延伸到第二指狀區域。由第一切縫限定的該結構位於第二指狀區域中，以通過相鄰閘線子縫隙之間的中間部分來連接至第一串區域中的單元串。

Description

記憶體元件及其形成方法

概括地說，本申請涉及儲存技術領域，具體地說，本申請涉及記憶體元件及其形成方法。

在諸如NAND記憶體元件之類的3維記憶體元件中通常使用階梯結構。階梯結構可以包括許多電極階梯。可以在階梯上形成垂直觸點以電連接到相應的電極。底部選擇閘是用於選擇NAND串的電極，並且底部選擇閘的階梯位於階梯結構的底部。

本揭露內容的一個方面包括一種記憶體元件。該記憶體元件包括基底上的底部選擇閘（BSG）結構，所述BSG結構包括垂直地穿過所述BSG結構而形成的切縫。在所述BSG結構上形成單元層結構。垂直地穿過所述單元層結構和所述BSG結構來形成閘線縫隙，其進入所述基底並沿第一橫向方向佈置以區分多個指狀區域。所述閘線縫隙包括在所述多個指狀區域中的第一指狀區域和第二指狀區域之間的第一閘線縫隙，所述第一閘線縫隙包括閘線子縫隙。通過所述切縫的第一切縫將所述第一指狀區域劃分為第一串區域和第二串區域。沿第二橫向方向在所述第一指狀區域中形成所述第一切縫，並且所述第一切縫進一步沿所述第一橫向方向延伸到至少所述第二指狀區域。由所述第一切縫限定的至少一個BSG位於至少所述第二指狀區域中，以通過所述第一閘線縫隙的相鄰閘線子縫隙之間的中間部分來連接到所述第一串區域中的單元串。

視情況需要，所述切縫還包括第二切縫，所述第二切縫在所述第二指狀區域中形成並且連接到所述第一閘線縫隙的閘線子縫隙。所述第二切縫限定了至少位於所述第二指狀區域中的另一個至少一個BSG，以通過所述第一閘線縫隙的相應相鄰閘線子縫隙之間的對應中間部分來連接至所述第一指狀區域的所述第二串區域中的單元串。所述第二切縫沿所述第一橫向方向進一步延伸到所述多個指狀區域中的另一個指狀區域中，以進一步提供位於所述另一個指狀區域中的另外BSG，以連接到所述第一指狀區域的所述第二串區域中的所述單元串。

視情況需要，所述第一切縫沿所述第一橫向方向進一步延伸到所述多個指狀區域中的另一個指狀區域中，以進一步提供位於所述另一個指狀區域中的另外BSG，以連接到所述第一串區域中的所述單元串。

視情況需要，所述多個指狀區域中的每個指狀區域被劃分成兩個或更多串區域。

視情況需要，所述元件還包括：在所述基底上方的所述多個指狀區域中形成的虛設溝道；在所述多個指狀區域中的不包括所述第一指狀區域的BSG結構的BSG上形成的觸點。

視情況需要，所述第一指狀區域被限定在連續的閘線縫隙與包括所述閘線子縫隙的所述第一閘線縫隙之間，以及在所述基底上方的所述第一指狀區域中形成壁結構。所述壁結構包括交替的電極/絕緣層對的堆疊結構。

視情況需要，另外的閘線子縫隙被形成於連接到一個或多個切縫的指狀區域內，以形成對應的串區域。

視情況需要，所述記憶體元件還包括另一個BSG結構。所述基底包括階梯結構區域，並且在所述基底的所述階梯結構區域中形成摻雜阱。基於所述摻雜阱，對稱地在所述基底的所述階梯結構區域上形成所述BSG結構和所述另一個BSG結構。所述BSG結構的頂部和所述另一個BSG結構的頂部具有距所述基底不同的高度。所述基底還包括第一陣列區域和第二陣列區域，並且所述階梯結構區域是在所述第一陣列區域和所述第二陣列區域之間沿著所述第二橫向方向佈置的。

視情況需要，所述單元層結構包括交替的電極/絕緣層對的堆疊結構。

視情況需要，所述記憶體元件還包括：在所述切縫中形成的絕緣材料。

本揭露內容的另一個方面包括一種用於形成記憶體元件的方法。在基底上形成底部選擇閘（BSG）結構。在所述基底上垂直地穿過所述BSG結構形成切縫。在所述BSG結構上形成單元層結構。形成垂直地穿過所述單元層結構和所述BSG結構的閘線縫隙，進入所述基底中並沿第一橫向方向佈置以區分多個指狀區域。所述閘線縫隙包括在所述多個指狀區域的第一指狀區域和第二指狀區域之間的第一閘線縫隙，所述第一閘線縫隙包括閘線子縫隙。通過所述切縫的第一切縫，將所述第一指狀區域劃分為第一串區域和第二串區域。沿第二橫向方向在所述第一指狀區域中形成所述第一切縫，並且進一步沿所述第一橫向方向延伸到至少所述第二指狀區域中。由所述第一切縫限定的至少一個BSG位於至少所述第二指狀區域中，以通過所述第一閘線縫隙的相鄰閘線子縫隙之間的中間部分來連接到所述第一串區域中的單元串。

視情況需要，所述切縫還包括第二切縫，所述第二切縫在所述第二指狀區域中形成並且連接到所述第一閘線縫隙的閘線子縫隙。所述第二切縫限定了至少位於所述第二指狀區域中的另一個至少一個BSG，以通過所述第一閘線縫隙的相應相鄰閘線子縫隙之間的對應中間部分來連接至所述第一指狀區域的所述第二串區域中的單元串。所述第二切縫沿所述第一橫向方向進一步延伸到所述多個指狀區域中的另一個指狀區域中，以進一步提供位於所述另一個指狀區域中的另外BSG，以連接到所述第一指狀區域的所述第二串區域中的所述單元串。

視情況需要，所述第一切縫沿所述第一橫向方向進一步延伸到所述多個指狀區域中的另一個指狀區域中，以進一步提供位於所述另一個指狀區域中的另外BSG，以連接到所述第一串區域中的所述單元串。

視情況需要，所述多個指狀區域中的每個指狀區域被劃分成兩個或更多串區域。

視情況需要，在所述基底上方的所述多個指狀區域中形成虛設溝道；並且在不包括所述第一指狀區域的所述多個指狀區域中的BSG上形成觸點。

視情況需要，所述第一指狀區域被限定在連續的閘線縫隙與包括所述閘線子縫隙的所述第一閘線縫隙之間，並且在所述基底上方的所述第一指狀區域中形成壁結構。所述壁結構包括交替的電極/絕緣層對的堆疊結構。

視情況需要，另外的閘線子縫隙被形成於連接到一個或多個切縫的指狀區域內，以形成對應的串區域。

視情況需要，形成另一個BSG結構。所述基底包括階梯結構區域，並且在所述基底的所述階梯結構區域中形成摻雜阱。基於所述摻雜阱，對稱地在所述基底的所述階梯結構區域上形成所述BSG結構和所述另一個BSG結構。所述BSG結構的頂部和所述另一個BSG結構的頂部具有距所述基底不同的高度。所述基底還包括第一陣列區域和第二陣列區域，並且所述階梯結構區域是在所述第一陣列區域和所述第二陣列區域之間沿著所述第二橫向方向佈置的。

視情況需要，在形成所述閘線縫隙之前，所述單元層結構包括交替的電極/絕緣層對的堆疊結構。

視情況需要，在所述切縫中沉積絕緣材料。

本領域一般技藝人士可以根據本揭露內容的說明書、申請專利範圍和附圖，理解本揭露內容的其它方面。

以下內容參照附圖來描述本發明的實施例的技術解決方案。在可以的地方，貫穿附圖使用相同的附圖標記來指代相同或者類似的部件。顯而易見的，所描述的實施例僅僅是本發明的一些但不是全部實施例。本領域普通技術人員未經創造性努力而根據本發明的實施例獲得的其它實施例應落入本發明的保護範圍內。

在本揭露內容的說明書、申請專利範圍和附圖中，術語“第一”、“第二”、“第三”、“第四”等等（如果存在的話）旨在區分類似的物件，但不一定表示順序或序列。應當理解的是，可以例如以不同於本文所示或描述的順序的順序，來實現本文所描述的本揭露內容的實施例。

為了實現本發明的目的，可以根據實際需要來選擇部分或全部的過程。為了實現本發明的目的，可以根據實際需要來選擇部分或全部的元件。

如本文所使用的術語“一個或多個”等等可以用於以單數意義來描述任何特徵、結構或特性，及/或可以用於以多數意義來描述特徵、結構或特性的組合。類似地，可以使用術語“一個（a）”、“某個（an）”和“該”等等來傳達單數用法及/或傳達複數用法。

應當理解的是，應當以最寬泛的方式來解釋本揭露內容中的“在…上”、“之上”和“在…上方”的含義，使得“在…上”不僅意味著“直接在”某物上，而且還包括具有中間特徵或介於它們之間的層的“在…上”的含義，並且“之上”或“在…上方”不僅意味著在某物“之上”或“在…上方”的含義，而且還可以包括中間沒有中間特徵或層（即，直接在某物上）的其在某物“之上”或“在…上方”的含義。

此外，為了便於描述起見，本文可以使用空間術語“在…下方”、“在…下”、“之下”、“在…上方”、“在…上”、“頂部”、“底部”等等，來描述一個元素或特徵與另一個元素或特徵的關係，如圖中所示。除了附圖中描繪的方位以外，空間術語還旨在涵蓋在使用或操作中的設備的不同方位。該裝置可以以其它方式進行取向（旋轉90度或者在其它方向），並且可以同樣地相應地解釋本文所使用的空間相對描述符。

本揭露內容提供了一種三維（3D）記憶體元件和用於形成該三維（3D）記憶體元件的方法。圖1示出了例示性三維（3D）記憶體元件的示意圖。圖2示出了例示性3D記憶體元件的第一半導體結構的示意圖。圖3和圖4示出了3D記憶體元件的塊中的例示性階梯結構區域的示意圖。圖5示出了用於形成3D記憶體元件的例示性方法的流程圖。圖6至圖25示出了在形成例示性3D記憶體元件的某些階段的結構的示意圖。例如，圖6至圖16和圖18至圖24示出了例示性3D記憶體元件的結構並且在階梯結構區域中的示意圖，而圖17示出了例示性陣列區域中的結構的示意圖。圖26和28示出了例示性3D記憶體元件。圖27和29各自示出了在基底上的3D記憶體元件的塊中的階梯結構區域中的例示性閘線縫隙、切縫以及觸點的正交投影的另一視圖。

圖1示出了根據本揭露內容的各個實施例的例示性三維（3D）記憶體元件的示意圖。該3D記憶體元件100包括第一半導體結構110和第二半導體結構210。第一半導體結構110可以包括基底120。在基底的表面中或者平行於基底的表面的第一方向表示X方向。在基底的表面中或者平行於基底的表面的第二方向表示Y方向，而在字母“Y”附近並且示出了圓和叉的組合的符號，表示圖1中的Y方向相對於圖形的繪圖頁指向內部。垂直於基底的表面平面的第三方向表示Z方向。

相對於基底的垂直方向可以是沿著第三方向的方向（例如，Z方向）。相對於基底的橫向或水準方向可以是平行於基底的表面平面的方向（例如，X及/或Y方向）。橫向平面或水準平面可以是平行於基底的表面平面的平面。

第一半導體結構110可以包括儲存單元、字元線、觸點、溝道、底部選擇閘、頂部選擇閘、階梯等等。階梯可以包括一個或多個臺階或梯級。底部選擇閘也可以稱為“底部選擇閘（bottom-select-gate）”或“BSG”。頂部選擇閘也可以稱為“頂部選擇閘（top-select-gate）”或“TSG”。第二半導體元件210可以包括後段製程（back-end-of-line）互連層。在一些實施例中，可以直接在第一半導體結構110上形成第二半導體結構210。在其它實施例中，可以相對於第一半導體結構110單獨地形成第二半導體結構210，並且第二半導體結構210進一步與第一半導體結構110進行鍵合。

圖2根據本揭露內容的各個實施例，示出了例示性3D記憶體元件的第一半導體結構的示意性俯視圖。例如，第一半導體結構110可以包括一個或多個塊，比如塊B-1、塊B-2等等。塊B-N指示第N個塊，其中N可以是正整數。可以沿Y方向佈置這些塊，並且每個塊可以沿X方向進行延伸。第一半導體結構110可以包括表示為“AR-1”的第一陣列區域、表示為“AR-2”的第二陣列區域、以及表示為“SSR”的階梯結構區域，該階梯結構區域是每個塊中的第一陣列區域和第二陣列區域之間的中間區域並且包括階梯。AR-1和B-1兩者中的區域（即，塊B-1中的第一陣列區域）表示為區域（AR-1，B-1）。SSR和B-1兩者中的區域（即，塊B-1中的階梯結構區域）表示為區域（SSR，B-1）。AR-1和B-N兩者中的區域（即，塊B-N中的第一陣列區域）表示為區域（AR-1，B-N）。

圖3和圖4根據本揭露內容的各個實施例，示出了3D記憶體元件的塊中的例示性階梯結構區域的示意圖。該階梯結構區域包括表示為區域“R-0”的摻雜阱區、表示為區域“RBSG”的BSG階梯區域、表示為區域“R-3”的第一字元線階梯區域、表示為區域“R-4”的第二字元線階梯區域。區域RBSG可以包括表示為區域“RB-1”的第一BSG臺階層級區、以及表示為區域“RB-2”的第二BSG臺階層級區。在一些實施例中，第一BSG臺階層級區可以包括兩個子區域，其分別表示為“RB-11”和“RB-12”。在一些實施例中，第二BSG臺階層級區可以包括兩個子區域，分別表示為“RB-21”和“RB-22”。在一些實施例中，參照圖4，可以在第一字元線階梯區域和第二字元線階梯區域之間佈置摻雜阱區、第一BSG臺階層級區和第二BSG臺階層級區。

上面所描述的摻雜阱區、第一BSG臺階層級區、第二BSG臺階層級區、第一字元線階梯區域和第二字元線階梯區域的形狀和位置僅僅用於說明目的，並不旨在限制本揭露內容的範圍。可以根據實際的應用場景，來選擇摻雜阱區、第一BSG臺階層級區、第二BSG臺階層級區、第一字元線階梯區域和第二字元線階梯區域的各種形狀和位置。

摻雜阱區、第一BSG臺階層級區，第二BSG臺階層級區，第一字元線階梯區域和第二字元線階梯區域可以在Z方向上從基底110延伸或者從基底110內部的位置延伸。可以在BSG階梯區域中形成用於底部選擇閘的一個或多個臺階；並且可以在第一字元線階梯區域和第二字元線階梯區域中形成用於字元線及/或頂部選擇閘的一個或多個臺階。在第一BSG臺階層級區中的臺階可以是在距參考平面（例如，基底的表面平面）具有第一高度的第一階臺階；而第二BSG臺階層級區中的臺階可以是在距參考平面具有第二高度的第二階臺階。在一些實施例中，第二高度可以大於第一高度。

3D記憶體元件的塊可以包括多個指狀區域，比如分別表示為區域F-1、F-2和F-3的第一指狀區域、第二指狀區域和第三指狀區域。每個指狀區域可以包括多個串區域。例如，參考圖3，第一指狀區域包括兩個串區域SR-1和SR-2；第二指狀區域包括兩個串區域SR-3和SR-4；而第三指狀區域包括兩個串區域SR-5和SR-6。每個串區域可以延伸到第一陣列區域和第二陣列區域，並且包括3D記憶體元件（圖3中未示出）的一行的NAND串。每個指狀區域可以延伸到第一陣列區域和第二陣列區域（圖3中未示出）。

在本揭露內容中，可以根據各種應用場景來選擇在塊中的指狀區域的數量。塊中的指狀區域的數量可以是例如2、3、4或者任何其它適當的數量。可以根據各種應用場景來選擇在指狀區域中的串區域的數量。例如，指狀區域中的串區域的數量可以是1、2、3、4或者任何其它適當的數量。

圖5根據本揭露內容的各個實施例，示出了用於形成3D記憶體元件的例示性方法的流程圖。參考圖5，形成第一半導體結構（S610）。

為了形成第一半導體結構，提供基底（S611）。相應地，圖6示出了根據本揭露內容的各種實施例的例示性3D記憶體元件的基底的示意圖。

參照圖6，基底120包括摻雜阱121。摻雜阱121可以在摻雜阱區R-0中。基底120可以包括矽，比如單晶矽、矽鍺、砷化鎵、鍺或者任何其它適當的材料。摻雜阱121可以完全或部分地摻雜有n型及/或p型摻雜劑。例如，摻雜阱可以是p阱（即，摻雜有p型摻雜劑的阱），也可以是n阱（摻雜有n型摻雜劑的阱）。為了說明起見，圖6中僅部分地示出了SSR中的結構。基底可以包括諸如陣列區域AR-1和AR-2之類的其它區域。

返回到圖5，在基底上形成BSG結構（S612）。相應地，圖7至圖10示出了在形成BSG結構的過程的某些階段的結構的示意圖。

參照圖7，在基底120上形成用於BSG結構的包括交替佈置的犧牲層132和絕緣層131的堆疊結構。絕緣層131和相鄰的犧牲層132形成一層級或一對（例如，絕緣層/犧牲層對）。例如，該堆疊結構可以包括兩個絕緣層/犧牲層對。各對可以相對於參考表面（例如，基底的基底表面）處於不同的高度。在一些實施例中，每個對可以具有相同的厚度。在其它實施例中，一些對可以具有不同的厚度。

上面所描述的堆疊結構中的兩個絕緣層/犧牲層對僅僅用於說明目的，並不旨在限制本揭露內容的保護範圍。可以根據各種應用場景來選擇對的數量。例如，對的數量可以是1、2、3、4或者任何其它適當的數量。

在一些實施例中，犧牲層可以包括例如多晶矽、多晶鍺及/或氮化矽。在一些實施例中，例如，絕緣材料可以包括氧化物材料（如，氧化矽）。

在一些實施例中，犧牲層可以包括不同於絕緣層的任何適當的材料。例如，犧牲層可以是氮化物，絕緣層可以是氧化物，並且犧牲層/絕緣層對可以是氮化物-氧化物對。

在一些實施例中，該堆疊結構可以包括一個或多個犧牲層/絕緣層對，並且還可以包括底部絕緣層及/或頂部絕緣層。例如，該堆疊結構可以包括底部絕緣層和一個或多個犧牲層/絕緣層對，並且底部絕緣層與相鄰對中的犧牲層接觸。在一些實施例中，在犧牲層/絕緣層對中，犧牲層可以在絕緣層上方。在其它實施例中，在犧牲層/絕緣層對中，絕緣層可以在犧牲層上方。

圖8和圖9示出了以例示性BSG結構形成的例示性BSG階梯。圖9是俯視圖，而圖8是沿圖9的A1-A2方向的截面圖。

參照圖8和圖9，例如，BSG結構130可以包括在基底120的階梯結構區域（SSR）上形成並且在摻雜阱121的相對側上的第一BSG結構和第二BSG結構。在一些實施例中，第一BSG結構的頂部和第二BSG結構的頂部可以距基底120具有相同的高度或不同的高度。

在BSG結構130中形成臺階，131-1/132-1對形成在第一高度的臺階或階梯；131-2/132-2對形成在第二高度的臺階。131-1/132-1臺階和131-2/132-2臺階位於不同的高度。臺階的高度可以是沿著Z方向從參考平面到臺階的表面的距離。例如，臺階的表面可以是臺階的頂表面或者一層的臺階的頂表面。參考平面可以是例如基底的表面平面。

在一些實施例中，可以在階梯結構區域的中心平面O1-O2的兩側形成BSG結構中的臺階。例如，中心平面可以是在第一方向上在階梯結構區域的中心位置並且平行於第二方向和第三方向的平面。131-11/132-11臺階和131-21/132-21臺階可以在中心平面O1-O2的一側，而131-12/132-12臺階和131-22/132-22臺階可以位於中心平面O1-O2的另一側。上面所描述的臺階的形狀和位置僅僅用於說明目的，並不旨在限制本揭露內容的保護範圍。可以根據實際需要，選擇BSG結構中的臺階的各種形狀和位置。

131-11/132-11臺階和131-21/132-21臺階可以相對於彼此位於不同的位置。131-11/132-11臺階可以在第一BSG臺階層級區中並且處於第一高度；而131-21/132-21臺階可以在第二BSG臺階層級區中並且處於第二高度。

在一些實施例中，第一BSG臺階層級區中的臺階可以處於第一高度；第二BSG臺階層級區中的臺階可以處於第二高度。

在一些實施例中，可以通過蝕刻（例如，幹蝕刻或濕蝕刻）來去除交替佈置的犧牲層和絕緣層的部分，來形成BSG臺階。

參照圖10，在BSG結構130中形成絕緣層134。該絕緣層可以包括例如氧化物。可以通過以下操作來形成絕緣層134：經由諸如化學氣相沉積（CVD）方法、物理氣相沉積（PVD）方法及/或原子層沉積（ALD）方法之類的沉積方法，在BSG結構130中的空白區域（例如，BSG結構130的臺階之間的區域）中沉積絕緣材料，以及通過諸如化學機械平坦化（CMP）之類的平坦化方法去除多餘的絕緣材料。

返回到圖5，形成延伸穿過BSG結構並且在不同行的NAND串的BSG之間延伸的切縫（即，BSG切縫）（S613）。相應地，圖11根據本揭露內容的各個實施例，示出了在形成切縫的過程的某些階段的結構。

參照圖11，在第一半導體結構中形成多個切縫，例如切縫135-1、135-2、136-1、136-2、136-3、136-4、136-5、136-6、137-1和137-2。在一些實施例中，切縫可以垂直地（即，在第三方向上）延伸穿過BSG結構，並且可以在用於不同行的NAND串的BSG之間。也就是說，所述多個切縫可以垂直地延伸穿過多個底部選擇閘，以電性分離所述多個底部選擇閘的一部分並形成分離的底部選擇閘。在一些實施例中，切縫可以從一個指狀區域延伸到另一指狀區域（例如，在X-Y平面中水準地延伸）。例如，切縫135-1可以從第一指狀區域延伸到第二指狀區域。

在一些實施例中，用於BSG結構130的切縫可以從BSG結構130的頂部延伸到基底120的一部分。在一些實施例中，可以通過以下操作來形成BSG結構130的切縫：在BSG結構和基底中形成溝槽，然後經由沉積方法用絕緣卡的材料填充溝槽。例如，可以通過以下方式來形成溝槽：在BSG結構上形成遮罩層；通過使用微影對遮罩層進行圖案化以形成與溝槽相對應的開口，並且去除BSG結構的部分和這些開口所暴露的基底，直到溝槽在基底中達到預設深度為止。沉積方法可以包括例如CVD、PVD及/或ALD。絕緣材料可以包括氧化矽、氮化矽、氮氧化矽及/或任何其它適當的絕緣材料。在一些實施例中，可以在沉積之後使用化學機械拋光（CMP）來去除過多的絕緣材料。

返回到圖5，在BSG結構上形成包括交替佈置的層的單元層結構（S614）。相應地，圖12至圖17示出了在形成單元層結構的過程的某些階段的結構。

圖12至圖13示出了用於BSG結構上的單元層結構的、包括交替佈置的犧牲層和絕緣層的例示性堆疊結構。圖13是俯視圖，而圖12是沿圖13中的A1-A2方向的截面圖。

返回到圖12和圖13，在BSG結構130上沉積用於單元層結構的包括交替佈置的犧牲層142和絕緣層141的堆疊結構。絕緣層和相鄰的犧牲層可以形成一層級或一對。該堆疊結構可以包括例如六個犧牲層/絕緣層對。在一些實施例中，犧牲層可以包括例如多晶矽、多晶鍺及/或氮化矽。在一些實施例中，例如，絕緣材料可以包括氧化物材料（如，氧化矽）。

上面所描述的堆疊結構中的六對僅僅用於說明目的，並不旨在限制本揭露內容的保護範圍。可以根據各種應用場景來選擇對的數量。對的數量可以是例如正整數。例如，對的數量可以是6、16、18、32、34、64、66、132、134或者任何其它適當的數量（例如，適當的正整數）。

在一些實施例中，該堆疊結構可以包括一個或多個犧牲層/絕緣層對，並且還可以包括底部絕緣層及/或頂部絕緣層。例如，該堆疊結構可以包括底部絕緣層和一個或多個犧牲層/絕緣層對，並且底部絕緣層與相鄰對的犧牲層接觸。在一些實施例中，在犧牲層/絕緣層對中，犧牲層可以在絕緣層上方。在其它實施例中，在犧牲層/絕緣層對中，絕緣層可以在犧牲層上方。

圖14至圖16根據本揭露內容的各個實施例，示出了在單元層結構中形成的例示性臺階。圖14示出了包括SSR中的臺階的例示性單元層結構的俯視圖。圖15示出了沿圖14中的B1-B2方向的截面圖。圖16是沿圖14的C1-C2方向的截面圖。C1-C2在第一半導體結構110的壁區域（即，區域F-1）中。

參照圖14、圖15和圖16，去除區域F-2和F-3中的單元層結構的犧牲層/絕緣層對的部分以形成第二和第三指狀區域的區域R-4中的層對141-12/142-12、141-22/142-22、141-32/142-32、141-42/142-42和141-52/142-52、以及第二和第三指狀區域的區域R-3中的層對141-11/142-11、141-21/142-21、141-31/142-31和141-41/142-41。參考圖16，在區域F-1中，區域R-3中的單元層結構的犧牲層142/絕緣層141對連接到區域R-4中的單元層結構的犧牲層142 /絕緣層141對。也就是說，在區域F-1中，區域R-3中的單元層結構的犧牲層/絕緣層對延伸到區域R-4中的單元層結構的犧牲層/絕緣層對。因此，第一陣列區域（即，區域AR-1）中的單元層結構的犧牲層/絕緣層對連接到第二陣列區域（即，區域AR-2，圖16中未示出）中的單元層結構的犧牲層/絕緣層對。區域F-1可以是壁區域，並且在該壁區域中，區域F-1的區域R-3中的單元層結構的層可以延伸到區域F-1的區域R-4中的單元層結構的層。

在一些實施例中，層對141-12/142-12、141-32/142-32和141-52/142-52可以形成臺階；而層對141-21/142-21和141-41/142-41可以形成臺階。利用區域F-1中的上述連接，區域R-3和R-4可以共用臺階。例如，層對141-12/142-12可以用作用於其自身和層對141-11/142-11的臺階；層對141-32/142-32可以用作用於其自身和層對141-31/142-31的臺階；層對141-21/142-21可以用作用於其自身和層對141-22/142-22的臺階；而層對141-41/142-41可以用作用於其自身和層對141-42/142-42的臺階。臺階的共用可以減少臺階的數量，並因此減少階梯的長度。在其它實施例中，在中心平面O1-O2的一側上的層對均可以形成臺階，並且在中心平面O1-O2的另一側上的層對均可以形成臺階。

在一些實施例中，單元層結構中的臺階可以包括用於字元線的臺階。在一些實施例中，單元層結構中的臺階可以包括用於字元線的臺階及/或用於一個或多個頂部選擇閘的臺階。在一些實施例中，單元層結構中的臺階可以包括用於字元線的臺階，並且可以在用於字元線的臺階上方形成用於一個或多個頂部選擇閘的臺階。

形成單元層結構（S614）可以進一步包括：形成一個或多個絕緣層。絕緣層可以被形成於單元層結構的交替佈置的犧牲層和絕緣層上方；以及在單元的臺階之間的空間上。絕緣層可以包括例如氧化物。可以通過以下方式來形成絕緣層：經由諸如化學氣相沉積（CVD）方法、物理氣相沉積（PVD）方法及/或原子層沉積（ALD）方法之類的沉積方法來沉積絕緣材料；並通過諸如化學機械研磨（CMP）之類的平坦化方法去除多餘的絕緣材料。

單元層結構可以包括SSR中的臺階，並且可以進一步在陣列區域中包括NAND串。圖17示出了根據本揭露內容的各種實施例的例示性陣列區域的一部分的示意圖。陣列區域的該部分包括多個NAND串152。該陣列區域可以是例如第一陣列區域或第二陣列區域。

可以在基底120的摻雜區122上形成所述多個NAND串152，並且所述多個NAND串152可以延伸穿過交替佈置的犧牲層142和絕緣層141以及絕緣層143。NAND串152可以包括外延層153、半導體溝道155、電介質層156和絕緣層154。外延層153可以在NAND串152的下端，並且可以與半導體溝道155和基底120的摻雜區122兩者接觸。外延層153可以用作由NAND串的下端的選擇閘（例如，底部選擇閘）控制的溝道。在一些實施例中，半導體溝道155可以包括矽，比如非晶矽、多晶矽及/或單晶矽。在一些實施例中，電介質層156可以包括隧穿層、儲存層和阻擋層。NAND串152可以具有圓柱形狀。在一些實施例中，隧穿層、儲存層和阻擋層可以以這樣的順序從圓柱體的中心朝向外表面來佈置。例如，隧穿層可以靠近半導體溝道155；儲存層比隧穿層離半導體溝道155更遠；並且阻擋層比儲存層離半導體溝道155更遠。NAND串152可以與交替佈置的犧牲層142和絕緣層141以及交替佈置的犧牲層132和絕緣層131接觸。

返回到圖5，形成延伸穿過BSG結構和單元層結構的溝道（S615）。相應地，圖18至圖19示出了在形成溝道的過程的某些階段的結構。

圖18示出了俯視圖。圖19是沿圖18中的D1-D2方向的截面圖。

參照圖18和圖19，在3-D記憶體元件中形成多個溝道151。所述多個溝道151可以沿著Z方向，從單元層結構的頂部延伸穿過BSG結構和單元層結構，到達基底120的一部分。例如，所述多個溝道151可以從單元層結構的頂部的絕緣層143垂直地延伸到基底120的一部分。在一些實施例中，所述多個溝道可以包括例如虛設溝道（例如，區域SSR中的虛設溝道）。虛設溝道可以在犧牲層的去除期間支撐堆疊結構。

在一些實施例中，可以進一步在單元層結構上形成絕緣層。關於形成絕緣層的細節，可以參考以上描述。

返回到圖5，形成延伸穿過BSG結構和單元層結構的一個或多個閘線縫隙（S616）。圖20和圖21示出了在形成一個或多個閘線縫隙的過程的某些階段的結構。圖20是俯視圖，而圖21是沿圖20中的E1-E2方向的截面圖。

參照圖20和圖21，形成多個閘線縫隙，例如包括閘線子縫隙161-1、161-2、161-5、161-6、161-7、161-8、161-9和161-10的閘線縫隙161，以及閘線縫隙162、163和164和包括閘線子縫隙165-1和165-2的閘線縫隙165。在一些實施例中，每個閘線縫隙和每個閘線子縫隙可以垂直地延伸穿過單元層結構和BSG結構，並延伸到基底120的一部分中。例如，所述多個閘線縫隙可以沿Z方向，從絕緣層144延伸到基底120中。在閘線縫隙之間或者在閘線子縫隙之間，可以存在中間部分。例如，在閘線子縫隙161-5和161-7之間存在中間部分。

在一些實施例中，多個閘線縫隙可以垂直地延伸穿過單元層結構和BSG結構，並且可以延伸到基底的一部分中，並且可以區分（例如，分離）三維記憶體元件的多個指狀區域。在一些實施例中，某些閘線縫隙可以延伸到第一陣列區域及/或第二陣列區域中。

在一些實施例中，多個切縫可以區分所述多個指狀區域中的至少一個指狀區域中的多個串區域，並且每個串區域可以包括或者可以對應於一行NAND串，並且一個NAND串可以包括：多個NAND儲存單元，其被組合在第一陣列區域和第二陣列區域（圖20中未示出）中的一個串中。

在一些實施例中，閘線子縫隙161-7和161-8可以在第一指狀區域和第二指狀區域之間，並且可以分別沿著第一方向延伸到第一陣列區域和第二陣列區域。因此，包括閘線子縫隙161-7和161-8的閘線縫隙161可以沿著第一方向延伸到第一陣列區域和第二陣列區域。閘線子縫隙162-3和162-4可以在第二指狀區域和第三指狀區域之間，並且可以分別沿著第一方向延伸到第一陣列區域和第二陣列區域。因此，包括閘線子縫隙162-3和162-4的閘線縫隙162可以沿著第一方向延伸到第一陣列區域和第二陣列區域。

如果單元層結構的交替佈置的犧牲層和絕緣層存在於第一指狀區域和第二指狀區域二者上並且與中間部分相鄰，則第一指狀區域中的單元層結構的交替佈置的犧牲層和絕緣層可以經由中間部分連接到第二指狀區域中的單元層結構的交替佈置的犧牲層和絕緣層。

在一些實施例中，切縫可以從BSG結構130的頂部垂直地延伸到基底120的一部分。也就是說，切縫可以從BSG結構130的頂部垂直地延伸到基底內的某個深度。例如，參照圖21，切縫136-1、136-2、136-3、136-4、136-5、136-6、135-1和135-2從BSG結構130的頂部延伸到基底120的一部分。

在一些實施例中，可以去除BSG結構中的犧牲層和單元層結構中的犧牲層，以形成BSG結構中的絕緣層之間的水準溝槽、以及單元層結構中的絕緣層之間的水準溝槽。此外，可以在水準溝槽中形成多個電極。該多個電極可以包括多條字元線和底部選擇閘。在一些實施例中，該多個電極還可以包括例如一個或多個頂部選擇閘。圖22示出了在去除3D記憶體元件中的犧牲層並形成多個電極之後，沿圖20中的方向E1-E2的截面圖。

參照圖20和圖22，包括閘線子縫隙161-7和161-8的閘線縫隙161可以在區域F-1和F-2之間，以區分區域F-1和F-2（例如，將區域F-1與區域F-2分開）。由於與閘線縫隙之間或閘線子縫隙之間的中間部分相鄰的、並且相對於基底表面具有相同的高度的、存在於區域F-1和區域F-2兩者中的電極（例如，142e）和單元層結構的絕緣層（例如，141），第一指狀區域中的單元層結構的電極和絕緣層可以在該中間部分連接到第二指狀區域中的單元層結構的電極和絕緣層。因此，第一指狀區域中的單元層結構的電極可以在該中間部分，電連接到第二指狀區域中的單元層結構的電極。

在一些實施例中，諸如單元層結構的142e之類的電極可以包括例如一個或多條字元線。在一些實施例中，諸如單元層結構的142e之類的電極可以包括例如一個或多條字元線及/或一個或多個頂部選擇閘。

在一些實施例中，第一指狀區域中的字元線可以在閘線縫隙之間或者閘線子縫隙之間的中間部分處，連接到（例如，電連接到）第二指狀區域中的字元線。

例如，第一指狀區域中的電極142e /絕緣層141對可以在閘線縫隙之間或者閘線子縫隙之間的中間部分處，連接到第二指狀區域中的電極142e/絕緣層141對。第一指狀區域中的字元線可以在該中間部分處，連接到（例如，電連接到）第二指狀區域中的字元線。

例如，BSG結構130中的一個或多個電極/絕緣層對可以包括電極132-1e /絕緣層131-1對及/或電極132-2e /絕緣層131-2對。

圖23根據本揭露內容的各個實施例，示出了在基底上的例示性閘線縫隙和切縫的正交投影的示意圖。

參照圖23，示出了閘線縫隙和閘線子縫隙（例如，閘線子縫隙161-1）和切縫（例如，切縫135-1）在基底上的正交投影。

在一些實施例中，可以在第一組縫隙和第二組縫隙之間形成用於每個串區域的NAND串的底部選擇閘。第一組縫隙可以包括一個或多個閘線縫隙/閘線子縫隙及/或一個或多個切縫；而第二組縫隙可以包括一個或多個閘線縫隙/閘線子縫隙及/或一個或多個切縫。用於每個串區域的NAND串的底部選擇閘可以通過第一組縫隙及/或第二組縫隙，與用於其它串區域（例如，相鄰的串區域）的NAND串的底部選擇閘分開（例如，與之電分開）。

例如，用於在第一陣列區域中的第一串區域的NAND串的底部選擇閘可以在第一組縫隙與第二組縫隙之間；而第一組縫隙可以包括閘線縫隙163，第二組縫隙可以包括切縫135-1。也就是說，用於在第一陣列區域中的第一串區域的NAND串的底部選擇閘可以在閘線縫隙163和切縫135-1之間。此外，用於在第一陣列區域中的第一串區域的NAND串的底部選擇閘可以通過切縫135-1，與用於在第一陣列區域中的第二串區域的NAND串的底部選擇閘分開（例如，與之電分開）。

再舉一個例子，用於在第一陣列區域中的第二串區域中的NAND串的底部選擇閘可以在第一組縫隙與第二組縫隙之間。第一組縫隙可以包括切縫135-1，第二組縫隙可以包括閘線子縫隙161-1、165-1、161-5和161-7與切縫136-1、136-3和136-5。閘線子縫隙161-1、165-1、161-5和161-7與切縫136-1、136-3和136-5可以稱為“閘線子縫隙161-1/165-1/161-5/161-7/切縫136-1/136-3/136-5。”用於在第一陣列區域中的第二串區域中的NAND串的底部選擇閘可以在切縫135-1與閘線子縫隙161-1/165-1/161-5/161-7/切縫136-1/136-3/136-5之間。此外，用於在第一陣列區域中的第二串區域中的NAND串的底部選擇閘可以通過切縫135-1和閘線子縫隙161-1/165-1/161-5/161-7/切縫136-1/136-3/136-5，與用於在第一陣列區域中的第一串區域和第三串區域中的NAND串的底部選擇閘分開（例如，與之電分開）。

在一些實施例中，通過一個或多個閘線縫隙/閘線子縫隙及/或一個或多個切縫，用於每個串區域的NAND串的至少一個底部選擇閘與用於另一個串區域的NAND串的底部選擇閘分開。例如，用於在第一陣列區域中的第二串區域的NAND串的底部選擇閘可以通過閘線子縫隙161-1、165-1、161-5和161-7以及切縫136-1、136-3和136-5，與第一陣列區域中的第三串區域的NAND串的底部選擇閘分開（例如，與之電性分開）。

在一些實施例中，用於一個串區域的NAND串的至少一個底部選擇閘可以延伸到另一個串區域。例如，用於在第一陣列區域中的第一串區域的NAND串的一個或多個底部選擇閘可以延伸到第二串區域及/或第三串區域。也就是說，對於在第一陣列區域中的第一串區域的NAND串，相應的底部選擇閘可以從第一串區域延伸到第二串區域及/或第三串區域。

在一些實施例中，第一指狀區域可以是用於形成壁結構的壁區域，並且用於在第一指狀區域中的串區域中的NAND串的至少一個底部選擇閘可以延伸到在第二指狀區域或者第三指狀區域中的串區域；而底部選擇閘可以在第二指狀區域或第三指狀區域的串區域中包括BSG臺階。例如，用於在第一指狀區域中的第一串區域SR-1的NAND串的至少一個底部選擇閘可以延伸到在第二指狀區域中的第三串區域SR-3；而底部選擇閘可以在第二指狀區域中的第三串區域SR-3中包括臺階。

在一些實施例中，可以在BSG階梯區域中形成一個或多個BSG臺階。在一些實施例中，BSG階梯區域可以包括第一BSG臺階層級區，區域RB-1以及第二BSG臺階層級區，區域RB-2；第一BSG臺階層級區中的BSG臺階可以是距參考平面（例如，基底的表面平面）第一高度的第一級臺階；而第二BSG臺階層級區中的BSG臺階可以是距參考平面第二高度的第二級臺階。在一些實施例中，第二高度可以大於第一高度。

參照圖23，第一BSG臺階層級區可以包括兩個子區域RB-11和RB-12；而第二BSG臺階層級區可以包括兩個子區域RB-21和RB-22。可以在階梯結構區域的中心平面O1-O2的兩側佈置子區域RB-11和RB-12。例如，中心平面O1-O2可以是在X方向上在階梯結構區域的中間，並且平行於Y和Z方向的垂直平面。可以在階梯結構區域的中心平面O1-O2的兩側佈置子區域RB-21和RB-22。從子區域RB-21到中心平面O1-O2的距離可以大於從子區域RB-11到中心平面O1-O2的距離；從子區域RB-22到中心平面O1-O2的距離可以大於從子區域RB-12到中心平面O1-O2的距離。區域和子區域R-3、RB-21、RB-11、R-0、RB-12、RB-22和R-4可以以這樣的順序沿第一方向從一個到另一個地進行佈置，並且可以每個沿第一方向及/或第二方向進行延伸。也就是說，第一字元線階梯區域、第二BSG臺階層級區的第一子區域、第一BSG臺階層級區的第一子區域、包括摻雜阱的摻雜阱區、第一BSG臺階層級區的第二子區域、第二BSG臺階層級區的第二子區域、和第二字元線階梯區域可以沿第一方向進行佈置，並且每個可以沿第一方向及/或第二方向延伸。

在一些實施例中，在壁區域之外（即，在第一指狀區域之外）的BSG臺階可以適合於在其上形成觸點，並且可以在第二指狀區域及/或第三指狀區域中的BSG臺階上形成觸點。

在本揭露內容中，切縫可以用於區分（例如，分開）串區域，並且BSG可以從壁區域延伸到壁區域之外的另一個指狀區域。因此，可以在中央驅動器設置中降低金屬繞線（winding）的複雜性。

在一些實施例中，在第一指狀區域之外的BSG臺階（例如，第二指狀區域中的BSG臺階及/或第三指狀區域中的BSG臺階）可以是用於第一指狀區域中的串區域的NAND串的底部選擇閘的臺階。因此，可以在第一指狀區域之外的BSG臺階上形成觸點，以用於為第一指狀區域中的串區域的NAND串提供信號；用於第一指狀區域之內或之外的每個串區域的NAND串的至少一個底部選擇閘可以包括在第一指狀區域之外並且適於在其上形成觸點的BSG臺階。

在一些實施例中，在閘線縫隙之間或閘線子縫隙之間的中間部分，第一指狀區域中的多條字元線可以連接到（例如，電連接到）第二指狀區域中的多條字元線。例如，在閘線子縫隙161-6和161-8之間的中間部分處，第一指狀區域中的多條字元線可以連接到（例如，電連接到）第二指狀區域中的多條字元線。

在一些實施例中，在閘線縫隙或閘線子縫隙之間的中間部分，第二指狀區域中的多條字元線可以連接到（例如，電連接到）第三指狀區域中的多條字元線。例如，在閘線子縫隙162-6和162-8之間的中間部分處，第二指狀區域中的多條字元線可以連接到（例如，電連接到）第三指狀區域中的多條字元線。

閘線縫隙之間或閘線子縫隙之間的中間部分（其中一個指狀區域中的多條字元線可以連接到另一個指狀區域中的多條字元線）可以包括例如閘線子縫隙161-6和161-8之間的中間部分、閘線子縫隙161-5和161-7之間的中間部分、閘線子縫隙162-5和162-7之間的中間部分、及/或閘線子縫隙162-6和162-8之間的中間部分。

在一些實施例中，切縫可以相對於中心平面O1-O2對稱。例如，參照圖23，切縫135-1和切縫135-2相對於中心平面O1-O2對稱。在其它實施例中，切縫可以相對於中心平面不對稱。

在一些實施例中，切縫在基底上的正交投影可以包括一個或多個直線段。例如，切縫136-5在基底上的正交投影是直線段。在一些實施例中，諸如切縫135-1或切縫135-2之類的切縫在基底上的正交投影可以包括四個直線段，並且兩個相鄰直線段之間的角度可以是大約90度。在其它實施例中，切縫的正交投影的兩個相鄰的直線段可以大約為70度、75度、80度、85度、90度、95度、100度、105度、110度或任何其它適當的角度。在本揭露內容中，結構在基底上的正交投影可以是例如結構在基底的表面平面上的正交投影。

在一些實施例中，切縫在基底上的正交投影可以包括一個或多個彎曲段。在一些實施例中，切縫在基底上的正交投影可以包括一個或多個之字形段。在一些實施例中，切縫在基底上的正交投影可以包括一個或多個直線段和一個或多個曲線段。在一些實施例中，切縫的正交投影可以包括上面所描述的形狀及/或任何其它適當形狀的任何組合。

返回到圖5，在BSG結構和單元層結構中形成觸點（S617）。相應地，圖24示出了在形成觸點的過程的特定階段的結構。圖24示出了切縫、閘線縫隙和觸點在基底上的正交投影的示意圖。

參照圖24，可以在SSR中的第二指狀區域和第三指狀區域中形成多個觸點171。所述多個觸點可以從單元層結構的頂部延伸到第一半導體結構110中的各種深度。

在一些實施例中，一個或多個觸點可以從單元層結構的頂部延伸到單元層結構中的字元線的臺階。在一些實施例中，一個或多個觸點可以從單元層結構的頂部延伸到BSG結構中的底部選擇閘的臺階。在一些實施例中，一個或多個觸點可以從單元層結構的頂部延伸到基底120（例如，延伸到摻雜阱121）。

上面所描述的觸點的位置僅僅用於說明目的，並不旨在限制本揭露內容的保護範圍。可以根據各種應用場景來選擇觸點的位置。例如，可以根據在其上形成觸點的結構的位置來選擇觸點的位置。形成觸點的結構可以包括例如字元線的臺階、底部選擇閘的臺階及/或一個或多個摻雜阱。可以根據各種應用場景來選擇觸點的數量和形狀。

在一些實施例中，多個閘線縫隙可以存在於第一陣列區域、第二陣列區域和階梯結構區域中，該階梯結構區域是第一陣列區域和第二陣列區域之間的中心區域。可以沿著第一方向佈置第一陣列區域、階梯結構區域和第二陣列區域。某些閘線縫隙可以沿著第一方向延伸穿過第一陣列區域。例如，閘線縫隙163可以沿著第一方向，延伸進入並延伸穿過第一陣列區域和第二陣列區域。再舉一個例子，閘線縫隙161可以沿著第一方向，延伸進入並延伸穿過第一陣列區域和第二陣列區域，並且可以包括多個閘線子縫隙。在一些實施例中，閘線縫隙（例如，閘線縫隙163）可以包括連續的閘線縫隙。在一些實施例中，閘線縫隙（例如，閘線縫隙161）可以包括多個分離的閘線子縫隙。沿第二方向佈置指狀區域，並且每個指狀區域沿第一方向延伸，並且在第一陣列區域和第二陣列區域中，每個指狀區域可以在兩個閘線縫隙之間，並且通過兩個閘線縫隙與其它指狀區域分開。所述多個閘線縫隙可以在第三方向上，從單元層結構延伸到BSG結構並且延伸到基底。

在一些實施例中，切縫可以沿著第一方向延伸穿過第一陣列區域。切縫可以沿著第一方向延伸穿過第二陣列區域。例如，切縫135-1可以沿著第一方向延伸進第一陣列區域並延伸穿過第一陣列區域，而切縫135-2可以沿著第一方向延伸進第二陣列區域並延伸穿過第二陣列區域。切縫可以將每個指狀區域劃分為一個以上的串區域，每個串區域可以沿著第一方向延伸，並且在第一陣列區域和第二陣列區域中，每個串區域可以在兩個切縫之間或者在切縫和閘線縫隙之間。切縫可以在第三方向上，從BSG結構延伸到基底。

返回到圖5，在第一半導體結構上形成包括後段製程（BEOL）互連層的第二半導體結構（S620）。相應地，圖25示出了第一半導體結構上的第二半導體結構。

參照圖25，在第一半導體結構110上形成第二半導體結構210。第一半導體結構110可以包括儲存單元、用於字元線的臺階、觸點、溝道、底部選擇閘、頂部選擇閘等等。第二半導體元件210可以包括後段製程互連層211。可以在第一半導體結構110中的觸點和後段製程互連層211之間形成電連接。

本揭露內容提供了一種3D記憶體元件。圖25示出了根據本揭露內容的各種實施例的例示性3D記憶體元件100。

參照圖25，3D記憶體元件100包括第一半導體結構110和第二半導體結構210。在第一半導體結構110上形成第二半導體結構210。第一半導體結構110可以包括基底120。第一半導體結構110可以進一步包括例如儲存單元、NAND串、用於字元線的臺階、觸點、溝道、底部選擇閘、頂部選擇閘、用於底部選擇閘的臺階、用於頂部選擇閘的臺階等等。第二半導體元件210可以包括後段製程互連層211。可以在第一半導體結構110中的觸點與後段製程互連層211之間形成電連接。

在一些實施例中，諸如第一指狀區域、第二指狀區域或第三指狀區域之類的指狀區域可以包括一個或多個串區域。每個串區域可以包括3D記憶體元件的一行的NAND串。

對於3D記憶體元件100的細節，可以參考方法實施例和結構的以上描述（例如，與圖1-24有關的描述）。例如，第一半導體結構110可以包括如結合圖24所描述的閘線縫隙、切縫和觸點。

圖26示出了根據本揭露內容的各種實施例的另一種例示性3D記憶體元件100-a。參照圖26，3D記憶體元件100-a包括第一半導體結構110-a和第二半導體結構210-a。在第一半導體結構110-a上形成第二半導體結構210-a。第一半導體結構110-a可以包括基底120-a。第一半導體結構110-a可以進一步包括例如儲存單元、NAND串、用於字元線的臺階、觸點、溝道、底部選擇閘、頂部選擇閘、用於底部選擇閘的臺階、用於頂部選擇閘的臺階等等。第二半導體元件210可以包括後段製程互連層211-a。可以在第一半導體結構110-a中的觸點與後段製程互連層211-a之間形成電連接。

3D記憶體元件100-a的一個或多個結構可以與上面所描述的3D記憶體元件（例如，3D記憶體元件100）的結構相同或相似。關於3D記憶體元件100-a的細節，可以參考方法和元件實施例的以上描述，例如關於3D記憶體元件100的描述。

圖27根據本揭露內容的各個實施例，示出了基底上的3D記憶體元件的塊中的階梯結構區域中的例示性閘線縫隙、切縫和觸點的正交投影的另一種示意圖。該3D記憶體元件可以是例如3D記憶體元件100-a。

參照圖27，3D記憶體元件的塊可以包括多個指狀區域，例如塊的第一指狀區域、第二指狀區域和第三指狀區域（分別表示為區域F-1-a、F-2-a和F-3-a）。每個指狀區域可以包括多個串區域。例如，第一指狀區域可以包括兩個串區域SR-1-a和SR-2-a；第二指狀區域可以包括兩個串區域SR-3-a和SR-4-a；第三指狀區域可以包括兩個串區域SR-5-a和SR-6-a。每個串區域可以在對應的陣列區域（圖27中未示出）中包括3D記憶體元件的一行的NAND串。

3D記憶體元件的塊中的階梯結構區域SSR-a可以包括摻雜阱區R-0-a； BSG階梯區域RBSG-a；第一字元線階梯區域R-3-a；第二字元線階梯區域R-4-a。 BSG階梯區域RBSG-a可以包括第一BSG臺階層級區RB-1-a和第二BSG臺階層級區RB-2-a。第一BSG臺階層級區可以包括例如子區域RB-11-a、RB-12-a和RB-13-a。該3D記憶體元件可以包括多個閘線縫隙161-a、多個切縫135-a和多個觸點171-a。

在一些實施例中，可以在第一組縫隙和第二組縫隙之間形成用於每個串區域的NAND串的底部選擇閘。第一組縫隙可以包括一個或多個閘線縫隙/閘線子縫隙及/或一個或多個切縫；而第二組縫隙可以包括一個或多個閘線縫隙/閘線子縫隙及/或一個或多個切縫。

在一些實施例中，用於串區域的NAND串的至少一個底部選擇閘可以延伸到另一個串區域。例如，用於第一陣列區域及/或第二陣列區域中的第一串區域的NAND串的一個或多個底部選擇閘可以延伸到其它串區域，例如第二串區域、第三串區域及/或第四個串區域。也就是說，對於第一串區域的NAND串，相對應的底部選擇閘可以從第一串區域延伸到其它的串區域，例如第二串區域、第三串區域及/或第四串區域。

在一些實施例中，第一指狀區域可以是壁區域，並且用於第一指狀區域中的串區域的NAND串的至少一個底部選擇閘可以延伸到第二指狀區域或第三指狀區域中的串區域；而底部選擇閘可以在第二指狀區域或第三指狀區域的串區域中包括BSG臺階。例如，用於在第一指狀區域中的第一串列的NAND串的至少一個底部選擇閘可以延伸到第二指狀區域中的第三串區域及/或第四串區域；而底部選擇閘可以包括在第二指狀區域中的第三串區域及/或第四指狀區域中的臺階。

在一些實施例中，可以在BSG階梯區域中形成一個或多個BSG臺階。在一些實施例中，BSG階梯區域可以包括第一BSG臺階層級區、區域RB-1-a、以及第二BSG臺階層級區、區域RB-2-a；而第一BSG臺階層級區中的BSG臺階可以是距參考平面（例如，基底的表面平面）第一高度的第一級臺階；而第二BSG臺階層級區中的BSG臺階可以是距參考平面第二高度的第二級臺階。在一些實施例中，第二高度可以大於第一高度。

參照圖27，第一BSG臺階層級區可以包括子區域RB-11-a、RB-12-a和RB-13-a。子區域RB-11-a和RB-13-a可以分別佈置在階梯結構區域的中心平面O1-a-O2-a的兩側上；而子區域RB-12-a可以在中心平面O1-a-O2-a的一側上具有一部分、並且在中心平面O1-a-O2-a的另一側上具有另一部分。摻雜阱區R-0-a可以在X方向上具有與子區域RB-12-a相同的尺寸；並且在X方向上可以具有與子區域RB-12-a相同的座標。沿著Y方向，摻雜阱區R-0-a的尺寸可以大於子區域RB-12-a沿著Y方向的尺寸（例如，是其兩倍）；與Y方向上的子區域RB-12-a相比，摻雜阱區R-0-a在Y方向上可以具有不同的座標。在Y方向上，與子區域RB-12-a相比，摻雜阱區R-0-a可以距第一指狀區域更遠。摻雜阱區R-0-a可以在X方向上在中間部分階梯結構區域SSR-a中，並且在第三指狀區域中。在一些實施例中，第二BSG臺階層級區RB-2-a可以具有例如梳狀及/或沿著Y方向延伸的四個分支；或者可以具有大約梳狀及/或沿著Y方向延伸的四個分支。也就是說，每個子區域RB-11-a、RB-12-a、RB-13-a或摻雜阱區R-0-a在基底上的正交投影，可以在第二BSG臺階層級區RB-2-a的兩個分支在基底上的正交投影之間。例如，在基底上的子區域RB-11-a的正交投影可以在第二BSG臺階層級區RB-2-a的第一分支和第二分支在基底上的正交投影之間。基底上的子區域RB-12-a和摻雜阱區R-0-a的正交投影可以在第二BSG臺階層級區RB-2-的第二分支和第三分支在基底上的正交投影之間。基底上的子區域RB-13-a的正交投影可以在第二BSG臺階層級區RB-2-a的第三分支和第四分支在基底上的正交投影之間。

在一些實施例中，在壁區域之外（即，在第一指狀區域之外）的BSG臺階可以適合於在其上形成觸點，並且可以在第二指狀區域及/或第三指狀區域中的BSG臺階上形成觸點。

在一些實施例中，第一指狀區域之外的BSG臺階（例如，第二指狀區域中的BSG臺階及/或第三指狀區域中的BSG臺階）可以是用於第一指狀區域中的串區域的NAND串的底部選擇閘的臺階。因此，可以在第一指狀區域之外的BSG臺階上形成觸點，以便為第一指狀區域中的串區域的NAND串提供信號。對於在第一指狀區域中的每個串區域的NAND串而言，可以存在用於在第一指狀區域中的串區域的NAND串的至少一個底部選擇閘，並且所述至少一個底部選擇閘可以包括在第一指狀區域之外並在其上具有觸點的BSG臺階。對於在第一指狀區域之外的每個串區域的NAND串而言，可以存在用於在第一指狀區域之外的串區域的NAND串的至少一個底部選擇閘，並且所述至少一個底部選擇閘可以包括在第一指狀區域之外並在其上具有觸點的BSG臺階。

在一些實施例中，在閘線縫隙之間或者在閘線子縫隙之間的中間部分處，第一指狀區域中的多條字元線可以連接到（例如，電連接到）第二指狀區域中的多條字元線。

在一些實施例中，在閘線縫隙之間或者在閘線子縫隙之間的中間部分處，第二指狀區域中的多條字元線可以連接到（例如，電連接到）第三指狀區域中的多條字元線。

圖28示出了根據本揭露內容的各種實施例的另一種例示性3D記憶體元件100-b。參照圖28，3D記憶體元件100-b包括第一半導體結構110-b和第二半導體結構210-b。在第一半導體結構110-b上形成第二半導體結構210-b。第一半導體結構110-b包括基底120-b。第一半導體結構110-b可以進一步包括例如儲存單元、NAND串、用於字元線的臺階、觸點、溝道、底部選擇閘、頂部選擇閘、用於底部選擇閘的臺階、用於頂部選擇閘的臺階等等。第二半導體元件210可以包括後段製程互連層211-b。可以在第一半導體結構110-b中的觸點與後段製程互連層211-b之間形成電連接。

3D記憶體元件100-b的一個或多個結構可以與上面所描述的3D記憶體元件（例如，3D記憶體元件100）的結構相同或相似。關於3D記憶體元件100-b的細節，可以參考方法和元件實施例的以上描述，例如關於3D記憶體元件100的描述。

圖29根據本揭露內容的各個實施例，示出了基底上的3D記憶體元件的塊中的階梯結構區域中的例示性閘線縫隙、切縫和觸點的正交投影的另一種示意圖。該3D記憶體元件可以是例如3D記憶體元件100-b。

參照圖29，3D記憶體元件的塊可以包括多個指狀區域，例如塊的第一指狀區域、第二指狀區域和第三指狀區域（分別表示為區域F-1-b、F-2-b和F-3-b）。每個指狀區域可以包括多個串區域。例如，第一指狀區域可以包括兩個串區域SR-1-b和SR-2-b；第二指狀區域可以包括兩個串區域SR-3-b和SR-4-b；第三指狀區域可以包括兩個串區域SR-5-b和SR-6-b。每個串區域可以在對應的陣列區域（圖29中未示出）中包括3D記憶體元件的一行的NAND串。

3D記憶體元件的塊中的階梯結構區域SSR-b可以包括摻雜阱區R-0-b； BSG階梯區域RBSG-b；第一字元線階梯區域R-3-b；第二字元線階梯區域R-4-b。 BSG階梯區域RBSG-b可以包括第一BSG臺階層級區RB-1-b和第二BSG臺階層級區RB-2-b。該3D記憶體元件可以包括多個閘線縫隙161-b、多個切縫135-b和多個觸點171-b。

在一些實施例中，可以在第一組縫隙和第二組縫隙之間形成用於每個串區域的NAND串的底部選擇閘。第一組縫隙可以包括一個或多個閘線縫隙/閘線子縫隙及/或一個或多個切縫；而第二組縫隙可以包括一個或多個閘線縫隙/閘線子縫隙及/或一個或多個切縫。

在一些實施例中，用於串區域的NAND串的至少一個底部選擇閘可以延伸到另一個串區域。例如，用於第一陣列區域及/或第二陣列區域中的第一串區域的NAND串的一個或多個底部選擇閘可以延伸到其它串區域，例如第二串區域、第三串區域及/或第四個串區域。也就是說，對於第一串區域的NAND串，相對應的底部選擇閘可以從第一串區域延伸到其它串區域，例如第二串區域、第三串區域及/或第四串區域。

在一些實施例中，第一指狀區域可以是壁區域，並且用於第一指狀區域中的串區域的NAND串的至少一個底部選擇閘可以延伸到第二指狀區域或第三指狀區域中的串區域；而底部選擇閘可以包括在第二指狀區域或第三指狀區域的串區域中的BSG臺階。例如，用於第一指狀區域中的第一串列的NAND串的至少一個底部選擇閘可以延伸到第二指狀區域中的第三串區域及/或第四串區域；而底部選擇閘可以包括在第二指狀區域中的第三串區域及/或第四指狀區域中的BSG臺階。

在一些實施例中，可以在BSG階梯區域中形成一個或多個BSG臺階。在一些實施例中，BSG階梯區域可以包括第一BSG臺階層級區、區域RB-1-b、以及第二BSG臺階層級區、區域RB-2-b；而第一BSG臺階層級區中的BSG臺階可以是距參考平面（例如，基底的表面平面）第一高度的第一級臺階；而第二BSG臺階層級區中的BSG臺階可以是距參考平面第二高度的第二級臺階。在一些實施例中，第二高度可以大於第一高度。

參照圖29，在X-Y平面中，摻雜阱區R-0-b可以在第三指狀區域中，並且在階梯結構區域的中心平面O1-b-O2-b的一側上具有一部分、並且在中心平面O1-b-O2-b的另一側上具有另一部分。基底上的第一BSG臺階層級區RB-1-b的正交投影可以與基底上的摻雜阱區R-0-b的正交投影相鄰，並且可以圍繞摻雜阱區R-0-b的正交投影的三個側面。第一BSG臺階層級區RB-1-b可以包括第四串區域、第五串區域和第六串區域中的部分。基底上的第二BSG臺階層級區RB-2-b的正交投影可以與基底上的第一BSG臺階層級區RB-1-b的正交投影相鄰，並且可以至少圍繞基底上的第一BSG臺階層級區RB-1-b的正交投影的三個側面。第二BSG臺階層級區RB-2-b可以包括在第一串區域、第二串區域、第三串區域、第四串區域、第五串區域和第六串區域中的部分。

在一些實施例中，在壁區域之外（即，在第一指狀區域之外）的BSG臺階可以適合於在其上形成觸點，並且可以在第二指狀區域及/或第三指狀區域中的BSG臺階上形成觸點。

在一些實施例中，第一指狀區域之外的BSG臺階（例如，第二指狀區域中的BSG臺階及/或第三指狀區域中的BSG臺階）可以是用於第一指狀區域中的串區域的NAND串的底部選擇閘的臺階。因此，可以在第一指狀區域之外的BSG臺階上形成觸點，以便為第一指狀區域中的串區域的NAND串提供信號。對於在第一指狀區域中的每個串區域的NAND串而言，可以存在用於串區域的NAND串的至少一個底部選擇閘，並且所述至少一個底部選擇閘可以包括在第一指狀區域之外並在其上具有觸點的BSG臺階。對於在第一指狀區域之外的每個串區域的NAND串而言，可以存在用於串區域的NAND串的至少一個底部選擇閘，並且所述至少一個底部選擇閘可以包括在第一指狀區域之外並在其上具有觸點的BSG臺階。

在一些實施例中，在閘線縫隙之間或者在閘線子縫隙之間的中間部分處，第一指狀區域中的多條字元線可以連接到（例如，電連接到）第二指狀區域中的多條字元線。

在一些實施例中，在閘線縫隙之間或者在閘線子縫隙之間的中間部分處，第二指狀區域中的多條字元線可以連接到（例如，電連接到）第三指狀區域中的多條字元線。

本揭露內容提供了中央驅動器結構。該中央驅動器結構可以包括與本揭露內容一致的三維記憶體元件的階梯結構區域中的結構。本揭露內容提供了一種用於形成中央驅動器結構的方法。關於形成中央驅動器結構的方法的細節，可以參考方法實施例和元件實施例的以上描述。

雖然通過使用說明書中的特定實施例描述了本揭露內容的原理和實現，但是實施例的前述描述僅僅旨在説明理解本揭露內容的方法和方法的核心思想。同時，本領域普通技術人員可以根據本揭露內容的思想，對具體實施方式和應用範圍進行修改。總之，說明書的內容不應被解釋為對本揭露內容的限制。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、100-a、100-b記憶體元件 110、110-a、110-b第一半導體結構 120、120-a、120-b基底 121摻雜阱 122摻雜區 130BSG結構 131、131-1、131-2、134絕緣層 131-1/132-1、131-11、131-2/132-2、132-11臺階 132犧牲層 132-1e、132-2e電極 135-1、135-a、135-b、135-2、136-1、136-2、136-3、136-4、136-5、136-6、137-1、137-2切縫 141-11、141-12、141-21、141-22、141-31、141-32、141-41、141-42、141-52、142-11、142-12、142-21、142-22、142-31、142-32、142-41、142-42、142-52層對 141、143、144絕緣層 142犧牲層 142e電極 151溝道 152NAND串 153外延層 155半導體溝道 156電介質層 154絕緣層 161、161-a、161-b、162、163、164、165閘線縫隙 161-1、161-2、161-5、161-6、161-7、161-8、161-9、161-10、165-1、165-2閘線子縫隙 171、171-a、171-b觸點 210、210-a、210-b第二半導體結構 211、211-a、211-b後段製程互連層 F-1、F-1-a、F-1-b、F-2、F-2-a、F-2-b、F-3、F-3-a、F-3-b區域 SR-1、SR-1-a、SR-1-b、SR-2、SR-2-a、SR-2-b、SR-3、SR-3-a、SR-3-b、SR-4-a、SR-4-b、SR-4S、SR-5、SR-5-a、SR-5-b、SR-6、SR-6-a、SR-6-b串區域 O1-O2、O1-a-O2-a、O1-b-O2-b平面 R-0、R-0-a、R-0-b摻雜阱區 R-3、R-3-a、R-3-b、R-4、R-4-a、R-4-b區域 RB-1、RB-1-a、RB-1-b、RB-2、RB-2-a、RB-2-b、RB-21、RB-22區域 RB-11、RB-11-a、RB-12、RB-12-a、RB-13-a子區域 RBSG-a BSG階梯區域 RBSG-b BSG階梯區域 S611基底 S613BSG切縫 S614單元層結構 S616閘線縫隙 S617觸點 S620第二半導體結構 SSR、SSR-a、SSR-b階梯結構區域

圖1根據本揭露內容的各個實施例，示出了例示性三維（3D）記憶體元件的示意圖。 圖2根據本揭露內容的各個實施例，示出了例示性3D記憶體元件的第一半導體結構的示意圖。 圖3和圖4根據本揭露內容的各個實施例，示出了3D記憶體元件的塊中的例示性階梯結構區域的示意圖。 圖5根據本揭露內容的各個實施例，示出了用於形成3D記憶體元件的例示性方法的流程圖。 圖6根據本揭露內容的各個實施例，示出了例示性3D記憶體元件的基底的示意圖。 圖7至圖10根據本揭露內容的各個實施例，示出了在形成底部選擇閘結構的過程期間的某些階段的結構的示意圖。 圖11根據本揭露內容的各個實施例，示出了在形成切縫的過程期間的特定階段的結構。 圖12至圖17根據本揭露內容的各個實施例，示出了在形成單元層結構的過程期間的某些階段的結構。 圖18至圖19根據本揭露內容的各個實施例，示出了在形成溝道的過程期間的某些階段的結構。 圖20和圖21根據本揭露內容的各個實施例，示出了在形成一個或多個閘線縫隙的過程中的某些階段的結構。 圖22根據本揭露內容的各個實施例，示出了在去除3D記憶體元件中的犧牲層並形成多個電極之後，沿圖20中的方向E1-E2的截面圖。 圖23根據本揭露內容的各個實施例，示出了在基底上的例示性閘線縫隙和切縫的正交投影的示意圖。 圖24根據本揭露內容的各個實施例，示出了在形成觸點的過程期間的特定階段的結構。 圖25根據本揭露內容的各個實施例，示出了在第一半導體結構上包括第二半導體結構的例示性3D記憶體元件。 圖26示出了根據本揭露內容的各個實施例的另一種例示性3D記憶體元件。 圖27根據本揭露內容的各個實施例，示出了3D記憶體元件的塊中的階梯結構區域中的例示性閘線縫隙、切縫和觸點在基底上的正交投影的另一示意圖。 圖28示出了根據本揭露內容的各個實施例的另一種例示性3D記憶體元件。 圖29根據本揭露內容的各個實施例，示出了3D記憶體元件的塊中的階梯結構區域中的例示性閘線縫隙、切縫和觸點在基底上的的正交投影的另一示意圖。

120基底 131-1/132-1、131-2/132-2臺階 135-1、135-2、136-1、136-2、136-3、136-4、136-5、136-6切縫 141、143、144絕緣層 142犧牲層 161-1、161-2、161-5、161-6、161-7、161-8、161-9、161-10閘線子縫隙 SSR階梯結構區域

Claims (20)

1. 一種記憶體元件，包括： 基底上的底部選擇閘（BSG）結構，所述BSG結構包括垂直地穿過所述BSG結構而形成的切縫； 在所述BSG結構上形成的單元層結構；以及 閘線縫隙，其是垂直地穿過所述單元層結構和所述BSG結構、進入所述基底而形成的，並且沿第一橫向方向佈置以區分多個指狀區域，其中： 所述閘線縫隙包括在所述多個指狀區域中的第一指狀區域和第二指狀區域之間的第一閘線縫隙，所述第一閘線縫隙包括閘線子縫隙，並且 所述第一指狀區域被所述切縫中的第一切縫劃分為第一串區域和第二串區域，其中： 所述第一切縫是沿第二橫向方向延伸、在所述第一指狀區域中形成的，並且所述第一切縫還沿所述第一橫向方向延伸到至少所述第二指狀區域中，並且 由所述第一切縫限定的至少一個BSG位於至少所述第二指狀區域中，以通過在所述第一閘線縫隙中的相鄰閘線子縫隙之間的中間部分來連接到在所述第一串區域中的單元串。
2. 根據請求項1所述的元件，其中： 所述切縫還包括第二切縫，所述第二切縫是在所述第二指狀區域中形成的，並且連接到所述第一閘線縫隙中的閘線子縫隙。
3. 根據請求項2所述的元件，其中： 所述第二切縫限定了至少位於所述第二指狀區域中的另外至少一個BSG，以通過在所述第一閘線縫隙中的相應相鄰閘線子縫隙之間的相應中間部分來連接至所述第一指狀區域的所述第二串區域中的單元串。
4. 根據請求項3所述的元件，其中： 所述第二切縫還沿所述第一橫向方向延伸到所述多個指狀區域中的另一個指狀區域中，以進一步提供位於所述另一個指狀區域中的另外BSG，以連接到所述第一指狀區域的所述第二串區域中的所述單元串。
5. 根據請求項1所述的元件，其中： 所述第一切縫沿所述第一橫向方向進一步延伸到所述多個指狀區域中的另一個指狀區域中，以進一步提供位於所述另一個指狀區域中的另外BSG，以連接到所述第一串區域中的所述單元串。
6. 根據請求項1所述的元件，其中： 所述多個指狀區域中的每個指狀區域被劃分成兩個或更多串區域。
7. 根據請求項1所述的元件，還包括： 虛設溝道，其是在所述基底上方的所述多個指狀區域中形成的；以及 觸點，其是在所述多個指狀區域中的不包括所述第一指狀區域的所述BSG結構的BSG上形成的。
8. 根據請求項1所述的元件，其中： 所述第一指狀區域被限定在連續的閘線縫隙與包括所述閘線子縫隙的所述第一閘線縫隙之間，以及 壁結構是在所述基底上方的所述第一指狀區域中形成的，其中，所述壁結構包括交替的電極/絕緣層對的堆疊結構。
9. 根據請求項1所述的元件，其中： 另外的閘線子縫隙被形成於連接到一個或多個切縫的指狀區域內，以形成對應的串區域。
10. 根據請求項1所述的元件，還包括： 另一個BSG結構，其中： 所述基底包括階梯結構區域，並且在所述基底的所述階梯結構區域中形成摻雜阱，以及 基於所述摻雜阱，對稱地在所述基底的所述階梯結構區域上形成所述BSG結構和所述另一個BSG結構。
11. 一種用於形成記憶體元件的方法，包括： 在基底上形成底部選擇閘（BSG）結構； 垂直地穿過在所述基底上所述BSG結構形成切縫； 在所述BSG結構上形成單元層結構；以及 形成閘線縫隙，所述閘線縫隙垂直地穿過所述單元層結構和所述BSG結構，進入所述基底中並且沿第一橫向方向佈置以區分多個指狀區域，其中： 所述閘線縫隙包括在所述多個指狀區域中的第一指狀區域和第二指狀區域之間的第一閘線縫隙，所述第一閘線縫隙包括閘線子縫隙，並且 所述第一指狀區域被所述切縫中的第一切縫劃分為第一串區域和第二串區域，其中： 所述第一切縫是沿第二橫向方向在所述第一指狀區域中形成的，並且所述第一切縫還沿所述第一橫向方向延伸到至少所述第二指狀區域中，以及 由所述第一切縫限定的至少一個BSG位於至少所述第二指狀區域中，以通過在所述第一閘線縫隙中的相鄰閘線子縫隙之間的中間部分連接到在所述第一串區域中的單元串。
12. 根據請求項11所述的方法，其中： 所述切縫還包括第二切縫，所述第二切縫是在所述第二指狀區域中形成的，並且連接到所述第一閘線縫隙中的閘線子縫隙。
13. 根據請求項12所述的方法，其中： 所述第二切縫限定了至少位於所述第二指狀區域中的另外至少一個BSG，以通過在所述第一閘線縫隙中的相應相鄰閘線子縫隙之間的相應中間部分來連接至所述第一指狀區域的所述第二串區域中的單元串。
14. 根據請求項13所述的方法，其中： 所述第二切縫還沿所述第一橫向方向延伸到所述多個指狀區域中的另一個指狀區域中，以進一步提供位於所述另一個指狀區域中的另外BSG，以連接到所述第一指狀區域的所述第二串區域中的所述單元串。
15. 根據請求項11所述的方法，其中： 所述第一切縫沿所述第一橫向方向進一步延伸到所述多個指狀區域中的另一個指狀區域中，以進一步提供位於所述另一個指狀區域中的另外BSG，以連接到所述第一串區域中的所述單元串。
16. 根據請求項11所述的方法，其中： 所述多個指狀區域中的每個指狀區域被劃分成兩個或更多串區域。
17. 根據請求項11所述的方法，還包括： 在所述基底上方的所述多個指狀區域中形成虛設溝道；以及 在所述多個指狀區域中的不包括所述第一指狀區域的BSG上形成觸點。
18. 根據請求項11所述的方法，其中： 所述第一指狀區域被限定在連續的閘線縫隙與包括所述閘線子縫隙的所述第一閘線縫隙之間，以及 壁結構是在所述基底上方的所述第一指狀區域中形成的，其中，所述壁結構包括交替的電極/絕緣層對的堆疊結構。
19. 根據請求項11所述的方法，其中： 另外的閘線子縫隙被形成於連接到一個或多個切縫的指狀區域內，以形成對應的串區域。
20. 根據請求項11所述的方法，還包括： 形成另一個BSG結構，其中： 所述基底包括階梯結構區域，並且在所述基底的所述階梯結構區域中形成摻雜阱，以及 基於所述摻雜阱，對稱地在所述基底的所述階梯結構區域上形成所述BSG結構和所述另一個BSG結構。

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