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CN111758159A - 存储器件及其形成方法 - Google Patents

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CN111758159A
CN111758159A CN202080001178.1A CN202080001178A CN111758159A CN 111758159 A CN111758159 A CN 111758159A CN 202080001178 A CN202080001178 A CN 202080001178A CN 111758159 A CN111758159 A CN 111758159A
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Abstract

存储器件包括底部选择栅(BSG)结构，该BSG结构包括衬底上的垂直地穿过BSG结构的切缝。在BSG结构上形成单元层结构。垂直地穿过单元层结构和BSG结构形成栅线缝隙，进入衬底并沿第一横向方向布置以区分指状区域。第一栅线缝隙在第一和第二指状区域之间，并且包括栅线子缝隙。通过第一切缝将第一指状区域划分为第一串区域和第二串区域，沿第二横向方向在第一指状区域中形成第一切缝，并且进一步沿第一横向方向延伸到至少第二指状区域。由第一切缝限定的至少一个BSG位于至少第二指状区域中，以通过相邻栅线子缝隙之间的中间部分来连接至第一串区域中的单元串。

Description

存储器件及其形成方法
技术领域
概括地说，本申请涉及存储技术领域，具体地说，本申请涉及存储器件及其形成方法。
背景技术
在诸如NAND存储器件之类的3维存储器件中通常使用阶梯结构。阶梯结构可以包括许多电极阶梯。可以在阶梯上形成垂直触点以电连接到相应的电极。底部选择栅是用于选择NAND串的电极，并且底部选择栅的阶梯位于阶梯结构的底部。
发明内容
本公开内容的一个方面包括一种存储器件。该存储器件包括衬底上的底部选择栅(BSG)结构，所述BSG结构包括垂直地穿过所述BSG结构而形成的切缝。在所述BSG结构上形成单元层结构。垂直地穿过所述单元层结构和所述BSG结构来形成栅线缝隙，其进入所述衬底并沿第一横向方向布置以区分多个指状区域。所述栅线缝隙包括在所述多个指状区域中的第一指状区域和第二指状区域之间的第一栅线缝隙，所述第一栅线缝隙包括栅线子缝隙。通过所述切缝的第一切缝将所述第一指状区域划分为第一串区域和第二串区域。沿第二横向方向在所述第一指状区域中形成所述第一切缝，并且所述第一切缝进一步沿所述第一横向方向延伸到至少所述第二指状区域。由所述第一切缝限定的至少一个BSG位于至少所述第二指状区域中，以通过所述第一栅线缝隙的相邻栅线子缝隙之间的中间部分来连接到所述第一串区域中的单元串。
可选地，所述切缝还包括第二切缝，所述第二切缝在所述第二指状区域中形成并且连接到所述第一栅线缝隙的栅线子缝隙。所述第二切缝限定了至少位于所述第二指状区域中的另一个至少一个BSG，以通过所述第一栅线缝隙的相应相邻栅线子缝隙之间的对应中间部分来连接至所述第一指状区域的所述第二串区域中的单元串。所述第二切缝沿所述第一横向方向进一步延伸到所述多个指状区域中的另一个指状区域中，以进一步提供位于所述另一个指状区域中的另外BSG，以连接到所述第一指状区域的所述第二串区域中的所述单元串。
可选地，所述第一切缝沿所述第一横向方向进一步延伸到所述多个指状区域中的另一个指状区域中，以进一步提供位于所述另一个指状区域中的另外BSG，以连接到所述第一串区域中的所述单元串。
可选地，所述多个指状区域中的每个指状区域被划分成两个或更多串区域。
可选地，所述器件还包括：在所述衬底上方的所述多个指状区域中形成的虚设沟道；在所述多个指状区域中的不包括所述第一指状区域的BSG结构的BSG上形成的触点。
可选地，所述第一指状区域被限定在连续的栅线缝隙与包括所述栅线子缝隙的所述第一栅线缝隙之间，以及在所述衬底上方的所述第一指状区域中形成壁结构。所述壁结构包括交替的电极/绝缘层对的堆叠结构。
可选地，另外的栅线子缝隙被形成于连接到一个或多个切缝的指状区域内，以形成对应的串区域。
可选地，所述存储器件还包括另一个BSG结构。所述衬底包括阶梯结构区域，并且在所述衬底的所述阶梯结构区域中形成掺杂阱。基于所述掺杂阱，对称地在所述衬底的所述阶梯结构区域上形成所述BSG结构和所述另一个BSG结构。所述BSG结构的顶部和所述另一个BSG结构的顶部具有距所述衬底不同的高度。所述衬底还包括第一阵列区域和第二阵列区域，并且所述阶梯结构区域是在所述第一阵列区域和所述第二阵列区域之间沿着所述第二横向方向布置的。
可选地，所述单元层结构包括交替的电极/绝缘层对的堆叠结构。
可选地，所述存储器件还包括：在所述切缝中形成的绝缘材料。
本公开内容的另一个方面包括一种用于形成存储器件的方法。在衬底上形成底部选择栅(BSG)结构。在所述衬底上垂直地穿过所述BSG结构形成切缝。在所述BSG结构上形成单元层结构。形成垂直地穿过所述单元层结构和所述BSG结构的栅线缝隙，进入所述衬底中并沿第一横向方向布置以区分多个指状区域。所述栅线缝隙包括在所述多个指状区域的第一指状区域和第二指状区域之间的第一栅线缝隙，所述第一栅线缝隙包括栅线子缝隙。通过所述切缝的第一切缝，将所述第一指状区域划分为第一串区域和第二串区域。沿第二横向方向在所述第一指状区域中形成所述第一切缝，并且进一步沿所述第一横向方向延伸到至少所述第二指状区域中。由所述第一切缝限定的至少一个BSG位于至少所述第二指状区域中，以通过所述第一栅线缝隙的相邻栅线子缝隙之间的中间部分来连接到所述第一串区域中的单元串。
可选地，所述切缝还包括第二切缝，所述第二切缝在所述第二指状区域中形成并且连接到所述第一栅线缝隙的栅线子缝隙。所述第二切缝限定了至少位于所述第二指状区域中的另一个至少一个BSG，以通过所述第一栅线缝隙的相应相邻栅线子缝隙之间的对应中间部分来连接至所述第一指状区域的所述第二串区域中的单元串。所述第二切缝沿所述第一横向方向进一步延伸到所述多个指状区域中的另一个指状区域中，以进一步提供位于所述另一个指状区域中的另外BSG，以连接到所述第一指状区域的所述第二串区域中的所述单元串。
可选地，所述第一切缝沿所述第一横向方向进一步延伸到所述多个指状区域中的另一个指状区域中，以进一步提供位于所述另一个指状区域中的另外BSG，以连接到所述第一串区域中的所述单元串。
可选地，所述多个指状区域中的每个指状区域被划分成两个或更多串区域。
可选地，在所述衬底上方的所述多个指状区域中形成虚设沟道；并且在不包括所述第一指状区域的所述多个指状区域中的BSG上形成触点。
可选地，所述第一指状区域被限定在连续的栅线缝隙与包括所述栅线子缝隙的所述第一栅线缝隙之间，并且在所述衬底上方的所述第一指状区域中形成壁结构。所述壁结构包括交替的电极/绝缘层对的堆叠结构。
可选地，另外的栅线子缝隙被形成于连接到一个或多个切缝的指状区域内，以形成对应的串区域。
可选地，形成另一个BSG结构。所述衬底包括阶梯结构区域，并且在所述衬底的所述阶梯结构区域中形成掺杂阱。基于所述掺杂阱，对称地在所述衬底的所述阶梯结构区域上形成所述BSG结构和所述另一个BSG结构。所述BSG结构的顶部和所述另一个BSG结构的顶部具有距所述衬底不同的高度。所述衬底还包括第一阵列区域和第二阵列区域，并且所述阶梯结构区域是在所述第一阵列区域和所述第二阵列区域之间沿着所述第二横向方向布置的。
可选地，在形成所述栅线缝隙之前，所述单元层结构包括交替的电极/绝缘层对的堆叠结构。
可选地，在所述切缝中沉积绝缘材料。
本领域普通技术人员可以根据本公开内容的说明书、权利要求书和附图，理解本公开内容的其它方面。
附图说明
图1根据本公开内容的各个实施例，示出了示例性三维(3D)存储器件的示意图。
图2根据本公开内容的各个实施例，示出了示例性3D存储器件的第一半导体结构的示意图。
图3和图4根据本公开内容的各个实施例，示出了3D存储器件的块中的示例性阶梯结构区域的示意图。
图5根据本公开内容的各个实施例，示出了用于形成3D存储器件的示例性方法的流程图。
图6根据本公开内容的各个实施例，示出了示例性3D存储器件的衬底的示意图。
图7至图10根据本公开内容的各个实施例，示出了在形成底部选择栅结构的过程期间的某些阶段的结构的示意图。
图11根据本公开内容的各个实施例，示出了在形成切缝的过程期间的特定阶段的结构。
图12至图17根据本公开内容的各个实施例，示出了在形成单元层结构的过程期间的某些阶段的结构。
图18至图19根据本公开内容的各个实施例，示出了在形成沟道的过程期间的某些阶段的结构。
图20和图21根据本公开内容的各个实施例，示出了在形成一个或多个栅线缝隙的过程中的某些阶段的结构。
图22根据本公开内容的各个实施例，示出了在去除3D存储器件中的牺牲层并形成多个电极之后，沿图20中的方向E1-E2的截面图。
图23根据本公开内容的各个实施例，示出了在衬底上的示例性栅线缝隙和切缝的正交投影的示意图。
图24根据本公开内容的各个实施例，示出了在形成触点的过程期间的特定阶段的结构。
图25根据本公开内容的各个实施例，示出了在第一半导体结构上包括第二半导体结构的示例性3D存储器件。
图26示出了根据本公开内容的各个实施例的另一种示例性3D存储器件。
图27根据本公开内容的各个实施例，示出了3D存储器件的块中的阶梯结构区域中的示例性栅线缝隙、切缝和触点在衬底上的正交投影的另一示意图。
图28示出了根据本公开内容的各个实施例的另一种示例性3D存储器件。
图29根据本公开内容的各个实施例，示出了3D存储器件的块中的阶梯结构区域中的示例性栅线缝隙、切缝和触点在衬底上的的正交投影的另一示意图。
具体实施方式
以下内容参照附图来描述本发明的实施例的技术解决方案。在可以的地方，贯穿附图使用相同的附图标记来指代相同或者类似的部件。显而易见的，所描述的实施例仅仅是本发明的一些但不是全部实施例。本领域普通技术人员未经创造性努力而根据本发明的实施例获得的其它实施例应落入本发明的保护范围内。
在本公开内容的说明书、权利要求书和附图中，术语“第一”、“第二”、“第三”、“第四”等等(如果存在的话)旨在区分类似的对象，但不一定表示顺序或序列。应当理解的是，可以例如以不同于本文所示或描述的顺序的顺序，来实现本文所描述的本公开内容的实施例。
为了实现本发明的目的，可以根据实际需要来选择部分或全部的过程。为了实现本发明的目的，可以根据实际需要来选择部分或全部的组件。
如本文所使用的术语“一个或多个”等等可以用于以单数意义来描述任何特征、结构或特性，和/或可以用于以多数意义来描述特征、结构或特性的组合。类似地，可以使用术语“一个(a)”、“某个(an)”和“该”等等来传达单数用法和/或传达复数用法。
应当理解的是，应当以最宽泛的方式来解释本公开内容中的“在…上”、“之上”和“在…上方”的含义，使得“在…上”不仅意味着“直接在”某物上，而且还包括具有中间特征或介于它们之间的层的“在…上”的含义，并且“之上”或“在…上方”不仅意味着在某物“之上”或“在…上方”的含义，而且还可以包括中间没有中间特征或层(即，直接在某物上)的其在某物“之上”或“在…上方”的含义。
此外，为了便于描述起见，本文可以使用空间术语“在…下方”、“在…下”、“之下”、“在…上方”、“在…上”、“顶部”、“底部”等等，来描述一个元素或特征与另一个元素或特征的关系，如图中所示。除了附图中描绘的方位以外，空间术语还旨在涵盖在使用或操作中的设备的不同方位。该装置可以以其它方式进行取向(旋转90度或者在其它方向)，并且可以同样地相应地解释本文所使用的空间相对描述符。
本公开内容提供了一种三维(3D)存储器件和用于形成该三维(3D)存储器件的方法。图1示出了示例性三维(3D)存储器件的示意图。图2示出了示例性3D存储器件的第一半导体结构的示意图。图3和图4示出了3D存储器件的块中的示例性阶梯结构区域的示意图。图5示出了用于形成3D存储器件的示例性方法的流程图。图6至图25示出了在形成示例性3D存储器件的某些阶段的结构的示意图。例如，图6至图16和图18至图24示出了示例性3D存储器件的结构并且在阶梯结构区域中的示意图，而图17示出了示例性阵列区域中的结构的示意图。图26和28示出了示例性3D存储器件。图27和29各自示出了在衬底上的3D存储器件的块中的阶梯结构区域中的示例性栅线缝隙、切缝以及触点的正交投影的另一视图。
图1示出了根据本公开内容的各个实施例的示例性三维(3D)存储器件的示意图。该3D存储器件100包括第一半导体结构110和第二半导体结构210。第一半导体结构110可以包括衬底120。在衬底的表面中或者平行于衬底的表面的第一方向表示X方向。在衬底的表面中或者平行于衬底的表面的第二方向表示Y方向，而在字母“Y”附近并且示出了圆和叉的组合的符号，表示图1中的Y方向相对于图形的绘图页指向内部。垂直于衬底的表面平面的第三方向表示Z方向。
相对于衬底的垂直方向可以是沿着第三方向的方向(例如，Z方向)。相对于衬底的横向或水平方向可以是平行于衬底的表面平面的方向(例如，X和/或Y方向)。横向平面或水平平面可以是平行于衬底的表面平面的平面。
第一半导体结构110可以包括存储单元、字线、触点、沟道、底部选择栅、顶部选择栅、阶梯等等。阶梯可以包括一个或多个台阶或梯级。底部选择栅也可以称为“底部选择栅(bottom-select-gate)”或“BSG”。顶部选择栅也可以称为“顶部选择栅(top-select-gate)”或“TSG”。第二半导体器件210可以包括后道工序(back-end-of-line)互连层。在一些实施例中，可以直接在第一半导体结构110上形成第二半导体结构210。在其它实施例中，可以相对于第一半导体结构110单独地形成第二半导体结构210，并且第二半导体结构210进一步与第一半导体结构110进行键合。
图2根据本公开内容的各个实施例，示出了示例性3D存储器件的第一半导体结构的示意性俯视图。例如，第一半导体结构110可以包括一个或多个块，比如块B-1、块B-2等等。块B-N指示第N个块，其中N可以是正整数。可以沿Y方向布置这些块，并且每个块可以沿X方向进行延伸。第一半导体结构110可以包括表示为“AR-1”的第一阵列区域、表示为“AR-2”的第二阵列区域、以及表示为“SSR”的阶梯结构区域，该阶梯结构区域是每个块中的第一阵列区域和第二阵列区域之间的中间区域并且包括阶梯。AR-1和B-1两者中的区域(即，块B-1中的第一阵列区域)表示为区域(AR-1，B-1)。SSR和B-1两者中的区域(即，块B-1中的阶梯结构区域)表示为区域(SSR，B-1)。AR-1和B-N两者中的区域(即，块B-N中的第一阵列区域)表示为区域(AR-1，B-N)。
图3和图4根据本公开内容的各个实施例，示出了3D存储器件的块中的示例性阶梯结构区域的示意图。该阶梯结构区域包括表示为区域“R-0”的掺杂阱区、表示为区域“RBSG”的BSG阶梯区域、表示为区域“R-3”的第一字线阶梯区域、表示为区域“R-4”的第二字线阶梯区域。区域RBSG可以包括表示为区域“RB-1”的第一BSG台阶层级区、以及表示为区域“RB-2”的第二BSG台阶层级区。在一些实施例中，第一BSG台阶层级区可以包括两个子区域，其分别表示为“RB-11”和“RB-12”。在一些实施例中，第二BSG台阶层级区可以包括两个子区域，分别表示为“RB-21”和“RB-22”。在一些实施例中，参照图4，可以在第一字线阶梯区域和第二字线阶梯区域之间布置掺杂阱区、第一BSG台阶层级区和第二BSG台阶层级区。
上面所描述的掺杂阱区、第一BSG台阶层级区、第二BSG台阶层级区、第一字线阶梯区域和第二字线阶梯区域的形状和位置仅仅用于说明目的，并不旨在限制本公开内容的范围。可以根据实际的应用场景，来选择掺杂阱区、第一BSG台阶层级区、第二BSG台阶层级区、第一字线阶梯区域和第二字线阶梯区域的各种形状和位置。
掺杂阱区、第一BSG台阶层级区，第二BSG台阶层级区，第一字线阶梯区域和第二字线阶梯区域可以在Z方向上从衬底110延伸或者从衬底110内部的位置延伸。可以在BSG阶梯区域中形成用于底部选择栅的一个或多个台阶；并且可以在第一字线阶梯区域和第二字线阶梯区域中形成用于字线和/或顶部选择栅的一个或多个台阶。在第一BSG台阶层级区中的台阶可以是在距参考平面(例如，衬底的表面平面)具有第一高度的第一阶台阶；而第二BSG台阶层级区中的台阶可以是在距参考平面具有第二高度的第二阶台阶。在一些实施例中，第二高度可以大于第一高度。
3D存储器件的块可以包括多个指状区域，比如分别表示为区域F-1、F-2和F-3的第一指状区域、第二指状区域和第三指状区域。每个指状区域可以包括多个串区域。例如，参考图3，第一指状区域包括两个串区域SR-1和SR-2；第二指状区域包括两个串区域SR-3和SR-4；而第三指状区域包括两个串区域SR-5和SR-6。每个串区域可以延伸到第一阵列区域和第二阵列区域，并且包括3D存储器件(图3中未示出)的一行的NAND串。每个指状区域可以延伸到第一阵列区域和第二阵列区域(图3中未示出)。
在本公开内容中，可以根据各种应用场景来选择在块中的指状区域的数量。块中的指状区域的数量可以是例如2、3、4或者任何其它适当的数量。可以根据各种应用场景来选择在指状区域中的串区域的数量。例如，指状区域中的串区域的数量可以是1、2、3、4或者任何其它适当的数量。
图5根据本公开内容的各个实施例，示出了用于形成3D存储器件的示例性方法的流程图。参考图5，形成第一半导体结构(S610)。
为了形成第一半导体结构，提供衬底(S611)。相应地，图6示出了根据本公开内容的各种实施例的示例性3D存储器件的衬底的示意图。
参照图6，衬底120包括掺杂阱121。掺杂阱121可以在掺杂阱区R-0中。衬底120可以包括硅，比如单晶硅、硅锗、砷化镓、锗或者任何其它适当的材料。掺杂阱121可以完全或部分地掺杂有n型和/或p型掺杂剂。例如，掺杂阱可以是p阱(即，掺杂有p型掺杂剂的阱)，也可以是n阱(掺杂有n型掺杂剂的阱)。为了说明起见，图6中仅部分地示出了SSR中的结构。衬底可以包括诸如阵列区域AR-1和AR-2之类的其它区域。
返回到图5，在衬底上形成BSG结构(S612)。相应地，图7至图10示出了在形成BSG结构的过程的某些阶段的结构的示意图。
参照图7，在衬底120上形成用于BSG结构的包括交替布置的牺牲层132和绝缘层131的堆叠结构。绝缘层131和相邻的牺牲层132形成一层级或一对(例如，绝缘层/牺牲层对)。例如，该堆叠结构可以包括两个绝缘层/牺牲层对。各对可以相对于参考表面(例如，衬底的衬底表面)处于不同的高度。在一些实施例中，每个对可以具有相同的厚度。在其它实施例中，一些对可以具有不同的厚度。
上面所描述的堆叠结构中的两个绝缘层/牺牲层对仅仅用于说明目的，并不旨在限制本公开内容的保护范围。可以根据各种应用场景来选择对的数量。例如，对的数量可以是1、2、3、4或者任何其它适当的数量。
在一些实施例中，牺牲层可以包括例如多晶硅、多晶锗和/或氮化硅。在一些实施例中，例如，绝缘材料可以包括氧化物材料(如，氧化硅)。
在一些实施例中，牺牲层可以包括不同于绝缘层的任何适当的材料。例如，牺牲层可以是氮化物，绝缘层可以是氧化物，并且牺牲层/绝缘层对可以是氮化物-氧化物对。
在一些实施例中，该堆叠结构可以包括一个或多个牺牲层/绝缘层对，并且还可以包括底部绝缘层和/或顶部绝缘层。例如，该堆叠结构可以包括底部绝缘层和一个或多个牺牲层/绝缘层对，并且底部绝缘层与相邻对中的牺牲层接触。在一些实施例中，在牺牲层/绝缘层对中，牺牲层可以在绝缘对上方。在其它实施例中，在牺牲层/绝缘层对中，绝缘对可以在牺牲层上方。
图8和9示出了以示例性BSG结构形成的示例性BSG阶梯。图9是俯视图，而图8是沿图8的A1-A2方向的截面图。
参照图8和图9，例如，BSG结构130可以包括在衬底120的阶梯结构区域(SSR)上形成并且在掺杂阱121的相对侧上的第一BSG结构和第二BSG结构。在一些实施例中，第一BSG结构的顶部和第二BSG结构的顶部可以距衬底120具有相同的高度或不同的高度。
在BSG结构130中形成台阶，131-1/132-1对形成在第一高度的台阶或阶梯；131-2/132-2对形成在第二高度的台阶。131-1/132-1台阶和131-2/132-2台阶位于不同的高度。台阶的高度可以是沿着Z方向从参考平面到台阶的表面的距离。例如，台阶的表面可以是台阶的顶表面或者一层的台阶的顶表面。参考平面可以是例如衬底的表面平面。
在一些实施例中，可以在阶梯结构区域的中心平面O1-O2的两侧形成BSG结构中的台阶。例如，中心平面可以是在第一方向上在阶梯结构区域的中心位置并且平行于第二方向和第三方向的平面。131-11/132-11台阶和131-21/132-21台阶可以在中心平面O1-O2的一侧，而131-12/132-12台阶和131-22/132-22台阶可以位于中心平面O1-O2的另一侧。上面所描述的台阶的形状和位置仅仅用于说明目的，并不旨在限制本公开内容的保护范围。可以根据实际需要，选择BSG结构中的台阶的各种形状和位置。
131-11/132-11台阶和131-21/132-21台阶可以相对于彼此位于不同的位置。131-11/132-11台阶可以在第一BSG台阶层级区中并且处于第一高度；而131-21/132-21台阶可以在第二BSG台阶层级区中并且处于第二高度。
在一些实施例中，第一BSG台阶层级区中的台阶可以处于第一高度；第二BSG台阶层级区中的台阶可以处于第二高度。
在一些实施例中，可以通过蚀刻(例如，干蚀刻或湿蚀刻)来去除交替布置的牺牲层和绝缘层的部分，来形成BSG台阶。
参照图10，在BSG结构130中形成绝缘层134。该绝缘层可以包括例如氧化物。可以通过以下操作来形成绝缘层134：经由诸如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺和/或原子层沉积(ALD)工艺之类的沉积工艺，在BSG结构130中的空白区域(例如，BSG结构130的台阶之间的区域)中沉积绝缘材料，以及通过诸如化学机械平坦化(CMP)之类的平坦化工艺去除多余的绝缘材料。
返回到图5，形成延伸穿过BSG结构并且在不同行的NAND串的BSG之间延伸的切缝(即，BSG切缝)(S613)。相应地，图11根据本公开内容的各个实施例，示出了在形成切缝的过程的某些阶段的结构。
参照图11，在第一半导体结构中形成多个切缝，例如切缝135-1、135-2、136-1、136-2、136-3、136-4、136-5、136-6、137-1和137-2。在一些实施例中，切缝可以垂直地(即，在第三方向上)延伸穿过BSG结构，并且可以在用于不同行的NAND串的BSG之间。也就是说，所述多个切缝可以垂直地延伸穿过多个底部选择栅，以电分离所述多个底部选择栅的一部分并形成分离的底部选择栅。在一些实施例中，切缝可以从一个指状区域延伸到另一指状区域(例如，在X-Y平面中水平地延伸)。例如，切缝135-1可以从第一指状区域延伸到第二指状区域。
在一些实施例中，用于BSG结构130的切缝可以从BSG结构130的顶部延伸到衬底120的一部分。在一些实施例中，可以通过以下操作来形成BSG结构130的切缝：在BSG结构和衬底中形成沟槽，然后经由沉积工艺用绝缘材料填充沟槽。例如，可以通过以下方式来形成沟槽：在BSG结构上形成掩模层；通过使用光刻对掩模层进行图案化以形成与沟槽相对应的开口，并且去除BSG结构的部分和这些开口所暴露的衬底，直到沟槽在衬底中达到预设深度为止。沉积工艺可以包括例如CVD、PVD和/或ALD。绝缘材料可以包括氧化硅、氮化硅、氮氧化硅和/或任何其它适当的绝缘材料。在一些实施例中，可以在沉积之后使用化学机械平坦化(CMP)来去除过多的绝缘材料。
返回到图5，在BSG结构上形成包括交替布置的层的单元层结构(S614)。相应地，图12至图17示出了在形成单元层结构的过程的某些阶段的结构。
图12至图13示出了用于BSG结构上的单元层结构的、包括交替布置的牺牲层和绝缘层的示例性堆叠结构。图13是俯视图，而图12是沿图13中的A1-A2方向的截面图。
返回到图12和图13，在BSG结构130上沉积用于单元层结构的包括交替布置的牺牲层142和绝缘层141的堆叠结构。绝缘层和相邻的牺牲层可以形成一层级或一对。该堆叠结构可以包括例如六个牺牲层/绝缘层对。在一些实施例中，牺牲层可以包括例如多晶硅、多晶锗和/或氮化硅。在一些实施例中，例如，绝缘材料可以包括氧化物材料(如，氧化硅)。
上面所描述的堆叠结构中的六对仅仅用于说明目的，并不旨在限制本公开内容的保护范围。可以根据各种应用场景来选择对的数量。对的数量可以是例如正整数。例如，对的数量可以是6、16、18、32、34、64、66、132、134或者任何其它适当的数量(例如，适当的正整数)。
在一些实施例中，该堆叠结构可以包括一个或多个牺牲层/绝缘层对，并且还可以包括底部绝缘层和/或顶部绝缘层。例如，该堆叠结构可以包括底部绝缘层和一个或多个牺牲层/绝缘层对，并且底部绝缘层与相邻对的牺牲层接触。在一些实施例中，在牺牲层/绝缘层对中，牺牲层可以在绝缘对上方。在其它实施例中，在牺牲层/绝缘层对中，绝缘对可以在牺牲层上方。
图14至图16根据本公开内容的各个实施例，示出了在单元层结构中形成的示例性台阶。图14示出了包括SSR中的台阶的示例性单元层结构的俯视图。图15示出了沿图14中的B1-B2方向的截面图。图16是沿图14的C1-C2方向的截面图。C1-C2在第一半导体结构110的壁区域(即，区域F-1)中。
参照图14、15和16，去除区域F-2和F-3中的单元层结构的牺牲层/绝缘层对的部分以形成第二和第三指状区域的区域R-4中的层对141-12/142-12、141-22/142-22、141-32/142-32、141-42/142-42和141-52/142-52、以及第二和第三指状区域的区域R-3中的层对141-11/142-11、141-21/142-21、141-31/142-31和141-41/142-41。参考图16，在区域F-1中，区域R-3中的单元层结构的牺牲层142/绝缘层141对连接到区域R-4中的单元层结构的牺牲层142/绝缘层141对。也就是说，在区域F-1中，区域R-3中的单元层结构的牺牲层/绝缘层对延伸到区域R-4中的单元层结构的牺牲层/绝缘层对。因此，第一阵列区域(即，区域AR-1)中的单元层结构的牺牲层/绝缘层对连接到第二阵列区域(即，区域AR-2，图16中未示出)中的单元层结构的牺牲层/绝缘层对。区域F-1可以是壁区域，并且在该壁区域中，区域F-1的区域R-3中的单元层结构的层可以延伸到区域F-1的区域R-4中的单元层结构的层。
在一些实施例中，层对141-12/142-12、141-32/142-32和141-52/142-52可以形成台阶；而层对141-21/142-21和141-41/142-41可以形成台阶。利用区域F-1中的上述连接，区域R-3和R-4可以共享台阶。例如，层对141-12/142-12可以用作用于其自身和层对141-11/142-11的台阶；层对141-32/142-32可以用作用于其自身和层对141-31/142-31的台阶；层对141-21/142-21可以用作用于其自身和层对141-22/142-22的台阶；而层对141-41/142-41可以用作用于其自身和层对141-42/142-42的台阶。台阶的共享可以减少台阶的数量，并因此减少阶梯的长度。在其它实施例中，在中心平面O1-O2的一侧上的层对均可以形成台阶，并且在中心平面O1-O2的另一侧上的层对均可以形成台阶。
在一些实施例中，单元层结构中的台阶可以包括用于字线的台阶。在一些实施例中，单元层结构中的台阶可以包括用于字线的台阶和/或用于一个或多个顶部选择栅的台阶。在一些实施例中，单元层结构中的台阶可以包括用于字线的台阶，并且可以在用于字线的台阶上方形成用于一个或多个顶部选择栅的台阶。
形成单元层结构(S614)可以进一步包括：形成一个或多个绝缘层。绝缘层可以被形成于单元层结构的交替布置的牺牲层和绝缘层上方；以及在单元的台阶之间的空间上。绝缘层可以包括例如氧化物。可以通过以下方式来形成绝缘层：经由诸如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺和/或原子层沉积(ALD)工艺之类的沉积工艺来沉积绝缘材料；并通过诸如化学机械平坦化(CMP)之类的平坦化工艺去除多余的绝缘材料。
单元层结构可以包括SSR中的台阶，并且可以进一步在阵列区域中包括NAND串。图17示出了根据本公开内容的各种实施例的示例性阵列区域的一部分的示意图。阵列区域的该部分包括多个NAND串152。该阵列区域可以是例如第一阵列区域或第二阵列区域。
可以在衬底120的掺杂区122上形成所述多个NAND串152，并且所述多个NAND串152可以延伸穿过交替布置的牺牲层142和绝缘层141以及绝缘层143。NAND串152可以包括外延层153、半导体沟道155、电介质层156和绝缘层154。外延层153可以在NAND串152的下端，并且可以与半导体沟道155和衬底120的掺杂区122两者接触。外延层153可以用作由NAND串的下端的选择栅(例如，底部选择栅)控制的沟道。在一些实施例中，半导体沟道155可以包括硅，比如非晶硅、多晶硅和/或单晶硅。在一些实施例中，电介质层156可以包括隧穿层、存储层和阻挡层。NAND串152可以具有圆柱形状。在一些实施例中，隧穿层、存储层和阻挡层可以以这样的顺序从圆柱体的中心朝向外表面来布置。例如，隧穿层可以靠近半导体沟道155；存储层比隧穿层离半导体沟道155更远；并且阻挡层比存储层离半导体沟道155更远。NAND串152可以与交替布置的牺牲层142和绝缘层141以及交替布置的牺牲层132和绝缘层131接触。
返回到图5，形成延伸穿过BSG结构和单元层结构的沟道(S615)。相应地，图18至图19示出了在形成沟道的过程的某些阶段的结构。
图18示出了俯视图。图19是沿图18中的D1-D2方向的截面图。
参照图18和图19，在3-D存储器件中形成多个沟道151。所述多个沟道151可以沿着Z方向，从单元层结构的顶部延伸穿过BSG结构和单元层结构，到达衬底120的一部分。例如，所述多个沟道151可以从单元层结构的顶部的绝缘层143垂直地延伸到衬底120的一部分。在一些实施例中，所述多个沟道可以包括例如虚设沟道(例如，区域SSR中的虚设沟道)。虚设沟道可以在牺牲层的去除期间支撑堆叠结构。
在一些实施例中，可以进一步在单元层结构上形成绝缘层。关于形成绝缘层的细节，可以参考以上描述。
返回到图5，形成延伸穿过BSG结构和单元层结构的一个或多个栅线缝隙(S616)。图20和图21示出了在形成一个或多个栅线缝隙的过程的某些阶段的结构。图20是俯视图，而图21是沿图20中的E1-E2方向的截面图。
参照图20和图21，形成多个栅线缝隙，例如包括栅线子缝隙161-1、161-2、161-5、161-6、161-7、161-8、161-9和161-10的栅线缝隙161，以及栅线缝隙162、163和164和包括栅线子缝隙165-1和165-2的栅线缝隙165。在一些实施例中，每个栅线缝隙和每个栅线子缝隙可以垂直地延伸穿过单元层结构和BSG结构，并延伸到衬底120的一部分中。例如，所述多个栅线缝隙可以沿Z方向，从绝缘层144延伸到衬底120中。在栅线缝隙之间或者在栅线子缝隙之间，可以存在中间部分。例如，在栅线子缝隙161-5和161-7之间存在中间部分。
在一些实施例中，多个栅线缝隙可以垂直地延伸穿过单元层结构和BSG结构，并且可以延伸到衬底的一部分中，并且可以区分(例如，分离)三维存储器件的多个指状区域。在一些实施例中，某些栅线缝隙可以延伸到第一阵列区域和/或第二阵列区域中。
在一些实施例中，多个切缝可以区分所述多个指状区域中的至少一个指状区域中的多个串区域，并且每个串区域可以包括或者可以对应于一行NAND串，并且一个NAND串可以包括：多个NAND存储单元，其被组合在第一阵列区域和第二阵列区域(图20中未示出)中的一个串中。
在一些实施例中，栅线子缝隙161-7和161-8可以在第一指状区域和第二指状区域之间，并且可以分别沿着第一方向延伸到第一阵列区域和第二阵列区域。因此，包括栅线子缝隙161-7和161-8的栅线缝隙161可以沿着第一方向延伸到第一阵列区域和第二阵列区域。栅线子缝隙162-3和162-4可以在第二指状区域和第三指状区域之间，并且可以分别沿着第一方向延伸到第一阵列区域和第二阵列区域。因此，包括栅线子缝隙162-3和162-4的栅线缝隙162可以沿着第一方向延伸到第一阵列区域和第二阵列区域。
如果单元层结构的交替布置的牺牲层和绝缘层存在于第一指状区域和第二指状区域二者上并且与中间部分相邻，则第一指状区域中的单元层结构的交替布置的牺牲层和绝缘层可以经由中间部分连接到第二指状区域中的单元层结构的交替布置的牺牲层和绝缘层。
在一些实施例中，切缝可以从BSG结构130的顶部垂直地延伸到衬底120的一部分。也就是说，切缝可以从BSG结构130的顶部垂直地延伸到衬底内的某个深度。例如，参照图21，切缝136-1、136-2、136-3、136-4、136-5、136-6、135-1和135-2从BSG结构130的顶部延伸到衬底120的一部分。
在一些实施例中，可以去除BSG结构中的牺牲层和单元层结构中的牺牲层，以形成BSG结构中的绝缘层之间的水平沟槽、以及单元层结构中的绝缘层之间的水平沟槽。此外，可以在水平沟槽中形成多个电极。该多个电极可以包括多条字线和底部选择栅。在一些实施例中，该多个电极还可以包括例如一个或多个顶部选择栅。图22示出了在去除3D存储器件中的牺牲层并形成多个电极之后，沿图20中的方向E1-E2的截面图。
参照图20和图22，包括栅线子缝隙161-7和161-8的栅线缝隙161可以在区域F-1和F-2之间，以区分区域F-1和F-2(例如，将区域F-1与区域F-2分开)。由于与栅线缝隙之间或栅线子缝隙之间的中间部分相邻的、并且相对于衬底表面具有相同的高度的、存在于区域F-1和区域F-2两者中的电极(例如，142e)和单元层结构的绝缘层(例如，141)，第一指状区域中的单元层结构的电极和绝缘层可以在该中间部分连接到第二指状区域中的单元层结构的电极和绝缘层。因此，第一指状区域中的单元层结构的电极可以在该中间部分，电连接到第二指状区域中的单元层结构的电极。
在一些实施例中，诸如单元层结构的142e之类的电极可以包括例如一个或多条字线。在一些实施例中，诸如单元层结构的142e之类的电极可以包括例如一个或多条字线和/或一个或多个顶部选择栅。
在一些实施例中，第一指状区域中的字线可以在栅线缝隙之间或者栅线子缝隙之间的中间部分处，连接到(例如，电连接到)第二指状区域中的字线。
例如，第一指状区域中的电极142e/绝缘层141对可以在栅线缝隙之间或者栅线子缝隙之间的中间部分处，连接到第二指状区域中的电极142e/绝缘层141对。第一指状区域中的字线可以在该中间部分处，连接到(例如，电连接到)第二指状区域中的字线。
例如，BSG结构130中的一个或多个电极/绝缘层对可以包括电极132-1e/绝缘层131-1对和/或电极132-2e/绝缘层131-2对。
图23根据本公开内容的各个实施例，示出了在衬底上的示例性栅线缝隙和切缝的正交投影的示意图。
参照图23，示出了栅线缝隙和栅线子缝隙(例如，栅线子缝隙161-1)和切缝(例如，切缝135-1)在衬底上的正交投影。
在一些实施例中，可以在第一组缝隙和第二组缝隙之间形成用于每个串区域的NAND串的底部选择栅。第一组缝隙可以包括一个或多个栅线缝隙/栅线子缝隙和/或一个或多个切缝；而第二组缝隙可以包括一个或多个栅线缝隙/栅线子缝隙和/或一个或多个切缝。用于每个串区域的NAND串的底部选择栅可以通过第一组缝隙和/或第二组缝隙，与用于其它串区域(例如，相邻的串区域)的NAND串的底部选择栅分开(例如，与之电分开)。
例如，用于在第一阵列区域中的第一串区域的NAND串的底部选择栅可以在第一组缝隙与第二组缝隙之间；而第一组缝隙可以包括栅线缝隙163，第二组缝隙可以包括切缝135-1。也就是说，用于在第一阵列区域中的第一串区域的NAND串的底部选择栅可以在栅线缝隙163和切缝135-1之间。此外，用于在第一阵列区域中的第一串区域的NAND串的底部选择栅可以通过切缝135-1，与用于在第一阵列区域中的第二串区域的NAND串的底部选择栅分开(例如，与之电分开)。
再举一个例子，用于在第一阵列区域中的第二串区域中的NAND串的底部选择栅可以在第一组缝隙与第二组缝隙之间。第一组缝隙可以包括切缝135-1，第二组缝隙可以包括栅线子缝隙161-1、165-1、161-5和161-7与切缝136-1、136-3和136-5。栅线子缝隙161-1、165-1、161-5和161-7与切缝136-1、136-3和136-5可以称为“栅线子缝隙161-1/165-1/161-5/161-7/切缝136-1/136-3/136-5。”用于在第一阵列区域中的第二串区域中的NAND串的底部选择栅可以在切缝135-1与栅线子缝隙161-1/165-1/161-5/161-7/切缝136-1/136-3/136-5之间。此外，用于在第一阵列区域中的第二串区域中的NAND串的底部选择栅可以通过切缝135-1和栅线子缝隙161-1/165-1/161-5/161-7/切缝136-1/136-3/136-5，与用于在第一阵列区域中的第一串区域和第三串区域中的NAND串的底部选择栅分开(例如，与之电分开)。
在一些实施例中，通过一个或多个栅线缝隙/栅线子缝隙和/或一个或多个切缝，用于每个串区域的NAND串的至少一个底部选择栅用于另一个串区域的NAND串的底部选择栅。例如，用于在第一阵列区域中的第二串区域的NAND串的底部选择栅可以通过栅线子缝隙161-1、165-1、161-5和161-7以及切缝136-1、136-3和136-5，与第一阵列区域中的第三串区域的NAND串的底部选择栅分开(例如，与之电分开)。
在一些实施例中，用于一个串区域的NAND串的至少一个底部选择栅可以延伸到另一个串区域。例如，用于在第一阵列区域中的第一串区域的NAND串的一个或多个底部选择栅可以延伸到第二串区域和/或第三串区域。也就是说，对于在第一阵列区域中的第一串区域的NAND串，相应的底部选择栅可以从第一串区域延伸到第二串区域和/或第三串区域。
在一些实施例中，第一指状区域可以是用于形成壁结构的壁区域，并且用于在第一指状区域中的串区域中的NAND串的至少一个底部选择栅可以延伸到在第二指状区域或者第三指状区域中的串区域；而底部选择栅可以在第二指状区域或第三指状区域的串区域中包括BSG台阶。例如，用于在第一指状区域中的第一串区域SR-1的NAND串的至少一个底部选择栅可以延伸到在第二指状区域中的第三串区域SR-3；而底部选择栅可以在第二指状区域中的第三串区域SR-3中包括台阶。
在一些实施例中，可以在BSG阶梯区域中形成一个或多个BSG台阶。在一些实施例中，BSG阶梯区域可以包括第一BSG台阶层级区，区域RB-1以及第二BSG台阶层级区，区域RB-2；第一BSG台阶层级区中的BSG台阶可以是距参考平面(例如，衬底的表面平面)第一高度的第一级台阶；而第二BSG台阶层级区中的BSG台阶可以是距参考平面第二高度的第二级台阶。在一些实施例中，第二高度可以大于第一高度。
参照图23，第一BSG台阶层级区可以包括两个子区域RB-11和RB-12；而第二BSG台阶层级区可以包括两个子区域RB-21和RB-22。可以在阶梯结构区域的中心平面O1-O2的两侧布置子区域RB-11和RB-12。例如，中心平面O1-O2可以是在X方向上在阶梯结构区域的中间，并且平行于Y和Z方向的垂直平面。可以在阶梯结构区域的中心平面O1-O2的两侧布置子区域RB-21和RB-22。从子区域RB-21到中心平面O1-O2的距离可以大于从子区域RB-11到中心平面O1-O2的距离；从子区域RB-22到中心平面O1-O2的距离可以大于从子区域RB-12到中心平面O1-O2的距离。区域和子区域R-3、RB-21、RB-11、R-0、RB-12、RB-22和R-4可以以这样的顺序沿第一方向从一个到另一个地进行布置，并且可以每个沿第一方向和/或第二方向进行延伸。也就是说，第一字线阶梯区域、第二BSG台阶层级区的第一子区域、第一BSG台阶层级区的第一子区域、包括掺杂阱的掺杂阱区、第一BSG台阶层级区的第二子区域、第二BSG台阶层级区的第二子区域、和第二字线阶梯区域可以沿第一方向进行布置，并且每个可以沿第一方向和/或第二方向延伸。
在一些实施例中，在壁区域之外(即，在第一指状区域之外)的BSG台阶可以适合于在其上形成触点，并且可以在第二指状区域和/或第三指状区域中的BSG台阶上形成触点。
在本公开内容中，切缝可以用于区分(例如，分开)串区域，并且BSG可以从壁区域延伸到壁区域之外的另一个指状区域。因此，可以在中央驱动器设置中降低金属绕线(winding)的复杂性。
在一些实施例中，在第一指状区域之外的BSG台阶(例如，第二指状区域中的BSG台阶和/或第三指状区域中的BSG台阶)可以是用于第一指状区域中的串区域的NAND串的底部选择栅的台阶。因此，可以在第一指状区域之外的BSG台阶上形成触点，以用于为第一指状区域中的串区域的NAND串提供信号；用于第一指状区域之内或之外的每个串区域的NAND串的至少一个底部选择栅可以包括在第一指状区域之外并且适于在其上形成触点的BSG台阶。
在一些实施例中，在栅线缝隙之间或栅线子缝隙之间的中间部分，第一指状区域中的多条字线可以连接到(例如，电连接到)第二指状区域中的多条字线。例如，在栅线子缝隙161-6和161-8之间的中间部分处，第一指状区域中的多条字线可以连接到(例如，电连接到)第二指状区域中的多条字线。
在一些实施例中，在栅线缝隙或栅线子缝隙之间的中间部分，第二指状区域中的多条字线可以连接到(例如，电连接到)第三指状区域中的多条字线。例如，在栅线子缝隙162-6和162-8之间的中间部分处，第二指状区域中的多条字线可以连接到(例如，电连接到)第三指状区域中的多条字线。
栅线缝隙之间或栅线子缝隙之间的中间部分(其中一个指状区域中的多条字线可以连接到另一个指状区域中的多条字线)可以包括例如栅线子缝隙161-6和161-8之间的中间部分、栅线子缝隙161-5和161-7之间的中间部分、栅线子缝隙162-5和162-7之间的中间部分、和/或栅线子缝隙162-6和162-8之间的中间部分。
在一些实施例中，切缝可以相对于中心平面O1-O2对称。例如，参照图23，切缝135-1和135-2相对于中心平面O1-O2对称。在其它实施例中，切缝可以相对于中心平面不对称。
在一些实施例中，切缝在衬底上的正交投影可以包括一个或多个直线段。例如，切缝136-5在衬底上的正交投影是直线段。在一些实施例中，诸如切缝135-1或135-2之类的切缝在衬底上的正交投影可以包括四个直线段，并且两个相邻直线段之间的角度可以是大约90度。在其它实施例中，切缝的正交投影的两个相邻的直线段可以大约为70度、75度、80度、85度、90度、95度、100度、105度、110度或任何其它适当的角度。在本公开内容中，结构在衬底上的正交投影可以是例如结构在衬底的表面平面上的正交投影。
在一些实施例中，切缝在衬底上的正交投影可以包括一个或多个弯曲段。在一些实施例中，切缝在衬底上的正交投影可以包括一个或多个之字形段。在一些实施例中，切缝在衬底上的正交投影可以包括一个或多个直线段和一个或多个曲线段。在一些实施例中，切缝的正交投影可以包括上面所描述的形状和/或任何其它适当形状的任何组合。
返回到图5，在BSG结构和单元层结构中形成触点(S617)。相应地，图24示出了在形成触点的过程的特定阶段的结构。图24示出了切缝、栅线缝隙和触点在衬底上的正交投影的示意图。
参照图24，可以在SSR中的第二指状区域和第三指状区域中形成多个触点171。所述多个触点可以从单元层结构的顶部延伸到第一半导体结构110中的各种深度。
在一些实施例中，一个或多个触点可以从单元层结构的顶部延伸到单元层结构中的字线的台阶。在一些实施例中，一个或多个触点可以从单元层结构的顶部延伸到BSG结构中的底部选择栅的台阶。在一些实施例中，一个或多个触点可以从单元层结构的顶部延伸到衬底120(例如，延伸到掺杂阱121)。
上面所描述的触点的位置仅仅用于说明目的，并不旨在限制本公开内容的保护范围。可以根据各种应用场景来选择触点的位置。例如，可以根据在其上形成触点的结构的位置来选择触点的位置。形成触点的结构可以包括例如字线的台阶、底部选择栅的台阶和/或一个或多个掺杂阱。可以根据各种应用场景来选择触点的数量和形状。
在一些实施例中，多个栅线缝隙可以存在于第一阵列区域、第二阵列区域和阶梯结构区域中，该阶梯结构区域是第一阵列区域和第二阵列区域之间的中心区域。可以沿着第一方向布置第一阵列区域、阶梯结构区域和第二阵列区域。某些栅线缝隙可以沿着第一方向延伸穿过第一阵列区域。例如，栅线缝隙163可以沿着第一方向，延伸进入并延伸穿过第一阵列区域和第二阵列区域。再举一个例子，栅线缝隙161可以沿着第一方向，延伸进入并延伸穿过第一阵列区域和第二阵列区域，并且可以包括多个栅线子缝隙。在一些实施例中，栅线缝隙(例如，栅线缝隙163)可以包括连续的栅线缝隙。在一些实施例中，栅线缝隙(例如，栅线缝隙161)可以包括多个分离的栅线子缝隙。沿第二方向布置指状区域，并且每个指状区域沿第一方向延伸，并且在第一阵列区域和第二阵列区域中，每个指状区域可以在两个栅线缝隙之间，并且通过两个栅线缝隙与其它指状区域分开。所述多个栅线缝隙可以在第三方向上，从单元层结构延伸到BSG结构并且延伸到衬底。
在一些实施例中，切缝可以沿着第一方向延伸穿过第一阵列区域。切缝可以沿着第一方向延伸穿过第二阵列区域。例如，切缝135-1可以沿着第一方向延伸进第一阵列区域并延伸穿过第一阵列区域，而切缝135-2可以沿着第一方向延伸进第二阵列区域并延伸穿过第二阵列区域。切缝可以将每个指状区域划分为一个以上的串区域，每个串区域可以沿着第一方向延伸，并且在第一阵列区域和第二阵列区域中，每个串区域可以在两个切缝之间或者在切缝和栅线缝隙之间。切缝可以在第三方向上，从BSG结构延伸到衬底。
返回到图5，在第一半导体结构上形成包括后道工序(BEOL)互连层的第二半导体结构(S620)。相应地，图25示出了第一半导体结构上的第二半导体结构。
参照图25，在第一半导体结构110上形成第二半导体结构210。第一半导体结构110可以包括存储单元、用于字线的台阶、触点、沟道、底部选择栅、顶部选择栅等等。第二半导体器件210可以包括后道工序互连层211。可以在第一半导体结构110中的触点和后道工序互连层211之间形成电连接。
本公开内容提供了一种3D存储器件。图25示出了根据本公开内容的各种实施例的示例性3D存储器件100。
参照图25，3D存储器件100包括第一半导体结构110和第二半导体结构210。在第一半导体结构110上形成第二半导体结构210。第一半导体结构110可以包括衬底120。第一半导体结构110可以进一步包括例如存储单元、NAND串、用于字线的台阶、触点、沟道、底部选择栅、顶部选择栅、用于底部选择栅的台阶、用于顶部选择栅的台阶等等。第二半导体器件210可以包括后道工序互连层211。可以在第一半导体结构110中的触点与后道工序互连层211之间形成电连接。
在一些实施例中，诸如第一指状区域、第二指状区域或第三指状区域之类的指状区域可以包括一个或多个串区域。每个串区域可以包括3D存储器件的一行的NAND串。
对于3D存储器件100的细节，可以参考方法实施例和结构的以上描述(例如，与图1-24有关的描述)。例如，第一半导体结构110可以包括如结合图24所描述的栅线缝隙、切缝和触点。
图26示出了根据本公开内容的各种实施例的另一种示例性3D存储器件100-a。参照图26，3D存储器件100-a包括第一半导体结构110-a和第二半导体结构210-a。在第一半导体结构110-a上形成第二半导体结构210-a。第一半导体结构110-a可以包括衬底120-a。第一半导体结构110-a可以进一步包括例如存储单元、NAND串、用于字线的台阶、触点、沟道、底部选择栅、顶部选择栅、用于底部选择栅的台阶、用于顶部选择栅的台阶等等。第二半导体器件210可以包括后道工序互连层211-a。可以在第一半导体结构110-a中的触点与后道工序互连层211-a之间形成电连接。
3D存储器件100-a的一个或多个结构可以与上面所描述的3D存储器件(例如，3D存储器件100)的结构相同或相似。关于3D存储器件100-a的细节，可以参考方法和器件实施例的以上描述，例如关于3D存储器件100的描述。
图27根据本公开内容的各个实施例，示出了衬底上的3D存储器件的块中的阶梯结构区域中的示例性栅线缝隙、切缝和触点的正交投影的另一种示意图。该3D存储器件可以是例如3D存储器件100-a。
参照图27，3D存储器件的块可以包括多个指状区域，例如块的第一指状区域、第二指状区域和第三指状区域(分别表示为区域F-1-a、F-2-a和F-3-a)。每个指状区域可以包括多个串区域。例如，第一指状区域可以包括两个串区域SR-1-a和SR-2-a；第二指状区域可以包括两个串区域SR-3-a和SR-4-a；第三指状区域可以包括两个串区域SR-5-a和SR-6-a。每个串区域可以在对应的阵列区域(图27中未示出)中包括3D存储器件的一行的NAND串。
3D存储器件的块中的阶梯结构区域SSR-a可以包括掺杂阱区R-0-a；BSG阶梯区域RBSG-a；第一字线阶梯区域R-3-a；第二字线阶梯区域R-4-a。BSG阶梯区域RBSG-a可以包括第一BSG台阶层级区RB-1-a和第二BSG台阶层级区RB-2-a。第一BSG台阶层级区可以包括例如子区域RB-11-a、RB-12-a和RB-13-a。该3D存储器件可以包括多个栅线缝隙161-a、多个切缝135-a和多个触点171-a。
在一些实施例中，可以在第一组缝隙和第二组缝隙之间形成用于每个串区域的NAND串的底部选择栅。第一组缝隙可以包括一个或多个栅线缝隙/栅线子缝隙和/或一个或多个切缝；而第二组缝隙可以包括一个或多个栅线缝隙/栅线子缝隙和/或一个或多个切缝。
在一些实施例中，用于串区域的NAND串的至少一个底部选择栅可以延伸到另一个串区域。例如，用于第一阵列区域和/或第二阵列区域中的第一串区域的NAND串的一个或多个底部选择栅可以延伸到其它串区域，例如第二串区域、第三串区域和/或第四个串区域。也就是说，对于第一串区域的NAND串，相对应的底部选择栅可以从第一串区域延伸到其它的串区域，例如第二串区域、第三串区域和/或第四串区域。
在一些实施例中，第一指状区域可以是壁区域，并且用于第一指状区域中的串区域的NAND串的至少一个底部选择栅可以延伸到第二指状区域或第三指状区域中的串区域；而底部选择栅可以在第二指状区域或第三指状区域的串区域中包括BSG台阶。例如，用于在第一指状区域中的第一串行的NAND串的至少一个底部选择栅可以延伸到第二指状区域中的第三串区域和/或第四串区域；而底部选择栅可以包括在第二指状区域中的第三串区域和/或第四指状区域中的台阶。
在一些实施例中，可以在BSG阶梯区域中形成一个或多个BSG台阶。在一些实施例中，BSG阶梯区域可以包括第一BSG台阶层级区、区域RB-1-a、以及第二BSG台阶层级区、区域RB-2-a；而第一BSG台阶层级区中的BSG台阶可以是距参考平面(例如，衬底的表面平面)第一高度的第一级台阶；而第二BSG台阶层级区中的BSG台阶可以是距参考平面第二高度的第二级台阶。在一些实施例中，第二高度可以大于第一高度。
参照图27，第一BSG台阶层级区可以包括子区域RB-11-a、RB-12-a和RB-13-a。子区域RB-11-a和RB-13-a可以分别布置在阶梯结构区域的中心平面O1-a-O2-a的两侧上；而子区域RB-12-a可以在中心平面O1-a-O2-a的一侧上具有一部分、并且在中心平面O1-a-O2-a的另一侧上具有另一部分。掺杂阱区R-0-a可以在X方向上具有与子区域RB-12-a相同的尺寸；并且在X方向上可以具有与子区域RB-12-a相同的坐标。沿着Y方向，掺杂阱区R-0-a的尺寸可以大于子区域RB-12-a沿着Y方向的尺寸(例如，是其两倍)；与Y方向上的子区域RB-12-a相比，掺杂阱区R-0-a在Y方向上可以具有不同的坐标。在Y方向上，与子区域RB-12-a相比，掺杂阱区R-0-a可以距第一指状区域更远。掺杂阱区R-0-a可以在X方向上在中间部分阶梯结构区域SSR-a中，并且在第三指状区域中。在一些实施例中，第二BSG台阶层级区RB-2-a可以具有例如梳状和/或沿着Y方向延伸的四个分支；或者可以具有大约梳状和/或沿着Y方向延伸的四个分支。也就是说，每个子区域RB-11-a、RB-12-a、RB-13-a或掺杂阱区R-0-a在衬底上的正交投影，可以在第二BSG台阶层级区RB-2-a的两个分支在衬底上的正交投影之间。例如，在衬底上的子区域RB-11-a的正交投影可以在第二BSG台阶层级区RB-2-a的第一分支和第二分支在衬底上的正交投影之间。衬底上的子区域RB-12-a和掺杂阱区R-0-a的正交投影可以在第二BSG台阶层级区RB-2-的第二分支和第三分支在衬底上的正交投影之间。衬底上的子区域RB-13-a的正交投影可以在第二BSG台阶层级区RB-2-a的第三分支和第四分支在衬底上的正交投影之间。
在一些实施例中，在壁区域之外(即，在第一指状区域之外)的BSG台阶可以适合于在其上形成触点，并且可以在第二指状区域和/或第三指状区域中的BSG台阶上形成触点。
在一些实施例中，第一指状区域之外的BSG台阶(例如，第二指状区域中的BSG台阶和/或第三指状区域中的BSG台阶)可以是用于第一指状区域中的串区域的NAND串的底部选择栅的台阶。因此，可以在第一指状区域之外的BSG台阶上形成触点，以便为第一指状区域中的串区域的NAND串提供信号。对于在第一指状区域中的每个串区域的NAND串而言，可以存在用于在第一指状区域中的串区域的NAND串的至少一个底部选择栅，并且所述至少一个底部选择栅可以包括在第一指状区域之外并在其上具有触点的BSG台阶。对于在第一指状区域之外的每个串区域的NAND串而言，可以存在用于在第一指状区域之外的串区域的NAND串的至少一个底部选择栅，并且所述至少一个底部选择栅可以包括在第一指状区域之外并在其上具有触点的BSG台阶。
在一些实施例中，在栅线缝隙之间或者在栅线子缝隙之间的中间部分处，第一指状区域中的多条字线可以连接到(例如，电连接到)第二指状区域中的多条字线。
在一些实施例中，在栅线缝隙之间或者在栅线子缝隙之间的中间部分处，第二指状区域中的多条字线可以连接到(例如，电连接到)第三指状区域中的多条字线。
图28示出了根据本公开内容的各种实施例的另一种示例性3D存储器件100-b。参照图28，3D存储器件100-b包括第一半导体结构110-b和第二半导体结构210-b。在第一半导体结构110-b上形成第二半导体结构210-b。第一半导体结构110-b包括衬底120-b。第一半导体结构110-b可以进一步包括例如存储单元、NAND串、用于字线的台阶、触点、沟道、底部选择栅、顶部选择栅、用于底部选择栅的台阶、用于顶部选择栅的台阶等等。第二半导体器件210可以包括后道工序互连层211-b。可以在第一半导体结构110-b中的触点与后道工序互连层211-b之间形成电连接。
3D存储器件100-b的一个或多个结构可以与上面所描述的3D存储器件(例如，3D存储器件100)的结构相同或相似。关于3D存储器件100-b的细节，可以参考方法和器件实施例的以上描述，例如关于3D存储器件100的描述。
图29根据本公开内容的各个实施例，示出了衬底上的3D存储器件的块中的阶梯结构区域中的示例性栅线缝隙、切缝和触点的正交投影的另一种示意图。该3D存储器件可以是例如3D存储器件100-b。
参照图29，3D存储器件的块可以包括多个指状区域，例如块的第一指状区域、第二指状区域和第三指状区域(分别表示为区域F-1-b、F-2-b和F-3-b)。每个指状区域可以包括多个串区域。例如，第一指状区域可以包括两个串区域SR-1-b和SR-2-b；第二指状区域可以包括两个串区域SR-3-b和SR-4-b；第三指状区域可以包括两个串区域SR-5-b和SR-6-b。每个串区域可以在对应的阵列区域(图29中未示出)中包括3D存储器件的一行的NAND串。
3D存储器件的块中的阶梯结构区域SSR-b可以包括掺杂阱区R-0-b；BSG阶梯区域RBSG-b；第一字线阶梯区域R-3-b；第二字线阶梯区域R-4-b。BSG阶梯区域RBSG-b可以包括第一BSG台阶层级区RB-1-b和第二BSG台阶层级区RB-2-b。该3D存储器件可以包括多个栅线缝隙161-b、多个切缝135-b和多个触点171-b。
在一些实施例中，可以在第一组缝隙和第二组缝隙之间形成用于每个串区域的NAND串的底部选择栅。第一组缝隙可以包括一个或多个栅线缝隙/栅线子缝隙和/或一个或多个切缝；而第二组缝隙可以包括一个或多个栅线缝隙/栅线子缝隙和/或一个或多个切缝。
在一些实施例中，用于串区域的NAND串的至少一个底部选择栅可以延伸到另一个串区域。例如，用于第一阵列区域和/或第二阵列区域中的第一串区域的NAND串的一个或多个底部选择栅可以延伸到其它串区域，例如第二串区域、第三串区域和/或第四个串区域。也就是说，对于第一串区域的NAND串，相对应的底部选择栅可以从第一串区域延伸到其它串区域，例如第二串区域、第三串区域和/或第四串区域。
在一些实施例中，第一指状区域可以是壁区域，并且用于第一指状区域中的串区域的NAND串的至少一个底部选择栅可以延伸到第二指状区域或第三指状区域中的串区域；而底部选择栅可以包括在第二指状区域或第三指状区域的串区域中的BSG台阶。例如，用于第一指状区域中的第一串行的NAND串的至少一个底部选择栅可以延伸到第二指状区域中的第三串区域和/或第四串区域；而底部选择栅可以包括在第二指状区域中的第三串区域和/或第四指状区域中的BSG台阶。
在一些实施例中，可以在BSG阶梯区域中形成一个或多个BSG台阶。在一些实施例中，BSG阶梯区域可以包括第一BSG台阶层级区、区域RB-1-b、以及第二BSG台阶层级区、区域RB-2-b；而第一BSG台阶层级区中的BSG台阶可以是距参考平面(例如，衬底的表面平面)第一高度的第一级台阶；而第二BSG台阶层级区中的BSG台阶可以是距参考平面第二高度的第二级台阶。在一些实施例中，第二高度可以大于第一高度。
参照图29，在X-Y平面中，掺杂阱区R-0-b可以在第三指状区域中，并且在阶梯结构区域的中心平面O1-b-O2-b的一侧上具有一部分、并且在中心平面O1-b-O2-b的另一侧上具有另一部分。衬底上的第一BSG台阶层级区RB-1-b的正交投影可以与衬底上的掺杂阱区R-0-b的正交投影相邻，并且可以围绕掺杂阱区R-0-b的正交投影的三个侧面。第一BSG台阶层级区RB-1-b可以包括第四串区域、第五串区域和第六串区域中的部分。衬底上的第二BSG台阶层级区RB-2-b的正交投影可以与衬底上的第一BSG台阶层级区RB-1-b的正交投影相邻，并且可以至少围绕衬底上的第一BSG台阶层级区RB-1-b的正交投影的三个侧面。第二BSG台阶层级区RB-2-b可以包括在第一串区域、第二串区域、第三串区域、第四串区域、第五串区域和第六串区域中的部分。
在一些实施例中，在壁区域之外(即，在第一指状区域之外)的BSG台阶可以适合于在其上形成触点，并且可以在第二指状区域和/或第三指状区域中的BSG台阶上形成触点。
在一些实施例中，第一指状区域之外的BSG台阶(例如，第二指状区域中的BSG台阶和/或第三指状区域中的BSG台阶)可以是用于第一指状区域中的串区域的NAND串的底部选择栅的台阶。因此，可以在第一指状区域之外的BSG台阶上形成触点，以便为第一指状区域中的串区域的NAND串提供信号。对于在第一指状区域中的每个串区域的NAND串而言，可以存在用于串区域的NAND串的至少一个底部选择栅，并且所述至少一个底部选择栅可以包括在第一指状区域之外并在其上具有触点的BSG台阶。对于在第一指状区域之外的每个串区域的NAND串而言，可以存在用于串区域的NAND串的至少一个底部选择栅，并且所述至少一个底部选择栅可以包括在第一指状区域之外并在其上具有触点的BSG台阶。
在一些实施例中，在栅线缝隙之间或者在栅线子缝隙之间的中间部分处，第一指状区域中的多条字线可以连接到(例如，电连接到)第二指状区域中的多条字线。
在一些实施例中，在栅线缝隙之间或者在栅线子缝隙之间的中间部分处，第二指状区域中的多条字线可以连接到(例如，电连接到)第三指状区域中的多条字线。
本公开内容提供了中央驱动器结构。该中央驱动器结构可以包括与本公开内容一致的三维存储器件的阶梯结构区域中的结构。本公开内容提供了一种用于形成中央驱动器结构的方法。关于形成中央驱动器结构的方法的细节，可以参考方法实施例和器件实施例的以上描述。
虽然通过使用说明书中的特定实施例描述了本公开内容的原理和实现，但是实施例的前述描述仅仅旨在帮助理解本公开内容的方法和方法的核心思想。同时，本领域普通技术人员可以根据本公开内容的思想，对具体实施方式和应用范围进行修改。总之，说明书的内容不应被解释为对本公开内容的限制。

Claims (28)

1.一种存储器件，包括：
衬底上的底部选择栅(BSG)结构，所述BSG结构包括垂直地穿过所述BSG结构而形成的切缝；
在所述BSG结构上形成的单元层结构；以及
栅线缝隙，其是垂直地穿过所述单元层结构和所述BSG结构、进入所述衬底而形成的，并且沿第一横向方向布置以区分多个指状区域，其中：
所述栅线缝隙包括在所述多个指状区域中的第一指状区域和第二指状区域之间的第一栅线缝隙，所述第一栅线缝隙包括栅线子缝隙，并且
所述第一指状区域被所述切缝中的第一切缝划分为第一串区域和第二串区域，其中：
所述第一切缝是沿第二横向方向延伸、在所述第一指状区域中形成的，并且所述第一切缝还沿所述第一横向方向延伸到至少所述第二指状区域中，并且
由所述第一切缝限定的至少一个BSG位于至少所述第二指状区域中，以通过在所述第一栅线缝隙中的相邻栅线子缝隙之间的中间部分来连接到在所述第一串区域中的单元串。
2.根据权利要求1所述的器件，其中：
所述切缝还包括第二切缝，所述第二切缝是在所述第二指状区域中形成的，并且连接到所述第一栅线缝隙中的栅线子缝隙。
3.根据权利要求2所述的器件，其中：
所述第二切缝限定了至少位于所述第二指状区域中的另外至少一个BSG，以通过在所述第一栅线缝隙中的相应相邻栅线子缝隙之间的相应中间部分来连接至所述第一指状区域的所述第二串区域中的单元串。
4.根据权利要求3所述的器件，其中：
所述第二切缝还沿所述第一横向方向延伸到所述多个指状区域中的另一个指状区域中，以进一步提供位于所述另一个指状区域中的另外BSG，以连接到所述第一指状区域的所述第二串区域中的所述单元串。
5.根据权利要求1所述的器件，其中：
所述第一切缝沿所述第一横向方向进一步延伸到所述多个指状区域中的另一个指状区域中，以进一步提供位于所述另一个指状区域中的另外BSG，以连接到所述第一串区域中的所述单元串。
6.根据权利要求1所述的器件，其中：
所述多个指状区域中的每个指状区域被划分成两个或更多串区域。
7.根据权利要求1所述的器件，还包括：
虚设沟道，其是在所述衬底上方的所述多个指状区域中形成的；以及
触点，其是在所述多个指状区域中的不包括所述第一指状区域的所述BSG结构的BSG上形成的。
8.根据权利要求1所述的器件，其中：
所述第一指状区域被限定在连续的栅线缝隙与包括所述栅线子缝隙的所述第一栅线缝隙之间，以及
壁结构是在所述衬底上方的所述第一指状区域中形成的，其中，所述壁结构包括交替的电极/绝缘层对的堆叠结构。
9.根据权利要求1所述的器件，其中：
另外的栅线子缝隙被形成于连接到一个或多个切缝的指状区域内，以形成对应的串区域。
10.根据权利要求1所述的器件，还包括：
另一个BSG结构，其中：
所述衬底包括阶梯结构区域，并且在所述衬底的所述阶梯结构区域中形成掺杂阱，以及
基于所述掺杂阱，对称地在所述衬底的所述阶梯结构区域上形成所述BSG结构和所述另一个BSG结构。
11.根据权利要求10所述的器件，其中：
所述BSG结构的顶部和所述另一个BSG结构的顶部具有距所述衬底不同的高度。
12.根据权利要求10所述的器件，其中：
所述衬底还包括第一阵列区域和第二阵列区域，以及
所述阶梯结构区域是在所述第一阵列区域和所述第二阵列区域之间沿着所述第二横向方向布置的。
13.根据权利要求1所述的器件，其中：
所述单元层结构包括交替的电极/绝缘层对的堆叠结构。
14.根据权利要求1所述的器件，还包括：
在所述切缝中形成的绝缘材料。
15.一种用于形成存储器件的方法，包括：
在衬底上形成底部选择栅(BSG)结构；
垂直地穿过在所述衬底上所述BSG结构形成切缝；
在所述BSG结构上形成单元层结构；以及
形成栅线缝隙，所述栅线缝隙垂直地穿过所述单元层结构和所述BSG结构，进入所述衬底中并且沿第一横向方向布置以区分多个指状区域，其中：
所述栅线缝隙包括在所述多个指状区域中的第一指状区域和第二指状区域之间的第一栅线缝隙，所述第一栅线缝隙包括栅线子缝隙，并且
所述第一指状区域被所述切缝中的第一切缝划分为第一串区域和第二串区域，其中：
所述第一切缝是沿第二横向方向在所述第一指状区域中形成的，并且所述第一切缝还沿所述第一横向方向延伸到至少所述第二指状区域中，以及
由所述第一切缝限定的至少一个BSG位于至少所述第二指状区域中，以通过在所述第一栅线缝隙中的相邻栅线子缝隙之间的中间部分连接到在所述第一串区域中的单元串。
16.根据权利要求15所述的方法，其中：
所述切缝还包括第二切缝，所述第二切缝是在所述第二指状区域中形成的，并且连接到所述第一栅线缝隙中的栅线子缝隙。
17.根据权利要求16所述的方法，其中：
所述第二切缝限定了至少位于所述第二指状区域中的另外至少一个BSG，以通过在所述第一栅线缝隙中的相应相邻栅线子缝隙之间的相应中间部分来连接至所述第一指状区域的所述第二串区域中的单元串。
18.根据权利要求17所述的方法，其中：
所述第二切缝还沿所述第一横向方向延伸到所述多个指状区域中的另一个指状区域中，以进一步提供位于所述另一个指状区域中的另外BSG，以连接到所述第一指状区域的所述第二串区域中的所述单元串。
19.根据权利要求15所述的方法，其中：
所述第一切缝沿所述第一横向方向进一步延伸到所述多个指状区域中的另一个指状区域中，以进一步提供位于所述另一个指状区域中的另外BSG，以连接到所述第一串区域中的所述单元串。
20.根据权利要求15所述的方法，其中：
所述多个指状区域中的每个指状区域被划分成两个或更多串区域。
21.根据权利要求15所述的方法，还包括：
在所述衬底上方的所述多个指状区域中形成虚设沟道；以及
在所述多个指状区域中的不包括所述第一指状区域的BSG上形成触点。
22.根据权利要求15所述的方法，其中：
所述第一指状区域被限定在连续的栅线缝隙与包括所述栅线子缝隙的所述第一栅线缝隙之间，以及
壁结构是在所述衬底上方的所述第一指状区域中形成的，其中，所述壁结构包括交替的电极/绝缘层对的堆叠结构。
23.根据权利要求15所述的方法，其中：
另外的栅线子缝隙被形成于连接到一个或多个切缝的指状区域内，以形成对应的串区域。
24.根据权利要求15所述的方法，还包括：
形成另一个BSG结构，其中：
所述衬底包括阶梯结构区域，并且在所述衬底的所述阶梯结构区域中形成掺杂阱，以及
基于所述掺杂阱，对称地在所述衬底的所述阶梯结构区域上形成所述BSG结构和所述另一个BSG结构。
25.根据权利要求24所述的方法，其中：
所述BSG结构的顶部和所述另一个BSG结构的顶部具有距所述衬底不同的高度。
26.根据权利要求24所述的方法，其中：
所述衬底还包括第一阵列区域和第二阵列区域，以及
所述阶梯结构区域是在所述第一阵列区域和所述第二阵列区域之间沿着所述第二横向方向布置的。
27.根据权利要求15所述的方法，其中：
在形成所述栅线缝隙之前，所述单元层结构包括交替的电极/绝缘层对的堆叠结构。
28.根据权利要求15所述的方法，还包括：
在所述切缝中沉积绝缘材料。
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